DE4111069A1 - Zustandsmaschinenanordnung sowie dabei verwendbare schaltungsanordnung und monolithische anordnung - Google Patents

Description

Die Erfindung bezieht sich auf Verknüpfungsanordnungen oder Zustands- bzw. Operationsschritt-Maschinen und ins­ besondere auf programmierbare Verknüpfungsanordnungen (auch als Gate-Arrays bekannt) für die Abgabe von Ausgangssigna­ len mit programmierbaren Ausgangszuständen in Abhängigkeit von einem oder mehreren Eingangssignalen.

Programmierbare Verknüpfungsanordnungen sind bereits be­ kannt. Generell umfaßt eine programmierbare Verknüpfungs­ anordnung eine erste Anordnung von UND-Gliedern, deren Eingänge in programmierbare Weise mit Eingangsanschlüssen eines Verknüpfungsanordnungs-Chips verbunden sind. Die Ausgänge der verschiedenen UND-Glieder, welche die UND- Glied-Anordnung bilden, sind entweder programmierbar oder nicht-programmierbar mit Eingängen einer ODER-Anordnung verbunden. Die Ausgänge der ODER-Anordnung sind dann mit Ausgangsanschlüssen des Verknüpfungsanordnungs-Chips ver­ bunden, so daß ein an einem Ausgangsanschluß abgegebenes Signal eine Summe eines Produkts einer Vielzahl von Ein­ gangssignalen sein kann, die den Eingangsanschlüssen des betreffenden Chips zugeführt sind. Mit diesem generellen Typ von programmierbarer Verknüpfungsschaltungsanordnung kann eine extrem große Vielzahl von Verknüpfungsfunktionen erhalten werden.

Eine derartige programmierbare Verknüpfungsschaltungsan­ ordnung ist in der US-PS 41 24 899 beschrieben, auf die hiermit Bezug genommen wird.

Eine Modifikation der grundsätzlichen programmierbaren Verknüpfungsanordnung, wie sie in der US-PS 41 24 899 be­ schrieben ist, ist die Gazelle-Mikroschaltung mit der Modellbezeichnung GA23SV8, bei der es sich um eine program­ mierbare Verknüpfungs-Folgesteuerschaltungsanordnung han­ delt, die in dem GA23SV8-Datenbuch (April 1989) beschrieben ist. Diese Folgesteuerschaltung verwendet Einrichtungen, die im Stand der Technik als vergrabene Register bekannt sind, deren Eingänge mit den Ausgängen einer ODER-Anordnung verbunden sind und deren Ausgänge in programmierbarer Weise mit den Eingängen einer UND-Anordnung verbunden sind, um einen internen Rückkopplungsweg zu schaffen. Bei der Folge­ steuereinrichtung gemäß dem Modell GA23SV8 sind diese ver­ grabenen Register durch D-Flipflops gebildet. Demgemäß werden die Ausgangssignale dieser vergrabenen Register in derselben Weise behandelt wie die Eingangssignale, die den Eingängenanschlüssen des Verknüpfungsanordnungs-Chips zugeführt werden.

In der GA23SV8-Folgesteuereinrichtung vorgesehene taktge­ steuerte Ausgangsregister sind so geschaltet, daß sie ein zugehöriges Ausgangssignal von der ODER-Anordnung aufnehmen und ein Signal über einen Puffer abgeben, der einem Aus­ gangsanschluß des Verknüpfungsanordnungs-Chips zugehörig ist. Das an den Ausgangsanschlüssen bereitgestellte Aus­ gangssignal kann auch der Verknüpfungsanordnung zurückge­ koppelt und als zusätzliches Eingangssignal in der UND- Anordnung behandelt werden. Bei der GA23SV8-Folgesteuer­ einrichtung sind diese Ausgangsregister durch D-Flipflops gebildet.

Eine bekannte Anwendung der vergrabenen Register und/oder der Ausgangsregister besteht darin, diese als Zähler zu konfigurieren, wobei die Verknüpfungsanordnung so pro­ grammiert ist, daß der Ausgang eines oder mehrerer der betreffenden Register Eingangssignale für die UND-Anord­ nung bereitstellt, und zwar entsprechend der Anzahl der Zähloperationen, die durch den Zähler ausgeführt werden bzw. sind. So kann es beispielsweise bezüglich eines Ein­ gangssignals erwünscht sein, daß dieses nach acht Zählungen bzw. Zählvorgängen einen hohen Pegel annimmt. Demgemäß würde die Verknüpfungsanordnung bezüglich der Register so programmiert werden, daß diese als Binärzähler wirken, und die Ausgangssignale der entsprechenden Register würden der Eingangsseite der UND-Anordnung zugeführt werden, um das Auftreten jeder achten Zählerstellung zu signalisieren.

Bei der Folgesteuereinrichtung des Modells GA23SV8 und bei den verschiedenen auf dem Markt befindlichen anderen programmierbaren Verknüpfungseinrichtungen (PLD) wird ein gemeinsamer extern erzeugter Taktimpuls sämtlichen Registern in dem programmierbaren Verknüpfungsanordnungs-Chip zuge­ führt, so daß sämtliche Register gleichzeitig die Zustände ändern oder sonstwie aktualisiert werden.

Ein Typ der programmierbaren Verknüpfungseinrichtung, der nicht ein einziges Taktsignal sämtlichen Registern zuführt, ist das von der Firma Advanced Micro Devices (AMD), Inc. erhältliche Modell PAL20RA10. Bei der Anordnung gemäß dem Modell PAL20RA10 ist jedes Register mit seinem Taktein­ gangsanschluß an einem separaten Ausgang einer Verknüpfungs­ anordnung angeschlossen, um selektiv die Takt- bzw. Zeit­ steuerung des jeweiligen Registers zu steuern.

Die maximale Taktrate eines Registers ist dabei die Signal­ rate bzw. Signalfrequenz eines extern erzeugten Eingangs­ signals, welches dem Takteingang des Registers über die Verknüpfungsanordnung zugeführt wird.

Eine Schaltungsanordnung, die ein intern erzeugtes Takt­ signal hoher Frequenz verwendet, um eine Taktsteuerung der Ausgangsregister vorzunehmen, ist der von der Firma AMD erhältliche programmierbare Ereignis-Generator (PEG) mit der Modellbezeichnung Am2971. Der Generator mit der Modellbzeichnung Am2971 verwendet eine phasenstarre Regel­ schleife (PLL), um ein Taktsignal zur Taktsteuerung von Ausgangsregistern zu erzeugen. Die Ausgangsregister werden ferner dazu benutzt, Adressensignale zu einem programmier­ baren Festwertspeicher (PROM) zurückzukoppeln. Die Rück­ kopplungssignale werden dann durch den PROM-Speicher deco­ diert, der die unter den Adressen enthaltenen Daten an die Ausgangsregister abgibt. Ein Teil der Daten ist für die Ausgangsanschlüsse des Ereignis-Generators PEG vorge­ sehen, während ein Teil der Daten als Adressensignale zur Adressierung von Daten in dem PROM-Speicher verwendet wird. Da der PROM-Speicher nicht imstande ist, ein Rückkopplungs­ signal zur Steuerung der Phase der PLL-Schaltung zu erzeu­ gen, die für die Taktsteuerung der Ausgangsregister ver­ wendet wird, sind indessen die Ausgangssignale von dem PROM-Speicher nit dem extern erzeugten Takt-Referenzsignal, welches der PLL-Schaltung zugeführt wird, nicht synchroni­ siert. Somit wäre die Am2971-Anordnung nicht gut geeignet für Anwendungen, bei denen Ausgangssignal-Ubergänge der betreffenden Anordnung mit Ubergängen eines extern erzeug­ ten Referenzsignals synchronisiert sein müssen.

Es ist bisher ein nicht zufriedenstellend gedeckter Bedarf an einer monolithischen Verknüpfungsschaltungsanordnung festgestellt worden, welche die Fähigkeit der Taktsteuerung interner Register unter Verwendung eines intern erzeugten Taktsignals aufweist. Die bisher bekannten monolithischen Verknüpfungsschaltungsanordnungen sind nicht imstande, irgendeinen der verschiedenen Vorteile zu bieten, die wei­ ter unten noch erläutert werden und die dadurch erzielt werden, daß eine Taktsteuerung der Register mit einer Rate bzw. Frequenz erfolgt, die höher ist als jene des extern erzeugten Taktimpulses, welcher dem Verknüpfungsanordnungs- Chip zugeführt wird.

Die Flexibilität einer monolithischen Verknüpfungsschal­ tungsanordnung oder einer Zustands-Maschine unter Verwendung von Registern ist in erheblichem Maße durch den Einschluß eines Taktsignalgenerators innerhalb des Chips gesteigert worden, der mit einer höheren Frequenz bzw. Rate betrieben werden kann als sie ein dem Chip zugeführtes extern erzeug­ tes Taktsignal aufweist. Das durch den Taktsignalgenerator innerhalb des Chips erzeugte Taktsignal wird dazu herange­ zogen, jedes der Register innerhalb des Chips mit einer ausgewählten Rate bzw. Frequenz zu triggern, um den intern vergrabenen Registern und/oder den Ausgangsregistern zu ermöglichen, Eingangssignale in bzw. für die Verknüpfungs­ anordnung und/oder Ausgangssignale von der Verknüpfungs­ anordnung mit der ausgewählten Frequenz bzw. Signalrate bereitzustellen.

Durch Verwendung dieser Anordnung bzw. Struktur kann somit eine Reihe von extern erzeugten Eingangssignalen, welche dem Chip während eines einzigen Taktzyklus eines dem Chip zugeführten Taktsignals zugeführt sind, auf irgendeine Anzahl von sequentiellen Operationen innerhalb des Ver­ knüpfungsanordnungs-Chips erhöht werden, und zwar in Ab­ hängigkeit von der Frequenz des chip-internen Taktgenera­ tors und der programmierbaren Verbindungen der Verknüpfungs­ anordnung.

Eine derartige Anordnung bzw. Einrichtung ermöglicht es beispielsweise einem Anwender, ein 10-MHz-Taktsignal einem Eingangsanschluß des Chips zuzuführen und ein internes 500-MHz-Taktsignal für die Abgabe an die internen Register des Chips zu erzeugen. Demgemäß können die internen Re­ gister mit neuen Daten mit einer Frequenz bzw. Rate von 500 MHz aktualisiert werden. Da die Ausgangssignale dieser Register den Eingängen der Verknüpfungsanordnung zugeführt werden können, kann die Verknüpfungsanordnung bis zu 50 Operationen auf jeden dem Chip zugeführten extern erzeug­ ten Taktimpuls hin ausführen.

Bei einer bevorzugten Ausführungsform wird der interne Takt durch eine phasenstarre Regelschleife erzeugt, die ein extern erzeugtes Taktsignal als Referenzsignal und ein Signal von einem Ausgangsregister als Rückkopplungs­ signal verwendet, welches mit dem betreffenden Referenz­ signal zu vergleichen ist. Durch Programmieren der Ver­ knüpfungsanordnung kann der interne Takt so gewählt werden, daß mit einer weiten Vielzahl von Frequenzen gearbeitet wird.

Eine extrem wichtige Anwendung dieser neuen Struktur be­ steht in einem Mehrphasen-Takt-Puffer, bei dem die ver­ schiedenen Ausgänge des Chips die Zustände mit derselben Frequenz ändern, mit der das Taktsignal dem Chip zugeführt wird, wobei jedoch individuell ausgewählte Verzögerungen einbezogen sind, um jegliche Ausbreitungsverzögerung zwischen den Ausgangssignalen des Chips und den Einrich­ tungen zu korrigieren, die mit diesen Ausgängen verbunden sind. Ohne ein internes Taktsignal mit einer wesentlich höheren Frequenz als jener des extern erzeugten Taktsignals, welches dem Chip zugeführt wird, wäre die Mehrphasen-Takt- Funktion unmöglich, da sämtliche Taktsignalausgänge des Chips notwendigerweise die Zustände gleichzeitig in Über­ einstimmung mit dem extern erzeugten Taktsignal ändern würden.

Eine weitere Anwendung dieser neuen Einrichtung ist eine DRAM-Steuereinrichtung, bei der Zeitsteuer- bzw. Taktsignale mit auswählbaren Impulsbreiten, Frequenzen bzw. Signalraten und Phasen erzeugt werden, um die verschiedenen Operationen eines DRAM-Speichers zu steuern.

Zusätzliche Anwendungen dieser neuen Anordnung bzw. Einrich­ tung sind ein Takt-Mehrfach-Generator, ein Mehrfach-Aus­ gangssignalgenerator und ein Taktpuffer mit geringem Bit­ versatz.

Ein zusätzliches neues Merkmal einer Ausführungsform dieser Anordnung bzw. Einrichtung ist die direkte Verbindung der Eingänge und der Ausgänge der vergrabenen Zustandsregister mit einer UND-Anordnung innerhalb der monolithischen Ver­ knüpfungsanordnung. Bisher sind die vergrabenen Register mit einem Eingang an dem Ausgang der Summier-(ODER)-Anord­ nung angeschlossen worden, und ferner sind sie mit einem Ausgang an dem Eingang der Produkt-(UND) -Anordnung ange­ schlossen worden. Dieses neue Merkmal der vorliegenden Erfindung ermöglicht den vergrabenen Registern, mit einer wesentlich höheren Taktrate zu arbeiten als in dem Fall, daß die betreffenden vergrabenen Register mit den Ausgängen der Summieranordnung verbunden wären.

Anhand von Zeichnungen wird die Erfindung nachstehend beispielsweise näher erläutert.

Fig. 1 zeigt eine Ausführungsform gemäß der Erfindung unter Verwendung eines intern erzeugten Takt­ signals für die Steuerung von internen Registern,

Fig. 2 und 2b veranschaulichen eine Ersatzschaltung, die bei einer Ausführungsform zur Implementierung einer UND-Anordnung und einer nachfolgenden ODER-Anord­ nung verwendet ist,

Fig. 3 zeigt eine Ausführungsform gemäß Fig. 1 in weiteren Einzelheiten,

Fig. 4 bis 8 veranschaulichen verschiedene Anwendungen der in Fig. 1 und 3 dargestellten Schaltungsan­ ordnungen,

Fig. 4 veranschaulicht die Schaltungsanordnungen, die als Takt-Mehrfachgenerator konfiguriert sind,

Fig. 5 veranschaulicht die Schaltungsanordnungen, die als Mehrfach-Ausgangssignalgenerator konfiguriert sind,

Fig. 6 veranschaulicht Beispiele von Ausgangssignalen, die mittels der Anordnung gemäß Fig. 5 durch deren geeignete Programmierung erzeugt werden können.

Fig. 7 veranschaulicht die Schaltungsanordnungen, die als Null-Verzögerungs-Taktpuffer geringen Bitver­ satzes konfiguriert sind.

Fig. 8 veranschaulicht die Schaltungsanordnungen, die als Mehrphasen-Taktpuffer konfiguriert sind.

Nunmehr werden die bevorzugten Ausführungsbeispiele detailliert beschrieben.

Obwohl verschiedene mögliche Anwendungen der Schaltungsan­ ordnung innerhalb des hier beschriebenen neuen Verknüpfungs­ anordnungs-Chips mit einem internen Taktgenerator im Rahmen der vorliegenden Offenbarung liegen, wird nachstehend eine repräsentative Struktur bzw. Anordnung im einzelnen veran­ schaulicht, um die verschiedenen, hier angegebenen erfin­ dungsgemäßen Konzepte zu veranschaulichen.

Fig. 1 zeigt ein Ausführungsbeispiel gemäß der Erfindung unter Verwendung einer programmierbaren UND-Anordnung 10, die durch irgendeinen Typ einer programmierbaren UND-An­ ordnung oder ihres Verknüpfungsäquivalents gebildet sein kann, wie dies in den US-Patentschriften 41 24 899 und 47 58 746 sowie in dem GA23SV8-Datenblatt beschrieben wor­ den ist. Die Angaben in diesen Druckschriften werden hier­ mit einbezogen.

Obwohl eine UND-Anordnung und eine ODER-Anordnung in Fig. 1 dargestellt sind, können diese Anordnungen bzw. Gate-Arrays in Übereinstimmung mit dem deMorgan-Theorem unter Verwendung von anderen Verknüpfungsgliedern als UND- und ODER-Gliedern implementiert sein, um das Verknüpfungs-Aquivalent einer mit einer ODER-Anordnung verbundenen UND-Anordnung zu bilden. So sind beispielsweise bei der bevorzugten Ausfüh­ rungsform die UND-Anordnung 10 mit der nachfolgenden ODER- Anordnung 30 tatsächlich unter Verwendung einer Schaltungs­ anordnung implementiert, die durch die in Fig. 2a in Blöcken 58 und 59 dargestellten Verknüpfungssymbole dar­ gestellt ist. Diese Schaltungsanordnung ist verknüpfungs­ mäßig den UND-Gliedern mit einem nachfolgenden ODER-Glied äquivalent, wie dies Fig. 2b veranschaulicht.

Wenn das Verknüpfungsanordnungs-Chip für eine spezielle Anwendung hergestellt wird, könnte die UND-Anordnung 10 während der Herstellung masken- oder laserprogrammiert sein. Falls es erwünscht ist, daß die Schaltungsanordnung vom Anwender zu programmieren ist, kann die UND-Anordnung 10 im Anwendungsfeld programmierbar gemacht sein.

Mit den Eingängen irgendeines der in einer Vielzahl vorge­ sehenen Verknüpfungsglieder in der UND-Anordnung 10 sind Eingangspuffer 20, 21 und 22 programmierbar verbunden, deren Eingänge mit Eingangsanschlüssen 23, 24 bzw. 25 ver­ bunden sind. Dabei können mehr oder weniger Eingangsan­ schlüsse vorgesehen sein, wie dies für eine spezifische Anwendung erforderlich ist. Funktionell stellen die Aus­ gangssignale der UND-Anordnung 10 die verschiedenen Ver­ knüpfungsprodukte der Eingangssignale dar, die der Ein­ gangsseite der UND-Anordnung 10 zugeführt werden, und zwar in Übereinstimmung mit den programmierbaren Verbindungen innerhalb der UND-Anordnung 10.

Die Ausgangssignale ausgewählter Verknüpfungsglieder inner­ halb der UND-Anordnung 10 werden einer Anordnung von Ver­ knüpfungsgliedern innerhalb der ODER-Anordnung 30 zugeführt, um funktionell eine Summierung irgendwelcher Ausgangssignale der Verknüpfungsglieder innerhalb der UND-Anordnung 10 aus­ zuführen. Die Verbindungen zwischen den Verknüpfungsgliedern innerhalb der UND-Anordnung 10 und der Verknüpfungsglieder innerhalb der ODER-Anordnung 30 können festliegen oder pro­ grammierbar sein. Darüber hinaus können Ausgangsleitungen von irgeneiner Anzahl von Verknüpfungsgliedern innerhalb der UND-Anordnung 10 ebenfalls in programmierbarer Weise mit den Eingängen von vergrabenen Registern verbunden sein, die in Blockdiagrammform als vergrabene Register 40 darge­ stellt sind. Jede ausgewählte Ausgangsleitung der UND-An­ ordnung 10, wie eine der UND-Anordnungs-Ausgangsleitungen 41 bis 44, ist direkt mit einem Eingangsanschluß eines zugehörigen vergrabenen Registers verbunden. Jedes ver­ grabene Register spricht auf das Signal auf einer zuge­ hörigen UND-Anordnungs-Ausgangsleitung 41 bis 44 an, wenn jeweils ein Taktimpuls dem Takteingang 46 der vergrabenen Register zugeführt wird.

Bei einer alternativen Ausführungsform kann die ODER-An­ ordnung 30 derart erweitert sein, daß eine Summieropera­ tion bezüglich Produktterme ausgeführt wird, die durch die UND-Anordnung 10 erzeugt werden, und daß die Summe der Produkt-Terme über die Leitungen 41 bis 44 zur Abgabe an die vergrabenen Register 40 ausgegeben wird. Dadurch, daß Eingangsanschlüsse der vergrabenen Register 40 nicht direkt mit den Ausgängen der UND-Anordnung 10 verbunden sind, ist jedoch eine gewisse Verzögerungszeit und eine gewisse kapazitive Belastung eingeschlossen, die möglicher­ weise die maximale Taktgeschwindigkeit der vergrabenen Register 40 reduziert. In Abhängigkeit von der beabsichtig­ ten Anwendung können somit die vergrabenen Register 40 mit der ODER-Anordnung 30 verbunden sein oder nicht.

Die dem Takteingang 46 der vergrabenen Register zugeführten Taktimpulse werden durch einen Taktgenerator 47 erzeugt, der intern für das betreffende Chip vorgesehen ist. Das durch den Taktgenerator 47 erzeugte Taktsignal ist mit CLK2 bezeichnet. Bei dem in Fig. 1 dargestellten Beispiel ist der Taktgenerator 47 eine phasenstarre Regelschleife (PLL), die als Referenzsignal das extern erzeugte gemein­ same Taktsignal CLK1 verwendet, welches einen Eingangsan­ schluß des Verknüpfungsanordnungs-Chips zugeführt ist. Ein dem PLL-Generator 47 ebenfalls zugeführtes Rückkopp­ lungssignal kann ein unterteiltes CLK2-Signal sein, wobei dieses unterteilte CLK2-Signal in Phase mit dem Takt­ signal CLK1 gehalten wird. Für die meisten Anwendungen wird das Taktsignal CLK2 von höherer Frequenz sein als jener des extern erzeugten Taktsignals CLK1. Das Takt­ signal CLK2 kann jedoch auch von einer niederen Frequenz als jener des Taktsignals CLK1 sein. In dem zuletzt erwähn­ ten Falle wäre das dem PLL-Generator 47 zugeführte Rück­ kopplungssignal ein multipliziertes CLK2-Signal.

Bei einer Ausführungsform umfassen die vergrabenen Re­ gister 40 individuelle JK-Flipflops, die als Umschalt-T- Flipflops konfiguriert sind, wobei der Ausgang eines T- Flipflops eine Zustandsänderung erfährt, wenn ein Eingangs­ signal einen Verknüpfungswert 1 hat und wenn ein Taktsignal dem Takteingang des betreffenden T-Flipflops zugeführt wird. Obwohl dieses T-Flipflop in gewissen Anwendungsfällen von Nutzen sein kann, können ebenso ein D-Flipflop, ein RS-Flipflop, ein JK-Flipflop (nicht als T-Flipflop konfi­ guriert) oder irgendein anderer Flipflop-Typ als vergra­ benes Register für andere Anwendungen ebenso verwendet werden.

Der Ausgang jedes der vergrabenen Register in dem vergra­ benen Registerblock 40 ist in programmierbarer Weise mit den Eingängen der Verknüpfungsglieder in der UND-Anord­ nung 10 derart verbunden, daß die Ausgangssignale der ver­ grabenen Register mit irgendwelchen Eingangssignalen und­ mäßig zusammengefaßt werden können, die den Eingangsan­ schlüssen 23 bis 25 zugeführt werden, oder mit irgendwelchen anderen Ausgangssignalen der vergrabenen Register.

Da die vergrabenen Register in dem vergrabenen Register­ block 40 in Ubereinstimmung mit der Frequenz des intern erzeugten Taktsignals CLK2 getriggert werden, kann die UND-Anordnung 10 mit Eingangssignalen versehen bzw. belie­ fert werden, die die Zustände nit der Taktrate des Takt­ signals CLK2 ändern können. Demgemäß können die Ausgangs­ signale der UND-Anordnung 10 und der ODER-Anordnung 30 die Zustände ebenfalls mit der Taktrate des Taktsignals CLK2 ändern.

Die Ausgangssignale der ODER-Glieder in der ODER-Anord­ nung 30 werden zugehörigen Anschlüssen von Ausgangsregistern innerhalb des Ausgangsregisterblocks 48 zugeführt. Diese Ausgangsregister können von irgendeinem Flipflop-Typ sein, der für eine besondere Anwendung geeignet ist, wie JK-Flip­ flops. Die Ausgangsregister werden in Übereinstimmung mit dem Taktsignal CLK2 getriggert, so daß die den Ausgangsan­ schlüssen 50 bis 53 zugeführten Ausgangssignale mit der Taktrate des Taktsignals CLK2 aktualisiert werden können. Dabei können mehr oder weniger Ausgangsanschlüsse als für eine besondere Anwendung geeignet verwendet werden. Bei einer Ausführungsform sind Ausgangspuffer 54 bis 57 zwischen den Ausgangsregistern 48 und den Ausgangsanschlüssen 50 bis 53 angeschlossen.

Fig. 3 veranschaulicht eine spezifische Ausführungsform der Schaltungsanordnung gemäß Fig. 1, die speziell brauch­ bar ist für die Erzeugung von periodischen Steuersignalen. Gemäß Fig. 3 sind die vergrabenen Register gemäß Fig. 1 als JK-Flipflops 60 bis 65 dargestellt, obwohl diese Flip­ flops durch irgendeinen Flipflop-Typ, wie durch D-Flipflops, gebildet sein können. Die Ausgangssignale von der UND-An­ ordnung 10 werden den J- und K-Eingängen der JK-Flipflops 60 bis 65 zugeführt, während das Q-Ausgangssignal jedes der JK-Flipflops 60 bis 65 über eine zugehörige Pufferein­ richtung 67 bis 72 einem Eingang der UND-Anordnung 10 zu­ geführt wird. Die Puffer 67 bis 72 liefern bei der in Fig. 2 dargestellten Ausführungsform sowohl ein invertiertes Aus­ gangssignal () als auch ein nichtinvertiertes Ausgangs­ signal (). Bei einer anderen Ausführungsform kann jedes JK-Flipflop 60 bis 65 einen Q-Ausgang und einen -Ausgang haben, wobei, sofern erforderlich, ein gesonderter Puffer mit jedem Q- und Q-Ausgang verbunden sein kann.

Die UND-Anordnung 10 ist so programmiert, daß die JK-Flip­ flops 60 bis 65 als T-Flipflops konfiguriert sind, und zwar dadurch, daß bewirkt wird, daß die J- und K-Eingangs­ signale auf ein und demselben Pegel sind.

Zusätzliche Ausgänge der UND-Anordnung 10 oder der ODER- Anordnung 30 können für irgendeinen Zweck verwendet werden, wie zur Steuerung von Tristate-Puffern oder für irgend­ einen anderen Zweck, der bisher in Verknüpfungsschaltungs­ anordnungen benutzt worden ist.

Jedem der Takteingänge der vergrabenen Register 60 bis 65 wird ein Taktsignal CLK2 zugeführt, welches durch eine phasenstarre Regelschleife (PLL) 78 erzeugt wird, die einen spannungsgesteuerten Oszillator (VCO) 80 umfaßt, der eine Impulsfolge mit einer Frequenz erzeugt, die von einer dem Eingang des betreffenden Oszillators 80 zugeführten Gleich­ spannung abhängt. Eine Filtereinrichtung 82 ist zwischen dem Eingang des VCO-Oszillators 80 und dem Ausgang einer Ladungspumpe 98 angeschlossen, um Wechselstromsignale aus­ zufiltern und um eine Gleichspannung zu erhalten, die dem VCO-Oszillator 80 zugeführt wird. Ein Taktpuffer 83 puffert das Ausgangssignal des VCO-Oszillators 80.

Um sicherzustellen, daß das Ausgangssignal des VCO-Oszilla­ tors 80 sich bei einer gewünschten Frequenz bzw. Rate be­ findet, wird das Ausgangssignal des VCO-Oszillators 80 mittels einer geeigneten Einrichtung untersetzt, um ein Rückkopplungssignal zu erzeugen, welches einem Eingang der PLL-Schaltung 78 zugeführt wird, damit dieses Rückkopp­ lungssignal mit einem Referenztaktsignal verglichen wird, wie mit dem system-extern erzeugten Taktsignal. Bei der Ausführungsform gemäß Fig. 3 wird dieses Referenz-Taktsignal einem PLL-Referenzanschluß 90 zugeführt, während das Rück­ kopplungssignal dem PLL-Rückkopplungsanschluß 92 zugeführt wird. Diese beiden Signale werden mittels Puffereinrich­ tungen 94 und 95 gepuffert und unter Verwendung eines Pha­ senkomparators 96 miteinander verglichen. Falls der Kompa­ rator 96 feststellt, daß die Frequenz oder Phase des dem Referenz-Anschluß 90 zugeführten Signals verschieden ist von dem entsprechenden Wert des dem Rückkopplungs-An­ schluß 92 zugeführten Signals, gibt der betreffende Kompa­ rator 96 an seinen entsprechenden Aufwärts- und Abwärts- Ausgangsanschlüssen Aufwärts- oder Abwärts-Signale ab, welche die Ladungspumpe 98 veranlassen, das Ausgangssignal der Filtereinrichtung 82 anzuheben oder abzusenken, um die Ausgangssignalfrequenz des VCO-Oszillators 80 zu ändern und das Rückkopplungssignal an das Referenzsignal anzupas­ sen. Bei einer bevorzugten Ausführungsform ist eine Umsetz­ schaltung 97 zwischen die Ladungspumpe 98 und den Kompara­ tor 96 eingefügt, um eine geringe Spannungsauslenkung komplementärer Eingangssignale in eine große Auslenkung aufweisende TTL-Signale umzusetzen.

Bei einer Ausführungsform ist die Filtereinrichtung 82 veränderbar ausgebildet in Anpassung an einen Bereich von Eingangssignalfrequenzen der den Anschlüssen 90 und 92 zugeführten Eingangssignale. Jede geeignete PLL-Schaltung kann anstelle der in Fig. 3 dargestellten PLL-Schaltung 78 verwendet werden. Der Phasenkomparator 96 kann so aufgebaut sein, wie dies in der weiter unten mit c) bezeichneten Patentanmeldung beschrieben ist; die Ladungspumpe 98 kann eine Schaltung sein, wie sie in den weiter unten mit a) und b) bezeichneten Patentanmeldungen beschrieben ist. Die Umsetzschaltung 97 kann so aufgebaut sein, wie dies in der weiter unten mit d) bezeichneten Patentanmeldung beschrieben ist.

In Fig. 3 ist die ODER-Anordnung als ODER-Anordnung 30 gemäß Fig. 1 dargestellt, umfassend feste funktionelle ODER-Glie­ der 100 bis 120, deren jedes zwei Eingänge aufweist, wobei der jeweils eine Eingang mit einem Ausgang eines zugehörigen Verknüpfungsgliedes in der UND-Anordnung 10 verbunden ist. Jedes ODER-Glied der ODER-Glieder 100 bis 112 ist mit einem entsprechenden J- oder K-Eingang eines zugehörigen Flipflops der JK-Flipflops 130 bis 135 verbunden, die als Ausgangs­ register verwendet werden. Jedem dieser JK-Flipflops 130 bis 135 wird an seinem Takteingangsanschluß das Ausgangs­ signal (CLK2) des VCO-Oszillators 80 zugeführt.

Jedes ODER-Glied der ODER-Glieder 113 bis 118 ist mit einem K-Eingang eines zugehörigen Flipflops der JK-Flipflops 60 bis 65 verbunden, die als vergrabene Register verwendet sind, während Leitungen 122 bis 128 von der UND-Anordnung 10 nit einem J-Eingang eines zugehörigen Flipflops der JK-Flipflops 60 bis 65 verbunden sind. Jedem der JK-Flip­ flops 60 bis 65 wird an seinem Takteingangsanschluß das Ausgangssignal (CLK2) des VCO-Oszillators 80 zugeführt. Bei dieser Ausführungsform sind die J- und K-Eingangs­ signale der JK-Flipflops 60 bis 65 so festgelegt, daß sie normalerweise dieselben Pegel haben, und zwar durch ent­ sprechende Konfiguration der UND-Anordnung 10, so daß die JK-Flipflops 60 bis 65 als T-Flipflops wirken. Um die JK-Flipflops 60 bis 65 zurückzusetzen, werden ODER-Glie­ der 113 bis 118 verwendet, welche die Möglichkeit schaffen, ein Signal hohen Pegels dem K-Eingang zuzuführen, während dem J-Eingang ein Signal niedrigen Pegels zugeführt wird. Falls dieses Rücksetz-Merkmal nicht benötigt wird, können die ODER-Glieder 113 bis 118 weggelassen werden.

Zusätzliche ODER-Glieder können in die Leitungen 122 bis 128 eingefügt werden, falls es weit mehr wünschenswert ist, die Einrichtung so zu konstruieren, daß sämtliche Register- Eingangssignale über die ODER-Anordnung laufen müssen.

Ein Rücksetzsignal für die Abgabe an die K-Eingänge der Flipflops 60 bis 65 zum Zwecke des Zurücksetzens dieser JK-Flipflops 60 bis 65 kann dadurch erzeugt werden, daß ein End-Zählregister 145 einbezogen wird, bei dem es sich um ein D-Flipflop oder um irgendeinen anderen Flipflop- Typ handeln kann. Die Programmierung der UND-Anordnung 10 bewirkt, daß das End-Zählregister 145 ein Signal über den Puffer 147 an den Eingang der UND-Anordnung 10 auf die Ermittlung irgendeines bestimmten Takt-Zählsignals hin abgibt. Auf dieses Signal hin wird durch die UND-Anord­ nung 10 und die entsprechenden Oder-Glieder derart ge­ arbeitet, daß ein Signal hohen Pegels an die K-Eingänge irgendwelcher der JK-Flipflops 60 bis 65 und ein Signal niedrigen Pegels an die entsprechenden J-Eingänge abgegeben wird, um diese Flipflops zurückzusetzen. Die Leitung 128 verbindet das Endzählregister 145 mit dem Ausgang der UND- Anordnung 10. Ein ODER-Glied kann in die Leitung 128 ein­ gefügt sein, falls Mehrfach-Endzähleingänge erwünscht sind.

Es sei darauf hingewiesen, daß die ODER-Anordnung irgendeine Kombination von funktionellen ODER-Gliedern mit irgendeiner Anzahl von Eingängen umfassen kann, wobei die betreffende Anordnung programmierbar oder nichtprogrammierbar sein kann.

Ausgangspuffer 150 bis 155 verbinden die Q-Ausgänge der JK-Flipflops 130 bis 135 mit entsprechenden Ausgangsan­ schlüssen 156 bis 161 des Verknüpfungsanordnungs-Chips. Bei einer anderen Ausführungsform weisen die JK-Flipflops 130 bis 135 Q- und -Ausgänge auf, die in programmierba­ rer Weise mit den entsprechenden Ausgangsanschlüssen 156 bis 161 verbunden sein können. Bei einer weiteren Ausfüh­ rungsform können die Ausgangspuffer 150 bis 155 programmier­ bar sein, um ein invertiertes, ein nicht-invertiertes oder ein gesperrtes Ausgangssignal an die entsprechenden Aus­ gangsanschlüsse 156 bis 161 abzugeben. Im Grunde genommen bzw. tatsächlich kann jede geeignete Technik, die bisher in Verknüpfungsanordnungen benutzt worden ist, um ein Signal zu einem Ausgangsanschluß hin zu koppeln, angewandt werden. Die angewandte spezielle Ausführungsform hängt von der beabsichtigten Anwendung bezüglich der Verknüpfungsschaltung ab.

Das Q-Ausgangssignal des JK-Flipflops 166 wird als geson­ dertes Freigabesignal verwendet, um extern erzeugte Ein­ gangssignale zu verriegeln bzw. zwischenzuspeichern, die dem Verknüpfungsanordnungs-Chip zugeführt werden, wie dies weiter unten noch erläutert werden wird. ODER-Glieder 119 und 120 verbinden das JK-Flipflop 166 mit der UND-Anord­ nung 10. Bei der in Fig. 3 dargestellten Ausführungsform sind D-Flipflops 170 und 171 mit ihren D-Eingängen an den Q-Ausgängen der Verriegelungsschaltungen 174 bis 175 ange­ schlossen. Den Takteingangsanschlüssen der D-Flipflops 170 und 171 werden Taktsignale CLK2 zugeführt, so daß jegliche Zustandsänderungen des Q-Ausgangssignals der D-Flipflops 170 und 171 gleichzeitig mit sämtlichen anderen Registern auf­ treten werden, deren Takteingängen das Taktsignal CLK2 zugeführt wird. Die Freigabesignal-Eingangsanschlüsse der Verriegelungsschaltungen 174 und 175 sind jedoch mit dem Q-Ausgang des JK-Flipflops 166 verbunden, wobei das Q-Aus­ gangssignal des JK-Flipflops 166 mit irgendeiner Frequenz bzw. Rate getriggert werden kann, die niedriger ist als jene des Signals SLK2. Die Triggerung kann dabei in irgend­ einem Zeitintervall während eines Referenz-Taktsignalzyklus erfolgen, der durch die geeignete Programmierung der UND- Anordnung 10 gewählt ist. Damit können die extern erzeugten Eingangssignale, die den Eingängen der Verriegelungsschal­ tungen 174 und 175 zugeführt werden, lediglich an die Ein­ gänge der D-Flipflops 170 und 171 abgegeben werden, wenn ein Q-Ausgangssignal hohen Pegels des JK-Flipflops 166 den Freigabeeingangsanschlüssen der Verriegelungsschal­ tungen 174 und 175 zugeführt ist.

Da das Q-Ausgangssignal des JK-Flipflops 166 den Freigabe- Eingangsanschlüssen der Verriegelungsschaltungen 174 und 175 zugeführt wird, nimmt der Anwender eine ideale Zeit­ steuerung des Q-Ausgangssignals des JK-Flipflops 166 vor, so daß den Verriegelungsschaltungen 174 und 175 zugeführte Eingangssignale stabil sind vor dem Zeitpunkt, zu dem die Verriegelungsschaltungen 174 und 175 freigegeben sind.

Dies stellt sicher, daß die Eingangssignale für die D-Flip­ flops 170 und 171 zu einen Zeitpunkt stabil sind, zu dem ein CLK2-Taktimpuls den Taktanschlüssen der D-Flipflops 170 und 171 zugeführt wird. Auf diese Weise ist ein metastabiler Betrieb der D-Flipflops 170 und 171 vermieden. Demgemäß helfen die Verriegelungsschaltungen 174 und 175 in Verbin­ dung mit den D-Flipflops 170 und 171 sicherzustellen, daß der UND-Anordnung 10 zugeführte Signale entweder einen vollständig hohen Pegel oder einen vollständig niedrigen Pegel aufweisen.

Jeglicher Typ von geeigneter Synchronisationseinrichtung kann an die Stelle der Verriegelungsschaltungen 174 und 175 eingesetzt werden, um einen metastabilen Betrieb der D-Flipflops 170 und 171 zu vermeiden. So kann beispielswei­ se eine Reihenschaltung von Flipflops, die mit der Takt­ rate des Taktsignals CLK2 taktgesteuert ist, anstelle der Verriegelungsschaltungen 174 und 175 verwendet werden, um die Wahrscheinlichkeit eines metastabilen Betriebs der D-Flipflops 170 und 171 zu reduzieren. Darüber hinaus können die D-Flipflops 170 und 171, sofern erwünscht, weggelassen werden, so daß die Ausgangssignale der Verriegelungsschal­ tungen 174 und 175 direkt der UND-Anordnung 10 zugeführt werden.

Die Q-Ausgänge der D-Flipflops 170 und 171 sind über Puffer 176 und 177 mit den Eingängen der UND-Anordnung 10 verbunden. Bei einer anderen Ausführungsform werden die Q- und -Ausgangssignale der D-Flipflops 170 und 171 ent­ weder direkt der UND-Anordnung 10 oder über Puffer zuge­ führt.

Damit stellt die in Fig. 3 dargestellte Konfiguration sicher, daß sämtliche der UND-Anordnung 10 zugeführte Ein­ gangssignale in zuverlässiger Weise durch Taktsteuerung mit einer Taktrate des Taktsignals CLK2 in die UND-Anord­ nung 10 eingegeben bzw. dieser zugeführt werden.

In Abhängigkeit von der beabsichtigten Anwendung kann irgendeine Anzahl von Eingangsregistern vorgesehen sein, die den Flipflops 170 und 171 und den Verriegelungsschal­ tungen 174 und 175 entsprechen. Verschiedene Anwendungen der in Fig. 3 dargestellten Schaltungsanordnung und der entsprechenden Eingangssignale für die Verriegelungsschal­ tungen 174 und 175 werden weiter unten unter Bezugnahme auf die Fig. 4 bis 8 erläutert werden.

Ein dem Rückkopplungsanschluß 92 der PLL-Schaltung 78 zuge­ führtes Rückkopplungssignal wird won irgendeinem Ausgangs­ anschluß 156 bis 161 des Verknüpfungsanordnungs-Chips oder von irgendeinem chipinternen Anschluß abgenommen. Falls das Taktsignal CLK2 beispielsweise eine Frequenz vom Achtfachen der Frequenz des Referenz-Signals hat, welches dem Referenz-Anschluß 90 zugeführt wird (beispielsweise ein extern erzeugtes Taktsignal), könnte die UND-Anord­ nung 10 derart konfiguriert werden, daß ein Signal am Ausgangsanschluß 156 eine Zustandsänderung auf jeden achten Impuls des Taktsignals CLK2 hin erfährt, wie dies in einem Zähler erfolgen würde, der das viert-niederwertigste Bit zählt. Das Signal am Ausgangsanschluß 156 würde dann dem Rückkopplungsanschluß 92 der PLL-Schaltung 78 zugeführt werden, um mit dem dem Referenz-Anschluß 90 zugeführten Referenzsignal synchronisiert zu werden.

Die UND-Anordnung 10 gemäß Fig. 3 kann ohne weiteres unter Verwendung einer Masken-, Laser- oder Feld-Programmierung von einen Durchschnittsfachmann programmiert werden, um Verknüpfungsanordnungs-Chips für zumindest die Anwendungs­ fälle zu erzeugen, die unter Bezugnahme auf Fig. 4 bis 8 beschrieben werden.

Die Fig. 4 zeigt speziell eine Konfiguration, bei der die Struktur bzw. Anordnung gemäß Fig. 3 als Takt-Mehrfachgene­ rator konfiguriert ist.

Zur Anwendung der in Fig. 3 dargestellten Schaltungsanord­ nung als Takt-Mehrfachgenerator, wie er in Fig. 4 gezeigt ist, wird ein extern erzeugtes Taktsignal CLKIN dem Re­ ferenz-Anschluß 90 der PLL-Schaltung 78 gemäß Fig. 3 über einen Anschlußstift des Chips zugeführt. Um eine gewünschte Ausgangssignalfrequenz der PLL-Schaltung 78 aufrechtzuerhal­ ten, ist die UND-Anordnung 10 so programmiert, daß ein Q-Ausgangssignal (Q0-Q5 gemäß Fig. 4) irgendeines der JK- Flipflops 130 bis 135 Zustandsänderungen nit derselben Rate bzw. Frequenz wie jene des Signals CLKIN für eine ausgewähl­ te CLK2-Rate erfährt. Dieses Q-Ausgangssignal wird dem Rückkopplungs-Anschluß 92 zugeführt, um das Q-Ausgangs­ signal dieses JK-Flipflops in Phase mit dem Taktsignal CLKIN zu halten. Diese Verbindung mit den Rückkopplungs- Anschluß 92 kann innerhalb oder außerhalb des Chips vor­ genommen sein. Damit wird das Takt-Ausgangssignal der PLL- SchaItung 78 auf einer gewünschten Frequenz bzw. Rate ge­ halten.

Der Eingangs-Verriegelungsschaltung 174 oder 175 gemäß Fig. 3 werden Sperr-/Freigabe-Signale zugeführt, die zu­ sätzlich zur Steuerung der Ausgangssignale des Chips, so­ fern erwünscht, durch geeignete Programmierung der UND- Anordnung 10 verwendet werden können.

Durch die geeignete Programmierung der UND-Anordnung 10 in der Weise, daß Zustandsänderungen der verschiedenen JK-Flipflops 130 bis 135 mit irgendeiner gewünschten Fre­ quenz bzw. Rate erfolgen, können Vielfache oder Bruchtei­ le des Taktsignals CLKIN erzeugt und an Ausgangsanschluß­ stifte Q0 bis Q5 abgegeben werden.

Selbstverständlich können mehr oder weniger JK-Flipflops und Ausgangsanschlüsse dem Verknüpfungsanordnungs-Chip gemäß Fig. 3 hinzugefügt werden, und zwar in Anpassung an irgendeine Anzahl von erwünschten Taktausgängen.

Der in Fig. 4 dargestellte Takt-Mehrfachgenerator umfaßt folgende Vorteile:

• i) Jedes Ausgangssignal bzw. jeder Ausgang ist individuell programmierbar;
• ii) eine Null-Ausbreitungsverzögerungszeit ist für jedes Takt-Ausgangssignal möglich;
• iii) sämtliche Ausgangssignale sind synchron und in der Phase ausgerichtet;
• iv) komplementäre Signalverläufe sind an jedem Ausgang durch Anwendung geeigneter Programmierung der UND- Anordnung 10 erhältlich;
• v) sämtliche Ausgangssignale sind mit dem Signal CLKIN, sofern erwünscht, in der Phase ausgerichtet oder selektiv dazu phasenverschoben.

Fig. 5 zeigt eine Konfiguration, bei der die in Fig. 3 dargestellte Struktur bzw. Anordnung als Signalgenerator mit mehreren Ausgängen konfiguriert ist. Bei der Konfigu­ ration gemäß Fig. 5 sind die Ausgangssignale an den An­ schlüssen Q0 bis Q5 des Verknüpfungsanordnungs-Chips Takt­ signale, die ihre Zustände in programmierbaren Perioden ändern. Das CLKIN-Signal, ein Sperr-/Freigabesignal und ein Rückkopplungssignal werden dem Chip zugeführt, wie dies unter Bezugnahme auf Fig. 4 beschrieben worden ist. Ein Durchschnittsfachmann dürfte ohne weiteres verstehen, wie die UND-Anordnung 10 gemäß Fig. 3 zu programmieren ist, um Taktsignale an den Ausgangsanschlüssen 156 bis 161 mit den gewünschten Charakteristiken abzugeben. Die Konfiguration gemäß Fig. 5 ist ideal für Steuereinrich­ tungs-Anwendungen, bei denen Steuersignale an Ausgängen Q0 bis Q5 erzeugt werden, um verschiedene externe Einrichtungen zu steuern. So können beispielsweise DRAM-Steuersignale, wie jene, die in Fig. 6 gezeigt sind, durch geeignete Pro­ grammierung der UND-Anordnung 10 erzeugt werden.

Fig. 7 veranschaulicht eine Konfiguration, bei der die Struktur gemäß Fig. 3 als Taktpuffer geringen Bitversatzes mit einer Null-Verzögerung zwischen einem CLKIN-Übergang und einem Ausgangstaktübergang an den Anschlüssen Q0 bis Q5 konfiguriert ist. Die Eingangssignale für den Taktpuffer sind identisch mit jenen, die unter Bezugnahme auf Fig. 4 beschrieben worden sind. Bei dieser Konfiguration erzeugt die Verknüpfungsschaltungsanordnung Taktsignale an den Ausgangsanschlüssen Q0 bis Q5. Diese Taktsignale sind präzise miteinander in Phase. Jedes Taktsignal würde dann einer entsprechenden externen Einrichtung zugeführt werden. Bisher wäre ein einziges Taktsignal erforderlich, um von einem der jeweiligen externen Einrichtung zugehörigen Trei­ ber gepuffert zu werden. Die Gesamtbelastung und Verzöge­ rung dieser verschiedenen Puffer könnte jedoch das ur­ sprüngliche Taktsignal verzerren und außerdem dazu führen, daß die verschiedenen erzeugten Taktsignale in bezug auf das ursprüngliche Taktsignal einen Bitversatz bzw. Abstand davon erhalten. Dies bewirkt, daß die verschiedenen mit diesen Taktpuffern verbundenen Einrichtungen in unerwünsch­ ter Weise eine Taktsteuerung außer Phase mit dem ursprüng­ lichen Taktsignal erfahren.

Der in Fig. 7 dargestellte Taktpuffer geringen Bitversatzes kann derart kaskadiert werden, daß irgendeine Anzahl von Null-Verzögerungs-Taktsignalen niedrigen Bitversatzes er­ zeugt wird.

Fig. 8 zeigt eine Konfiguration, bei der die Struktur gemäß Fig. 3 als Mehrphasen-Taktpuffer konfiguriert ist. Die Eingangssignale für den Taktpuffer gemäß Fig. 8 sind iden­ tisch mit jenen, die unter Bezugnahme auf Fig. 4 beschrie­ ben worden sind. Diese Schaltungsanordnung findet Anwendung in dem Fall, daß die Ausbreitungsverzögerungen zwischen den Ausgangsanschlüssen Q0 bis Q5 und den Einrichtungen, denen diese Taktsignale zugeführt werden, nicht alle iden­ tisch sind, und zwar aufgrund der unterschiedlichen Lei­ tungslängen. Demgemäß kann irgendein Taktausgangssignal an den Ausgangsanschlüssen Q0 bis Q5 in der Phase verzögert oder voreilend sein, um unterschiedliche Ausbreitungsver­ zögerungszeiten zu kompensieren, die dem betreffenden Aus­ gangsanschluß zugehörig sind. Dies ist durch die mit hoher Frequenz erfolgende interne Taktsteuerung des Verknüpfungs­ anordnungs-Chips ermöglicht, bei den die Genauigkeit der verschiedenen Verzögerungen durch Bereitstellung eines internen Taktsignals hoher Frequenz gesteigert werden kann.

Selbstverständlich können die Zustands- bzw. Operations­ schrittmaschinen gemäß Fig. 1 und 3 so modifiziert werden, daß sie mehr Eingangsanschlüsse oder mehr Ausgangsanschlüsse aufweisen als für eine besondere Anwendung erforderlich ist. Ferner kann eine UND-Anordnung 10 oder eine ODER-An­ ordnung 30 gemäß Fig. 1 irgendeine Anzahl von Verknüpfungs­ gliedern mit irgendeiner Anzahl von Eingängen umfassen, wie sie für eine besondere Anwendung notwendig sind, und die betreffende Anordnung kann programmierbar oder nicht­ programmierbar sein. Verschiedene weitere Anwendungen des hier beschriebenen Konzepts eines internen Taktgenerators zur Taktsteuerung der verschiedenen Register einer Zustands­ bzw. Operationsschrittmaschine dürften für den Durch­ schnittsfachmann ohne weiteres verständlich sein.

Darüber hinaus kann das Ausgangssignal der PLL-Schaltung 47 oder der PLL-Schaltung 78 gemäß Fig. 1 bzw. 3 dazu herange­ zogen werden, eine Taktsteuerung lediglich bei ausgewählten Registern innerhalb der Zustands- bzw. Operationsschritt­ maschine zu bewirken, während das extern erzeugte Taktsignal zur Taktsteuerung der anderen bzw. übrigen Register ver­ wendet werden kann.

Die unter Bezugnahme auf Fig. 1 und 3 beschriebenen Schal­ tungsanordnungen können in Silicium- oder in Halbleiter- Verbundtechnologie, wie in Galliumarsenid-Technik zur Er­ zielung einer erhöhten Geschwindigkeit implementiert sein. Ferner können die in Fig. 1 und 3 dargestellten Schaltungs­ anordnungen unter Verwendung von mehreren Chips oder als monolithische Anordnung implementiert sein.

Darüber hinaus können die Schaltungsanordnungen gemäß Fig. 1 und 3 unter Verwendung entweder einer Eintaktschaltung oder einer Differenzschaltung implementiert werden, und die erzeugten Signale können aktiv einen hohen Pegel oder aktiv einen niedrigen Pegel führen, und zwar entsprechend dem jeweiligen Bedarf bzw. Wunsch. Die der phasenstarren Regelschleife 78 zugeführten Taktsignale oder die won dieser abgegebenen Taktsignale können von positiver oder negatiwer Polarität sein. Im übrigen kann jegliche Art von Verbindung bzw. Kopplung oder Technik, die bei den bisherigen program­ mierbaren Verknüpfungsschaltungsanordnungen verwendet worden ist, in Verbindung mit den oder anstelle der Techniken eingesetzt werden, die unter Bezugnahme auf die Schaltungs­ anordnungen gemäß Fig. 1 und 3 beschrieben worden sind, da die neuen Aspekte der Erfindung in breitem Maße anwendbar sind.

Im Zusammenhang mit der vorstehenden Beschreibung stehen folgende US-Patentanmeldungen:

• a) US-Serial No. 07/5 06 418,
• b) US-Serial No. 07/5 05 858;
• c) US-Serial No. 07/5 05 856;
• d) US-Serial No. 07/5 05 852.

Claims (32)

1. Zustandsmaschinenanordnung, dadurch gekenn­ zeichnet, daß eine Verknüpfungsanordnung (10, 30) mit Eingangsleitungen und Ausgangsleitungen vorgesehen ist, daß zumindest eine Registereinrichtung (40, 48) vor­ gesehen ist, die mit Eingangsanschlüssen an den Ausgangs­ anschlüssen der Verknüpfungsanordnung (10, 30) und mit Aus­ gangsanschlüssen an den Eingangsanschlüssen der betreffen­ den Verknüpfungsanordnung (10, 30) angeschlossen ist, und daß eine Taktgeneratoreinrichtung (47) vorgesehen ist, die ein Taktsignal mit einer Frequenz erzeugt, welche ver­ schieden ist von jener eines Referenzsignals, das der be­ treffenden Taktgeneratoreinrichtung (47) zugeführt ist, die mit einem Ausgang an den Takteingangsanschlüssen (46) einer oder mehrerer der Registereinrichtungen (40, 48) angeschlossen ist.

2. Anordnung nach Anspruch 1, dadurch gekenn­ zeichnet, daß die Taktgeneratoreinrichtung (47) eine phasenstarre Regelschleife aufweist, der das Referenz­ signal an einem ersten Eingang zugeführt ist und die mit einem zweiten Eingang an einem Ausgangsanschluß der Re­ gistereinrichtung angeschlossen ist.

3. Anordnung nach Anspruch 2, dadurch gekenn­ zeichnet, daß sie eine monolithische Struktur hat.

4. Anordnung nach Anspruch 3, dadurch gekenn­ zeichnet, daß der Ausgangsanschluß der Register­ einrichtung mit dem genannten zweiten Eingang der phasen­ starren Regelschleife (47) über eine externe Verbindung der monolithischen Struktur verbunden ist.

5. Anordnung nach Anspruch 3, dadurch gekenn­ zeichnet, daß der Ausgangsanschluß der Registerein­ richtung nit dem genannten zweiten Eingang der phasenstarren Regelschleife (47) über eine interne Verbindung der mono­ lithischen Struktur werbunden ist.

6. Anordnung nach Anspruch 3, dadurch gekenn­ zeichnet, daß das Referenzsignal ein extern erzeug­ tes Taktsignal (CLK1) ist.

7. Anordnung nach Anspruch 3, dadurch gekenn­ zeichnet, daß die Verknüpfungsanordnung (10, 30) eine UND-Anordnung (10) zur Ausführung funktioneller UND- Operationen mit Eingangsleitungen und Ausgangsleitungen und eine ODER-Anordnung (30) zur Ausführung von funktionel­ len ODER-Operationen mit Eingangsleitungen, die an den Ausgangsleitungen der UND-Anordnung (10) angeschlossen sind, und Ausgangsleitungen umfaßt.

8. Anordnung nach Anspruch 7, dadurch gekenn­ zeichnet, daß die UND-Anordnung (10) programmierbar ist.

9. Anordnung nach Anspruch 7, dadurch gekenn­ zeichnet, daß die Registereinrichtung eine Aus­ gangsregistereinrichtung (48) umfaßt, die mit Eingangsan­ schlüssen an den Ausgangsleitungen der ODER-Anordnung (30) angeschlossen ist und die mit Ausgangsanschlüssen an Aus­ gangsleitungen der gesamten Anordnung angeschlossen ist.

10. Anordnung nach Anspruch 9, dadurch gekenn­ zeichnet, daß ferner vergrabene Registereinrich­ tungen (40) vorgesehen sind, die mit Eingangsanschlüssen an den Ausgangsleitungen der Verknüpfungsanordnung (10, 30) angeschlossen sind und die mit Ausgangsanschlüssen an Ein­ gangsanschlüssen der betreffenden Verknüpfungsanordnung (10, 30) angeschlossen sind, und daß der Ausgang der Takterzeugungseinrichtung (47) mit Takteingangsanschlüssen (46) eines oder mehrerer der vergrabenen Registereinrichtungen (40) verbunden ist.

11. Anordnung nach Anspruch 10, dadurch ge­ kennzeichnet, daß die vergrabenen Register­ einrichtungen (40) und die Ausgangsregistereinrichtung (48) Flipflops umfassen.

12. Anordnung nach Anspruch 7, dadurch ge­ kennzeichnet, daß ferner ein Endzählregister vorgesehen ist, welches mit einem Eingangsanschluß an einem Ausgang der ODER-Anordnung (30) angeschlossen und welches mit einem Ausgangsanschluß an einem Eingang der UND-Anord­ nung (10) angeschlossen ist.

13. Anordnung nach Anspruch 7, dadurch gekenn­ zeichnet, daß externe Eingänge mit der Zustandsma­ schine über entsprechende Eingangsregister gekoppelt sind, deren Taktsteuerung mit einer Taktrate erfolgt, welche verschieden ist von der Signalrate des Taktsignals, welches durch die genannte Takterzeugungseinrichtung (47) erzeugt wird.

14. Anordnung nach Anspruch 3, dadurch gekenn­ zeichnet, daß die Verknüpfungsanordnung eine UND- Anordnung (10) mit Eingangsleitungen und Ausgangsleitungen sowie eine ODER-Anordnung (30) mit Eingangsleitungen, die mit den Ausgangsleitungen der UND-Anordnung (10) verbunden sind, und mit Ausgangsleitungen umfaßt,
daß die Registereinrichtung mit Eingangsanschlüssen an den Ausgangsleitungen der UND-Anordnung (10), nicht jedoch an den Ausgangsleitungen der ODER-Anordnung (30) angeschlos­ sen ist,
und daß die Registereinrichtung (40) Ausgangsanschlüsse aufweist, die mit den Eingangsleitungen der UND-Anord­ nung (10) werbunden sind.

15. Zustandsmaschinenanordnung, insbesondere nach Anspruch 1, dadurch gekennzeichnet
daß eine UND-Anordnung (10) mit Eingangsleitungen und Aus­ gangsleitungen vorgesehen ist,
daß eine ODER-Anordnung (30) mit Eingangsleitungen, die mit den Ausgangsleitungen der UND-Anordnung (10) verbunden sind, und nit Ausgangsleitungen vorgesehen ist,
und daß eine vergrabene Registereinrichtung (40) mit Ein­ gangsanschlüssen an den Ausgangsleitungen der UND-Anord­ nung (10), nicht jedoch an den Ausgangsleitungen der ODER- Anordnung (30) angeschlossen ist und mit Ausgangsanschlüs­ sen an den Eingangsleitungen der UND-Anordnung (10) ange­ schlossen ist.

16. Schaltungsanordnung, die Ausgangssignale abgibt, welche einen Signalübergang zu einem Zeitpunkt ausführen, der in Beziehung steht zu einem Übergangszeitpunkt eines extern erzeugten, der betreffenden Schaltungsanordnung zugeführ­ ten Referenzsignals, unabhängig von jeglichen internen Ausbreitungsverzögerungen der betreffenden Schaltungsanord­ nung, insbesondere für eine Anordnung nach einem der An­ sprüche 1 bis 15, dadurch gekennzeichnet,
daß eine Einrichtung (47) vorgesehen ist, die ein extern erzeugtes periodisches Referenzsignal (CLK1) und ein Rück­ kopplungssignal aufnimmt und die ein Ausgangstakt­ signal (CLK2) mit einer Frequenz abgibt, welche verschieden ist von jener des Referenzsignals,
daß eine Verknüpfungsanordnung (10, 30) vorgesehen ist, welche Eingangssignale aufnimmt und Verknüpfungsoperationen bezüglich dieser Eingangssignale ausführt sowie Ergebnisse der Verknüpfungsfunktionen an Ausgangsanschlüssen abgibt,
und daß eine Registereinrichtung (40, 48) mit einem oder mehreren Eingangsanschlüssen, die an den Ausgangsanschlüs­ sen der Verknüpfungsanordnung angeschlossen sind, und mit einem oder mehreren Ausgangsanschlüssen vorgesehen ist, die mit Eingängen der Verknüpfungsanordnung verbunden sind, wobei die betreffende Registereinrichtung einen Ausgangs­ anschluß zur Abgabe des genannten Rückkopplungssignals aufweist und mit Takteingangsanschlüssen so geschaltet ist, daß sie das genannte Ausgangstaktsignal aufnimmt.

17. Schaltungsanordnung nach Anspruch 16, dadurch gekennzeichnet, daß die Einrichtung zur Aufnahme eines extern erzeugten periodischen Referenz­ signals und eines Rückkopplungssignals eine phasenstarre Regelschleife (47) umfaßt, der das Referenzsignal an einem ersten Eingang zugeführt wird und die mit einem zweiten Eingang an einem Ausgangsanschluß der Registereinrichtung angeschlossen ist.

18. Schaltungsanordnung nach Anspruch 17, dadurch gekennzeichnet, daß sie eine monolithische Struktur hat.

19. Schaltungsanordnung nach Anspruch 18, dadurch gekennzeichnet, daß der Ausgangsanschluß der Registereinrichtung mit dem zweiten Eingang der pha­ senstarren Regelschleife (47) über eine externe Verbindung der monolithischen Struktur verbunden ist.

20. Schaltungsanordnung nach Anspruch 18, dadurch gekennzeichnet, daß der Ausgangsanschluß der Registereinrichtung mit dem zweiten Eingang der pha­ senstarren Regelschleife (47) über eine interne Verbindung der monolithischen Struktur verbunden ist.

21. Schaltungsanordnung nach Anspruch 18, dadurch gekennzeichnet, daß das Referenzsignal ein extern erzeugtes Taktsignal ist.

22. Schaltungsanordnung nach Anspruch 18, dadurch gekennzeichnet, daß die Verknüpfungsanord­ nung (10, 30) eine UND-Anordnung (10), welche zur Ausführung funktioneller UND-Operationen dient und mit Eingangslei­ tungen und Ausgangsleitungen versehen ist sowie eine ODER- Anordnung umfaßt, welche zur Ausführung von funktionellen ODER-Operationen dient und mit Eingangsleitungen, welche an den Ausgangsleitungen der UND-Anordnung (10) angeschlos­ sen sind, und mit Ausgangsleitungen versehen ist.

23. Schaltungsanordnung nach Anspruch 22, dadurch gekennzeichnet, daß die UND-Anordnung (10) programmierbar ist.

24. Schaltungsanordnung nach Anspruch 22, dadurch gekennzeichnet, daß die Registereinrich­ tung eine Ausgangsregistereinrichtung (48) aufweist, die mit Eingangsanschlüssen an den Ausgangsleitungen der ODER- Anordnung (30) angeschlossen ist.

25. Schaltungsanordnung nach Anspruch 24, dadurch gekennzeichnet, daß vergrabene Registerein­ richtungen (40) vorgesehen sind, die mit Eingangsanschlüs­ sen an den Ausgangsanschlüssen der Verknüpfungsanordnung angeschlossen sind und die mit Ausgangsanschlüssen an Eingangsanschlüssen der betreffenden Verknüpfungsanordnung angeschlossen sind, und daß der Ausgang der Takterzeugungseinrichtung (47) mit Takteingangsanschlüssen eines oder mehrerer der ver­ grabenen Registereinrichtungen (40) verbunden ist.

26. Monolithische Anordnung, insbesondere für eine Zustands­ maschinenanordnung nach Anspruch 1, dadurch ge­ kennzeichnet,
daß eine Zustandsmaschine mit einem oder mehreren Eingangsanschlüssen und einer Vielzahl von Ausgangsanschlüssen vorgesehen ist,
daß zumindest eine Registereinrichtung (40, 48) vorgesehen ist, die mit Eingangsanschlüssen an den Ausgangsanschlüs­ sen der Zustandsmaschine angeschlossen ist und die eine Vielzahl von Ausgangsanschlüssen aufweist,
daß eine Takterzeugungseinrichtung (47) vorgesehen ist, in welche eine phasenstarre Regelschleife einbezogen ist für die Erzeugung eines Taktsignals mit einer Frequenz, die verschieden ist von jener eines Referenzsignals, welches der betreffenden Takterzeugungseinrichtung (47) zugeführt wird, die mit einem Ausgang an Takteingangsanschlüssen eines oder mehrerer der betreffenden Registereinrichtungen angeschlossen ist,
und daß einer der Ausgangsanschlüsse der betreffenden Re­ gistereinrichtungen nit einem Eingang der Takterzeugungs­ einrichtung zur Abgabe eines Rückkopplungssignals verbunden ist, welches mit dem Referenzsignal zu vergleichen ist.

27. Anordnung nach Anspruch 26, dadurch ge­ kennzeichnet, daß das Referenzsignal ein extern erzeugtes Taktsignal ist.

28. Anordnung nach Anspruch 26, dadurch ge­ kennzeichnet, daß die Zustandsmaschine eine UND-Anordnung (10) zur Ausführung von funktionellen UND- Operationen aufweist und über Eingangsleitungen und Aus­ gangsleitungen verfügt, und daß eine ODER-Anordnung (30) für die Ausführung von funk­ tionellen ODER-Operationen vorgesehen ist und über Ein­ gangsleitungen, die mit den Ausgangsleitungen der UND-An­ ordnung verbunden sind, sowie über Ausgangsleitungen ver­ fügt.

29. Anordnung nach Anspruch 28, dadurch ge­ kennzeichnet, daß die UND-Anordnung (10) programmierbar ist.

30. Anordnung nach Anspruch 28, dadurch ge­ kennzeichnet, daß die Registereinrichtungen eine Ausgangsregistereinrichtung (48) umfassen, die mit Eingangsanschlüssen an den Ausgangsleitungen der ODER- Anordnung (30) angeschlossen ist.

31. Monolithische Anordnung, insbesondere für eine Zu­ standsmaschinenanordnung nach Anspruch 1, dadurch gekennzeichnet,
daß eine Zustandsmaschine mit einem oder mehreren Eingangsanschlüssen und einer Viel­ zahl von Ausgangsanschlüssen vorgesehen ist,
daß zumindest eine Registereinrichtung vorgesehen ist, die mit Eingangsanschlüssen an den Ausgangsanschlüssen der betreffenden Zustandsmaschine angeschlossen ist und die eine Vielzahl von Ausgangsanschlüssen aufweist,
und daß einer der genannten Ausgangsanschlüsse der Re­ gistereinrichtung mit einem Eingang einer eine phasenstarre Regelschleife umfassenden Takterzeugungseinrichtung (47) verbunden ist, um ein Rückkopplungssignal zum Zwecke des Vergleichs mit einem Referenzsignal abzugeben, wobei die betreffende Registereinrichtung einen zugehörigen Taktein­ gangsanschluß (46) aufweist, der mit einem Ausgang der Takterzeugungseinrichtung (47) gekoppelt ist.

32. Schaltungsanordnung, insbesondere für eine Anordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß eine Einrichtung zur Aufnahme eines extern erzeugten periodischen Referenzsignals und zur Abgabe einer Vielzahl von individuell steuerbaren Signalen vorgesehen ist, die einen Signalübergang zu einem Zeitpunkt ausführen, der in Beziehung steht zu Übergängen des betreffenden Referenzsignals, und zwar unabhängig von irgendwelchen internen Schaltungsanordnungs-Ausbreitungs­ verzögerungen.