CN103258561B - 半导体装置的数据输出定时控制电路 - Google Patents

半导体装置的数据输出定时控制电路 Download PDF

Info

Publication number
CN103258561B
CN103258561B CN201210555005.1A CN201210555005A CN103258561B CN 103258561 B CN103258561 B CN 103258561B CN 201210555005 A CN201210555005 A CN 201210555005A CN 103258561 B CN103258561 B CN 103258561B
Authority
CN
China
Prior art keywords
delay
clock
data output
delayed
code
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201210555005.1A
Other languages
English (en)
Other versions
CN103258561A (zh
Inventor
金敬勋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of CN103258561A publication Critical patent/CN103258561A/zh
Application granted granted Critical
Publication of CN103258561B publication Critical patent/CN103258561B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1066—Output synchronization
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1063—Control signal output circuits, e.g. status or busy flags, feedback command signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2254—Calibration

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Pulse Circuits (AREA)
  • Dram (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Static Random-Access Memory (AREA)
  • Memory System (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Abstract

本发明公开了一种半导体装置的数据输出定时控制电路，所述数据输出定时控制电路包括相位调整单元。所述相位调整单元被配置成顺序地与多个延迟时钟同步地将读取命令的相位移位延迟控制码的码值，所述多个延迟时钟是通过分别将外部时钟延迟预定延迟量而获得的；将移位的读取命令延迟可变的延迟量，以及输出延迟的结果作为输出使能标志信号。

Description

半导体装置的数据输出定时控制电路
相关申请的交叉引用
本申请要求2012年2月20日向韩国知识产权局提交的申请号为10-2012-0017103的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本发明涉及一种半导体装置，更具体而言，涉及一种数据输出定时控制电路（dataoutput timing control circuit）。
背景技术
半导体装置被配置成经由时钟同步系统操作以匹配操作定时，并且在不发生错误的情况下保证更快的操作。如果在半导体装置内部使用外部时钟，则在输出数据中会发生由于内部电路引起的时间延迟（时钟歪斜，clock skew）。因此，被提供用于产生DLL时钟的延迟锁定环包括对模型延迟值tREF的补偿，所述模型延迟值tREF是通过将半导体装置的内部电路（即，输出数据的路径）的延迟量进行建模而获得的。通过在半导体装置中使用DLL时钟，可以与外部时钟同步地将数据输出到半导体装置的外部。
另一方面，在半导体装置中，根据数据输出延迟信息（CAS潜伏时间）来确定在读取操作期间向半导体装置的外部输出数据的时间点。数据输出延迟信息指示在接收基于外部时钟输入的外部读取命令之后要经过多少个时钟周期后才输出第一数据。数据输出定时控制电路是在半导体装置内部单独提供的一种电路，使得可以输出数据以匹配数据输出延迟信息。
数据输出定时控制电路的目的是在设定的外部时钟的上升沿向外部输出第一数据，并且为此，数据输出定时控制电路产生用于控制数据输出时间的输出使能标志信号。输出使能标志信号是与DLL时钟同步的半导体装置的内部信号。
图1是现有领域中的数据输出定时控制电路的框图。
图1中所示的现有领域的数据输出定时控制电路包括延迟锁定环10、延迟量计算单元20以及相位调整单元30。
延迟锁定环10被配置成接收外部时钟EXTCLK，并且通过将外部时钟延迟n*tCK-tREP（其中，n是自然数，tCK可以是一个时钟周期）来产生DLL时钟DLLCLK，以补偿可以是复制延迟时间的另一个模型延迟值tREP。具体地，延迟锁定环10包括：可变延迟单元11，所述可变延迟单元11被配置成响应于相位检测信号PDET，而调整外部时钟EXTCLK的延迟量（结果，将延迟量调整为n*tCK-tREP）；延迟模型单元12，所述延迟模型单元12被配置成将DLL时钟DLLCLK延迟模型延迟值tREF，并且产生反馈时钟FBCLK；以及相位比较单元13，所述相位比较单元13被配置成将外部时钟EXTCLK的相位与反馈时钟FBCLK的相位进行比较，并产生相位检测信号PDET。
延迟量计算单元20被配置成将数据输出延迟信息CL的码值减去计数码N的码值并且输出减法的结果作为延迟控制码CL-N，所述计数码N的码值是通过对基于外部时钟EXTCLK的输出复位脉冲信号OERST的延迟量（n*tCK-tREP）+（tREP）——即n*tCK——计数而获得的。具体地，延迟量计算单元20包括：可变延迟单元21，所述可变延迟单元21被配置成将输出复位脉冲信号OERST延迟n*tCK-tREP；以及延迟模型单元22，所述延迟模型单元22被配置成响应于相位检测信号PDET而将输出复位脉冲信号OERST延迟tREP（可变延迟单元21和延迟模型单元22可以包括复位脉冲延迟单元，并且复位脉冲延迟单元的输出信号被定义为延迟的输出复位脉冲信号DOERST）。延迟量计算单元20还可以包括计数器单元23，所述计数器单元23被配置成与外部时钟EXTCLK同步地响应于外部复位脉冲信号OERST而开始计数，响应于延迟的输出复位脉冲信号DOERST而完成计数，以及产生计数码N。另外，延迟量计数单元20还可以包括计算单元24，所述计算单元24被配置成将具有数据输出延迟信息CL的码值减去计数码N的码值，并且输出减法的结果作为延迟控制码CL-N。
相位调整单元30被配置成接收内部读取命令IRDCMD并将内部读取命令IRDCMD延迟n*tCK-tREP，将相位调整了与延迟控制码CL-N相对应的DLL时钟DLLCLK的时钟数目，以及输出经相位调整的信号作为输出使能标志信号OEFLAG。具体地，相位调整单元30包括：命令接收器31，所述命令接收器31被配置成接收外部读取命令RD，并且产生内部读取命令（在下文中，被称作为“读取命令”）IRDCMD；可变延迟单元32，所述可变延迟单元32被配置成响应于相位检测信号PDET而将读取命令IRDCMD延迟n*tCK-tREP，并且输出延迟的结果作为延迟的读取命令DRDCMD；以及移位寄存器33，所述移位寄存器33被配置成将延迟的读取命令DRDCMD的相位调整了和延迟控制码CL-N相对应的DLL时钟DLLCLK的时钟数目。
结果，数据输出定时控制电路在将读取命令IRDCMD延迟（n*tCK-tREP）+（CL-N）——即CL-tREF——时激活输出使能标志信号。在输出使能标志信号OEFLAG被激活之后经过数据输出路径延迟时间tREP时，即在施加外部读取命令RD之后正确地经过与数据输出延迟信息一样长的时间时，向外部输出数据。
图2A和图2B是示出相位调整单元30的信号波形的示图。
图2A是正常操作的相位调整单元30的信号波形图。与外部时钟EXTCLK同步地经由命令接收器31来施加外部读取命令RD，但是内部使用的读取命令IRDCMD是实际被延迟与内部延迟量一样大的量的信号。可变延迟单元32将读取命令延迟n*tCK-tREP。
此后，移位寄存器33与DLL时钟DLLCLK同步地将延迟的读取命令DRDCMD延迟。此时，延迟的读取命令DRDCMD具有与A一样大的设定余量。
另一方面，半导体装置的时钟频率是指示半导体装置的数据处理速度的指标，并且现代技术已经朝着时钟频率逐步增加的方向发展。图2B是使用比图2A中所示的信号高的时钟频率的半导体存储装置的输出定时控制电路的信号波形图。
图2B是使用更高的外部时钟频率的输出定时控制电路的相位调整单元30的信号波形图。图2B示出相位调整单元30会由于高时钟频率而发生故障的一个实例。
如图2A所示，与外部时钟EXTCLK同步地经由命令接收器31来施加外部读取命令RD，但是内部使用的读取命令IRDCMD是实际被延迟了内部延迟量的信号。内部延迟量与图2A中的值相等，但是在本实施例中，由于时钟周期短所以内部延迟会是相对较大的值。可变延迟单元32将读取命令IRDCMD延迟n*tCK-tREP。
此后，移位寄存器33必须与DLL时钟DLLCLK同步地将延迟的读取命令DRDCMD移位，并且在这种情况下，由于延迟的读取命令DRDCMD被产生为比设定的余量超前一段时间，所述一段时间与B一样大，所以移位寄存器33与比设定的定时晚一个周期的DLL时钟DLLCLK同步地操作。因此，在比设定的时间点晚一个周期的时间点处，输出使能标志信号OEFLAG被激活，于是在比设定的数据输出延迟信息CL延迟一个周期的时间点处向外部输出数据。这会引起整个半导体装置发生故障。
发明内容
在本发明的一个实施例中，一种半导体装置的数据输出定时控制电路包括：相位调整单元，所述相位调整单元被配置成顺序地与多个延迟时钟同步地将读取命令的相位移位延迟控制码的码值，将移位的读取命令延迟可变延迟量，以及输出延迟的结果作为输出使能标志信号，所述多个延迟时钟是通过分别将外部时钟延迟与预定延迟量一样多而获得的。
在本发明的另一个实施例中，一种半导体装置的数据输出定时控制电路包括：延迟量计算单元，所述延迟量计算单元被配置成将数据输出延迟信息的码值减去计数码的码值，并且输出减法的结果作为延迟控制码，所述计数码的码值是基于已经延迟了可变延迟量的外部时钟，通过对可变延迟量和数据输出路径延迟量计数而获得的；相位调整单元，所述相位调整单元被配置成接收读取命令，并且将读取命令延迟可变延迟量，将延迟的读取命令的相位移位延迟控制码的码值，以及输出移位的结果作为输出使能标志信号，且其中，相位调整单元顺序地与多个延迟时钟同步地将延迟的读取命令的相位移位控制码的码值，所述多个延迟时钟是分别通过将DLL时钟延迟预定延迟量而获得的。
在本发明的另一个实施例中，一种半导体装置的数据输出定时控制电路包括：时钟调整单元，所述时钟调整单元被配置成分别将外部时钟调整预定延迟量，并且产生多个延迟时钟；移位寄存器，所述移位寄存器被配置成顺序地与第一延迟时钟至第二延迟时钟同步地将读取命令移位延迟控制码的码值，其中，在所述多个延迟时钟之中，第一延迟时钟被延迟最大的量，而第二延迟时钟被延迟最小的量；以及可变延迟单元，所述可变延迟单元被配置成将移位的读取命令延迟可变延迟量，并且输出延迟的结果作为输出使能标志信号。
附图说明
结合附图描述本发明的特点、方面和实施例，其中：
图1是现有的领域中的半导体装置的数据输出定时控制电路的框图；
图2A和图2B是图1的相位调整单元的信号波形图；
图3是根据本发明的一个实施例的半导体装置的数据输出定时控制电路的框图；
图4是说明图3的时钟调整单元和移位寄存器的详细配置的电路图；
图5是根据图3的数据输出定时控制电路的信号波形图；以及
图6是根据本发明的另一个实施例的半导体装置的数据输出定时控制电路的框图。
具体实施方式
在下文中，将经由示例性实施例参照附图来详细地描述本发明。
图3是根据本发明的一个实施例的半导体装置的数据输出定时控制电路的框图。
图3所示的数据输出定时控制电路包括延迟锁定环100、延迟量计算单元200以及相位调整单元300。
延迟锁定环100可以与图1所示的现有领域中的延迟锁定环10大体相似。即，延迟锁定环100被配置成接收外部时钟EXTCLK，以及通过将外部时钟延迟n*tCK-tREP来产生DLL时钟DLLCLK，以补偿模型延迟值tREP。
具体地，延迟锁定环100包括可变延迟单元110，所述可变延迟单元110被配置成响应于相位检测信号PDET，来调整外部时钟EXTCLK的可以是可变延迟量的延迟量（结果，延迟量被调整为n*tCK-tREP）。延迟锁定环100还可以包括延迟模型单元120，所述延迟模型单元120被配置成将DLL时钟DLLCLK延迟模型延迟值tREF，并产生反馈时钟FBCLK。此外，延迟锁定环100可以包括相位比较单元130，所述相位比较单元130被配置成将外部时钟EXTCLK的相位与反馈时钟FBCLK的相位进行比较，并产生相位检测信号PDET。
延迟量计算单元200可以与图1所示的现有领域中的延迟量计算单元20大体相似。即，延迟量计算单元200被配置成将数据输出延迟信息CL的码值减去计数码N的码值，并且输出减法的结果作为延迟控制码CL-N，所述计数码N的码值是基于外部时钟EXTCLK而对输出复位脉冲信号OERST的延迟量（n*tCK-tREP）+（tREP）——即n*tCK——计数来获得的。
具体地，延迟量计算单元200包括：可变延迟单元210，所述可变延迟单元210被配置成将输出复位脉冲信号OERST延迟n*tCK-tREP；以及延迟模型单元220，所述延迟模型单元220被配置成响应于相位检测信号PDET而将输出复位脉冲信号OERST延迟tREP（可变延迟单元210和延迟模型单元220可以包括复位脉冲延迟单元，并且可以将复位脉冲延迟单元的输出信号定义为延迟的输出复位脉冲信号DOERST）。延迟量计算单元200还可以包括计数器单元230，所述计数器单元230被配置成与外部时钟EXTCLK同步地响应于输出复位脉冲信号OERST而开始计数，响应于延迟的输出复位脉冲信号DOERST而完成计数，以及产生计数码N。延迟量计算单元200还可以包括计算单元240，所述计算单元240被配置成将具有数据输出延迟信息CL的码值减去计数码N的码值，并且输出减法的结果作为延迟控制码CL-N。
相位调整单元300包括命令接收器310、可变延迟单元320、时钟调整单元330以及移位寄存器340。
命令接收器310被配置成接收外部读取命令RD，并输出用于在半导体装置中命令读取操作的读取命令IRDCMD。理想的命令接收器310输出相比于外部读取命令RD没有相位延迟的读取命令IRDCMD，但是在实际电路中会发生因内部延迟量引起的延迟。
可变延迟单元320可以被配置成响应于相位检测信号PDET而将读取命令IRDCMD延迟，并且输出延迟的读取命令DRDCMD。相位检测信号PDET是直到外部时钟EXTCLK和反馈时钟的相位变得彼此相等时被激活的时钟，并且可变延迟单元320的延迟量被调整为n*tCK-tREP。
时钟调整单元330被配置成产生并且提供操作移位寄存器340所需的时钟。时钟调整单元330可以通过将DLL时钟DLLCLK调整与预定的延迟量一样多的延迟量，来产生多个延迟时钟delay1至delay5。此外，时钟调整单元330将多个延迟时钟delay1至delay5提供给移位寄存器340。延迟时钟delay1至delay5的数目是可变的，并且可以在电路中适当地设定任何值。
移位寄存器340可以被配置成顺序地与从时钟调整单元330提供的延迟时钟delay1至delay5同步地将延迟的读取命令DRDCMD移位了延迟控制码CL-N的码值。移位寄存器340可以输出移位的结果作为输出使能标志信号OEFLAG。具体地，移位寄存器340将延迟的读取命令DRDCMD移位了延迟控制码CL-N的码值。移位寄存器340可以顺序地与具有最大延迟量的延迟时钟delay5至具有最小延迟量的延迟时钟delay1同步地将延迟的读取命令DRDCMD移位。即，在多个延迟时钟——延迟时钟delay1至延迟时钟delay5——之中，可以将延迟时钟delay5延迟最大量，而可以将延迟时钟delay1延迟最小量。因而，移位寄存器340可以顺序地与延迟最大量的延迟时钟delay5至延迟最小量的延迟时钟delay1同步地将延迟的读取命令DRDCMD移位。
图4是说明时钟调整单元330和移位寄存器340的配置的电路图。
时钟调整单元330包括串联连接的多个延迟线BUF1至BUF4。所述多个延迟时钟delay1至delay5中的每个可以是从多个延迟线BUF1至BUF4中的任何一个输出的信号。例如，第一延迟时钟delay1可以是通过依照原样输出DLL时钟DLLCLK而获得的信号。第二延迟时钟delay2可以是通过将第一延迟时钟delay1延迟第一延迟线BUF1而获得的信号。第三延迟时钟delay3可以是通过将第二延迟时钟delay2延迟第二延迟线BUF2而获得的信号。第四延迟时钟delay4可以是通过将第三延迟时钟delay3延迟第三延迟线BUF3而获得的信号。第五延迟时钟delay5可以是通过将第四延迟时钟delay4延迟第四延迟线BUF4而获得的信号。
因此，第五延迟时钟delay5可以具有比第四延迟时钟delay4大的延迟量，第四延迟时钟delay4可以具有比第三延迟时钟delay3大的延迟量，第三延迟时钟delay3可以具有比第二延迟时钟delay2大的延迟量，以及第二延迟时钟delay2可以具有比第一延迟时钟delay1大的延迟量。
移位寄存器340包括串联连接的多个D触发器DFF1至DFF5。串联连接的多个D触发器DFF1至DFF5顺序地与具有最大延迟量的第五延迟时钟delay5至具有最小延迟量的第一延迟时钟delay1同步地将延迟的读取命令DRDCMD的相位移位。
下面将描述移位寄存器340的详细操作，第一D触发器DFF1与第五延迟时钟delay5同步地将延迟的读取命令DRDCMD移位。第二D触发器DFF2与第四延迟时钟delay4同步地将第一D触发器DFF1的输出out1移位。第三D触发器DFF3与第三延迟时钟delay3同步地将第二D触发器DFF2的输出out2移位。第四D触发器DFF4与第二延迟时钟delay2同步地将第三D触发器DFF3的输出out3移位。第五D触发器DFF5与第一延迟时钟delay1同步地将第四D触发器DFF4的输出out4移位。
因此，基于在各个移位级中的具有不同相位的延迟时钟delay1至delay5来将延迟的读取命令DRDCMD延迟。
因为可以根据系统设定来改变延迟控制码CL-N的码值，所以移位寄存器340还可以包括多路复用器（MUX）342，所述MUX342被配置成响应于延迟控制码CL-N的码值，而来选择延迟的读取命令DRDCMD的经由D触发器DFF1至DFF5的延迟量。
图5是根据本发明的一个实施例的根据半导体装置的数据输出定时控制电路的波形图。
首先，假设延迟控制码CL-N的码值被设定成5。
如果与高频操作的外部时钟EXTCLK同步地施加外部读取命令RD，则将读取命令RD延迟内部延迟量，并且在半导体装置中产生读取命令IRDCMD。由可变延迟单元320将读取命令IRDCMD延迟n*tCK-tREP并且输出为延迟的读取命令DRDCMD。
如果移位寄存器340与DLL时钟DLLCLK同步地将延迟的读取命令DRDCMD移位，则因为如前所述不存在设定余量，所以会引起数据输出定时的错误。即，如果将延迟的读取命令DRDCMD与DLL时钟DLLCLK同步地移位，则最终的输出使能标志信号OEFLAG就会延迟一个时钟周期而激活。
根据本发明，将延迟的读取命令DRDCMD与多个延迟时钟delay1至delay5同步地移位，所述多个延迟时钟delay1至delay5是通过将DLL时钟DLLCLK延迟预定的时间而获得的。通过顺序地与具有最大延迟量的第五延迟时钟delay5至具有最小延迟量的第一延迟时钟delay1同步地将延迟的读取命令DRDCMD延迟，以设定的定时与DLL时钟DLLCLK同步地将最后的输出信号out5输出。因此，可以解决由于高频时钟条件下设定余量不充足而引起的问题。
图6是根据本发明的另一个实施例的半导体装置的数据输出定时控制电路的框图。
根据如上所述的图3中的数据输出定时，可变延迟单元320首先将读取命令IRDCMD延迟，然后移位寄存器340将延迟的读取命令DRDCMD移位。
然而，并非总是需要采用上述方式来布置可变延迟单元320和移位寄存器340，可以改变它们的布置排序。如果改变可变延迟单元320和移位寄存器340的布置排序，则移位寄存器340可以与外部时钟EXTCLK而不是DLL时钟DLLCLK同步地操作。这是因为不将未被补偿输出路径延迟量tREP的读取命令移位。
图6中所示的数据输出定时控制电路包括延迟锁定环100、延迟量计算单元200以及相位调整单元400。
延迟锁定环100和延迟量计算单元200的配置和操作可以与图3中所示的大体相似。
相位调整单元400包括命令接收器410、时钟调整单元430、移位寄存器440以及可变延迟单元420。
命令接收器410被配置成接收外部读取命令RD，并且输出用于在半导体装置中命令读取操作的读取命令IRDCMD。如上所述，理想的命令接收器410输出相比于外部读取命令RD没有相位延迟的读取命令IRDCMD，但是由于在实际电路中发生的内部延迟量可能会引起延迟。
时钟调整单元430被配置成产生并提供操作移位寄存器440所需的时钟，并且时钟调整单元430通过将外部时钟EXTCLK调整预定的延迟量，来产生多个延迟时钟delay1至delay5。另外，时钟调整单元430将多个延迟时钟delay1至delay5提供给移位寄存器440。延迟时钟delay1至delay5的数目是可变的，并且可以在电路中适当地设定任何值。
移位寄存器440被配置成将读取命令IRDCMD移位延迟控制码CL-N的码值。移位寄存器440可以顺序地与从时钟调整单元430提供的延迟时钟delay1至delay5同步地将读取命令IRDCMD移位。移位寄存器440可以输出移位的结果作为移位的读取命令SRDCMD。具体地，移位寄存器440可以顺序地与具有最大延迟量的延迟时钟delay5至具有最小延迟量的延迟时钟delay1同步地将读取命令IRDCMD延迟与延迟控制码CL-N的码值一样多。
时钟调整单元430和移位寄存器440的详细配置分别与图4中所示的时钟调整单元330和移位寄存器340的配置大体相似。然而，与图4中所示的配置的不同之处在于时钟调整单元430通过将外部时钟EXTCLK延迟而不是将DLL时钟DLLCLK延迟来输出延迟时钟delay1至dalay5，并且移位寄存器440将未延迟n*tCK-tREP的读取命令IRDCMD移位，以输出移位的读取命令SRDCMD。
可变延迟单元420响应于从延迟锁定环100施加来的相位检测信号PDET，通过将移位的读取命令SRDCMD延迟，来将输出使能标志信号OEFLAG输出。可变延迟单元420的具体操作与图3中所示的可变延迟单元320的具体操作相似。尽管移位的读取命令SRDCMD是与外部时钟EXTCLK同步的信号，但是移位的读取命令SRDCMD经由可变延迟单元420而变成与DLL时钟DLLCLK同步的信号。
结果，因为图6中所示的数据输出定时控制电路与图3所示的电路一样使得移位寄存器440与经相位调整的时钟同步地操作，所以可以保证设定余量。
尽管以上已经描述了某些实施例，但是对于本领域技术人员将理解的是，描述的实施例仅仅是示例性的。因此，不应当基于描述的实施例来限制本文描述的半导体存储装置。确切的说，应当仅根据所附权利要求并结合以上描述和附图来限定本文描述的半导体存储装置。

Claims (20)

1.一种半导体装置的数据输出定时控制电路，包括：
相位调整单元，包括移位寄存器和可变延迟单元，
其中，所述移位寄存器被配置成顺序地与多个延迟时钟同步地将读取命令的相位移位延迟控制码的码值，所述多个延迟时钟是通过分别将外部时钟延迟预定延迟量而获得的，
其中，所述可变延迟单元被配置成将移位的读取命令延迟可变延迟量，以及输出延迟的结果作为输出使能标志信号。
2.如权利要求1所述的数据输出定时控制电路，其中，所述可变延迟量是在外部时钟的n个周期内，通过补偿数据输出路径延迟量而获得的值，n是自然数。
3.如权利要求1所述的数据输出定时控制电路，还包括延迟量计算单元，其中：
所述延迟量计算单元被配置成从数据输出延迟信息的码值减去计数码的码值，并且输出减法的结果作为所述延迟控制码，所述计数码的码值是通过基于所述外部时钟来对可变延迟量和数据输出路径延迟量计数而获得的；以及
所述延迟量计算单元包括：
复位脉冲延迟单元，所述复位脉冲延迟单元被配置成将输出复位脉冲信号延迟所述可变延迟量和所述数据输出路径延迟量，并且产生延迟的输出复位脉冲信号；
计数器单元，所述计数器单元被配置成响应于所述输出复位脉冲信号而开始计数，并且响应于所述延迟的输出复位脉冲信号而完成计数，以及产生所述计数码；以及计算单元，所述计算单元被配置成将具有所述数据输出延迟信息的码值减去所述计数码的码值，并且输出减法的结果作为所述延迟控制码。
4.如权利要求1所述的数据输出定时控制电路，其中，所述相位调整单元还包括：
时钟调整单元，所述时钟调整单元被配置成将所述外部时钟分别调整了所述预定延迟量，并且产生多个延迟时钟，
其中，所述移位寄存器被配置成顺序地与第一延迟时钟至第二延迟时钟同步地将所述读取命令移位所述延迟控制码的码值，其中，在所述多个延迟时钟之中，所述第一延迟时钟被延迟最大量，而所述第二延迟时钟被延迟最小量。
5.如权利要求4所述的数据输出定时控制电路，其中，所述可变延迟量是在所述外部时钟的n个周期内，通过补偿所述数据输出路径延迟量而获得的值，n是自然数。
6.如权利要求4所述的数据输出定时控制电路，其中，所述时钟调整单元包括串联连接的多个延迟线以将所述外部时钟延迟，并且所述多个延迟时钟中的每个是从所述多个延迟线的任何一个输出的信号。
7.如权利要求4所述的数据输出定时控制电路，其中，所述移位寄存器包括：
多个D触发器，所述多个D触发器串联连接以将所述读取命令移位，
其中，串联连接的所述多个D触发器顺序地与所述第一延迟时钟至所述第二延迟时钟同步地操作。
8.如权利要求7所述的数据输出定时控制电路，其中，所述移位寄存器还包括：
多路复用器，所述多路复用器被配置成响应于所述延迟控制码的码值，来选择所述延迟的读取命令的经由所述多个D触发器的延迟量。
9.一种半导体装置的数据输出定时控制电路，包括：
延迟量计算单元，所述延迟量计算单元被配置成从数据输出延迟信息的码值减去计数码的码值，并且输出减法的结果作为延迟控制码，所述计数码的码值是基于已经延迟了可变延迟量的外部时钟，通过对可变延迟量和数据输出路径延迟量计数而获得的；以及
相位调整单元，包括移位寄存器和可变延迟单元，
其中，所述可变延迟单元被配置成接收读取命令并且将读取命令延迟所述可变延迟量，
其中，所述移位寄存器被配置成将延迟的读取命令的相位移位所述延迟控制码的码值，以及输出所述移位的结果作为输出使能标志信号，
其中，所述移位寄存器顺序地与多个延迟时钟同步地将所述延迟的读取命令的相位移位所述控制码的码值，所述多个延迟时钟是通过分别将DLL时钟延迟预定延迟量而获得的。
10.如权利要求9所述的数据输出定时控制电路，其中，所述可变延迟量是在所述外部时钟的n个周期内，通过补偿所述数据输出路径延迟量而获得的值，n是自然数。
11.如权利要求9所述的数据输出定时控制电路，其中，所述延迟量计算单元包括：
复位脉冲延迟单元，所述复位脉冲延迟单元被配置成将输出复位脉冲信号延迟所述可变延迟量和所述数据输出路径延迟量，并且产生延迟的输出复位脉冲信号；
计数器单元，所述计数器单元被配置成响应于所述输出复位脉冲信号而开始计数，并且响应于所述延迟的输出复位脉冲信号而完成计数，以及产生所述计数码；以及
计算单元，所述计算单元被配置成从具有所述数据输出延迟信息的码值减去所述计数码的码值，并且输出减法的结果作为所述延迟控制码。
12.如权利要求9所述的数据输出定时控制电路，其中，所述相位调整单元还包括：
时钟调整单元，所述时钟调整单元被配置成将所述DLL时钟分别调整预定的延迟量，并且产生多个延迟时钟；
其中，所述可变延迟单元被配置成输出延迟的结果作为延迟的读取命令，
其中，所述移位寄存器被配置成顺序地与第一延迟时钟至第二延迟时钟同步地将所述读取命令移位所述延迟控制码的码值，其中，在所述多个延迟时钟之中，所述第一延迟时钟被延迟最大量，并且所述第二延迟时钟被延迟最小量。
13.如权利要求12所述的数据输出定时控制电路，其中，所述时钟调整单元包括串联连接的多个延迟线以将DLL时钟延迟，并且所述多个延迟时钟中的每个是从所述多个延迟线中的任何一个输出的信号。
14.如权利要求12所述的数据输出定时控制电路，其中，所述移位寄存器包括串联连接的多个D触发器以将所述延迟的读取命令移位，
其中，串联连接的所述多个D触发器顺序地与具有最大延迟量的延迟时钟至具有最小延迟量的延迟时钟同步地操作。
15.如权利要求14所述的数据输出定时控制电路，其中，所述移位寄存器还包括多路复用器，所述多路复用器被配置成响应于所述延迟控制码的码值，来选择所述读取命令的经由所述多个D触发器的延迟量。
16.一种半导体装置的数据输出定时控制电路，包括：
时钟调整单元，所述时钟调整单元被配置成将外部时钟分别调整预定延迟量，并且产生多个延迟时钟；
移位寄存器，所述移位寄存器被配置成顺序地与第一延迟时钟至第二延迟时钟同步地将读取命令移位延迟控制码的码值，其中，在所述多个延迟时钟之中，所述第一延迟时钟被延迟最大量，并且所述第二延迟时钟被延迟最小量；以及
可变延迟单元，所述可变延迟单元被配置成将所述移位的读取命令延迟可变延迟量，并且输出延迟的结果作为输出使能标志信号。
17.如权利要求16所述的数据输出定时控制电路，其中，所述可变延迟量是在所述外部时钟的n个周期内，通过补偿所述数据输出路径延迟量而获得的值，n是自然数。
18.如权利要求16所述的数据输出定时控制电路，其中，所述时钟调整单元包括串联连接的多个延迟线以将所述外部时钟延迟，并且所述多个延迟时钟中的每个是从所述多个延迟线中的任何一个中输出的信号。
19.如权利要求16所述的数据输出定时控制电路，其中，所述移位寄存器包括：
多个D触发器，所述多个D触发器串联连接以将所述读取命令移位，
其中，串联连接的所述多个D触发器顺序地与所述第一延迟时钟至所述第二延迟时钟同步地操作。
20.如权利要求19所述的数据输出定时控制电路，其中，所述移位寄存器还包括：
多路复用器，所述多路复用器被配置成响应于所述延迟控制码的码值，来选择所述延迟的读取命令经由所述多个D触发器的延迟量。
CN201210555005.1A 2012-02-20 2012-12-19 半导体装置的数据输出定时控制电路 Active CN103258561B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020120017103A KR101893185B1 (ko) 2012-02-20 2012-02-20 반도체 장치의 데이터 출력 타이밍 제어 회로
KR10-2012-0017103 2012-02-20

Publications (2)

Publication Number Publication Date
CN103258561A CN103258561A (zh) 2013-08-21
CN103258561B true CN103258561B (zh) 2017-12-05

Family

ID=48962430

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201210555005.1A Active CN103258561B (zh) 2012-02-20 2012-12-19 半导体装置的数据输出定时控制电路

Country Status (4)

Country Link
US (2) US8872557B2 (zh)
JP (1) JP5955764B2 (zh)
KR (1) KR101893185B1 (zh)
CN (1) CN103258561B (zh)

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101893185B1 (ko) * 2012-02-20 2018-08-29 에스케이하이닉스 주식회사 반도체 장치의 데이터 출력 타이밍 제어 회로
KR101998750B1 (ko) * 2012-07-16 2019-10-01 에스케이하이닉스 주식회사 반도체 장치
KR102163431B1 (ko) * 2014-03-05 2020-10-08 에스케이하이닉스 주식회사 반도체 장치 및 그를 포함하는 반도체 시스템
KR20160029391A (ko) * 2014-09-05 2016-03-15 에스케이하이닉스 주식회사 반도체 장치의 출력 타이밍 제어 회로 및 방법
KR102225314B1 (ko) * 2014-11-17 2021-03-10 에스케이하이닉스 주식회사 반도체 장치 및 동작 방법
US10074417B2 (en) 2014-11-20 2018-09-11 Rambus Inc. Memory systems and methods for improved power management
KR20160069093A (ko) * 2014-12-05 2016-06-16 에스케이하이닉스 주식회사 클럭 데이터 리커버리 회로 및 이를 이용하는 시스템
KR101671018B1 (ko) * 2015-04-22 2016-10-31 (주)이즈미디어 스큐 자동 보정 방법 및 장치
KR102405066B1 (ko) * 2015-12-23 2022-06-07 에스케이하이닉스 주식회사 신호 쉬프팅 회로, 베이스 칩 및 이를 포함하는 반도체 시스템
CN105677593B (zh) * 2016-01-11 2018-09-28 福州瑞芯微电子股份有限公司 芯片存储器写操作时序路径自适应调节方法及装置
CN105701041B (zh) * 2016-01-11 2018-09-28 福州瑞芯微电子股份有限公司 芯片自适应调节读数时序路径的方法和装置
KR102645688B1 (ko) * 2016-06-03 2024-03-11 에스케이하이닉스 주식회사 온 다이 터미네이션 기능을 갖는 반도체 장치
JP6596051B2 (ja) * 2016-10-28 2019-10-23 インテグレイテッド シリコン ソリューション インコーポレイテッド 同期半導体集積回路内のクロック式指令タイミング調節
KR102649157B1 (ko) * 2016-11-21 2024-03-20 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것의 동작 방법
US10090026B2 (en) * 2017-02-28 2018-10-02 Micron Technology, Inc. Apparatuses and methods for providing internal memory commands and control signals in semiconductor memories
US10276223B2 (en) * 2017-04-24 2019-04-30 Taiwan Semiconductor Manufacturing Company Limited Memory device for generating word line signals having varying pulse widths
KR102544182B1 (ko) * 2018-05-08 2023-06-16 에스케이하이닉스 주식회사 반도체 장치
US10838799B2 (en) * 2018-08-20 2020-11-17 Micron Technology, Inc. Parallel error calculation
KR20210074429A (ko) * 2019-12-11 2021-06-22 삼성전자주식회사 클럭 신호를 보상하기 위한 보상 회로 및 그것을 포함하는 메모리 장치
US11217298B2 (en) * 2020-03-12 2022-01-04 Micron Technology, Inc. Delay-locked loop clock sharing
CN111724834B (zh) * 2020-06-24 2022-05-10 群联电子股份有限公司 均衡器电路、存储器存储装置及信号调整方法
CN116418320B (zh) * 2023-03-28 2024-03-29 成都电科星拓科技有限公司 一种自动调整多路分频器延迟相等的方法及电路

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101171789A (zh) * 2005-07-15 2008-04-30 三星电子株式会社 基于时间戳的时间同步方法和设备

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100425472B1 (ko) * 2001-11-12 2004-03-30 삼성전자주식회사 동기식 반도체 메모리 장치의 출력 제어 신호 발생 회로및 출력 제어 신호 발생 방법
KR100762882B1 (ko) * 2006-03-30 2007-10-09 주식회사 하이닉스반도체 데이터 출력 인에이블 신호 제어 회로
JP2008071018A (ja) * 2006-09-13 2008-03-27 Matsushita Electric Ind Co Ltd メモリインターフェース回路
KR100931026B1 (ko) * 2008-07-10 2009-12-10 주식회사 하이닉스반도체 반도체 메모리 소자와 그의 구동 방법
KR100988809B1 (ko) * 2008-11-06 2010-10-20 주식회사 하이닉스반도체 반도체 메모리 장치 및 출력인에이블 신호 생성 방법
KR100985410B1 (ko) * 2008-12-30 2010-10-06 주식회사 하이닉스반도체 반도체 장치
KR101043722B1 (ko) * 2010-02-04 2011-06-27 주식회사 하이닉스반도체 레이턴시 제어회로 및 이를 포함하는 반도체 메모리장치
KR101076889B1 (ko) * 2010-04-06 2011-10-25 주식회사 하이닉스반도체 데이터출력제어회로
KR101163048B1 (ko) * 2010-12-07 2012-07-05 에스케이하이닉스 주식회사 출력 타이밍 제어회로 및 그를 이용하는 반도체 장치
KR101208961B1 (ko) * 2011-01-28 2012-12-06 에스케이하이닉스 주식회사 레이턴시 제어 회로 및 방법
KR20120119441A (ko) * 2011-04-21 2012-10-31 에스케이하이닉스 주식회사 레이턴시 조절 회로, 이를 포함하는 반도체 메모리 장치 및 레이턴시 조절 방법
KR101893185B1 (ko) * 2012-02-20 2018-08-29 에스케이하이닉스 주식회사 반도체 장치의 데이터 출력 타이밍 제어 회로

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101171789A (zh) * 2005-07-15 2008-04-30 三星电子株式会社 基于时间戳的时间同步方法和设备

Also Published As

Publication number Publication date
US9030242B2 (en) 2015-05-12
KR101893185B1 (ko) 2018-08-29
US20150009748A1 (en) 2015-01-08
US20130214833A1 (en) 2013-08-22
US8872557B2 (en) 2014-10-28
CN103258561A (zh) 2013-08-21
KR20130095558A (ko) 2013-08-28
JP5955764B2 (ja) 2016-07-20
JP2013172453A (ja) 2013-09-02

Similar Documents

Publication Publication Date Title
CN103258561B (zh) 半导体装置的数据输出定时控制电路
CN109387776B (zh) 测量时钟抖动的方法、时钟抖动测量电路和半导体装置
TWI639311B (zh) 半導體設備
US8942333B2 (en) Apparatus and methods for clock alignment for high speed interfaces
CN106253883B (zh) 内建于芯片内的测量抖动的装置与方法
CN104899165B (zh) 对电子装置执行存储接口控制的方法及其装置
CN103257569A (zh) 时间测量电路、方法和系统
CN104254761A (zh) 传感器时间同步
KR20110039344A (ko) 시험 장치, 및 시험 방법
CN107896106A (zh) 调节数字锁相回路的相位
CN106026994A (zh) 一种基于pvtm的宽电压时钟拉伸电路
KR20120063137A (ko) 출력 타이밍 제어회로 및 그를 이용하는 반도체 장치
CN105629159B (zh) D触发器的数据建立时间的测量电路
CN105406838A (zh) 数字倍频电路及修正时钟占空比的方法
CN104901675B (zh) 半导体装置、含该装置的半导体系统和操作该装置的方法
US20070170969A1 (en) Electronic system having a clock signal correcting device
JP2008172574A (ja) クロック位相シフト回路
US8824225B2 (en) Output enable signal generation circuit
US9484902B2 (en) Delay circuit
CN103595670B (zh) 一种信号偏移校准方法和装置
KR20120126242A (ko) 반도체 장치의 데이터 출력 타이밍 제어 회로
CN102064826A (zh) 一种全数字时钟产生电路及全数字时钟产生方法
JPH07229979A (ja) 多相クロック時間計測回路
JP5540906B2 (ja) データ受信回路
KR20140082359A (ko) 반도체 장치 및 이의 데이터 출력 타이밍 제어 방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant