CN105677593B - 芯片存储器写操作时序路径自适应调节方法及装置 - Google Patents
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Abstract
本发明提供一种芯片存储器写操作时序路径自适应调节方法和装置，写控制存储器单元输出写命令和写数据给存储器单元进行读操作,同时在写命令的一个周期后将原始写完成指示位设置为有效；所述存储器单元输出原始写完成指示位；所述原始写完成指示位分别经一级延迟一个周期和经两级延迟两个周期得到延迟一个周期后的写完成指示位和延迟两个周期后的写完成指示位；根据工作时钟频率判断的结果进行通路选择操作,将所述原始写完成指示位、所述延迟一个周期后的写完成指示位以及所述延迟两个周期后的写完成指示位这三个输入中的一路选为写完成指示位，从而实现根据运行频率自动调节时序路。
Description
技术领域
本发明涉及一种芯片存储器写操作时序路径自适应调节方法及装置。
背景技术
随着SOC芯片技术的发展,用户对芯片性能要求越来越高,由于芯片的运行频率直接影响到性能,所以芯片的主频越跑越高。同时由于SRAM存储电路的复杂性,而且在功能上是要求收到命令的下一个时钟节拍就完成操作,所以在芯片频率快速提升的时候,SRAM的写速度就明显的成为了限制芯片频率的关键路径。目前的时序路径是从SRAM的命令采集到SRAM内部取数并输出到SRAM端口再到发出命令的单元完成数据采样(特别在总线上挂载的模块多的时候,SRAM返回命令发起端的数据路径会非常的长从而造成很大的延时)。
发明内容
本发明要解决的技术问题，在于提供一种根据运行频率自动调节时序路径的SRAM写速度的方法和装置，在低频时采用原始的SRAM时序路径,在运行频率超过SRAM的最高频率时,采用自动延迟SRAM的写完成有效指示位的时间,大幅提高SRAM的最高运行频率。
本发明方法是这样实现的：一种芯片存储器写操作时序路径自适应调节方法，包括下述步骤：芯片初始化完成后开始工作并产生工作时钟；根据芯片输入的低频时钟和所述工作时钟进行工作时钟频率判断；所述写控制存储器单元输出写命令和写数据给存储器单元进行写操作,同时在写命令的一个工作时钟周期后将原始写完成指示位设置为有效；所述存储器单元根据收到的写命令和写数据和工作时钟,在使用工作时钟采样到写命令后,经过其电路固有的写入动作延迟时间后输出原始写完成指示位；所述原始写完成指示位分别经一级延迟一个周期和经两级延迟两个周期得到延迟一个周期后的写完成指示位和延迟两个周期后的写完成指示位；根据所述工作时钟频率判断的结果进行通路选择操作,将所述原始写完成指示位、所述延迟一个周期后的写完成指示位以及所述延迟两个周期后的写完成指示位这三个输入中的一路选为写完成指示位。
进一步的，所述工作时钟频率判断的具体过程是：
对工作时钟进行计数；使用低频时钟对所述计数所得的实时计数值进行采样,并将每次采样值对前一次的采样值做减法操作,得到差值；该差值就代表每个低频时钟周期内有多少个工作时钟周期；得到每个低频时钟周期内有多少个工作时钟周期值后,读取芯片初始化时预存的档位门阀值,该档位门阀值包括延迟一周期门阀值和延迟两个周期门阀值；将档位门阀值与低频时钟周期内的工作时钟周期值进行比较,判断工作时钟周期落入哪个区间；如果低频时钟周期内的工作时钟周期值比所述延迟一周期门阀值小，则说明工作时钟周期比较慢，不需要进行延迟处理；如果低频时钟周期内的工作时钟周期值比所述延迟一周期门阀值大，但是小于所述延迟两个周期门阀值，则所述存储器单元需要进行延迟一周期处理；如果低频时钟周期内的工作时钟周期值比延迟两个周期门阀值大，则存储器单元需要进行延迟两个周期处理；所述判断的判断结果作为所述通路选择操作的根据。
本发明装置是这样实现的：一种芯片存储器写操作时序路径自适应调节装置，包括时钟产生单元、频率监控判断单元、存储器单元、写控制器单元、第一级写完成缓存寄存器单元、第二级写完成缓存寄存器单元以及通路选择器单元；所述时钟产生单元分别与所述频率监控判断单元、存储器单元、写控制器单元以及第一级写完成缓存寄存器单元连接；所述写控制器单元通过所述存储器单元依次与第一级写完成缓存寄存器单元、第二级写完成缓存寄存器单元连接；所述频率监控判断单元、存储器单元、第一级写完成缓存寄存器单元以及第二级写完成缓存寄存器单元还直接连接所述通路选择器单元；
芯片初始化完成后开始工作；所述时钟产生单元产生工作时钟,并送往所述频率监控判断单元、存储器单元、第一级写完成缓存寄存器单元和写控制器单元；所述频率监控判断单元根据输入的低频时钟和工作时钟进行工作时钟频率判断,并将判断结果送往所述通路选择器单元；所述写控制存储器单元输出写命令和写数据给所述存储器单元进行写操作,同时在写命令的一个工作时钟周期后将原始写完成指示位设置为有效；所述存储器单元根据收到的写命令和写数据和工作时钟,在使用工作时钟采样到写命令后,经过其电路固有的写入动作延迟时间后输出原始写完成指示位，送到所述通路选择器单元和所述第一级写完成缓存寄存器单元；所述第一级写完成缓存寄存器单元对收到的原始写完成指示位延迟一个周期得到延迟一个周期后的写完成指示位后送至所述通路选择器单元和第二级写完成缓存寄存器单元；所述第二级写完成缓存寄存器单元对收到的原始写完成指示位再延迟一个周期得到延迟两个周期后的写完成指示位后送到所述通路选择器单元；所述通路选择器单元根据收到的频率监控判断单元输出的判断结果进行通路选择操作,将原始写完成指示位、延迟一个周期后的写完成指示位以及延迟两个周期后的写完成指示位这三个输入中的一路选为写完成指示位。
进一步的，所述频率监控判断单元进一步包括门阀值存储单元、计数器单元以及多拍切换判断单元，所述门阀值存储单元和计数器单元均连接所述多拍切换判断单元，且计数器单元还连接所述时钟产生单元，所述多拍切换判断单元还连接通路选择器单元；
所述计数器单元对工作时钟进行计数；所述多拍切换判断单元使用低频时钟对所述计数器单元输出的实时计数值进行采样,并将每次采样值对前一次的采样值做减法操作,得到差值；该差值就代表每个低频时钟周期内有多少个工作时钟周期；得到每个低频时钟周期内有多少个工作时钟周期值后,所述多拍切换判断单元读取所述门阀值存储单元中芯片初始化时预存的档位门阀值,该档位门阀值包括延迟一周期门阀值和延迟两个周期门阀值；将档位门阀值与低频时钟周期内的工作时钟周期值进行比较,判断工作时钟周期落入哪个区间；如果低频时钟周期内的工作时钟周期值比所述延迟一周期门阀值小，则说明工作时钟周期比较慢，不需要进行延迟处理；如果低频时钟周期内的工作时钟周期值比所述延迟一周期门阀值大，但是小于所述延迟两个周期门阀值，则所述存储器单元需要进行延迟一周期处理；如果低频时钟周期内的工作时钟周期值比延迟两个周期门阀值大，则存储器单元需要进行延迟两个周期处理；所述判断的判断结果被送到所述通路选择器单元作为所述通路选择操作的根据。
本发明具有如下优点：本发明通过频率监控判断单元基于外部输入的一个低频时钟来判断工作时钟为高频率、中频率还是低频率，用于给通路选择单元进行通路选择控制，在工作时钟为低频时采用原始的SRAM时序路径，在工作时钟为高频时，通过延迟SRAM的写完成有效时间,使SRAM的写动作在多个周期内完成,不会拖慢整个系统的速度,所以得以提高整个系统和SRAM的运行频率；且工作时钟为低频和高频的时序路径能自动完成切换。
附图说明
下面参照附图结合实施例对本发明作进一步的说明。
图1为本发明芯片存储器写操作时序路径自适应调节装置的结构框图。
图2为本发明自适应调节装置中频率监控判断单元的详细结构框图。
具体实施方式
本发明的芯片存储器写操作时序路径自适应调节方法，包括下述步骤：
芯片初始化完成后开始工作并产生工作时钟；
根据芯片输入的低频时钟和所述工作时钟进行工作时钟频率判断；
所述写控制存储器单元输出写命令和写数据给存储器单元进行写操作,同时在写命令的一个工作时钟周期后将原始写完成指示位设置为有效；
所述存储器单元根据收到的写命令和写数据和工作时钟,在使用工作时钟采样到写命令后,经过其电路固有的写入动作延迟时间后输出原始写完成指示位；
所述原始写完成指示位分别经一级延迟一个周期和经两级延迟两个周期得到延迟一个周期后的写完成指示位和延迟两个周期后的写完成指示位；
根据所述工作时钟频率判断的结果进行通路选择操作,将所述原始写完成指示位、所述延迟一个周期后的写完成指示位以及所述延迟两个周期后的写完成指示位这三个输入中的一路选为写完成指示位。
其中，所述工作时钟频率判断的具体过程是：
对工作时钟进行计数；
使用低频时钟对所述计数所得的实时计数值进行采样,并将每次采样值对前一次的采样值做减法操作,得到差值；该差值就代表每个低频时钟周期内有多少个工作时钟周期；
得到每个低频时钟周期内有多少个工作时钟周期值后,读取芯片初始化时预存的档位门阀值,该档位门阀值包括延迟一周期门阀值和延迟两个周期门阀值；
将档位门阀值与低频时钟周期内的工作时钟周期值进行比较,判断工作时钟周期落入哪个区间；
如果低频时钟周期内的工作时钟周期值比所述延迟一周期门阀值小，则说明工作时钟周期比较慢，不需要进行延迟处理；
如果低频时钟周期内的工作时钟周期值比所述延迟一周期门阀值大，但是小于所述延迟两个周期门阀值，则所述存储器单元需要进行延迟一周期处理；
如果低频时钟周期内的工作时钟周期值比延迟两个周期门阀值大，则存储器单元需要进行延迟两个周期处理；
所述判断的判断结果作为所述通路选择操作的根据。
本发明上述的芯片存储器写操作时序路径自适应调节方法在具体实现时，可通过本发明测试装置来实现。
如图1和图2所示，本发明的芯片存储器写操作时序路径自适应调节装置，包括时钟产生单元101、频率监控判断单元102、存储器单元103、写控制器单元104、第一级写完成缓存寄存器单元105、第二级写完成缓存寄存器单元106以及通路选择器单元107；
所述时钟产生单元101分别与所述频率监控判断单元102、存储器单元103、写控制器单元104以及第一级写完成缓存寄存器单元105连接；所述写控制器单元104通过所述存储器单元103依次与第一级写完成缓存寄存器单元105、第二级写完成缓存寄存器单元106连接；所述频率监控判断单元102、存储器单元103、第一级写完成缓存寄存器单元105以及第二级写完成缓存寄存器单元106还直接连接所述通路选择器单元107；
芯片初始化完成后开始工作；
所述时钟产生单元101产生工作时钟,并送往所述频率监控判断单元102、存储器单元106、第一级写完成缓存寄存器单元105和写控制器单元104；
所述频率监控判断单元102根据输入的低频时钟和工作时钟进行工作时钟频率判断,并将判断结果送往所述通路选择器单元107；
所述写控制器单元104输出写命令和写数据给所述存储器单元103进行写操作,同时在写命令的一个工作时钟周期后将原始写完成指示位设置为有效；
所述存储器单元103根据收到的写命令和写数据和工作时钟,在使用工作时钟采样到写命令后,经过其电路固有的写入动作延迟时间后输出原始写完成指示位，送到所述通路选择器单元107和所述第一级写完成缓存寄存器单元105；
所述第一级写完成缓存寄存器单元105对收到的原始写完成指示位延迟一个周期得到延迟一个周期后的写完成指示位后送至所述通路选择器单元107和第二级写完成缓存寄存器单元106；
所述第二级写完成缓存寄存器单元106对收到的原始写完成指示位再延迟一个周期得到延迟两个周期后的写完成指示位后送到所述通路选择器单元107；
所述通路选择器单元107根据收到的频率监控判断单元102输出的判断结果进行通路选择操作,将原始写完成指示位、延迟一个周期后的写完成指示位以及延迟两个周期后的写完成指示位这三个输入中的一路选为写完成指示位。
再如图2所示，所述频率监控判断单元102进一步包括门阀值存储单元1021、计数器单元1022以及多拍切换判断单元1023，所述门阀值存储单元1021和计数器单元1022均连接所述多拍切换判断单元1023，且计数器单元1022还连接所述时钟产生单元101，所述多拍切换判断单元1023还连接通路选择器单元107；在芯片使用之前,需要对门阀值存储单元1021进行初始化操作,需要存入两个门阀值，即延迟一周期门阀值和延迟两个周期门阀值。
低频时钟使用的是精确的晶振时钟,常见的有32KHz晶振,用于产生一个精确的绝对时间长度，被送到多拍切换判断单元1023；
所述计数器单元1022对工作时钟进行计数；
所述多拍切换判断单元1023使用低频时钟对所述计数器单元1022输出的实时计数值进行采样,并将每次采样值对前一次的采样值做减法操作,得到差值；该差值就代表每个低频时钟周期内有多少个工作时钟周期；
得到每个低频时钟周期内有多少个工作时钟周期值后,所述多拍切换判断单元1023读取所述门阀值存储单元1021中芯片初始化时预存的档位门阀值,该档位门阀值包括延迟一周期门阀值和延迟两个周期门阀值；将档位门阀值与低频时钟周期内的工作时钟周期值进行比较,判断工作时钟周期落入哪个区间；
如果低频时钟周期内的工作时钟周期值比所述延迟一周期门阀值小，则说明工作时钟周期比较慢，不需要进行延迟处理；
如果低频时钟周期内的工作时钟周期值比所述延迟一周期门阀值大，但是小于所述延迟两个周期门阀值，则所述存储器单元需要进行延迟一周期处理；
如果低频时钟周期内的工作时钟周期值比延迟两个周期门阀值大，则存储器单元需要进行延迟两个周期处理；
所述判断的判断结果被送到所述通路选择器单元104作为所述通路选择操作的根据。
虽然以上描述了本发明的具体实施方式，但是熟悉本技术领域的技术人员应当理解，我们所描述的具体的实施例只是说明性的，而不是用于对本发明的范围的限定，熟悉本领域的技术人员在依照本发明的精神所作的等效的修饰以及变化，都应当涵盖在本发明的权利要求所保护的范围内。
Claims (4)
1.一种芯片存储器写操作时序路径自适应调节方法，其特征在于：
芯片初始化完成后开始工作并产生工作时钟；
根据芯片输入的低频时钟和所述工作时钟进行工作时钟频率判断；
写控制存储器单元输出写命令和写数据给存储器单元进行写操作,同时在写命令的一个工作时钟周期后将原始写完成指示位设置为有效；
所述存储器单元根据收到的写命令和写数据和工作时钟,在使用工作时钟采样到写命令后,经过其电路固有的写入动作延迟时间后输出原始写完成指示位；
所述原始写完成指示位分别经一级延迟一个周期和经两级延迟两个周期得到延迟一个周期后的写完成指示位和延迟两个周期后的写完成指示位；
根据所述工作时钟频率判断的结果进行通路选择操作,将所述原始写完成指示位、所述延迟一个周期后的写完成指示位以及所述延迟两个周期后的写完成指示位这三个输入中的一路选为写完成指示位。
2.根据权利要求1所述的芯片存储器写操作时序路径自适应调节方法，其特征在于：所述工作时钟频率判断的具体过程是：
对工作时钟进行计数；
使用低频时钟对所述计数所得的实时计数值进行采样,并将每次采样值对前一次的采样值做减法操作,得到差值；该差值就代表每个低频时钟周期内有多少个工作时钟周期；
得到每个低频时钟周期内有多少个工作时钟周期值后,读取芯片初始化时预存的档位门阀值,该档位门阀值包括延迟一周期门阀值和延迟两个周期门阀值；
将档位门阀值与低频时钟周期内的工作时钟周期值进行比较,判断工作时钟周期落入哪个区间；
如果低频时钟周期内的工作时钟周期值比所述延迟一周期门阀值小，则说明工作时钟周期比较慢，不需要进行延迟处理；
如果低频时钟周期内的工作时钟周期值比所述延迟一周期门阀值大，但是小于所述延迟两个周期门阀值，则所述存储器单元需要进行延迟一周期处理；
如果低频时钟周期内的工作时钟周期值比延迟两个周期门阀值大，则存储器单元需要进行延迟两个周期处理；
所述判断的判断结果作为所述通路选择操作的根据。
3.一种芯片存储器写操作时序路径自适应调节装置，其特征在于：包括时钟产生单元、频率监控判断单元、存储器单元、写控制器单元、第一级写完成缓存寄存器单元、第二级写完成缓存寄存器单元以及通路选择器单元；
所述时钟产生单元分别与所述频率监控判断单元、存储器单元、写控制器单元以及第一级写完成缓存寄存器单元连接；所述写控制器单元通过所述存储器单元依次与第一级写完成缓存寄存器单元、第二级写完成缓存寄存器单元连接；所述频率监控判断单元、存储器单元、第一级写完成缓存寄存器单元以及第二级写完成缓存寄存器单元还直接连接所述通路选择器单元；
芯片初始化完成后开始工作；
所述时钟产生单元产生工作时钟,并送往所述频率监控判断单元、存储器单元、第一级写完成缓存寄存器单元和写控制器单元；
所述频率监控判断单元根据输入的低频时钟和工作时钟进行工作时钟频率判断,并将判断结果送往所述通路选择器单元；
所述写控制器单元输出写命令和写数据给所述存储器单元进行写操作,同时在写命令的一个工作时钟周期后将原始写完成指示位设置为有效；
所述存储器单元根据收到的写命令和写数据和工作时钟,在使用工作时钟采样到写命令后,经过其电路固有的写入动作延迟时间后输出原始写完成指示位，送到所述通路选择器单元和所述第一级写完成缓存寄存器单元；
所述第一级写完成缓存寄存器单元对收到的原始写完成指示位延迟一个周期得到延迟一个周期后的写完成指示位后送至所述通路选择器单元和第二级写完成缓存寄存器单元；
所述第二级写完成缓存寄存器单元对收到的原始写完成指示位再延迟一个周期得到延迟两个周期后的写完成指示位后送到所述通路选择器单元；
所述通路选择器单元根据收到的频率监控判断单元输出的判断结果进行通路选择操作,将原始写完成指示位、延迟一个周期后的写完成指示位以及延迟两个周期后的写完成指示位这三个输入中的一路选为写完成指示位。
4.根据权利要求3所述芯片存储器写操作时序路径自适应调节装置，其特征在于：所述频率监控判断单元进一步包括门阀值存储单元、计数器单元以及多拍切换判断单元，所述门阀值存储单元和计数器单元均连接所述多拍切换判断单元，且计数器单元还连接所述时钟产生单元，所述多拍切换判断单元还连接通路选择器单元；
所述计数器单元对工作时钟进行计数；
所述多拍切换判断单元使用低频时钟对所述计数器单元输出的实时计数值进行采样,并将每次采样值对前一次的采样值做减法操作,得到差值；该差值就代表每个低频时钟周期内有多少个工作时钟周期；
得到每个低频时钟周期内有多少个工作时钟周期值后,所述多拍切换判断单元读取所述门阀值存储单元中芯片初始化时预存的档位门阀值,该档位门阀值包括延迟一周期门阀值和延迟两个周期门阀值；
将档位门阀值与低频时钟周期内的工作时钟周期值进行比较,判断工作时钟周期落入哪个区间；
如果低频时钟周期内的工作时钟周期值比所述延迟一周期门阀值小，则说明工作时钟周期比较慢，不需要进行延迟处理；
如果低频时钟周期内的工作时钟周期值比所述延迟一周期门阀值大，但是小于所述延迟两个周期门阀值，则所述存储器单元需要进行延迟一周期处理；
如果低频时钟周期内的工作时钟周期值比延迟两个周期门阀值大，则存储器单元需要进行延迟两个周期处理；
所述判断的判断结果被送到所述通路选择器单元作为所述通路选择操作的根据。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201610014798.4A CN105677593B (zh) | 2016-01-11 | 2016-01-11 | 芯片存储器写操作时序路径自适应调节方法及装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201610014798.4A CN105677593B (zh) | 2016-01-11 | 2016-01-11 | 芯片存储器写操作时序路径自适应调节方法及装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN105677593A CN105677593A (zh) | 2016-06-15 |
| CN105677593B true CN105677593B (zh) | 2018-09-28 |
Family
ID=56299787
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201610014798.4A Active CN105677593B (zh) | 2016-01-11 | 2016-01-11 | 芯片存储器写操作时序路径自适应调节方法及装置 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN105677593B (zh) |
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| CN108241586B (zh) * | 2016-12-27 | 2020-03-06 | 慧荣科技股份有限公司 | 控制器电路与估计延迟补偿方法 |
| CN107203676B (zh) * | 2017-06-22 | 2022-02-25 | 格兰菲智能科技有限公司 | 用以提升集成电路设计的时序性能的方法及数据处理系统 |
| CN112099733B (zh) * | 2020-08-26 | 2022-05-13 | 瑞芯微电子股份有限公司 | 一种dram内存时序配置方法和装置 |
| CN114121072B (zh) * | 2020-08-27 | 2023-12-12 | 长鑫存储技术有限公司 | 存储器的调节方法、调节系统以及半导体器件 |
| CN114121073B (zh) | 2020-08-27 | 2023-09-12 | 长鑫存储技术有限公司 | 存储器的调节方法、调节系统以及半导体器件 |
| CN114121058B (zh) | 2020-08-27 | 2023-08-29 | 长鑫存储技术有限公司 | 存储器的调节方法、调节系统以及半导体器件 |
| CN114121096B (zh) | 2020-08-27 | 2024-03-26 | 长鑫存储技术有限公司 | 存储器的调节方法、调节系统以及半导体器件 |
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2016
- 2016-01-11 CN CN201610014798.4A patent/CN105677593B/zh active Active
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
| CP01 | Change in the name or title of a patent holder | ||
| CP01 | Change in the name or title of a patent holder |
Address after: 350000 building, No. 89, software Avenue, Gulou District, Fujian, Fuzhou 18, China Patentee after: Ruixin Microelectronics Co., Ltd Address before: 350000 building, No. 89, software Avenue, Gulou District, Fujian, Fuzhou 18, China Patentee before: Fuzhou Rockchips Electronics Co.,Ltd. |