CN104020820A - 接收器以及发射和接收系统 - Google Patents

接收器以及发射和接收系统 Download PDF

Info

Publication number
CN104020820A
CN104020820A CN201410072385.2A CN201410072385A CN104020820A CN 104020820 A CN104020820 A CN 104020820A CN 201410072385 A CN201410072385 A CN 201410072385A CN 104020820 A CN104020820 A CN 104020820A
Authority
CN
China
Prior art keywords
signal
data
offset detection
circuit
clock
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201410072385.2A
Other languages
English (en)
Inventor
丝鱼川敬一
小江信一
黑沢淳
田村敬
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Synaptics Japan GK
Original Assignee
Renesas SP Drivers Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas SP Drivers Inc filed Critical Renesas SP Drivers Inc
Publication of CN104020820A publication Critical patent/CN104020820A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/0264—Arrangements for coupling to transmission lines
    • H04L25/0272—Arrangements for coupling to multiple lines, e.g. for differential transmission
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/14—Channel dividing arrangements, i.e. in which a single bit stream is divided between several baseband channels and reassembled at the receiver
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/0008—Synchronisation information channels, e.g. clock distribution lines
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/0016—Arrangements for synchronising receiver with transmitter correction of synchronization errors
    • H04L7/0033—Correction by delay
    • H04L7/0037—Delay of clock signal
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/0016—Arrangements for synchronising receiver with transmitter correction of synchronization errors
    • H04L7/0033—Correction by delay
    • H04L7/0041—Delay of data signal
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
    • H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
    • H04L7/0338—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals the correction of the phase error being performed by a feed forward loop
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/04—Speed or phase control by synchronisation signals

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Power Engineering (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Abstract

本发明涉及一种接收器以及发射和接收系统。接收器由以下组成：接收时钟信号的接收器侧放大器；接收数据信号的接收器侧放大器；通过延迟时钟信号和数据信号，生成调整延迟时钟信号和调整延迟数据信号的可变延迟电路；与调整延迟时钟信号同步地锁存调整延迟数据信号的锁存电路部；以及偏移检测电路，其通过和相对于时钟信号具有不同延迟时间的第一时钟信号至第N时钟信号（N是等于或大于2的整数）同步地锁存作为数据信号被传输的特定数据序列，生成偏移检测数据。根据所述偏移检测数据，来控制可变延迟电路中的延迟时间。

Description

接收器以及发射和接收系统
技术领域
本发明涉及一种接收器以及发射和接收系统，具体地涉及一种通过不同的线路发射时钟信号和数据信号的发射和接收系统和在其中使用的接收器。
背景技术
在将数据从发射器发射到接收器的发射和接收系统中使用的数据通信方法之一是，通过不同的线发射时钟信号和数据信号的方法。例如，MIPI标准（移动行业处理器接口）的通信（例如，MIPI DSI和MIPI D-PHY）符合这样的数据通信方法。例如，MIPI D-PHY被用于对面板显示单元的驱动器IC的高速数据通信，并且随着近年来对高分辨率面板的显示面板的发展，需要在MIPI-D-PHY的数据通信中进一步加快速度。
当要以通过不同的线路发射时钟信号和数据信号的数据通信方法增加通信速度时的一个问题是在时钟信号和数据信号之间偏移出现。在高速通信的情况下，偏移的问题能够变成非常重要的问题。例如，基于MIPI D-PHY标准的发射和接收系统中以1.5Gbps的速度的通信中的偏移的允许范围对于数十至数百个ps来说是非常小的。
例如，在日本专利公开（JP H05-110550A、JP H10-164037A以及JP2004-236019A）中已知取消偏移的技术。然而，根据发明人的研究，存在改进取消偏移的这些技术的空间。
引用列表
[专利文献1]JP H05-110550A
[专利文献2]JP H10-164037A
[专利文献3]JP2004-236019A
发明内容
因此，本发明的一个目的是为了提供一种在通过不同的线路发射时钟信号和数据信号的发射和接收系统中取消偏移的技术。
根据本发明的一个方面，在接收器中，第一接收部被配置成接收外部时钟信号并且输出时钟信号，并且第二接收部被配置成接收外部数据信号并且输出数据信号。可变延迟电路被配置成通过延迟时钟信号和数据中的至少一个生成调整延迟的时钟信号和调整延迟的数据信号，并且锁存电路部被配置成与调整延迟的时钟信号同步地锁存调整延迟的数据信号以输出输出数据信号。偏移检测电路，所述偏移检测电路被配置成和相对于所述时钟信号具有不同延迟时间的第一至第N时钟信号（N是等于或大于2的整数）同步地锁存作为所述数据信号或通过延迟所述数据信号得到的延迟数据信号被传输的特定数据序列来生成偏移检测数据，以及基于所述偏移检测数据，控制所述可变延迟电路来调整所述至少一个信号的延迟时间。
根据本发明的另一方面，在接收器中，第一接收部被配置成接收外部时钟信号并且输出时钟信号，并且第二接收部被配置成接收外部数据信号并且输出数据信号。可变延迟电路被配置成通过延迟时钟信号和数据信号中的至少一个生成调整延迟的时钟信号和调整延迟的数据信号，并且锁存电路部被配置成与调整延迟的时钟信号同步地锁存调整延迟的数据信号以生成输出数据信号。偏移检测电路，所述偏移检测电路被配置成通过与所述时钟信号或通过延迟所述时钟信号得到的延迟时钟信号同步地锁存以相对于所述数据信号具有不同延迟时间的第一至第N数据信号（N是等于或大于2的整数）传输的特定数据序列，生成偏移检测数据，以及基于所述偏移检测数据，控制所述至少一个信号的延迟时间。
根据本发明的又一方面，一种发射和接收系统，其包括发射器和接收器，所述接收器被配置成接收来自所述发射器的外部时钟信号和外部数据信号。接收器具有在上面提及的配置。根据实施例，基于MIPID-PHY标准执行从发射器到接收器的外部时钟信号和外部数据信号的传输，并且特定的数据序列是被包含在HY-SYNC代码中的数据序列。
提供这样一种技术，根据本发明，用以取消在通过不同的线路发射时钟信号和数据信号的发射和接收系统中的偏移。
附图说明
图1是示出根据本发明的实施例的发射和接收系统的配置的框图；
图2是示出HS-SYNC代码的图；
图3是示出实施例中的发射和接收系统的操作的时序图；
图4是示出实施例中的发射和接收系统的操作的修改示例的时序图；
图5是示出实施例中的发射和接收系统的操作的另一修改示例的时序图；
图6A是示出实施例中的发射和接收系统的操作的另一修改示例的时序图；
图6B是示出实施例中的发射和接收系统的操作的另一修改示例的时序图；
图7是示出根据另一实施例的发射和接收系统的配置的框图；
图8是示出根据另一实施例的发射和接收系统的配置的框图；
图9是示出根据另一实施例的发射和接收系统的配置的框图；
图10是示出根据另一实施例的发射和接收系统的配置的框图；
图11是示出示例性实施例1中的可变延迟电路、锁存电路以及偏移检测电路的配置的框图；
图12是示出在示例性实施例1中的偏移检测电路的操作的时序图；
图13是示出示例性实施例2中的可变延迟电路、锁存电路以及偏移检测电路的配置的框图；
图14是示出示例性实施例3中的可变延迟电路、锁存电路以及偏移检测电路的配置的框图；
图15是示出示例性实施例4中的可变延迟电路、锁存电路以及偏移检测电路的配置的框图；
图16是示出示例性实施例5中的偏移检测电路的操作的时序图；
图17是示出示例性实施例5中的可变延迟电路、锁存电路以及偏移检测电路的配置的框图；
图18是示出示例性实施例6中的可变延迟电路、锁存电路以及偏移检测电路的配置的框图；
图19是示出示例性实施例7中的可变延迟电路、锁存电路以及偏移检测电路的配置的框图；
图20是示出示例性实施例7中的偏移检测电路的操作的时序图；
图21A是示出示例性实施例7中的将延迟时间控制到UI/2的延迟电路的配置的框图；
图21B是示出在示例性实施例7中的将延迟时间控制到UI/2的延迟电路的另一配置的框图；
图22A是示出图21A中的延迟电路的操作的时序图；
图22B是示出图21B中的延迟电路的操作的时序图；
图23是示出具有可变延迟时间的延迟电路的配置的框图；
图24是示出在示例性实施例8中的发射和接收系统的配置的框图；
图25是在示例性实施例8中的发射和接收系统转换的修改示例的框图；以及
图26是示出在示例性实施例9中的发射和接收系统的配置的框图。
具体实施方式
图1是根据一个实施例的发射和接收系统的配置的框图。发射和接收系统是由发射器（发射装置）1和接收器（接收装置）2组成。发射器1和接收器2通过传输线3和4被连接。发射器1通过传输线3和4将数据信号DATA和时钟信号CLOCK分别发射到接收器2。在本实施例中，从发射器1到接收器2的数据信号DATA和时钟信号CLOCK的传输是基于MIPI D-PHY标准。
发射器1是由发射侧放大器11和12组成并且接收器2是由接收器侧放大器21和22组成。作为发射侧放大器11和12，高速放大器被用于两者。发射器1的发射侧放大器11起到通过传输线3将数据信号DATA发射到接收器2的第一发射部的作用。发射器1的发射侧放大器12起到通过传输线4将时钟信号CLOCK发射到接收器2的接收器侧放大器22的第二发射部的作用。在传输线3和4中，数据信号DATA和时钟信号CLOCK中的每一个被作为小差分振幅信号发射。
接收器2起到其中接收器侧放大器21和22接收从发射器1发射的数据信号DATA（外部数据信号）和时钟信号CLOCK（外部时钟信号）作为小差分振幅信号，并且将数据信号DATA和时钟信号CLOCK转换成单端信号的接收部的作用。即，从接收器侧放大器21和22输出的数据信号DATA和时钟信号CLOCK是单端信号。作为接收器侧放大器21和22，高速放大器被用于两者。从接收器2的接收器侧放大器21输出的数据信号DATA是在时钟信号CLOCK的半周期中发射1比特数据的信号。即，数据信号DATA包含每个时钟信号CLOCK的各个沿（包含上升沿和下降沿两者）的1比特数据。
此外，接收器2进一步是由可变延迟电路23、锁存电路24以及偏移检测电路25组成。可变延迟电路23被配置成控制或者调整在从接收器侧放大器21和22输出的数据信号DATA和时钟信号CLOCK之间的相对延迟并且具有将这些信号中的一个到其它信号延迟了特定的延迟时间的功能。在此，响应于从偏移检测电路25供应的延迟控制信号SCTRL控制或者调整延迟时间。具有通过图1中的可变延迟电路23调整的延迟的数据信号DATA和时钟信号CLOCK被示出作为数据信号DATAADJ和时钟信号CLOCKADJ。
锁存电路24与在调整延迟之后的时钟信号CLOCKADJ同步地锁存在调整延迟之后的数据信号DATAADJ并且生成输出数据信号DOUT。在本实施例中，锁存电路24响应于调整延迟之后的时钟信号CLOCKADJ的上升沿和下降沿中的每一个锁存调整延迟之后的数据信号DATAADJ。
偏移检测电路25检测数据信号DATA和时钟信号CLOCK之间的偏移并且根据检测到的偏移生成延迟控制信号SCTRL。被生成的延迟控制信号SCTRL被发送到可变延迟电路23。在可变延迟电路23中，响应于根据偏移生成的延迟控制信号SCTRL控制或者调整在数据信号DATA和时钟信号CLOCK之间的相对延迟。
在本实施例中，在已知通过数据信号DATA的使用在特定的时序处特定的数据序列被发送到接收器2的假设下执行通过偏移检测电路25的偏移检测。然后，在偏移检测电路25中，通过使用通过与从时钟信号CLOCK生成的多相位时钟信号的同步地锁存特定数据序列获得的数据组（在下文中，被称为“偏移检测数据”）检测偏移。
在其中基于MIPI D-PHY标准执行从发射器1到接收器2的数据通信的本实施例中，通过与多相位时钟信号同步地锁存被包含在HS-SYNC代码中的特定数据序列生成偏移检测数据。图2是示出HS-SYNC代码的图。HS-SYNC代码是8个比特的串行代码，并且在MIPI D-PHY标准中该值已经被确定为“00011101”。HS-SYNC代码被指定为当在MIPI D-PHY标准中从发射器1到接收器2的数据通信从LP（低功率）模式变成HS（高速）模式时其被插入在通过数据信号DATA发送的数据序列的报头中的规则。这意指对于接收器2来说已知当HS-SYNC代码被发送的时序。
在HS-SYNC代码中“01110”的数据序列存在。在本实施例中，在数据序列（通过图2中的虚线椭圆示出）中的第一个“1”和第三个“1”被用于偏移检测数据。在其中执行每时钟信号CLOCK的半周期的一个比特的数据的传输的本实施例中，如果在数据信号DATA和时钟信号CLOCK之间的时序是普通的，则必须与时钟信号CLOCK的上升沿或者下降沿同步地锁存数据序列中的第一个“1”和第三个“1”两者。当在数据信号DATA和时钟信号CLOCK之间的任何偏移根本不存在时，即使与在相位上稍微不同于时钟信号CLOCK的时钟信号的下降沿或者上升沿同步地锁存“01110”的数据序列，应正确地锁存“01110”的数据序列的第一个“1”和第三个“1”。另一方面，在其中数据信号DATA和时钟信号CLOCK之间存在偏移的情况下，当与在相位上与时钟信号CLOCK稍微不同的时钟信号的下降沿或者上升沿同步地锁存“01110”的数据序列时，不能够正确地锁存第一个“1”或者第三个“1”，导致“0”的数据被锁存。这意指通过参考偏移检测数据，即，通过与从时钟信号CLOCK生成的多相位时钟信号的下降沿或者上升沿同步地锁存“01110”的数据序列获得的数据，能够检测偏移。在此，被用于获得偏移检测数据的多相位时钟信号已经被生成以具有与时钟信号CLOCK的频率相同的频率并且具有彼此不同的相位。
图3示出在本实施例中的发射和接收系统的操作，并且特别地，示出通过与从时钟信号CLOCK生成的多相位时钟信号的时钟信号CLOCK#0至CLOCK#2的下降沿同步地锁存被包含在HS-SYNC代码中的“01110”的数据序列获得的偏移检测数据。多相位时钟信号的时钟信号CLOCK#0至CLOCK#2中的每一个在当通过数据信号DATA的使用传输“01110”的数据序列时的时区中包含两个下降沿。在下面的描述中，在两个下降沿的前侧上的下降沿被称为“前侧下降沿”，并且在其后侧上的下降沿被称为“后侧下降沿”。
作为示例，如在图3的（a）中所示，当在数据信号DATA和时钟信号CLOCK之间的时序是普通的时，与多相位时钟信号的时钟信号CLOCK#0至CLOCK#2的前侧下降沿同步地锁存“01110”的数据信号的第一个“1”，并且与时钟信号CLOCK#0至CLOCK#2的后侧下降沿同步地锁存第三个“1”。结果，所有的偏移检测数据的值是“1”。
同时，如图3的（b）所示，当发生使时钟信号CLOCK到数据信号DATA延迟的偏移时，偏移检测数据的值是通过与其中相对延迟时钟信号的相位的多相位时钟信号（图3的（b））中的时钟信号CLOCK#1和CLOCK#2的后侧下降沿同步地锁存数据序列“01110”获得的“0”。当时钟信号CLOCK到数据信号DATA的延迟增加时，“0”的偏移检测数据值的数量增加。
此外，如图3的（c）所示，当发生使数据信号DATA到时钟信号CLOCK延迟的偏移时，偏移检测数据的值是通过与其中相对提前其相位的多相位时钟信号（图3的（c））的时钟信号CLOCK#0和CLOCK#1的前侧下降沿同步地锁存数据序列“01110”获得的“0”。当数据信号DATA到时钟信号CLOCK的延迟增加时，“0”的偏移检测数据值的数量也增加。
用这种方式，能通过“0”的偏移检测数据值的存在，检测偏移的发生。同时，能基于通过响应前侧下降沿或后侧下降沿的锁存，是否生成“0”的偏移检测数据值，确定偏移的方向（即，延迟数据信号DATA和时钟信号CLOCK中的哪一个）。此外，能基于“0”的偏移检测数据值的数量，确定偏移的程度。根据用此方式生成的偏移检测数据，生成延迟控制信号SCTRL。能通过响应于延迟控制信号SCTRL，控制或调整数据信号DATA和时钟信号CLOCK之间的相对时序，取消数据信号DATA和时钟信号CLOCK之间的偏移。
应注意到通过使时钟信号CLOCK延迟可选延迟时间，能生成其中数据信号DATA和时钟信号CLOCK之间的时序具有如图3的（a）至（c）所示的关系的多相位时钟信号中的时钟信号CLOCK#0至CLOCK#2。
通过与多相位时钟信号同步地锁存延迟数据信号DATA得到的延迟数据信号DATADLY，代替数据信号DATA，可以获得偏移检测数据。即使代替数据信号DATA，使用通过延迟数据信号DATA得到的延迟数据信号DATADLY，偏移检测数据的值仅不同，没有实质区别。在这种情况下，通过根据需要改变由偏移检测数据生成延迟控制信号SCTRL的逻辑，能生成延迟控制信号SCTRL。
多相位时钟信号中的三个时钟信号CLOCK#0至CLOCK#2用于生成图3中的偏移检测数据。然而，多相位时钟信号的时钟信号的数量不限于3个。可以与如图4所示的多相位时钟信号的N个时钟信号CLOCK#0至CLOCK#（N-1）（N是等于或大于2的整数）同步地锁存包含在HS-SYNC代码中的数据序列“01110”，生成偏移检测数据。
同时，代替与多相位时钟信号的时钟信号CLOCK#0至CLOCK#（N-1）同步地锁存数据信号DATA（或延迟数据信号DATADLY），生成偏移检测数据，可以通过由数据信号DATA，生成具有不同延迟时间的多个数据信号DATA#0至DATA#（N-1），以及与时钟信号CLOCK同步地锁存多个数据信号中的每一个，生成偏移检测数据，如图5所示。在图5中，示出了其中生成三个数据信号DATA#0至DATA#2的情形。在这种情况下，可以通过使用偏移检测数据，检测偏移。
例如，如图5的（a）所示，当数据信号DATA和时钟信号CLOCK之间的时序是普通时，与时钟信号CLOCK的前侧下降沿同步地锁存数据信号DATA#0至DATA#2中的每一个的数据序列“01110”中的第一个“1”，以及与其后侧下降沿同步地锁存第三个“1”。结果，偏移检测数据的所有值均为“1”。
同时，如图5（b）所示，当发生使时钟信号CLOCK到数据信号DATA延迟的偏移时，偏移检测数据的值是通过与时钟信号CLOCK的后侧下降沿同步地锁存其中相对超前相位的数据信号（图5的（b）中的数据信号DATA#0至DATA#2）中的数据信号DATA#0和DATA#1获得的“0”。当时钟信号CLOCK到数据信号DATA的延迟增加时，“0”的偏移检测数据值的数量也增加。
此外，如图5的（c）所示，当发生使数据信号DATA到时钟信号CLOCK延迟的偏移时，偏移检测数据的值是通过与时钟信号CLOCK的前侧下降沿同步地锁存其中数据信号DATA#0至DATA#2的相对延迟的相位的数据信号（图5的（c）中的数据信号DATA#1和DATA#2）获得的“0”。当数据信号DATA到时钟信号CLOCK的延迟增加时，“0”的偏移检测数据值的数量也增加。
用这种方式，即使在其中通过与时钟信号CLOCK同步地锁存具有不同延迟时间的多个数据信号DATA#0至DATA#（N-1），生成偏移检测数据的情况下，也能通过“0”的偏移检测数据值的存在，检测偏移的生成。
在上述实施例中，包含在HS-SYNC代码中的数据序列“01110”用于生成偏移检测数据，但包含在HS-SYNC代码中的另一数据序列可以用于生成偏移检测数据。图6A示出了通过使用包含在HS-SYNC代码中的数据序列“0011”，生成偏移检测数据的情形。
如图6A的（a）所示，当校正数据信号DATA和时钟信号CLOCK之间的时序正确时，与多相位时钟信号的时钟信号CLOCK#0至CLOCK#2的特定上升沿同步地锁存数据序列“0011”中的第二个“0”，以及与紧随该上升沿之后的下降沿同步地锁存第一个“1”。结果，与上升沿同步得到的偏移检测数据的所有值均为“0”以及与下一个的下降沿同步得到的偏移检测数据的所有值均为“1”。
同时，如图6A的（b）所示，当发生使时钟信号CLOCK到数据信号DATA延迟的偏移时，偏移检测数据的值是通过与具有多相位时钟信号的时钟信号CLOCK#0至CLOCK#2的超前相位的时钟信号CLOCK#0的特定上升沿同步地锁存得到的“0”。相反，偏移检测数据值为通过与对应于具有延迟相位的时钟信号（图6A的（b）中的多相位时钟信号中的时钟信号CLOCK#1和CLOCK#2）的特定上升沿的上升沿同步地锁存数据信号得到的“1”。当时钟信号CLOCK到数据信号DATA的延迟增加时，得到为“1”的偏移检测数据值的数量也增加。
此外，如图6A的（c）所示，当使数据信号DATA到时钟信号CLOCK延迟的偏移发生时，偏移检测数据的值是与多相位时钟信号的时钟信号CLOCK#0至CLOCK#2中的、具有延迟相位的时钟信号CLOCK#2的特定下降沿同步地锁存数据信号得到的“1”。另一方面，偏移检测数据的值是通过与对应于具有超前相位的时钟信号（图6A的（c）的时钟信号CLOCK#0和CLOCK#1）的特定下降沿的下降沿同步地锁存数据信号得到的“0”。当数据信号DATA到时钟信号CLOCK的延迟增加时，得到为“0”的偏移检测数据值的数量也增加。
用这种方式，即使在通过使用HS-SYNC代码中的数据序列“0011”生成偏移检测数据的情况下，也能由偏移检测数据值检测偏移的生成。
此外，图6B示出了通过使用包含在HS-SYNC代码中的数据序列“1101”，生成偏移检测数据的情形。
如图6B的（a）所示，当数据信号DATA和时钟信号CLOCK之间的时序普通时，与多相位时钟信号的时钟信号CLOCK#0至CLOCK#2中的每一个的特定下降沿同步地锁存数据序列“1100”中的第二个“1”，以及与紧随上述下降沿的上升沿同步地锁存第一个“0”。结果，偏移检测数据的所有值是与上升沿同步得到的“1”，以及偏移检测数据的所有值是与下一个下降沿同步得到的“0”。
如图6B的（b）所示，当使时钟信号CLOCK到数据信号DATA延迟的偏移发生时，偏移检测数据的值是通过与多相位时钟信号的时钟信号CLOCK#0至CLOCK#2中的、具有超前相位的时钟信号CLOCK#0的特定上升沿同步地锁存得到的“1”。偏移检测数据的值是通过与紧随特定上升沿的下降沿（特定下降沿）同步地锁存得到的“0”。另一方面，偏移检测数据的值是通过与对应于具有延迟相位的时钟信号CLOCK#1和CLOCK#2的特定上升沿的上升沿同步地锁存得到的“1”。偏移检测数据的值是通过与对应于时钟信号CLOCK#1和CLOCK#2的特定下降沿的下降沿同步地锁存得到的“0”。
此外，如图6A的（c）所示，当使数据信号DATA到时钟信号CLOCK延迟的偏移发生时，偏移检测数据的值是通过与多相位时钟信号的时钟信号CLOCK#0至CLOCK#2中的、具有延迟相位的时钟信号CLOCK#2的特定上升沿同步地锁存得到的“0”。另一方面，偏移检测数据的值是通过与具有对应于具有超前相位的时钟信号（图6B的（c）中的时钟信号CLOCK#0和CLOCK#1）的特定上升沿的上升沿同步地锁存得到的“1”。当数据信号DATA到时钟信号CLOCK的延迟增加时，得到为“1”的偏移检测数据值的数量也增加。
用这种方式，即使在通过使用HS-SYNC代码中的数据序列“1101”，生成偏移检测数据的情况下，也能由偏移检测数据值检测偏移的生成。
如从图3至图5、图6A和图6B理解到，通常，能通过锁存具有已知值的可选数据序列，生成偏移检测数据。然而，期望与时钟信号CLOCK或时钟信号CLOCK#0至CLOCK#（N-1）中的每一个的下降沿或上升沿同步地生成偏移检测数据。在图3和图4中示出了仅与时钟信号CLOCK#0至CLOCK#（N-1）的下降沿同步地生成偏移检测数据的情形，以及图5示出了仅与时钟信号CLOCK的下降沿同步地生成偏移检测数据的情形。如图6A和图6B所示，当在生成偏移检测数据的情况下，使用上升沿和下降沿两者时，需要与上升沿同步地锁存数据信号DATA（或数据信号DATA#0至DATA(N-1)）的电路和与下降沿同步地锁存数据信号DATA（或数据信号DATA#0至DATA(N-1)）的电路两者。从电路规模增加的角度看，这是不期望的。在与时钟信号CLOCK或多相位时钟信号的时钟信号CLOCK#0至CLOCK#(N-1)中的每一个的下降沿和上升沿中的仅一个同步地生成偏移检测数据的配置（执行图3至图5的操作的配置）中，能使用于生成偏移检测数据的电路的电路规模小。
应注意到当基于除了MIPI D-PHY标准之外的标准，执行数据信号DATA和时钟信号CLOCK的传输时，应当注意通过与由时钟信号CLOCK生成的多相位时钟信号同步地锁存以特定时序发送到接收器2的特定数据序列，生成偏移检测数据的事实。
同时，如图7所示，当由可变延迟电路23生成多相位时钟信号的时钟信号CLOCK#0至CLOCK#(N-1)以及在偏移检测电路25中多相位时钟信号的时钟信号CLOCK#0至CLOCK#(N-1)用于生成偏移检测数据时，可以将多相位时钟信号的时钟信号CLOCK#0至CLOCK#(N-1)从可变延迟电路23提供到偏移检测电路25。在这种情况下，在偏移检测电路25中不生成多相位时钟信号的时钟信号CLOCK#0至CLOCK#(N-1)。当从多相位时钟信号的时钟信号CLOCK#0至CLOCK#(N-1)中，选择从可变延迟电路23输出的调整延迟时钟信号CLOCKADJ时，这种配置很有效。
用相同的方式，如图8所示，当由可变延迟电路23生成数据信号DATA#0至DATA(N-1)以及数据信号DATA#0至DATA(N-1)用于由偏移检测电路25生成偏移检测数据时，可以将数据信号DATA#0至DATA(N-1)从可变延迟电路23提供到偏移检测电路25。在这种情况下，在偏移检测电路25中不生成数据信号DATA#0至DATA(N-1)。当从数据信号DATA#0至DATA(N-1)中选择从可变延迟电路23输出的调整延迟数据信号DATAADJ时，这种配置很有效。
此外，如图9所示，当由可变延迟电路23延迟数据信号DATA，使得生成延迟数据信号DATADLY，以及在偏移检测电路25中，将该延迟数据信号DATADLY用于生成偏移检测数据时，可以将该延迟数据信号DATADLY从可变延迟电路23提供到偏移检测电路25。应注意到在图7中，也示出了其中将延迟数据信号DATADLY从可变延迟电路23提供到偏移检测电路25的配置。
用相同的方式，如图10所示，当在可变延迟电路23中延迟时钟信号，使得生成延迟时钟信号CLOCKDLY，以及将在偏移检测电路25中，将该延迟时钟信号CLOCKDLY用于生成偏移检测数据时，可以将延迟时钟信号CLOCKDLY从可变延迟电路23提供到偏移检测电路25。
在下文中，将描述上述实施例，特别是可变延迟电路23、锁存电路24和偏移检测电路25的具体例子。
[示例性实施例1]
图11是示出示例性实施例1中的可变延迟电路23、锁存电路24和偏移检测电路25的配置的框图。图11中所示的电路配置是图1所示的可变延迟电路23、锁存电路24和偏移检测电路25的具体例子。
在示例性实施例1中，可变延迟电路23由延迟电路31至33和选择电路34组成。延迟电路31通过延迟时钟信号DATA，生成调整延迟数据信号DATAADJ。在本实施例中，延迟电路31的延迟时间是固定的。
延迟电路32和33以及选择电路34构成生成响应于从偏移检测电路25提供的延迟控制信号SCTRL，通过延迟时钟信号CLOCK得到的调整延迟时钟信号CLOCKADJ的时钟可变延迟部23B。详细地，延迟电路32和33是由时钟信号CLOCK生成多相位时钟信号的时钟信号CLOCK#0至CLOCK#2的电路部。在本示例性实施例中，将提供给可变延迟电路23的时钟信号CLOCK原样用作CLOCK#0。延迟电路32通过延迟时钟信号CLOCK#0，生成时钟信号CLOCK#1。延迟电路33通过延迟时钟信号CLOCK#1，生成时钟信号CLOCK#2。选择电路34响应于延迟控制信号SCTRL，选择多相位时钟信号的时钟信号CLOCK#0至CLOCK#2中的任一个，以及将被选时钟信号输出为调整延迟时钟信号CLOCKADJ。
锁存电路24由D型触发器51和52以及解串器电路53组成。D型触发器51与调整延迟时钟信号CLOCKADJ的上升沿同步地锁存调整延迟数据信号DATAADJ。另一方面，D型触发器52与调整延迟时钟信号CLOCKADJ的下降沿同步地锁存调整延迟数据信号DATAADJ。解串器电路53对从D型触发器51和52输出的数据执行解串处理并生成输出数据信号DOUT。注意，这种配置的锁存电路24与调整延迟时钟信号CLOCKADJ的上升沿和下降沿两者同步地锁存调整延迟数据信号DATAADJ。
偏移检测电路25由延迟电路41至43、D型触发器44至46以及时序检测电路47组成。延迟电路41通过延迟数据信号DATA，生成延迟数据信号DATADLY。延迟电路42和43是由时钟信号CLOCK，生成多相位时钟信号的时钟信号CLOCK#0至CLOCK#2的电路部。在本示例性实施例1中，将提供给偏移检测电路25的时钟信号CLOCK原样用作时钟信号CLOCK#0。延迟电路42通过延迟时钟信号CLOCK#0，生成时钟信号CLOCK#1。延迟电路43通过延迟时钟信号CLOCK#1，生成时钟信号CLOCK#2。
D型触发器44至46分别与多相位时钟信号的时钟信号CLOCK#0至CLOCK#2的下降沿同步地锁存延迟数据信号DATADLY。将从D型触发器44至46输出的数据用作偏移检测数据。
时序检测电路47基于从D型触发器44至46输出的偏移检测数据，生成延迟控制信号SCTRL。在本示例性实施例中，将延迟控制信号SCTRL生成为指示应当选择多相位时钟信号的时钟信号CLOCK#0至CLOCK#2中的哪一个到可变延迟电路23的选择电路34的信号。用于基于偏移检测数据值，确定应当选择多相位时钟信号的时钟信号CLOCK#0至CLOCK#2中的哪一个的逻辑包含在时序检测电路47中。
示例性实施例1中的可变延迟电路23的延迟电路31至33和偏移检测电路25的延迟电路41至43具有“基本上”相同的延迟时间C。这里，术语“基本上”是指忽略制造时，不可避免地引起的变化。
图12是示例性实施例1中的偏移检测电路25的操作的时序图。如图12的（a）所示，当数据信号DATA和时钟信号CLOCK之间的时序是普通时，与多相位时钟信号的时钟信号CLOCK#0至CLOCK#2的前侧下降沿同步地锁存传输为延迟数据信号DATADLY的数据序列“01110”的第一个“1”，以及与后侧下降沿的每一个同步地锁存第三个“1”结果，偏移检测数据的所有值均为“1”。在这种情况下，生成从偏移检测电路25发送到可变延迟电路23的延迟控制信号SCTRL来根据偏移检测数据，选择具有中间相位的多相位时钟信号的时钟信号CLOCK#1。通过该操作，能使锁存电路24的D型触发器51和52的操作时序的裕度大。
同时，如图12的（b）所示，当使时钟信号CLOCK到数据信号DATA延迟的偏移发生时，偏移检测数据的值是通过与具有延迟相位的多相位时钟信号（图12的（b）中的时钟信号CLOCK#1和CLOCK#2）的后侧下降沿同步地锁存由数据信号DATADLY传输的数据序列“01110”得到的“0”。在这种情况下，生成从偏移检测电路25发送到可变延迟电路23的延迟控制信号SCTRL来根据偏移检测数据，选择具有相对提前或在先的相位的多相位时钟信号中的时钟信号CLOCK#0。通过该操作，能使锁存电路24的D型触发器51和52的操作时序的裕度大。
此外，如图12的（c）所示，当使数据信号DATA到时钟信号CLOCK延迟的偏移发生时，偏移检测数据的值是通过与具有超前相位的多相位时钟信号（图12的（c）中的时钟信号CLOCK#0和CLOCK#1）的前侧下降沿同步地锁存得到的“0”。在这种情况下，生成从偏移检测电路25发送到可变延迟电路23的延迟控制信号SCTRL来根据偏移检测数据，选择具有已经相对延迟的相位的多相位时钟信号的时钟信号CLOCK#2。通过该操作，能使锁存电路24的D型触发器51和52的操作时序的裕度大。
在任一情况下，在本示例性实施例1中，根据与多相位时钟信号的时钟信号CLOCK#0至CLOCK#2的下降沿同步地锁存由延迟数据信号DATADLY传送的数据序列“01110”得到的偏移检测数据，生成延迟控制信号SCTRL。基于延迟控制信号SCTRL，控制可变延迟电路23的选择电路34。由此，调整在调整延迟数据信号DATAADJ和调整延迟时钟信号CLOCKADJ之间的相对延迟。能使调整延迟数据信号DATAADJ和调整延迟时钟信号CLOCKADJ之间的偏移小。
[示例性实施例2]
图13是示出示例性实施例2中的可变延迟电路23、锁存电路24和偏移检测电路25的配置的框图。图13中所示的电路配置是图9所示的可变延迟电路23、锁存电路24和偏移检测电路25的具体例子。
图13所示的示例性实施例2的电路配置与图11所示的示例性实施例1的电路配置类似。不同点在于在示例性实施例2的电路配置中，从偏移检测电路25移除延迟电路41，以及将延迟数据信号DATADLY从可变延迟电路23提供给偏移检测电路25。将从可变延迟电路23的延迟电路31输出的调整延迟数据信号DATAADJ用作提供给偏移检测电路25的延迟数据信号DATADLY。将已经提供给偏移检测电路25的延迟数据信号DATADLY提供给D型触发器44至46。
根据图13所示的示例性实施例2的电路配置，与示例性实施例1的电路配置相比，减少延迟电路的数量。应注意到示例性实施例2中的可变延迟电路23、锁存电路24和偏移检测电路25的操作与示例性实施例1相同，因此，省略其描述。
[示例性实施例3]
图14是示出示例性实施例3中的可变延迟电路23、锁存电路24和偏移检测电路25的配置的框图。图14所示的电路配置是图7所示的可变延迟电路23、锁存电路24和偏移检测电路25的具体例子。
图14所示的示例性实施例3的电路配置与图13所示的示例性实施例2的电路配置类似。不同点在于在示例性实施例3的电路配置中，从偏移检测电路25移除延迟电路42和43，以及将多相位时钟信号的时钟信号CLOCK#0至CLOCK#2从可变延迟电路23提供给偏移检测电路25。除了选择电路34之外，从延迟电路32输出的时钟信号CLOCK#1被提供给偏移检测电路25的D型触发器45。同时，除了选择电路34之外，将从延迟电路33输出的时钟信号CLOCK#2提供给偏移检测电路25的D型触发器46。这里，注意在示例性实施例3中，将时钟信号CLOCK原样用作时钟信号CLOCK#0。
根据图14所示的示例性实施例3的电路配置，与示例性实施例2的电路配置相比，进一步减少延迟电路的数量。应注意到，示例性实施例3中的可变延迟电路23、锁存电路24和偏移检测电路25的操作与示例性实施例1相同，因此，省略其描述。
[示例性实施例4]
图15是示出示例性实施例4中的可变延迟电路23、锁存电路24和偏移检测电路25的配置的框图。图15所示的电路配置是图1所示的可变延迟电路23、锁存电路24和偏移检测电路25的另一示例性实施例。
在示例性实施例4中，可变延迟电路23由延迟电路61和62、选择电路63和延迟电路64组成。延迟电路61和62与选择电路63构成响应于从偏移检测电路25提供的延迟控制信号SCTRL，将调整延迟数据信号DATAADJ生成为通过延迟数据信号DATA得到的延迟信号的可变延迟部23A。详细地，延迟电路61和62是由数据信号DATA，生成具有不同延迟时间的数据信号DATA#0至DATA#2的电路部。在本示例性实施例中，将提供给可变延迟电路23的数据信号DATA原样用作数据信号DATA#0。延迟电路61通过延迟数据信号DATA#0，生成数据信号DATA#1。延迟电路62通过延迟数据信号DATA#1，生成数据信号DATA#2。选择电路63响应于延迟控制信号SCTRL，将数据信号DATA#0至DATA#2中的任何一个选择为调整延迟数据信号DATAADJ，以及输出所选数据信号。延迟电路64通过延迟时钟信号CLOCK，生成调整延迟时钟信号CLOCKADJ。在本示例性实施例中，延迟电路64的延迟时间是固定的。
示例性实施例4中的锁存电路24的配置与实施例1至3中的锁存电路24相同。详细地，示例性实施例4中的锁存电路24由D型触发器51和52以及解串器电路53组成。D型触发器51与调整延迟时钟信号CLOCKADJ的上升沿同步地锁存数据信号DATAADJ。另一方面，D型触发器52与调整延迟时钟信号CLOCKADJ的下降沿同步地锁存调整延迟数据信号DATAADJ。解串器电路53对从D型触发器51和52输出的数据执行解串处理并生成输出数据信号DOUT。注意，这种配置的锁存电路24与调整延迟时钟信号CLOCKADJ的上升沿和下降沿两者同步地锁存调整延迟数据信号DATAADJ。
同时，在示例性实施例4中，偏移检测电路25由延迟电路71至73、D型触发器74至76以及时序检测电路77组成。延迟电路71和72是由数据信号DATA，生成数据信号DATA#0至DATA#2的电路部。在本示例性实施例4中，将提供给偏移检测电路25的数据信号DATA原样用作数据信号DATA#0。延迟电路71通过延迟数据信号DATA#0，生成数据信号DATA#1。延迟电路72通过延迟数据信号DATA#1，生成数据信号DATA#2。另一方面，延迟电路73通过延迟时钟信号CLOCK,生成延迟时钟信号CLOCKDLY。
D型触发器74至76分别与延迟时钟信号CLOCKDLY的下降沿同步地锁存数据信号DATA#0至DATA#2。将从D型触发器74至76输出的数据用作偏移检测数据的值。
时序检测电路77根据从D型触发器74至76输出的偏移检测数据值，生成延迟控制信号SCTRL。在本示例性实施例4中，将延迟控制信号SCTRL生成为指定由可变延迟电路23的选择电路34，应当选择数据信号DATA#0至DATA#2中的哪一个的信号。基于偏移检测数据的值，选择数据信号DATA#0至DATA#2中的哪一个的逻辑包含在时序检测电路77中。
示例性实施例4中的可变延迟电路23的延迟电路61至63以及偏移检测电路25的延迟电路71至73的延迟时间“基本上”相同。其中，词“基本上”是指忽略制造时不可避免地发生的变化。
图16是示出示例性实施例4中的偏移检测电路25的操作的时序图。如图16的（a）所示，当数据信号DATA和时钟信号CLOCK之间的时序是普通时，与延迟时钟信号CLOCKDLY的前侧下降沿同步地锁存由数据信号DATA#0至DATA#2的任何一个传输的数据序列“01110”中的第一个“1”，以及与后侧下降沿同步地锁存其第三个“1”。结果，偏移检测数据的所有值均为“1”。在这种情况下，生成从偏移检测电路25发送到可变延迟电路23的延迟控制信号SCTRL来根据偏移检测数据，选择具有中间延迟的数据信号DATA#1。通过这种操作，能使锁存电路24的D型触发器51和52的操作时序的裕度大。
同时，如图16的（b）所示，当使时钟信号CLOCK到数据信号DATA延迟的偏移发生时，偏移检测数据的值是通过与延迟时钟信号CLOCKDLY的后侧下降沿同步地锁存具有与数据信号DATA相对小的延迟时间的、数据信号DATA#0至DATA#2中的数据信号（图16的（b）中的数据信号DATA#0和DATA#1）。在这种情况下，生成从偏移检测电路25发送到可变延迟电路23的延迟控制信号SCTRL来根据偏移检测数据，从数据信号DATA中选择具有相对大的延迟时间的数据信号DATA#2。通过该操作，能使锁存电路24的D型触发器51和52的操作时序的裕度大。
此外，如图16的（c）所示，当使数据信号DATA到时钟信号CLOCK延迟的偏移发生时，偏移检测数据的值是通过与其前侧下降沿同步地锁存数据信号DATA中的、具有相对大的延迟时间的数据信号（图16的（c）中的数据信号DATA#2）得到的“0”。在这种情况下，生成从偏移检测电路25发送到可变延迟电路23的延迟控制信号SCTRL来根据偏移检测数据，从数据信号DATA中选择具有相对小的延迟时间的数据信号DATA#0。通过这种操作，能使锁存电路24的D型触发器51和52的操作时序的裕度大。
在任一情况下，在本示例性实施例中，根据通过与延迟时钟信号CLOCKDLY的下降沿同步地锁存由数据信号DATA#0至DATA#2传输的数据序列“01110”得到的偏移检测数据，生成延迟控制信号SCTRL。响应延迟控制信号SCTRL，控制可变延迟电路23的选择电路63。结果，在适当的范围中调整该调整延迟数据信号DATAADJ和调整延迟时钟信号CLOCKADJ之间的相对延迟，以致能使调整延迟数据信号DATAADJ和调整延迟时钟信号CLOCKADJ之间的偏移小。
[示例性实施例5]
图17是示出示例性实施例5中的可变延迟电路23、锁存电路24和偏移检测电路25的配置的框图。图17所示的电路配置是图10所示的可变延迟电路23、锁存电路24和偏移检测电路25的具体例子。
图17中所示的示例性实施例5的电路配置与图15所示的示例性实施例4的电路配置类似。不同点在于在示例性实施例5的电路配置中，从偏移检测电路25移除延迟电路73以及将延迟时钟信号CLOCKDLY从可变延迟电路23提供给偏移检测电路25。将从可变延迟电路23的延迟电路64输出的调整延迟时钟信号CLOCKADJ用作提供给偏移检测电路25的延迟时钟信号CLOCKDLY。提供给偏移检测电路25的延迟时钟信号CLOCKDLY被提供到D型触发器74至76。
根据图17所示的示例性实施例5的电路配置，与示例性实施例4的电路配置相比，能减少延迟电路的数量。应注意到，示例性实施例5中的可变延迟电路23、锁存电路24和偏移检测电路25的操作与示例性实施例4相同，并且省略其描述。
[示例性实施例6]
图18是示出示例性实施例6中的可变延迟电路23、锁存电路24和偏移检测电路25的配置的框图。图18中所示的电路配置是图8所示的可变延迟电路23、锁存电路24和偏移检测电路25的具体例子。
图18所示的示例性实施例6的电路配置与图17所示的示例性实施例5中的电路配置类似。不同点在于在示例性实施例6的电路配置中，从偏移检测电路25移除延迟电路71和72，以及将数据信号DATA#0至DATA#2从可变延迟电路23提供给偏移检测电路25。除了选择电路63之外，从延迟电路61输出的数据信号DATA#1被提供给偏移检测电路25的D型触发器75。同时，除了选择电路63之外，从延迟电路62输出的数据信号DATA#2被提供给偏移检测电路25的D型触发器76。这里，在示例性实施例6中，注意，将数据信号DATA原样用作数据信号DATA#0。
根据图18所示的示例性实施例6的电路配置，与示例性实施例5的电路配置相比，进一步减少延迟电路的数量。应注意到示例性实施例6中的可变延迟电路23、锁存电路24和偏移检测电路25的操作与示例性实施例5相同，并且省略其进一步描述。
[示例性实施例7]
图19是示出示例性实施例7中的可变延迟电路23、锁存电路24和偏移检测电路25的配置的框图。图19中所示的电路配置是图9所示的可变延迟电路23、锁存电路24和偏移检测电路25的具体例子。
在示例性实施例7中，可变延迟电路23由数据可变延迟部23A和时钟可变延迟部23B组成。数据可变延迟部23A是将调整延迟数据信号DATAADJ生成为通过响应于从偏移检测电路25提供的延迟控制信号SCTRL，延迟数据信号DATA得到的信号的电路部。详细地，数据可变延迟部23A由延迟电路81和82以及选择电路83组成。延迟电路81通过延迟数据信号DATA，生成数据信号DATA#1。延迟电路82通过延迟数据信号DATA#1，生成数据信号DATAUI/2。选择电路83响应于延迟控制信号SCTRL，选择数据信号DATA#1和数据信号DATAUI/2中的任何一个，并且将被选信号输出为调整延迟数据信号DATAADJ。将由延迟电路81生成的数据信号DATA#1作为延迟数据信号DATADLY提供给偏移检测电路25。
另一方面，时钟可变延迟部23B是将调整延迟时钟信号CLOCKADJ生成为通过响应于从偏移检测电路25提供的延迟控制信号SCTRL，延迟时钟信号CLOCK获得的信号的电路部。详细地，时钟可变延迟部23B由延迟电路84和85以及选择电路86组成。延迟电路84通过延迟时钟信号CLOCK，生成时钟信号CLOCK#1。延迟电路85通过延迟时钟信号CLOCK#1，生成时钟信号CLOCKUI/2。选择电路86响应于延迟控制信号SCTRL，选择时钟信号CLOCK#1和时钟信号CLOCKUI/2中的任何一个，以及将所选信号输出为调整延迟时钟信号CLOCKADJ。
示例性实施例7中的锁存电路24和偏移检测电路25的配置与示例性实施例5的配置（见图13）相同。锁存电路24由D型触发器51和52以及解串器电路53组成，以及偏移检测电路25由延迟电路42和43、D型触发器44至46以及时序检测电路47组成。在本示例性例子中，将提供给偏移检测电路25的时钟信号CLOCK原样用做时钟信号CLOCK#0，以及由延迟电路42和43生成时钟信号CLOCK#1和CLOCK#2。
本示例性实施例的一个特征在于设置包含在可变延迟电路23中的每一个延迟电路的延迟时间。将可变延迟电路23的延迟电路81和84的延迟时间和偏移检测电路25的延迟电路42和43的延迟时间设置成基本上相同的延迟时间。在下文中，将延迟电路81、84、42和43的延迟时间称为延迟时间C。另一方面，将延迟电路82和85的延迟时间设置成长于延迟电路81、84、42和43的延迟时间C。
在本示例性实施例中，将可变延迟电路23的延迟电路82和85的延迟时间设置成“基本上”与UI/2相同。这里，“UI”具有在该发射和接收系统的规格中预定的时钟信号CLOCK的周期的一半的时间。同时，词“基本上”是指忽略制造时不可避免发生的偏差。换句话说，由数据可变延迟部23A的选择电路83选择的数据信号DATA#和DATAUI/2之间的延迟时间差是UI/2，以及由时钟可变延迟部23B的选择电路选择的时钟信号CLOCK#1和CLOCKUI/2之间的延迟时间差是UI/2。根据这种设置，即使数据信号DATA和时钟信号CLOCK处于任何延迟关系，可变延迟电路23能将数据信号DATA和时钟信号CLOCK中的边缘的时序设置到已经预定为规格缺省的时间差内的范围。
图20是示出示例性实施例7中的偏移检测电路25的操作的时序图。图20示出当使数据信号DATA到时钟信号CLOCK延迟的偏移发生时（即，当时钟信号CLOCK的相位比数据信号DATA超前时），偏移检测电路25的操作。在这种情况下，偏移检测数据是通过与具有超前相位的多相位时钟信号（图20中的时钟信号CLOCK#0和CLOCK#1）的前侧下降沿同步地锁存得到的“0”。在这种情况下，生成从偏移检测电路25发送到可变延迟电路23的延迟控制信号SCTRL使得选择电路83选择数据信号DATA#1以及选择电路86选择时钟信号CLOCKUI/2。通过该操作，能使锁存电路24的D型触发器51和52的操作时序的裕度大。
用相同的方式，当使时钟信号CLOCK到数据信号DATA延迟的偏移发生时，导致选择电路83选择数据信号DATAUI/2以及选择电路86选择时钟信号CLOCK#1。生成从偏移检测电路25发送到可变延迟电路23的延迟控制信号SCTRL。通过该操作，能使锁存电路24的D型触发器51和52的操作时序的裕度大。
此外，当从偏移检测数据确定无偏移发生时（例如，当偏移检测数据的所有值均为“1”时），生成从偏移检测电路25发送到可变延迟电路23的延迟控制信号SCTRL使得选择电路83选择数据信号DATA#1以及选择电路86选择时钟信号CLOCK#1。当确定偏移未发生时，给定与数据信号DATA和时钟信号CLOCK相同的延迟时间，以及生成调整延迟数据信号DATAADJ和调整延迟时钟信号CLOCKADJ。
在任一情况下，在本示例性实施例中，根据通过与多相位时钟信号的时钟信号CLOCK#0至CLOCK#2的下降沿同步地锁存由延迟数据信号DATADLY传送的数据序列“01110”得到的偏移检测数据，生成延迟控制信号SCTRL。响应于延迟控制信号SCTRL，控制可变延迟电路23的选择电路83和86。由此，将调整延迟数据信号DATAADJ和调整延迟时钟信号CLOCKADJ之间的相对延迟调整到适当范围。能使调整延迟数据信号DATAADJ和调整延迟时钟信号CLOCKADJ之间的偏移小。
在本示例性实施例中，因为延迟电路82和85由诸如反相器的延迟元件组成，所以延迟电路82和85受温度偏差、电源电压和MOS晶体管的阈值电压影响。因此，延迟电路82和85中的每一个的延迟时间实际上改变并且偏离延迟时间UI/2。同时，时钟信号CLOCK的实际周期（频率）也改变。为防止这种变化的影响，期望根据时钟信号CLOCK的周期，调整延迟电路82和85的延迟时间UI/2。
图21A是示出根据实际使用的时钟信号CLOCK的周期UI，设置延迟电路82的延迟时间UI/2的延迟电路82和85的配置的例子的电路图。在下文中，将描述通过延迟数据信号DATA#1，生成数据信号DATAUI/2的延迟电路82的配置。然而，尽管所提供的信号不同，但延迟电路85的配置是相同的。当将图21A的配置应用于延迟电路85时，提供时钟信号CLOCK#1，代替数据信号DATA#，以及输出时钟信号CLOCKUI/2，代替数据信号DATAUI/2。
在图21A的配置中，延迟电路82由多个延迟电路911至9110、多个D型触发器921至9210，以及时序检测电路93a、延迟选择电路93b和延迟电路941至947组成。
延迟电路911至9110中的每一个具有延迟时间C以及操作为从时钟信号CLOCK，生成具有不同延迟时间的顺序延迟信号DELAY1至DELAY10。详细地，延迟电路911通过使时钟信号CLOCK延迟该延迟时间C，生成顺序延迟信号DELAY1。延迟电路912通过使顺序延迟信号DELAY1延迟该延迟时间C，生成顺序延迟信号DELAY2。在下文中，用相同的方式，延迟电路91j通过延迟顺序延迟信号DELAY(j-1)，生成顺序延迟信号DELAYj。这里，j是等于或大于2并且等于或小于10的整数。
D型触发器921至9210充当与顺序延迟信号DELAY1至DELAY10中的每一个同步地锁存时钟信号CLOCK的延迟控制数据采集部，以及将来自每一个数据输出Q的锁存时钟信号CLOCK的值（高或低电平）输出为延迟控制数据。
延迟电路941至947具有延迟时间C并且串联连接。延迟电路941至947操作为从数据信号DATA#1，生成具有不同延迟时间的顺序延迟信号（第二顺序延迟信号）的第二顺序延迟部。详细地，将数据信号DATA#1提供给第一延迟电路941的输入，以及将第一延迟电路941的输出与第二延迟电路942的输入连接。用相同的方式，第(k-1)延迟电路94k-1的输出与第k延迟电路94k的输入连接。这里，k是从2至7的整数。
时序检测电路93a根据从D型触发器921至9210输出的延迟控制数据，确定用于从延迟电路941至947输出的顺序延迟信号的数据信号DATAUI/2的最适用的顺序延迟信号。基于从D型触发器921至9210输出的值，选择从延迟电路941至947中的任何一个输出的顺序延迟信号的逻辑包含在定时检测电路93a中。延迟选择电路93b从延迟电路941至947输出的顺序延迟信号当中，选择由时序检测电路93a确定的顺序延迟信号，并且输出为数据信号DATAUI/2。
图22A是示出具有图21A的配置的延迟电路82的操作，特别是，延迟选择电路93的操作的时序图。图22A示出当响应于顺序延迟信号DELAY1至DELAY10的上升沿，D型触发器921至9210锁存时钟信号CLOCK的操作时的操作。当D型触发器921至9210与顺序延迟信号DELAY1至DELAY10同步地分别锁存时钟信号CLOCK时，从D型触发器921至9210输出的值示出顺序延迟信号DELAY1至DELAY10和时钟信号CLOCK的相位关系。因此，可以从D型触发器921至9210输出的值，确定以延迟时间C为单位的时钟信号CLOCK的周期。
例如，如图22A所示，当值是通过与顺序延迟信号DELAY1至DELAY7同步地锁存时钟信号CLOCK得到的“1”，顺序延迟信号DELAY8不稳定，以及值是通过与顺序延迟信号DELAY9和DELAY10同步地锁存时钟信号CLOCK得到的“0”时，视为时钟信号CLOCK的周期DI几乎与从时钟信号CLOCK到顺序延迟信号DELAY8的延迟时间8C相同。在这种情况下，通过延迟选择电路93，从时钟信号CLOCK选择具有延迟时间4C的延迟电路944的输出信号，能输出从数据信号DATA#1，延迟几乎时钟信号CLOCK的周期DI的一半的数据信号DATAUI/2。
图21A示出了包含10个延迟电路91和10个D型触发器92的电路配置，以及可以适当地改变延迟电路91或D型触发器92的数量。用相同的方式，能适当地改变延迟电路94的数量。
同时，注意到延迟电路91的延迟时间和延迟电路94的延迟时间彼此相同总是不必须的。如果即使延迟电路91的延迟时间和延迟电路94的延迟时间不同，则改变延迟选择电路93的逻辑，能基于D型触发器921至9210的输出信号，从延迟电路941至947的输出信号中，选择来自数据信号DATA#1的延迟时间为UI/2或具有最接近UI/2的延迟时间的信号。
图21B示出了图21A的延迟电路82的配置的改进例子。在图21B的配置中，与时钟信号CLOCK同步地D型触发器921至9210锁存顺序延迟信号DELAY1至DELAY10，以及将来自数据输出Q的锁存延迟信号DELAY1至DELAY10的值（高或低电平）输出为延迟控制数据。在这种情况下，通过将根据从D型触发器921至9210输出的延迟控制数据，将从延迟电路941至947中的任何一个输出的顺序延迟信号确定为数据信号DATAUI/2的逻辑包含在时序检测电路93a中。能将从延迟电路941至947中的任何一个输出的顺序延迟信号适当地选择为数据信号DATAUI/2。
图22B示出了图21B的配置的延迟电路82的操作。图22B示出响应于时钟信号CLOCK的下降沿，D型触发器921至9210锁存时钟信号CLOCK时的操作。即使当采用图21B的配置时，基本操作与采用图21A的配置的情形相同。
应注意到可以在延迟电路82和85间共享延迟电路911至9110、D型触发器921至9210和时序检测电路93a。在这种情况下，提供对应于延迟电路82的延迟电路941至947和对应于延迟电路85的延迟电路941至947。时序检测电路93a选择从包含在延迟电路82中的延迟电路941至947输出的顺序延迟信号的任何一个来输出为数据信号DATAUI/2，以及选择从包含在延迟电路82中的延迟电路941至947输出的顺序延迟信号的任何一个来输出为时钟信号CLOCKUI/2。
在本示例性实施例中，可以将能可变地调整延迟时间的配置用于可变延迟电路23的延迟电路81和84以及偏移检测电路25的延迟电路42和43（见图19）。图23示出了能可变地调整延迟时间的延迟电路的配置的例子。具有图23的配置的延迟电路由与输入端101和选择电路103串联连接的延迟元件1021至1027组成。选择电路103选择延迟元件1021至1027的任何一个的输出信号并且从输出端104输出被选输出信号。可以由寄存器设置选择电路103的操作以致能由金属布线固定地选择特定延迟电路102的输出信号。通过采用图23的配置，能提供延迟电路，其中，基于选择电路103的设定值，延迟时间是可变的。
同时，可以将图23所示的配置用于在其他实施例的任何一个中使用的延迟电路（延迟电路31至34、41至43、61,62,64和71至73）。每一延迟电路的延迟时间变成可变地调整。
接着，将描述本实施例的发射和接收系统的改进。
[示例性实施例8]
图24是示出示例性实施例8的发射和接收系统的配置的框图。在示例性实施例8中，分别在将数据信号DATA和时钟信号CLOCK提供给偏移检测电路25的线路中，提供开关26和27。在将用于生成偏移检测数据的特定数据序列传输为数据信号DATA的特定周期中，接通开关26和27，以及对其他周期则断开。当断开开关26和27时，数据信号DATA和时钟信号CLOCK不提供给偏移检测电路25。在断开开关26和27的周期（即，除特定周期远点的周期）中，保持从偏移检测电路25输出的延迟控制信号SCTRL。
例如，当基于MIP D-PHY标准，发射和接收系统将数据信号DATA和时钟信号CLOCK传输到接收器2时，在将HS-SYNC代码传输为数据信号DATA的周期中，可以接通开关26、27，以及在其他周期中可以断开。
根据这种配置，在除了检测偏移的周期（即，生成偏移检测数据的周期）之外的周期中，能停止将数据信号DATA和时钟信号CLOCK提供给偏移检测电路25，使得能减少偏移检测电路25的消耗电流。
当将另一数据信号（即，延迟数据信号DATADLY和数据信号DATA#0至DATA(N-1)）提供给偏移检测电路25时，可以对将数据信号提供给偏移检测电路25的信号线上提供开关。同时，当将另一时钟信号（即，延迟时钟信号CLOCKDLY和多相位时钟信号的时钟信号CLOCK#0至CLOCK#(N-1)）提供给偏移检测电路25时，可以对将时钟信号提供给偏移检测电路25的信号线提供开关。
图25示出了具有这种配置的发射和接收系统的例子。在图25的配置中，对于将延迟数据信号DATADLY从可变延迟电路23提供给偏移检测电路25的信号线，布置开关28。对将多相位时钟信号CLOCK#0至CLOCK#(N-1)从可变延迟电路23提供给偏移检测电路25的信号线，配置开关29。在包含将用于生成偏移检测数据的特定数据序列传输为数据信号DATA的周期的特定周期中，接通开关28和29，以及在除特定周期外的另一周期中断开。当断开开关28和29时，延迟数据信号DATADLY和多相位时钟信号CLOCK#0至CLOCK#(N-1)不提供给偏移检测电路25。在断开开关28和29的周期（即，除了特定周期之外的周期）中，保持从偏移检测电路25输出的延迟控制信号SCTRL的值。根据这种配置，在除检测偏移的周期（即，生成偏移检测数据的周期）外的周期中，能减少偏移检测电路25的消耗电流。
[示例性实施例9]
图26是示出示例性实施例9中的发射和接收系统的配置的框图。在示例性实施例9中，与时钟信号CLOCK同步地将多个数据信号，具体地，数据信号DATA00至DATA04从发射器1传输到接收器2。在本示例性实施例中，对数据信号DATA00至DATA04中的每一个，在接收器2中，提供可变延迟电路23、锁存电路24和偏移检测电路25。
详细地，发射器1由发射侧放大器110至113，以及12组成，以及接收器2由接收器侧放大器210至213，以及22组成。发射器1的发射侧放大器110至113分别通过传输线30至33，将数据信号DATA00至DATA03传输到接收器2的接收器侧放大器210至213。同时，发射器1的发射侧放大器12通过传输线4，将时钟信号CLOCK传输到接收器2的接收器侧放大器22。在传输线30至33和4中，将数据信号DATA00至DATA03和时钟信号CLOCK传输为差别小的振幅信号。接收器侧放大器210至213和22将传输为差别小的振幅信号的数据信号DATA00至DATA03，以及时钟信号CLOCK分别转换成单端信号。即，从接收器侧放大器210至213和22输出的数据信号DATA00至DATA03，和时钟信号CLOCK是单端信号。
此外，接收器2由可变延迟电路230至233、锁存电路240至243以及偏移检测电路250至253组成。可变延迟电路230至233分别是控制或调整数据信号DATA00至DATA03与时钟信号CLOCK之间的相对延迟的电路。锁存电路240至243与数据信号DATAADJ同步地锁存从可变延迟电路230至233提供的调整延迟时钟信号CLOCKADJ来生成输出数据信号DOUT0至DOUT3。偏移检测电路250至253检测数据信号DATA00至DATA03和时钟信号CLOCK之间的偏移来根据所检测的偏移，生成延迟控制信号SCTRL0至SCTRL3。将所生成的延迟控制信号SCTRL0至SCTRL3发送到可变延迟电路230至233。在可变延迟电路230至233中，分别响应于根据所检测的偏移生成的延迟控制信号SCTRL0至SCTRL3，控制或调整数据信号DATA00至DATA03和时钟信号CLOCK之间的相对延迟。可变延迟电路230至233、锁存电路240至243以及偏移检测电路250至253的配置如在上述示例性实施例中所述。
在本示例性实施例中，关于多个数据信号DATA00至DATA03中的每一个，能单独地取消随着时钟信号CLOCK的偏移。
已经描述了本发明的具体实施例和示例性实施例。然而，本发明不应当解释为限制于上述实施例和示例性实施例。对本领域的技术人员来说，能以包含改进的各种形式实现本发明是显而易见的。

Claims (17)

1.一种接收器，包括：
第一接收部，所述第一接收部被配置成接收外部时钟信号和输出时钟信号；
第二接收部，所述第二接收部被配置成接收外部数据信号和输出数据信号；
可变延迟电路，所述可变延迟电路被配置成，通过延迟所述时钟信号和所述数据信号中的至少一个信号，来生成调整延迟时钟信号和调整延迟数据信号；
锁存电路部，所述锁存电路部被配置成，与所述调整延迟时钟信号同步地锁存所述调整延迟数据信号，以输出输出数据信号；以及
偏移检测电路，所述偏移检测电路被配置成，和相对于所述时钟信号具有不同延迟时间的第一至第N时钟信号同步地，对作为所述数据信号或者作为通过延迟所述数据信号而得到的延迟数据信号来被传输的特定数据序列进行锁存以生成偏移检测数据，并且控制所述可变延迟电路以基于所述偏移检测数据来调整所述至少一个信号的延迟时间，其中N是等于或大于2的整数。
2.根据权利要求1所述的接收器，
其中，所述偏移检测电路生成控制信号，用以控制所述可变延迟电路以基于所述偏移检测数据来调整所述至少一个信号的延迟时间，
其中，所述可变延迟电路生成所述第一至第N时钟信号，并且基于所述控制信号来选择所述第一至第N时钟信号中的任何一个，以输出为所述调整延迟时钟信号，以及
其中，将所述第一至第N时钟信号从所述可变延迟电路提供给所述偏移检测电路。
3.根据权利要求2所述的接收器，
其中，所述可变延迟电路通过使所述数据信号延迟预定时间周期来生成所述延迟数据信号，并且从所述延迟数据信号来生成所述调整延迟数据信号，
其中，将所述延迟数据信号从所述可变延迟电路提供给所述偏移检测电路，以及
其中，所述偏移检测电路通过与所述第一至第N时钟信号同步地对以所述延迟数据信号传输的特定数据序列进行锁存，来生成所述偏移检测数据。
4.根据权利要求1所述的接收器，
其中，基于所述偏移检测数据，所述偏移检测电路生成并输出用于控制所述至少一个信号的延迟时间的控制信号到所述可变延迟电路，
其中，所述可变延迟电路包括：
数据可变延迟部，所述数据可变延迟部被配置成通过延迟所述数据信号，来生成所述调整延迟数据信号；以及
时钟可变延迟部，所述时钟可变延迟部被配置成通过延迟所述时钟信号，来生成所述调整延迟数据信号；
其中，所述数据可变延迟部包括：
第一延迟电路，所述第一延迟电路被配置成，通过使所述数据信号延迟第一延迟时间，来输出第一延迟信号；
第二延迟电路，所述第二延迟电路被配置成，通过使所述第一延迟信号延迟第二延迟时间，来输出第二延迟信号；以及
第一选择电路，所述第一选择电路被配置成，基于所述控制信号，将所述第一延迟信号和所述第二延迟信号中的任何一个选择为所述调整延迟数据信号，
其中，所述时钟可变延迟部包括：
第三延迟电路，所述第三延迟电路被配置成，通过使所述时钟信号延迟第一延迟时间，来输出第三延迟信号；
第四延迟电路，所述第四延迟电路被配置成，通过使所述时钟信号延迟第二延迟时间，来输出第四延迟信号；以及
第二选择电路，所述第二选择电路被配置成，基于所述控制信号，将所述第三延迟信号和所述第四延迟信号中的任何一个选择为所述调整延迟时钟信号，以及
其中，所述第二延迟时间基本上与所述时钟信号的一个周期的一半相同。
5.根据权利要求4所述的接收器，进一步包括：
第一顺序延迟部，所述第一顺序延迟部被配置成，从所述时钟信号来生成相对于所述时钟信号具有不同延迟时间的多个第一顺序延迟信号；
延迟控制数据采集部，所述延迟控制数据采集部被配置成，通过与所述多个第一顺序延迟信号同步地锁存所述时钟信号，或者与所述时钟信号同步地锁存所述多个第一顺序延迟信号，来采集延迟控制数据；
时序检测电路；以及
第一延迟选择电路，
其中，所述第二延迟电路包括第二顺序延迟部，所述第二顺序延迟部被配置成，从所述第一延迟信号来生成相对于所述第一延迟信号具有不同延迟时间的多个第二顺序延迟信号，
其中，所述时序检测电路响应于所述延迟控制数据，将所述多个第二顺序延迟信号中的任何一个确定为所述第二延迟信号，以及
其中，所述第一延迟选择电路基于所述时序检测电路的确定，将所述多个第二顺序延迟信号中的任何一个输出为所述第二延迟信号。
6.根据权利要求5所述的接收器，
其中，所述第四延迟电路包括：
第三顺序延迟部，所述第三顺序延迟部被配置成，从所述第三延迟信号来生成相对于所述第三延迟信号具有不同延迟时间的多个第三顺序延迟信号；以及
第二延迟选择电路，
其中，所述时序检测电路响应于所述延迟控制数据，将所述多个第三顺序延迟信号中的任何一个确定为所述第三延迟信号，以及
其中，所述第二延迟选择电路基于所述时序检测电路的确定，将所述多个第三顺序延迟信号中的任何一个输出为所述第三延迟信号。
7.根据权利要求1至6中的任何一个所述的接收器，其中，
基于MIPI D-PHY标准，来执行所述外部时钟信号和所述外部数据信号到所述接收器的传输，以及
所述特定数据序列是包含在HY-SYNC代码中的数据序列。
8.根据权利要求1所述的接收器，进一步包括：
第一信号线，所述第一信号线连接到所述偏移检测电路，以提供所述数据信号或者所述延迟数据信号；
第二信号线，所述第二信号线连接到所述偏移检测电路，以提供所述时钟信号；
在所述第一信号线中提供的第一开关，以及
在所述第二信号线中提供的第二开关，
其中，所述偏移检测电路被配置成，基于所述偏移检测数据，来生成并且输出用于控制所述至少一个信号的延迟时间的控制信号到所述可变延迟电路，
其中，在包含用于传输所述特定数据序列的周期的特定周期中，所述第一开关和所述第二开关将所述数据信号或者所述延迟数据信号提供给所述偏移检测电路，以及将所述时钟信号提供给所述偏移检测电路，
其中，在除了所述特定周期之外的周期中，所述第一开关和所述第二开关阻止将所述数据信号或者所述延迟数据信号提供给所述偏移检测电路，以及阻止将所述时钟信号提供给所述偏移检测电路，以及
其中，在除了所述特定周期之外的周期中，所述偏移检测电路保持所述控制信号的值。
9.根据权利要求1所述的接收器，进一步包括：
第一信号线，所述第一信号线连接到所述偏移检测电路，以提供所述数据信号或者所述延迟数据信号；
第二信号线，所述第二信号线连接到所述偏移检测电路，以提供第一至第N时钟信号；
在所述第一信号线中提供的第一开关，以及
在所述第二信号线中提供的第二开关，
其中，所述偏移检测电路被配置成，基于所述偏移检测数据，来生成并且输出用于控制所述至少一个信号的延迟时间的控制信号到所述可变延迟电路，
其中，在包含用以传输所述特定数据序列的周期的特定周期中，所述第一开关和所述第二开关将所述数据信号或者所述延迟数据信号提供给所述偏移检测电路，以及将所述第一至第N时钟信号提供给所述偏移检测电路，
其中，在除了所述特定周期之外的周期中，所述第一开关和所述第二开关阻止将所述所述数据信号或者所述延迟数据信号提供给所述偏移检测电路，以及阻止将所述时钟信号提供给所述偏移检测电路，以及
其中，在除了所述特定周期之外的周期中，所述偏移检测电路保持所述控制信号的值。
10.根据权利要求1所述的接收器，进一步包括：
第三接收部，所述第三接收部被配置成，接收第二外部数据信号并且输出第二数据信号；
第二可变延迟电路，所述第二可变延迟电路被配置成，通过延迟所述时钟信号和所述第二数据信号中的至少一个信号，生成第二调整延迟数据信号和第二调整延迟时钟信号；
第二锁存电路，所述第二锁存电路被配置成，与所述第二调整延迟时钟信号同步地锁存所述第二调整延迟数据信号，以生成第二输出数据信号，以及
第二偏移检测电路，所述第二偏移检测电路被配置成，通过与相对于所述时钟信号具有不同延迟时间的第一至第N时钟信号同步地锁存通过所述第二数据信号或者通过延迟所述第二数据信号而得到的所述第二延迟数据信号所传输的特定数据序列，来生成第二偏移检测数据，以及基于所述第二偏移检测数据来控制所述第二可变延迟电路中的所述至少一个信号的延迟时间，其中，N是等于或大于2的整数。
11.一种接收器，包括：
第一接收部，所述第一接收部被配置成接收外部时钟信号和输出时钟信号；
第二接收部，所述第二接收部被配置成接收外部数据信号和输出数据信号；
可变延迟电路，所述可变延迟电路被配置成，通过延迟所述时钟信号和所述数据信号中的至少一个信号，生成调整延迟时钟信号和调整延迟数据信号；
锁存电路部，所述锁存电路部被配置成，与所述调整延迟时钟信号同步地锁存所述调整延迟数据信号，以生成输出数据信号；以及
偏移检测电路，所述偏移检测电路被配置成，通过与所述时钟信号或者通过延迟所述时钟信号而得到的延迟时钟信号同步地锁存以相对于所述数据信号具有不同延迟时间的第一至第N数据信号传输的特定数据序列，来生成偏移检测数据，以及基于所述偏移检测数据来控制所述至少一个信号的延迟时间，其中，N是等于或大于2的整数。
12.根据权利要求11所述的接收器，
其中，所述偏移检测电路生成控制信号，用以基于所述偏移检测数据，通过所述可变延迟电路控制所述至少一个信号的延迟时间，
其中，所述可变延迟电路生成所述第一至第N数据信号，并且基于所述控制信号来将所述第一至第N数据信号的任何一个选择为所述调整延迟数据信号，以及
其中，将所述第一至第N数据信号从所述可变延迟电路提供到所述偏移检测电路。
13.根据权利要求12所述的接收器，
其中，所述可变延迟电路通过使所述时钟信号延迟预定时间来生成所述延迟时钟信号，并且从所述延迟时钟信号来生成所述调整延迟时钟信号，
其中，将所述延迟时钟信号从所述可变延迟电路提供到所述偏移检测电路，以及
其中，所述偏移检测电路通过与所述延迟时钟信号同步地锁存以第一至第N数据信号传输的所述特定数据序列，来生成所述偏移检测数据。
14.一种发射和接收系统，包括：
发射器；以及
接收器，所述接收器被配置成接收来自所述发射器的外部时钟信号和外部数据信号，以及
其中，所述接收器包括：
第一接收部，所述第一接收部被配置成接收所述外部时钟信号和输出时钟信号；
第二接收部，所述第二接收部被配置成接收所述外部数据信号和输出数据信号；
可变延迟电路，所述可变延迟电路被配置成，通过延迟所述时钟信号和所述数据信号中的至少一个信号，生成调整延迟时钟信号和调整延迟数据信号；
锁存电路部，所述锁存电路部被配置成，与所述调整延迟时钟信号同步地锁存所述调整延迟数据信号，以输出输出数据信号；以及
偏移检测电路，所述偏移检测电路被配置成，和相对于所述时钟信号具有不同延迟时间的第一至第N时钟信号同步地锁存以所述数据信号或者通过延迟所述数据信号而得到的延迟数据信号传输的特定数据序列，以生成偏移检测数据，并且基于所述偏移检测数据，来控制所述可变延迟电路以调整所述至少一个信号的延迟时间，其中，N是等于或大于2的整数。
15.根据权利要求14所述的发射和接收系统，其中，
基于MIPI D-PHY标准，执行将所述外部时钟信号和所述外部数据信号从所述发射器到所述接收器的传输，以及
所述特定数据序列是包含在HY-SYNC代码中的数据序列。
16.一种发射和接收系统，包括：
发射器；以及
接收器，所述接收器被配置成接收来自所述发射器的外部时钟信号和外部数据信号，以及
其中，所述接收器包括：
第一接收部，所述第一接收部被配置成接收外部时钟信号和输出时钟信号；
第二接收部，所述第二接收部被配置成接收外部数据信号和输出数据信号；
可变延迟电路，所述可变延迟电路被配置成，通过延迟所述时钟信号和所述数据信号中的至少一个信号，生成调整延迟时钟信号和调整延迟数据信号；
锁存电路部，所述锁存电路部被配置成，与所述调整延迟时钟信号同步地锁存所述调整延迟数据信号，以输出输出数据信号；以及
偏移检测电路，所述偏移检测电路被配置成，通过与所述时钟信号或者通过延迟所述时钟信号而得到的延迟时钟信号同步地锁存以从所述数据信号生成的相对于所述数据信号具有不同延迟时间的第一至第N数据信号来传输的特定数据序列，来生成所述偏移检测数据，并且基于所述偏移检测数据来控制所述至少一个信号的延迟时间，其中，N是等于或大于2的整数。
17.根据权利要求15所述的发射和接收系统，其中，
基于MIPI D-PHY标准，执行将所述外部时钟信号和所述外部数据信号从所述发射器到所述接收器的传输，以及
所述特定数据序列是包含在HY-SYNC代码中的数据序列。
CN201410072385.2A 2013-02-28 2014-02-28 接收器以及发射和接收系统 Pending CN104020820A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2013039802A JP6068193B2 (ja) 2013-02-28 2013-02-28 受信装置及び送受信システム
JP2013-039802 2013-02-28

Publications (1)

Publication Number Publication Date
CN104020820A true CN104020820A (zh) 2014-09-03

Family

ID=51388143

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410072385.2A Pending CN104020820A (zh) 2013-02-28 2014-02-28 接收器以及发射和接收系统

Country Status (3)

Country Link
US (1) US9025701B2 (zh)
JP (1) JP6068193B2 (zh)
CN (1) CN104020820A (zh)

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107769906A (zh) * 2016-08-18 2018-03-06 辛纳普蒂克斯日本合同会社 半导体装置、数据传输系统以及半导体装置的工作方法
CN107925402A (zh) * 2015-08-31 2018-04-17 泰拉丁公司 上升和下降信号沿的纠偏
CN108073539A (zh) * 2017-12-27 2018-05-25 上海集成电路研发中心有限公司 一种mipi接口的d-phy电路
CN109639380A (zh) * 2018-11-29 2019-04-16 青岛海信电器股份有限公司 Mipi信号的处理方法、装置、设备和存储介质
CN110249566A (zh) * 2017-11-30 2019-09-17 南京德朔实业有限公司 电动工具系统及数据处理方法
CN111106922A (zh) * 2018-10-26 2020-05-05 美格纳半导体有限公司 接收设备及其操作方法
CN111163311A (zh) * 2020-02-13 2020-05-15 维沃移动通信有限公司 一种相位校准方法及电子设备
CN111752507A (zh) * 2019-03-28 2020-10-09 京东方科技集团股份有限公司 信号调整方法、信号调整电路及图像处理电路
CN112148654A (zh) * 2019-06-27 2020-12-29 凌阳科技股份有限公司 调整时钟信号的时钟沿的方法及电路

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9276731B2 (en) 2013-08-08 2016-03-01 Qualcomm Incorporated N-phase signal transition alignment
US10289600B2 (en) * 2013-08-08 2019-05-14 Qualcomm Incorporated Reducing transmitter encoding jitter in a C-PHY interface using multiple clock phases to launch symbols
US9473291B2 (en) * 2014-07-08 2016-10-18 Intel Corporation Apparatuses and methods for reducing switching jitter
KR102173881B1 (ko) * 2015-04-10 2020-11-04 에스케이하이닉스 주식회사 스큐 제거 동작을 수행하는 반도체 장치
KR101671018B1 (ko) * 2015-04-22 2016-10-31 (주)이즈미디어 스큐 자동 보정 방법 및 장치
TWI705666B (zh) * 2015-06-15 2020-09-21 日商新力股份有限公司 傳送裝置、接收裝置、通信系統
JP2017026936A (ja) 2015-07-27 2017-02-02 シナプティクス・ジャパン合同会社 半導体装置、半導体デバイスモジュール、表示パネルドライバ及び表示モジュール
JP6367878B2 (ja) * 2016-09-09 2018-08-01 Ｎｅｃスペーステクノロジー株式会社 受信回路及び受信方法
KR102415198B1 (ko) 2017-11-20 2022-07-04 에스케이하이닉스 주식회사 스큐 보상 회로 및 이를 포함하는 반도체 장치
KR102057106B1 (ko) * 2018-07-18 2019-12-18 금오공과대학교 산학협력단 다중 레벨 신호를 위한 수신회로
US10770122B2 (en) * 2018-07-31 2020-09-08 Taiwan Semiconductor Manufacturing Company, Ltd. Memory input hold time adjustment
US10931269B1 (en) * 2019-10-03 2021-02-23 International Business Machines Corporation Early mode protection for chip-to-chip synchronous interfaces
KR20210089811A (ko) * 2020-01-08 2021-07-19 삼성전자주식회사 외부 신호에 기초하여, 전력 모드의 변경을 감지하는 전자 장치

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7360108B1 (en) * 2001-01-08 2008-04-15 Pixelworks, Inc. Multi-link receiver and method for processing multiple data streams
CN101551990A (zh) * 2008-04-02 2009-10-07 东部高科股份有限公司 数据接收装置
CN102147785A (zh) * 2010-02-08 2011-08-10 富士通株式会社 串行数据接收器电路装置和串行数据接收方法

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05110550A (ja) 1991-10-16 1993-04-30 Fujitsu Ltd スキユーキヤンセル方式
JP3489147B2 (ja) * 1993-09-20 2004-01-19 株式会社日立製作所 データ転送方式
JPH10164037A (ja) 1996-12-02 1998-06-19 Nec Corp データビット間スキュー調整回路
US6247138B1 (en) * 1997-06-12 2001-06-12 Fujitsu Limited Timing signal generating circuit, semiconductor integrated circuit device and semiconductor integrated circuit system to which the timing signal generating circuit is applied, and signal transmission system
JP3758953B2 (ja) * 2000-07-21 2006-03-22 富士通株式会社 スキュー補正装置
WO2002091283A1 (en) * 2001-05-03 2002-11-14 Coreoptics, Inc. Method and apparatus for compensating for timing variances in digital data transmission channels
US7068086B2 (en) * 2001-07-27 2006-06-27 Advantest Corp. Phase correction circuit
US6618283B2 (en) * 2001-08-29 2003-09-09 Micron Technology, Inc. System and method for skew compensating a clock signal and for capturing a digital signal using the skew compensated clock signal
US20030043926A1 (en) * 2001-08-31 2003-03-06 Fujitsu Limited Circuit and method for generating a timing signal, and signal transmission system performing for high-speed signal transmission and reception between LSIs
JP2004127147A (ja) * 2002-10-07 2004-04-22 Hitachi Ltd デスキュー回路およびそれを用いたディスクアレイ制御装置
JP2004236019A (ja) 2003-01-30 2004-08-19 Agilent Technol Inc スキュー調整方法およびスキュー調整装置、ならびに、スキュー調整機能を備えたデータ伝送システム
JP2004328063A (ja) * 2003-04-21 2004-11-18 Renesas Technology Corp シリアルデータ受信回路
JP4419067B2 (ja) * 2004-07-26 2010-02-24 株式会社日立製作所 ディジタルインターフェースを有する半導体装置、メモリ素子及びメモリモジュール
JP4718933B2 (ja) * 2005-08-24 2011-07-06 富士通株式会社 並列信号のスキュー調整回路及びスキュー調整方法
US8279976B2 (en) * 2007-10-30 2012-10-02 Rambus Inc. Signaling with superimposed differential-mode and common-mode signals
JP5038207B2 (ja) * 2008-03-27 2012-10-03 日本オクラロ株式会社 伝送システム及びデータ伝送方法
JP5243877B2 (ja) * 2008-08-04 2013-07-24 ルネサスエレクトロニクス株式会社 通信装置
JP5330772B2 (ja) * 2008-08-29 2013-10-30 ルネサスエレクトロニクス株式会社 半導体集積回路およびその動作方法
KR20110131765A (ko) * 2010-05-31 2011-12-07 주식회사 하이닉스반도체 위상 보정 회로 및 이를 이용한 데이터 정렬 회로
JP5699780B2 (ja) * 2011-04-26 2015-04-15 富士通セミコンダクター株式会社 電子回路
US8886988B2 (en) * 2011-05-19 2014-11-11 Novatek Microelectronics Corp. Method of calibrating signal skews in MIPI and related transmission system

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7360108B1 (en) * 2001-01-08 2008-04-15 Pixelworks, Inc. Multi-link receiver and method for processing multiple data streams
CN101551990A (zh) * 2008-04-02 2009-10-07 东部高科股份有限公司 数据接收装置
CN102147785A (zh) * 2010-02-08 2011-08-10 富士通株式会社 串行数据接收器电路装置和串行数据接收方法

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107925402B (zh) * 2015-08-31 2021-09-07 泰拉丁公司 上升和下降信号沿的纠偏
CN107925402A (zh) * 2015-08-31 2018-04-17 泰拉丁公司 上升和下降信号沿的纠偏
CN107769906A (zh) * 2016-08-18 2018-03-06 辛纳普蒂克斯日本合同会社 半导体装置、数据传输系统以及半导体装置的工作方法
CN107769906B (zh) * 2016-08-18 2022-02-18 辛纳普蒂克斯日本合同会社 半导体装置、数据传输系统以及半导体装置的工作方法
CN110249566A (zh) * 2017-11-30 2019-09-17 南京德朔实业有限公司 电动工具系统及数据处理方法
CN108073539A (zh) * 2017-12-27 2018-05-25 上海集成电路研发中心有限公司 一种mipi接口的d-phy电路
CN111106922A (zh) * 2018-10-26 2020-05-05 美格纳半导体有限公司 接收设备及其操作方法
CN111106922B (zh) * 2018-10-26 2024-05-31 美格纳智芯混合信号有限公司 接收设备及其操作方法
CN109639380A (zh) * 2018-11-29 2019-04-16 青岛海信电器股份有限公司 Mipi信号的处理方法、装置、设备和存储介质
CN111752507A (zh) * 2019-03-28 2020-10-09 京东方科技集团股份有限公司 信号调整方法、信号调整电路及图像处理电路
CN111752507B (zh) * 2019-03-28 2024-02-20 京东方科技集团股份有限公司 信号调整方法、信号调整电路及图像处理电路
CN112148654A (zh) * 2019-06-27 2020-12-29 凌阳科技股份有限公司 调整时钟信号的时钟沿的方法及电路
CN111163311B (zh) * 2020-02-13 2022-05-24 维沃移动通信有限公司 一种相位校准方法及电子设备
CN111163311A (zh) * 2020-02-13 2020-05-15 维沃移动通信有限公司 一种相位校准方法及电子设备

Also Published As

Publication number Publication date
US20140241465A1 (en) 2014-08-28
US9025701B2 (en) 2015-05-05
JP6068193B2 (ja) 2017-01-25
JP2014168195A (ja) 2014-09-11

Similar Documents

Publication Publication Date Title
CN104020820A (zh) 接收器以及发射和接收系统
CN103036667B (zh) 一种高速串行通讯接口自适应时序校准方法
US9355054B2 (en) Digital calibration-based skew cancellation for long-reach MIPI D-PHY serial links
US8803583B2 (en) Polyphase clock generator
CN101501995B (zh) 相位比较器、相位比较装置以及时钟数据恢复系统
US7734944B2 (en) Mechanism for windaging of a double rate driver
US7515639B2 (en) Asynchronous data transmitting apparatus
US20090274254A1 (en) Data transmitting device and data transmitting method
US8581654B2 (en) Method of compensating clock skew, clock skew compensating circuit for realizing the method, and input/output system including the clock skew compensating circuit
US8811559B1 (en) Timing recovery circuit and receiver circuit including the same
US8102288B2 (en) Data transmitting circuit and method
EP2775655B1 (en) Method of distributing a clock signal, a clock distributing system and an electronic system comprising a clock distributing system
US7977989B2 (en) Method and apparatus for detecting and adjusting characteristics of a signal
US20060121866A1 (en) Squelch circuit and communication apparatus used with the same
US20150263849A1 (en) Phase adjustment circuit and method, and data transmission apparatus and system
US10033525B2 (en) Transmission device and signal processing method
Mutter Robustness of a CAN FD bus system–about oscillator tolerance and edge deviations
CN110852026B (zh) 一种fpga及其时序收敛方法
CN114637369A (zh) 数据延迟补偿器电路
JP5699780B2 (ja) 電子回路
US8411810B2 (en) Receiving circuit with adaptive synchronization and method thereof
JP5378765B2 (ja) データ転送システム
US8576967B2 (en) Semiconductor device and communication method
US8023603B2 (en) Interface circuit including a shift clock generator to generate a shift clock having different cycles according to data sequence of data string
KR100835626B1 (ko) 데이터 송수신 회로의 타이밍 조정 회로, ｌｓｉ 및 데이터송수신 시스템

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C53 Correction of patent of invention or patent application
CB02 Change of applicant information

Address after: Tokyo, Japan

Applicant after: Synaptics Japan G.K.

Address before: Tokyo, Japan

Applicant before: Synaptics Japan G.K.

Address after: Tokyo, Japan

Applicant after: Synaptics Japan G.K.

Address before: Tokyo, Japan

Applicant before: Synaptics Display Devices G.K.

COR Change of bibliographic data

Free format text: CORRECT: ADDRESS; FROM:

Free format text: CORRECT: APPLICANT; FROM: SYNAPTICS DISPLAY DEVICE, K. K. TO: SYNAPTICS DISPLAY DEVICES K. K.

Free format text: CORRECT: APPLICANT; FROM: RENESAS SP DRIVERS INC. TO: SYNAPTICS DISPLAY DEVICE, K. K.

C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
CB02 Change of applicant information

Address after: Tokyo, Japan

Applicant after: Synaptics Japan G.K.

Address before: Tokyo, Japan

Applicant before: Synaptics Japan G.K.

COR Change of bibliographic data
AD01 Patent right deemed abandoned

Effective date of abandoning: 20190326

AD01 Patent right deemed abandoned