CN1722655A - 以时钟与数据回复为基础的时钟合成 - Google Patents
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Abstract
本发明涉及以时钟与数据回复为基础的时钟合成。本发明通过对具有已知转换密度的一潜在噪音时钟来源信号执行一时钟与数据回复(CDR)操作而合成一时钟信号；该CDR操作响应该时钟来源信号而产生一所希望的时钟信号。为了减少在一串行数据无线收发器中的准同步接收与发射时钟间的串音，使用一单一共同的PLL以回复来自接收数据的接收时钟并自一潜在噪音发射时钟来源信号合成发射时钟。
Description
技术领域
本发明一般涉及时钟合成，且特别涉及以CDR(时钟与数据回复)为基础的时钟合成。
背景技术
传统的串行数据无线收发器可用于发射与接收一通信媒体上的串行数据，而串行数据传输则由一发射时钟信号所控制。无线收发器装置接收一潜在噪音外部时钟来源而作为一输入，并产生响应该外部时钟来源的该发射时钟信号。一般而言，此一噪音外部时钟来源可通过一窄频滤波操作而清除；传统的窄频滤波操作是以模拟方式而执行，其需要大量的电容器，因此，这样的模拟方式若非占据了该无线收发器中大量的芯片面积，便必须要在该无线收发器的外部执行，因而导致额外组件以及相关成本的增加。
发射时钟信号的产生亦受到已知的拉频(frequency pulling)现象影响；拉频会通过接踵而来的串行数据所回复的邻近接收时钟信号而将其本身抑制为锁相回路(phase-locked loop，PLL)时钟与发射时钟信号的一低频调变，其中该接收时钟信号所具有的频率与该PLL时钟与该发射时钟信号的频率非常接近。调变频率可由该等时钟个别的ppm补偿而决定，而调变振幅则根据两振幅是如何耦合(例如经由基板与电源供应)以及何种程度之耦合而决定。再较高的集成等级时，拉频的问题变地更为明显。为了将耦合与串音最小化，在部分传统方式中，接收器与发射器是由独立的集成电路所提供。
就前述观点而言，则需要提供一种能够降低拉频及/或执行一外部时钟来源的上述的窄频率波的串行数据无线收发器，而同时维持可接受的集成等级与成本。
传统的串行数据无线收发器是利用时钟与数据回复(CDR)回路而回复所接收的一串行数据流的时钟，并接着回复及反序列化所接收的串行数据。图1图标说明了此一传统CDR回路(标记为CDR1)；一参考时钟信号REF_CLK输入至一PLL 11，其依序以一频率产生垂直相位时钟I与Q至输入13所接收的串行数据RXD_I的数据率的百万分之一(ppm)内。接着对该I与Q时钟进行操作周期校正(DCC)以及相位插入(PI)，在14处的相位差入信号ICLK被插入以符数据转换，而在16处的相位插入信号QCLK系被插入以集中于数据眼图(data eye)的中央。
一Bang-Bang相位侦测器(PD)利用该等时钟信号ICLK与QCLK以于位置15处提供能够插入于数字域中的相位错误信息；因此该CDR回路的后续阶段(例如取样器17、回路滤波器(LPF)与相位插入器(PI))便能够执行数字或混合信号技术，而该回路CDR1则输出并行数据RD_I及对应的回复时钟。
发明内容
通过对具有固定的转换密度之一潜在噪音时钟来源信号执行一CDR操作而合成一时钟信号；该CDR操作系产生响应该时钟来源信号的一所希望的时钟信号，而一单一共同的PLL用于时钟回复与时钟合成。
附图说明
图1图标说明了在传统串行数据无线收发器的串行数据输入所使用的时钟与数据回复电路的一传统例。
图2图标说明了根据本发明较佳实施例的串行数据无线收发器的相关部分。
具体实施方式
一时钟来源可被视为一周期性数据流；当给定一数据率fD时，具有频率为fD/(2n)的一时钟来源则可被视为具有一百分率转换密度为(100/n)的周期性数据流。举例而言，具有频率为1.25GHz(n＝1)、625MHz(n＝2)与417MHz(n＝3)的时钟皆可视为是2.5Gb/s的周期性数据流，其分别具有转换密度为100％、50％与33％。
对一时钟输入执行CDR则是相当于在衰减其噪音内容时回复其频率。与随机数据不同的是，时钟具有固定的(亦即通常不随时间改变的)转换密度，因此CDR电路能够使用比随机数据所需更低的带宽，由此在较低频时执行相位噪音之去除。
图2图标说明了根据本发明较佳实施例的串行数据无线收发器的相关部分。一噪音外部时钟来源(TXCKSRC)能够被施加至无线收发器的一输入21(例如经由选择器31)，该输入21则耦合至一CDR回路CRD2的串行数据输入13。在部分实施例中，CDR2可与回路CDR1具有相同的结构与功能性(请同时参阅图1)；由于输入信号TXCKSRC具有一已知转化密度的缘故，CDR2一般会有比CDR1更低的带宽，然CDR1本质上是接收随机数据RXD_i。接收侧回路CDR1及发射侧回路CDR2的I与Q时钟输入是由回路CDR1与CDR2所共享的PLL 11而产生，且由参考时钟信号REF_CLK所驱动(同时参阅图1)。
发射侧回路CDR2对接踵而来的时钟TXCKSRC上转化至发射数据的串行化率，并同时将高于回路带宽的噪音成分滤出，藉以最小化跳动传输。该发射侧回路CDR2因而能够产生已清除的时钟信号，其可依次于发射串行化过程中使用。
在部分实施例中，由图2所示的CDR2产生的发射时钟信号可自于CDR1中产生ICLK(请见图1)的同一相位插入输出获得，即图2中的CDR2的输出14。其它实施例则使用相位插入输出16(其产生图1中的QCLK)为发射时钟信号；发射时钟信号是用以串行化接收自发射(TX)FIFO的数据，而产生输出串行数据TXD_i。举例而言，若该时钟来源TXCKSRC具有上述三种不同频率(1.25GHz、625MHz与417MHz)中任一种，则该发射侧回路CDR2将对该TXCKSRC三种不同输入频率的任一种产生相同的发射时钟信号；因此，该发射串行化数据能够通过对许多不同频率参考来源任一种执行一CDR操作而加以合成，而不需任何分频器。在部分实施例中，该发射时钟频率是(串行发射数据率)/2，因此该发射时钟信号的上升或下降边缘皆可使用于该发射串行化操作中；该发射时钟信号是于位置25处被分频，以产生一频率是(串行发射数据率)/8的发射位率时钟信号TBC。TBC作为发射并行数据流的时钟来源，其被串行化为8倍的并行数据率；其它的实施例亦可针对4∶1与2∶1串行化率而要求1/4或1/2数据率时钟。
一般而言，虽然所接收的数据流RXD_i与发射时钟来源TXCKSRC为准同步(亦即其具有一频率偏移)，在该CDR2的输出14(或16)处所回复的接收时钟RBC_i与窄带宽发射时钟则皆由来自该共享的PLL 11的合成时钟I与Q之连续相位插入所产生；在此一方法中，该等PLL时钟I与Q、该接收时钟RBS_i与该发射时钟具有相同的实时频率，然而该等频率在较长的观察周期中并不会彼此产生偏差。
通过该回路CDR1与CDR2而对来自该PLL 11的时钟I与Q的相位噪音高通滤波(亦即衰减该等I与Q时钟的低频噪音成分)，举例而言，其由于PLL 11的输出处所产生的拉频与闪烁噪音，而导致低频相位调变的衰减。
对于本领域的技术人员而言，显然此处所说明的发明技术可应用于无线收发器中，以适用于多种传统的数据通信标准，举例而言，由光网际网络论坛(OIF)所发表的SFI-5标准、由IEEE 802.3ae 10G以太网络工作强制标准所发表的Xaui标准、由ANSI的X3T9.3工作团队所发表的光纤信道标准、以及由ANSI的交换载波标准协会所发表的SONET标准。
在一例中，对于2.5Gb/s之数据率而言，该噪音时钟来源TXCKSRC(或所接收的串行数据流)的跳动带宽是在1.5MHz至1.25GHz的范围中。为了衰减该时钟跳动，在部分实施例中则将CDR2的回路带宽编程为低于1.5MHz；此外，举例而言，在该接收时钟(RBC_i)与该PLL所产生的I与Q时钟之频率间的一40ppm偏移将导致一100KHz的频率调变，因此，在部分实施例中，为了减少由于拉频所引起的跳动，会适当编程CDR2的回路带宽而高于100KHz。一般而言，若该时钟来源TXCKSRC相对较为“嘈杂”，则应降低回路带宽；而若TXCKSRC相对较为“清净”，则可加宽该回路带宽以减少拉频效应。
延续前述的例子，若CDR2的回路带宽是在100KHz至1.5MHz的范围中，则清除该噪音外部时钟，而减轻由拉频所产生的跳动。对于部分实施例而言，要减少在5KHz至100KHz范围中的共同PLL 11的相位噪音是相当关键的(例如在SONET的例子中)；因此，在这样的例子中，CDR2的回路带宽可被调整为前述范围的上端，例如约1MHz；而在其它的例子中，降低在MHz范围或高于此范围的时钟跳动是很重要的(例如在SFI-5、光纤信道与Xaui的例子中)，因此CDR2的回路带宽能够被调整至上述范围的下端，例如约150KHz。
图2亦说明了，在部分实施例中，通过一选择器31的操作，该外部时钟来源TXCKSRC或是该回复之接收时钟信号RBC_i皆可选择性的被施加至该输入21；在未清除与滤波前，该回复时钟一般是嘈杂且不适合用于数据发射。
在部分实施例中，如图2中的虚线所示，于选择器31与CDR2之间具有一二分电路，以于CDR2的输入13处降低工作周期失真的影响。
由上述的实施例说明可清楚了解本发明是利用CDR技术来对一噪音外部时钟来源(或是一回复时钟)窄带宽滤波，以回复其频率并移除高于该CDR带宽的相位噪音成分。该CDR回路亦衰减了由低于该CDR回路带宽的PLL所产生的时钟中的低频噪音成分，因而移除了随机VCO相位噪音及因拉频所致的相位调变。
根据本发明的上述无线收发器实施例，施加该噪音外部时钟来源于一第一时钟与数据回复电路的串行数据输入，该第一时钟与数据回复电路对该噪音外部时钟来源窄带宽滤波于数字域中，并产生发射时钟信号。该第一时钟与数据回复电路是由相同的PLL时钟所驱动，该PLL时钟亦同样驱动一使用于接收侧的第二时钟与数据回复电路以回复接踵而来的串行数据。该等时钟与数据回复电路皆对其共享的PLL时钟进行高通滤波而降低拉频。
在部分实施例中，时钟回复与时钟合成皆使用单一共同的一PLL以减少由异步接收与发射信道间的拉频所引起的跳动；该CDR除了对输入时钟来源提供窄频滤波外，亦衰减了PLL输出的低频相位调变。
上述说明仅用以说明本发明的实施例而并不限制本发明的范畴，本发明可施行于各种实施例中。
组件附图标记说明
11 PLL(锁相回路)
13 输入
14 输出
15 位置
16 输出
17 取样器
21 输出
25 位置
31 选择器
DCC 操作周期校正
PI 相位插入器
DECIMATOR 取样器
LPF 回路滤波器
CDR 时钟与数据回复
DRIVER 驱动器
SERIALIZER 串行器
Claims (28)
1.一种时钟合成器装置，包括：
一时钟与数据回复(CDR)电路，其包括了一串行数据输入，当经由该串行数据输入一串行数据流而施加至该CDR电路以便回复来自该串行数据流的一时钟信号时，该CDR电路为可操作；
一时钟来源输入，以接收一具有固定转换密度的时钟来源信号，该时钟来源输入耦合至该串行数据输入以施加该时钟来源信号至该CDR电路；以及
该CDR电路响应在该串行数据输入所接收的该时钟来源信号而产生一所希望的的时钟信号。
2.根据权利要求1所述的装置，其中该CDR电路具有的一回路带宽为100KHz至1.5MHz。
3.根据权利要求1所述的装置，其中该CDR电路具有的一回路带宽约为1MHz。
4.根据权利要求1所述的装置，其中该CDR电路具有一可编程回路带宽。
5.根据权利要求1所述的装置，其中该所希望的的时钟信号是一串行化的时钟信号进以用于将并行数据转化至一串行数据流。
6.根据权利要求1所述的装置，其中该CDR电路包括了在施加一串行数据流至该串行数据输入时被供以该回复信号的一第一节点，且该CDR电路具有在施加该时钟来源信号至该串行数据输入时被供以该所希望的的时钟信号的一第二节点，其中该第一与第二节点彼此为电性不同。
7.根据权利要求1所述的装置，其中包括一连接于该时钟来源输入与该串行数据输入间的二分电路。
8.一串行数据无线收发器装置，包括：
一接收数据输入，用以接收一输入串行数据流；
一第一时钟与数据回复(CDR)电路，其耦合至该接收数据输入以反序列化该输入串行数据流；
一数据串行器，用以将并行数据转化至一输出串行数据流，该数据串行器具有一时钟输入，以接收一发射串行化时钟信号，该数据串行器根据该发射串行化时钟信号而产生该输出串行数据流；
一时钟合成器装置，其耦合至该时钟输入以提供该发射串行化时钟信号，其包括了具有一串行数据输入的一第二CDR电路，当一串行数据流经由该串行数据输入而施至该第二CDR电路经由该串行数据输入一串行数据流以回复来自该串行数据的一时钟信号时，该第二CDR电路为可操作，该时钟合成器装置包括一时钟来源输入以便接收一时钟来源信号，该时钟来源输入是耦合至该串行数据输入以施加该时钟来源信号至该第二CDR电路，该第二CDR电路响应该时钟来源信号而产生该发射串行化时钟信号；以及
一发射数据输出，其耦合至该数据串行器以发射该输出串行数据流。
9.根据权利要求8所述的装置，所述装置作为一SONET收发器。
10.根据权利要求8所述的装置，所述装置作为一SFI-5收定器。
11.根据权利要求8所述的装置，所述装置作为一光纤信道收发器。
12.根据权利要求8所述的装置，所述装置作为一Xaui收发器。
13.根据权利要求8所述的装置，其中包括了一选择器，该选择器的一输出耦合至该串行数据输入，其中该第一CDR电路是用于回复一来自该输入串行数据流的时钟信号，该选择器具有一耦合至该时钟来源输入以接收该时钟来源信号的第一输入，且具有一耦合至该第一CDR电路以接收该回复时钟信号的第二输入。
14.根据权利要求13所述的装置，其中各该CDR电路具有一PLL时钟输入以接收第一与第二PLL时钟，且包括一具有一输出以提供该第一与第二PLL时钟的PPL，各具有该PLL时钟输入的该CDR电路是耦合至所述PLL输出以便接收该第一与第二PLL时钟。
15.根据权利要求14所述的装置，其中该第一与第二CDR电路各自减弱了该第一与第二PLL时钟的低频相位噪音成分。
16.根据权利要求8所述的装置，其中该第二CDR电路具有的回路带宽低于该第一CDR电路的回路带宽。
17.根据权利要求8所述的装置，其中各该CDR电路具有一PLL时钟输入以接收第一与第二PLL时钟，且包括一PLL，该PLL具有一输出以提供该第一与第二PLL时钟，各该CDR电路所具有的该PLL时钟输入是耦合至用于接收该第一与第二PLL时钟之该PLL输出。
18.根据权利要求17所述的装置，其中各该第一与第二CDR电路减弱了该第一与第二PLL时钟的低频相位噪音成分。
19.根据权利要求18所述的装置，其中该第二CDR电路去除该时钟来源信号的高频噪音成分。
20.根据权利要求8所述的装置，其中该第二CDR电路对该时钟来源信号执行低通滤波。
21.根据权利要求20所述的装置，其中包括一选择器，该选择器具有耦合至该串行数据输入的输出，其中该第一CDR电路是用于回复一来自该输入串行数据流的时钟信号，该选择器具有一耦合至该时钟来源输入以接收该时钟来源信号的第一输入，且具有一耦合至该第一CDR电路以接收该回复时钟信号的第二输入。
22.一种用于合成一时钟信号的方法，包括：
提供一具有一固定转换密度的时钟来源信号；以及
对该时钟来源信号执行一时钟与数据回复(CDR)操作，其应该时钟来源信号而产生一所希望的的时钟信号。
23.根据权利要求22所述的方法，其中该所希望的的时钟信号是一串行化的时钟信号以用于将并行数据转化至一串行数据流。
24.根据权利要求22所述的方法，其中该执行步骤包括了在数字域对该时钟来源信号滤波。
25.一种串行数据收发器装置，包括：
用于反序列化一输入串行数据流的装置；
用于根据一发射串行化时钟信号而将并行数据转化至一输出串行数据流的装置；以及
用于通过对一时钟来源信号施加一时钟与数据回复操作而产生该发射串行化时钟信号的装置。
26.一种串行数据收发器装置，包括：
一接收数据输入，其用于接收一输入串行数据流；
一时钟与数据回复(CDR)电路，其耦合至该接收数据输入以回复来自该输入串行数据流的一接收时钟输入信号；
一数据串行器，用于将并行数据转化至一输出串行时钟信号，该数据串行器具有一时钟输入以接收一发射串行化时钟信号，该数据串行器是用以根据该发射串行化时钟信号而产生该输出串行数据流；
一时钟合成器装置，其耦合至该时钟输入以提供该发射串行化时钟信号；
该CDR电路与该时钟合成器装置具有个别的PLL时钟输入，各PLL时钟输入用于接收第一与第二PLL时钟；以及
一PLL，其具有一输出以便提供该第一与第二PLL时钟，该CDR电路与具有该PLL时钟输入该时钟合成器装置，耦合至该PLL输出以接收该第一与第二PLL时钟。
27.一种串行数据收发器装置，包括：
用于根据第一与第二PLL时钟而回复来自一输入串行数据流的一接收时钟输入信号的装置；
用于根据该第一与第二PLL时钟而产生一发射串行化时钟信号的装置；以及
用于根据该发射串行化时钟信号而将并行数据转化至一输出串行数据流的装置。
28.一种用于发射与接收串行数据的方法，包括：
根据第一与第二PLL时钟而回复来自一输入串行数据流的一接收时钟信号；
根据该第一与第二PLL时钟而产生一发射串行化时钟信号；以及
根据该发射串行化时钟信号而将并行数据转化至一输出串行数据流。
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