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HINTERGRUND DER ERFINDUNG
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Ausführungsformen
der vorliegenden Anmeldung betreffen im Allgemeinen optische Vernetzungs-Hardware
und insbesondere ein System und Verfahren für die Durchführung einer
OnChip-Synchronisierung von Systemsignalen.
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Sehr
schnelle digitale Kommunikationsnetze über Kupfer und Optikfaser werden
in vielen Netzkommunikations- und digitalen Speicheranwendungen
verwendet. Ethernet und Fiber Channel sind zwei weithin verwendete
Kommunikationsprotokolle, die sich im Ansprechen auf einen zunehmenden
Bedarf nach höherer
Bandbreite in digitalen Kommunikationssystemen weiter entwickeln.
Das OSI(Open Systems Interconnection)-Modell (ISO-Standard) wurde
entwickelt, um eine Standardisierung zum Verbinden von heterogenen
Computer- und Kommunikationssystemen zu erstellen. Es beschreibt
den Informationsfluss von einer Software-Anwendung eines ersten
Computersystems zu einer Software-Anwendung eines zweiten Computersystems
durch ein Netzwerkmedium.
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Das
OSI-Modell weist sieben unterschiedliche funktionale Schichten auf,
welche umfassen: Schicht 7: eine Anwendungsschicht; Schicht 6: eine Darstellungsschicht;
Schicht 5: eine Sitzungsschicht; Schicht 4: eine Transportschicht;
Schicht 3: eine Vermittlungsschicht; Schicht 2: eine Sicherungsschicht; und
Schicht 1: eine Bitübertragungsschicht.
Hierbei ist von Bedeutung, dass jede OSI Schicht bestimmte Aufgaben
beschreibt, die nötig
sind, um die Übertragung
von Informationen durch schnittstellenverbundene Schichten und letztendlich
durch das Netzwerk zu erleichtern. Das OSI-Modell beschreibt jedoch
keine besondere Implementierung der verschiedenen Schichten.
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Die
OSI-Schichten 1 bis 4 behandeln im Allgemeinen eine Netzwerksteuerung
und die Datenübertragung
sowie den Datenempfang. Die Schichten 5 bis 7 behandeln Anwendungsthematiken.
Spezifische Funktionen jeder Schicht können in Abhängigkeit von Faktoren wie etwa
Protokoll und Schnittstellenerfordernissen oder Spezifikationen,
die für
die Implementierung einer bestimmten Schicht nötig sind, variieren. Beispielsweise
kann das Ethernet-Protokoll eine Kollisionserfassung und Trägererfassung
in der Bitübertragungsschicht
zur Verfügung stellen.
Schicht 1, die Bitübertragungsschicht,
ist für die
Behandlung aller elektrischen, optischen, optoelektrischen und mechanischen
Erfordernisse für
eine Schnittstellenverbindung mit den Kommunikationsmedien zuständig. Insbesondere
kann die Bitübertragungsschicht
den Transfer von elektrischen Signalen erleichtern, die einen Bitstrom
von Informationen darstellen. Die Bitübertragungsschicht kann auch
Dienste wie etwa Codieren, Decodieren, Synchronisierung, Taktdatenrückgewinnung,
und Übertragung
und Empfang von Bitströmen
zur Verfügung
stellen. Bei Anwendungen mit großen Bandbreiten mit Übertragungsgeschwindigkeiten
in der Größenordnung
von Gigabits können
sehr schnelle elektrische, optische und/oder elektro-optische Transceiver
verwendet werden, um diese Schicht zu implementieren.
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Während die
Nachfrage nach höheren
Datenraten und mehr Bandbreite weiter zunimmt, werden Gerätschaften
für sehr
schnelle Netzanwendungen entwickelt, die in der Lage sind, Übertragungsraten
in der Größenordnung
von 10 Gigabit und mehr zu bewältigen.
Es besteht daher ein Bedarf nach der Entwicklung einer 10 Gigabit-Bitübertragungsschicht-Vorrichtung,
die solche sehr schnelle serielle Datenanwendungen erleichtern kann.
Beispielsweise definiert das XENPAK Multi-Source Agreement (MSA)
ein faseroptisches Modul, das mit dem allgemein bekannten IEEE-Standard
für 10
Gigabit Ethernet (GbE) Physical Media Dependent(PMD)-Typen kompatibel
ist. Insofern können
XENPAK-kompatible Transceiver verwendet werden, um die Bitübertragungsschicht
zu implementieren. Dennoch besteht ein Bedarf nach Transceivern,
die für
die Implementierung von 10 Gigabit Bitübertragungsschicht-Anwendungen
nötig sind.
Die allgemein bekannte Spezifikation IEEE P802.3ae Draft 5, auf
deren Offenbarungsgehalt hiermit vollinhaltlich Bezug genommen wird,
beschreibt die Bitübertragungsschicht-Anforderungen für 10 Gigabit-Ethernetanwendungen.
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Ein
optisch basierter Transceiver beispielsweise kann verschiedene Funktionskomponenten aufweisen,
die Aufgaben wie etwa Taktdatenrückgewinnung,
Taktmultiplikation, Serialisierung/Deserialisierung, Codieren/Decodieren,
elektrisch-optische Konversion,
Entwürfeln,
Medienzugangsteuerung (MAC), Steuerung und Datenspeicherung implementieren
können.
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Viele
der verschiedenen Funktionskomponenten eines Transceivermoduls können sehr
unterschiedliche und nicht miteinander zusammenhängende Taktsignalfrequenzen
anwenden, die nicht synchronisiert sein können. Das durch die vielen
verschiedenen Takte verursachte digitale Umschalten kann eine potenzielle
Quelle von Rauschen darstellen, das auf kumulative Weise sämtliche
Zwischen- oder Ausgangssignale, die von dem Transceivermodul oder
den OnChip-Systemkomponenten erzeugt werden können, wesentlich beeinträchtigen
und verzerren kann.
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Weitere
Beschränkungen
und Nachteile von herkömmlichen
und traditionellen Lösungsansätzen ergeben
sich für
den Fachmann durch einen Vergleich solcher Systeme mit einigen Aspekten
der vorliegenden Erfindung, die im Rest der vorliegenden Anmeldung
unter Bezugnahme auf die Zeichnung angegeben sind.
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KURZE ZUSAMMENFASSUNG DER
ERFINDUNG
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Aspekte
der Erfindung stellen ein Verfahren und ein System zum Reduzieren
einer Signalverzerrung in einem OnChip-Transceivermodul zur Verfügung. Nach
dem Empfang eines Signals, das mindestens eine externe Taktfrequenz
trägt,
kann mindestens ein harmonisches Signal des Signals, das die mindestens
eine externe Taktfrequenz trägt,
erzeugt werden. Aus dem erzeugten, mindestens einen harmonischen
Signal kann mindestens ein Synchronisationstaktfrequenzsignal erzeugt
werden. Das Synchronisationstaktfrequenzsignal kann daraufhin an
mindestens eine Leistungsquelle gelegt werden. Somit kann die mindestens
eine Leistungsquelle als Eingangsleistungsquelle für mindestens
eine OnChip-Systemkomponente des Transceivermoduls dienen. Hierbei
kann ein Ausgang der mindestens einen Leistungsquelle mindestens
ein Frequenzattribut des Synchronisationstaktfrequenzsignals aufweisen. Das
Synchronisationstaktfrequenzsignal kann eine von der mindestens
einen Leistungsquelle erzeugte Signalverzerrung reduzieren.
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Der
Schritt des Erzeugens mindestens eines harmonischen Signals kann
ferner den Schritt des Erzeugens mindestens eines harmonischen Signals umfassen,
dessen Frequenz ein rationales Vielfaches des mindestens einen externen
Taktfrequenzsignals ist. Der Schritt des Erzeugens des mindestens einen
Synchronisationstaktfrequenzsignals kann den Schritt des Synchronisierens
des Signals, das die mindestens eine externe Taktfrequenz trägt, und
des erzeugten, mindestens einen harmonischen Signals umfassen. Der
Schritt des Anlegens kann ferner den Schritt des Erzeugens mindestens
eines Rauschsignals durch mindestens eine Leistungsquelle umfassen,
wobei das mindestens eine Rauschsignal ein harmonisches Rausch signal
des Synchronisationstaktfrequenzsignals ist. Das mindestens eine
harmonische Rauschen kann eine Frequenz umfassen, die ein rationales
Vielfaches des mindestens einen externen Taktfrequenzsignals ist.
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Gemäß der Erfindung
kann auch ein System zum Reduzieren einer Signalverzerrung in einem
OnChip-Transceivermodul zur Verfügung
gestellt werden. Mindestens ein Frequenzgenerator kann dazu ausgelegt
sein, mindestens ein harmonisches Signal des Signals zu erzeugen,
das die mindestens eine externe Taktfrequenz trägt. Der Frequenzgenerator kann
dazu konfiguriert sein, auf den Empfang eines Signals anzusprechen,
das mindestens eine externe Taktfrequenz trägt. Der mindestens eine Generator kann
dazu ausgelegt sein, mindestens ein Synchronisationstaktfrequenzsignal
aus dem erzeugten, mindestens einen harmonischen Signal zu erzeugen. Der
mindestens eine Generator kann auch dazu konfiguriert sein, das
Synchronisationstaktfrequenzsignal an mindestens eine Leistungsquelle
anzulegen. Somit kann die mindestens eine Leistungsquelle als Eingang
an mindestens eine OnChip-Komponente des Transceivermoduls mit einer
Eingangsleistung dienen. Hierbei kann ein Ausgang der mindestens
einen Leistungsquelle mindestens ein Frequenzattribut des Synchronisationstaktfrequenzsignals
aufweisen. Das Synchronisationstaktfrequenzsignal kann eine Signalverzerrung
reduzieren, die von einer beliebigen Leistungsquelle erzeugt wurde,
welche mit dem Synchronisationstaktfrequenzsignal gekoppelte wurde.
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Der
mindestens eine Generator kann dazu ausgelegt ist, ein oder mehrere
harmonische Signale zu erzeugen, deren Frequenzen ein rationales
Vielfaches des mindestens einen externen Taktfrequenzsignals sein
können.
Der mindestens eine Generator kann ferner einen Synchronizer zum
Synchronisieren des Signals, das die mindestens eine externe Taktfrequenz
trägt,
und des erzeugten mindestens einen harmonischen Signals aufweisen.
Die mindestens eine Leistungsquelle kann mindestens ein Rauschsignal
erzeugen, das ein harmonisches Rauschsignal des Synchronisationstaktfrequenzsignals
ist. Das mindestens eine harmonische Rauschsignal kann eine Frequenz
aufweisen, die ein rationales Vielfaches des mindestens einen externen
Taktfrequenzsignals ist. Dennoch können der mindestens eine Generator
und der Synchronizer in einen einzelnen Prozessor wie etwa einen
digitalen Signalprozessor (DSP) integriert sein.
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Ein
besseres Verständnis
dieser und weiterer Vorteile, Aspekte und neuartiger Merkmale der vorliegenden
Erfindung sowie von Einzelheiten einer veranschaulichten Ausführungsform
davon ergibt sich aus der nachfolgenden Beschreibung und der Zeichnung.
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KURZE BESCHREIBUNG EINIGER
ANSICHTEN DER ZEICHNUNG
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1 ist
ein Blockdiagramm eines beispielhaften Transceivermoduls gemäß einer
Ausführungsform
der Erfindung.
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2 ist
ein Blockdiagramm einer beispielhaften Einchip-Mehrmodus-Multiteilschicht
PHY, die in dem Transceivermodul von 1 gemäß einer Ausführungsform
der Erfindung verwendet wird.
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3 ist
ein schematisches Blockdiagramm zur Veranschaulichung einer Ausführungsform
der Einchip-Mehrmodus-Multiteilschicht PHY von 2 gemäß einer
Ausführungsform
der Erfindung.
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4 ist
eine Ausführungsform
eines beispielhaften idealisierten Augenmusters gemäß einer Ausführungsform
der Erfindung.
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5 zeigt
ein beispielhaftes System, das der Einchip-Mehrmodus-Multiteilschicht
PHY von 2 gemäß einer Ausführungsform
der Erfindung einen spannungsregulierten Eingang zur Verfügung stellen
kann.
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DETAILLIERTE BESCHREIBUNG
DER ERFINDUNG
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1 ist
ein Blockdiagramm eines beispielhaften Transceivermoduls 100 gemäß einer
Ausführungsform
der Erfindung. Unter Bezugnahme auf 1 sind dort
ein Computersystem 105, ein MAC(Medium Access Control)-Controller 120,
eine MAC-Controllerschnittstelle 115, ein optisches Netzwerk 110,
eine Einchip-Mehrmodus-Multiteilschicht PHY-Vorrichtung 130,
ein elektrisch löschbarer
programmierbarer Nurlesespeicher (EEPROM) 140, ein PMD-Sender 125a und
ein PMD-Empfänger 125b dargestellt.
Der PMD-Sender 125a und der PMD-Empfänger 125b können in
ein einzelnes PMD 125 wie etwa einen Chip oder eine IC
integriert sein, obgleich die Erfindung in dieser Hinsicht nicht
eingeschränkt
ist. Das Transceivermodul 100 kann eine integrierte Vorrichtung
sein, die die Einchip-Mehrmodus-Multiteilschicht
PHY-Vorrichtung 130, den EEPROM 140, den optischen
Sender 125a und den optischen Empfänger 125b umfassen
kann. Das Computersystem 105 kann eine Schnittstellenverbindung mit
dem MAC-Controller 120 durch die MAC-Controllerschnittstelle 115 aufweisen
und kann mit dem optischen Netz 110 durch das Transceivermodul 100 kommunizieren.
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Das
Transceivermodul 100 kann dazu konfiguriert sein, Daten
zwischen dem Computersystem 105 und dem optischen Netzwerk 110 zu übertragen, d.
h. zu senden und zu empfangen. Die gesendeten und/oder empfangenen
Daten können
gemäß dem allgemein
bekannten OSI-Protokollstandard formatiert sein. Das OSI-Modell
unterteilt die Operabilität und
Funktionalität
in sieben unterschiedliche und hierarchische Schichten. Im Allgemeinen
ist jede Schicht im OSI-Modell so strukturiert, dass sie einen Dienst
für die
unmittelbar darüber
angrenzende Schicht zur Verfügung
stellen kann. Beispielsweise kann die Schicht 1 Dienste für die Schicht
2 zur Verfügung
stellen, und die Schicht 2 kann Dienste für die Schicht 3 zur Verfügung stellen.
Die Sicherungsschicht, Schicht 2, kann eine MAC-Schicht umfassen,
deren Funktionalität
von einem MAC-Controller 120 verwaltet werden kann. Hierbei
kann der MAC-Controller 120 dazu konfiguriert sein, das
allgemein bekannte IEEE 802.3ae Gigabit Ethernet-Protokoll zu implementieren.
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Bei
den Anordnungen von 1 kann das Computersystem 105 Schicht
3 und darüber
repräsentieren,
der MAC-Controller 120 kann Schicht 2 und darüber repräsentieren,
und das Transceivermodul 100 kann Schicht 1 repräsentieren.
Das Computersystem 105 kann dazu konfiguriert sein, die
fünf höchsten funktionalen
Schichten für
Datenpakete aufzubauen, die über
das optischen Netz 110 übertragen
werden sollen. Da jede Schicht im OSI-Modell einen Dienst für die unmittelbar
darüber
angrenzende Schicht zur Verfügung
stellen kann, kann der MAC-Controller 120 die nötigen Dienste
für das
Computersystem 105 zur Verfügung stellen, um sicher zu stellen,
dass Pakete auf geeignete Weise formatiert und an das Transceivermodul 100 übertragen
werden. Während
der Übertragung
kann jede Schicht ihren eigenen Header zu den Daten hinzufügen, die von
der darüber
angrenzenden Schicht weiter geleitet werden. Während des Empfangs kann jedoch eine
kompatible Vorrichtung mit einem ähnlichen OSI-Stack die Header
abnehmen, während
die Nachricht von den unteren Schichten zu den höheren Schichten übergeht.
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Das
Transceivermodul 100 kann dazu konfiguriert sein, alle
Bitübertragungsschichterfordernisse zu
behandeln, die ein Paketisieren, Serialisieren/Deserialisieren (SERDES)
und einen Datentransfer umfassen können, ist jedoch nicht hierauf
beschränkt. Das
Transceivermodul 100 kann mit einer Mehrzahl von Datenraten
arbeiten, die 10 Gbps umfassen können.
Durch das Transceivermodul 100 vom MAC-Controller 120 empfangene
Datenpakete können
Daten und Header-Informationen
für jede
der vorstehend genannten sechs funktionalen Schichten umfassen.
Das Transceivermodul 100 kann dazu konfiguriert sein, Datenpakete
zu codieren, die über das
optische Medium des optischen Netzes 110 übertragen
werden sollen. Das Transceivermodul 100 kann auch dazu
konfiguriert sein, aus dem optischen Netz 110 empfangene
Datenpakete zu decodieren.
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Der
MAC-Controller 120 kann eine Schnittstellenverbindung mit
der Einchip-Mehrmodus-Multiteilschicht
PHY 130 des Transceivermoduls 100 über eine
10 Gbps Ethernet-Anschlusseinheit-Schnittstelle (XAUI) 135 aufweisen.
Die XAUI 135 kann eine Vorrichtung mit einer geringen Pin-Zahl
und mit einem selbsttaktenden Bus sein, die sich direkt aus Protokollen
für niedrigere
Datenraten entwickelte. Die XAUI kann als Extender-Schnittstelle
für eine
10 Gigabit Media Independent Interface (XMGII) fungieren. Hierbei
kann der MAC-Controller 120 auch eine XGMII Extender-Teilschicht(XGXS)-Schnittstelle 150 und
eine Reconciliation-Teilschicht(Reconciliation Sublayer)-Schnittstelle 145 aufweisen.
Der MAC-Controller 120 kann eine integrierte Link Management(MGMT)-Schnittstelle 155 aufweisen,
die eine Kommunikation zwischen dem MAC-Controller 120 und einer Managementdaten-Ein/Ausgabe(MDIO)-Schnittstelle
der Einchip-Multiteilschicht PHY 130 erleichtern kann.
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Bei
einem Aspekt der Erfindung kann die XAUI 135 dazu konfiguriert
sein, eine Mehrzahl von seriellen Datenspuren (data lanes) auf jeder
Empfangsschnittstelle 135a und Sendeschnittstelle 135b zu
verwenden, um kompatible 10 GbE-Betriebsgeschwindigkeiten zu erzielen.
Insbesondere kann die XAUI 135 als zwei 4Bit-Schnittstellen mit
jeweils vier seriellen Leitungen konfiguriert sein, wodurch ein Durchsatz
von ca. 10 Gbps erzielt wird. Gemäß den Ausführungsformen von 1 kann
die XAUI 135a dazu konfiguriert sein, Daten vom MAC-Controller 120 an
die Einchip-Mehrmodus-Multiteilschicht PHY 130 zu übertragen.
Darüber
hinaus kann die XAUI 135b dazu konfiguriert sein, Daten
von der Einchip-Mehrmodus-Multiteilschicht
PHY 130 an den MAC-Controller 120 zu übertragen.
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Die
Einchip-Mehrmodus-Multiteilschicht PHY 130 kann mehrere
Betriebsarten unterstützen. Hierbei
kann die Einchip-Mehrmodus-Multiteilschicht PHY 130 dazu
konfiguriert sein, in einer oder mehreren von einer Mehrzahl von
Kommunikationsbetriebsarten zu arbeiten. Jede Kommunikationsbetriebsart
kann ein anderes Kommunikationsprotokoll implementieren. Diese Kommunikationsbetriebsarten
können
10 GbE, Fibre Channel und andere, ähnliche Protokolle umfassen,
sind aber nicht hierauf beschränkt.
Die Einchip-Mehrmodus-Multiteilschicht PHY 130 kann
dazu konfiguriert sein, bei der Initialisierung oder während des
Betriebs in einer bestimmten Betriebsart zu arbeiten.
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Die
Einchip-Mehrmodus-Multiteilschicht PHY 130 kann auch eine
vollintegrierte Serialisierungs-/Deserialisierungsvorrichtung aufweisen,
die auch dazu konfiguriert sein kann, mit Geschwindigkeiten von
10 Gbps zu arbeiten. Während
der Übertragung
kann die Einchip-Mehrmodus-Multiteilschicht PHY 130 die über die
4Bit-XAUI 135a empfangenen Daten
serialisieren und die Daten in einem Format wie etwa einem einzelnen
10 Gbps-Strom über
das PMD Tx 125a übertragen.
Während
des Empfangs kann die Einchip-Mehrmodus-Multiteilschicht PHY 130 ein
einzelnes, von der PMD Rx 125b empfangenes 10 Gbps-Signal
deserialisieren und die Daten in einem Format wie etwa einem Datenstrom
von 4 Bit × 3,125
Gbps über
die XAUI 135b übertragen.
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Die
PMD 125 kann mindestens einen PMD-Sender 125a und
mindestens einen PMD-Empfänger 125b aufweisen.
Im Betrieb kann die PMD 125 dazu konfiguriert sein, Daten
von dem optischen Netz 110 zu empfangen und Daten an dieses
zu senden. Der PMD-Sender 125a kann Daten, die vom Computersystem 105 stammen, über das
optische Netz 110 übertragen.
Der PMD-Empfänger 125b kann
für das Computersystem 105 bestimmte
Daten vom optischen Netz 110 empfangen und die Daten an
das Computersystem 105 senden. Die PMD 125 kann auch
dazu konfiguriert sein, als elektrooptische Schnittstelle zu arbeiten.
Hierbei können
elektrische Signale von dem PMD-Sender 125a in einem Format wie
etwa optischen Signalen über
das optische Netz 110 empfangen und gesendet werden. Darüber hinaus
können
optische Signale von dem PMD-Empfänger 125b empfangen
und als elektrische Signale an das Computersystem 105 gesendet
werden. Bei einem Aspekt der vorliegenden Erfindung für einen Ethernet-Betrieb
kann die 10 Gigabit-Datenrate tatsächlich 10,3125 Gbps betragen,
und für
einen Fibre Channel-Betrieb kann die 10 Gigabit Datenrate tatsächlich 10,516
Gbps betragen, obgleich die Erfindung in dieser Hinsicht nicht beschränkt ist.
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Das
Transceivermodul 100 kann auch einen EEPROM 140 aufweisen.
Die Einchip-Mehrmodus-Multiteilschicht
PHY 130 kann mit dem EEPROM 140 durch eine Schnittstelle
wie etwa eine serielle Schnittstelle oder einen seriellen Bus gekoppelt
sein. Der EEPROM 140 kann mit Informationen programmiert
sein, die Parameter und/oder Code aufweisen können, welche den Betrieb der
Einchip-Mehrmodus-Multiteilschicht
PHY 130 beeinflussen können. Die
Parameter können
Konfigurationsdaten umfassen, und der Code kann Operationscode wie
etwa Firmware umfassen, obgleich anzumerken ist, dass die Informationen
in dieser Hinsicht nicht beschränkt sind.
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2 ist
ein Blockdiagramm einer beispielhaften Einchip-Mehrmodus-Multiteilschicht
PHY 130, die gemäß einer
Ausührungsform
der Erfindung in dem Transceivermodul von 1 verwendet
wird. Unter Bezugnahme auf 2 kann die
Einchip-Mehrmodus-Multiteilschicht PHY 130 einen XAUI-Empfänger 205,
einen XAUI-Sender 210, einen PMD-Sender 215 und
einen PMD-Empfänger 220 aufweisen.
Die Einchip-Mehrmodus-Multiteilschicht PHY 130 kann ferner
einen digitalen Kern 225 aufweisen, der eine oder mehrere
periphere Einrichtungen wie beispielsweise die periphere Einrichtung #1 225a und
die periphere Einrichtung #2 225b aufweisen kann. Der digitale
Kern 225 kann eine XGXS PCS-Teilschicht und eine PMD PCS-Teilschicht
aufweisen. Eine XAUI TX/RX-Teilschicht kann den XAUI-Senderabschnitt 210 und
den XAUI-Empfängerabschnitt 205 aufweisen.
Eine PMD TX/RX-Teilschicht kann den PMD-Senderabschnitt 215 und
den PMD-Empfängerabschnitt 220 aufweisen.
Verschiedene Teilschichten der Einchip-Mehrmodus-Multiteilschicht PHY 130 können in
0.13 Micron CMOS-Technologie hergestellt sein.
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Im
Betrieb kann der digitale Kern 225 dazu konfiguriert sein,
empfangene Daten zu serialisieren und deserialisieren (SERDES).
Daten von der XAUI 135a können am XAUI-Empfänger 205 empfangen, von
dem digitalen Kern 225 serialisiert, und als ein einzelner
10 Gbps-Datenstrom von dem PMD-Sender 215 übertragen
werden. Dies kann als der Sendepfad angesehen werden. Daten von
dem optischen PMD-Empfänger 125b können am
PMD-Empfänger 220 empfangen,
von dem digitalen Kern 225 deserialisiert, und beispielsweise
als 4 Bit × 3,125 Gbps-Ströme von dem XAUI-Empfänger 210 übertragen
werden. Dies kann als der Empfangspfad angesehen werden.
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3 ist
ein schematisches Blockdiagramm zur Veranschaulichung einer Ausführungsform
der Einchip-Mehrmodus-Multiteilschicht PHY 130 von 2 gemäß einer
Ausführungsform
der Erfindung. 3 kann ein detaillierteres schematisches
Blockdiagramm der Einchip-Mehrmodus-Multiteilschicht PHY 130 von 2 zur
Verfügung
stellen, die in dem Transceivermodul 100 von 1 verwendet
werden kann. Unter Bezugnahme auf 3 kann die
Einchip-Mehrmodus-Multiteilschicht PHY 130 drei Hauptfunktionsblöcke aufweisen,
nämlich
einen Sendeblock 310, einen Empfangsblock 340 und
einen Verwaltungs- und Steuerblock 370. Taktschnittstellen können zum
Konfigurieren der XAUI- und PMD-Schnittstellen für einen Betrieb in einem Synchronmodus
oder einem Asynchronmodus zur Verfügung gestellt werden.
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Der
Sendeblock 310 kann einen Taktmultiplikationseinheit(CMU)-
und Serializerblock 316, eine Gearbox 328, einen
Codierer-Scrambler-Block 326, mindestens einen elastischen
FIFO 324, einen oder mehrere Spurausrichtungs-FIFOs 322,
einen oder mehrere Spurerfassungs-Spursync-Decoder 320 und
einen oder mehrere DLL & Deserialisierer 318 aufweisen.
Der Empfangsblock 340 kann einen CDR-Deserialisierer 348,
eine Gearbox 350, einen Synchronizer/Entwürfler/Decoder-Block 352,
mindestens einen elastischen FIFO 354, einen Randomisierer 356,
einen oder mehrere Codierer 358, einen oder mehrere Serializer 360 und
eine CMU 346 aufweisen. Der Verwaltungs- und Steuerblock 370 kann einen
Verwaltungsregister- und Steuerschnittstellenblock 372 und
einen Optik- und
Steuerstatusblock 374 aufweisen.
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Im
Betrieb kann der Sendeblock 310 dazu konfiguriert sein,
Daten, die in einem Format wie etwa 4-Spur 3 Gigabit-Daten formatiert
sind, an den XAUI-Empfängern 312 zu
empfangen und die empfangenen Daten in einem Format, das für eine serielle
10 Gigabit-Übertragung
an den PMD Differential CML-Treibern 314 geeignet ist,
neu zu formatieren. Die PMD CMU und der Serializer 316 in
der PMD TX/RX-Teilschicht
können
dazu konfiguriert sein, mit einem Referenztakt wie etwa einem externen
Referenztakt phasenverriegelt (PL) zu sein. Bei einem Aspekt der
Erfindung kann jeder der XAUI-Empfänger 312 dazu konfiguriert
sein, eine Spur von Empfangsdaten zu behandeln. Hierbei kann jeder
der XAUI-Empfänger 312 in
der XAUI TX/RX-Teilschicht eine interne DLL (Delayed Lock Loop)
aufweisen, die dazu ausgelegt sein kann, das Abtasttaktsignal mit jedem
ankommenden Datensignal zu synchronisieren.
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Eine
PLL (Phase Locked Loop; Phasenregelschleife) ist eine elektronische
Schaltung, die dazu konfiguriert sein kann, eine Frequenzquelle
wie etwa einen Oszillator so zu steuern, dass sie einen konstanten
Phasenwinkel relativ zu einem Referenzsignal beibehält. Das
Referenzsignal kann aus einem Empfangssignal extrahiert werden.
PLLs können
in Anwendungen wie etwa Bitsynchronisierung, Symbolsynchronisierung
und kohärenter
Trägerüberwachung
(coherent carrier tracking) verwendet werden. Eine beispielhafte
digitale PLL(DPLL)-Schaltung kann ein serielles Schieberegister,
eine Phasenkorrekturschaltung und ein lokales Taktsignal aufweisen. Das
serielle Schieberegister kann dazu konfiguriert sein, digitale Eingangsabtastproben
zu empfangen. Die digitalen Eingangsabtastproben können aus
dem Empfangssignal extrahiert werden. Bevorzugt kann das lokale
Taktsignal stabil genug sein, um Taktimpulse zu liefern, die das
serielle Schieberegister treiben können. Die Phasenkorrekturschaltung
kann dazu ausgelegt sein, das lokale Taktsignal zu nehmen und ein
stabiles Taktsignal zu regenerieren, das mit dem Empfangssignal
phasengleich sein kann. Hierbei kann die Phasenkorrekturschaltung
dazu konfiguriert sein, langsam die Phase des neu erzeugten Taktsignals
so einzustellen, dass es mit dem Empfangssignal überein stimmt. Das neu erzeugte Taktsignal
kann dazu verwendet werden, Abtastproben von den Empfangsdaten zu
nehmen und den Wert jedes empfangenen Bits zu bestimmen.
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Im
Betrieb kann das Empfangssignal mit der lokalen Taktrate abgetastet
werden. Diese kann im Allgemeinen ein Vielfaches der nominalen neu
erzeugten Taktfrequenz wie etwa das 32-fache sein. Jede Abtastprobe,
ob logische Null (0) oder logische Eins (1), kann in das Schieberegister
verschoben werden. Die Notwendigkeit des Einstellens der Phase kann
durch eine Betrachtung eines Satzes von Abtastproben des Empfangssignals
bestimmt werden. Bei jeder neu erzeugten Bitperiode kann das Schieberegister
konsultiert werden. Falls die Mitte des empfangenen Bits in der
Mitte des Schieberegisters liegt, können die zwei Takte als phasengleich
betrachtet werden, und es kann keine Kompensierung oder Justierung
erforderlich sein. Falls das neu erzeugte Taktsignal hinter dem
Referenzsignal nacheilt, kann der Phasenjustierer durch Vorstellen
des neu erzeugten Taktes eine Kompensierung zur Verfügung stellen.
Falls das neu erzeugte Taktsignal vor dem Referenzsignal vorauseilt,
kann der Phasenjustierer durch Verzögern des neu erzeugten Taktes eine
Kompensierung zur Verfügung
stellen.
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Somit
kann nach der Synchronisierung ein 3 Gigabit-Abtasttaktsignal beispielsweise
dazu konfiguriert sein, das Datensignal in der Mitte eines Daten-Augenmusters
abzutasten. Bei dieser Anordnung kann eine Phasenbeziehung zwischen
den Flankenübergängen des
Datensignals und denjenigen des Abtasttaktsignals bestimmt und durch
einen Phasen/Frequenzdiskriminierer verglichen werden. Ausgangsimpulse
aus dem Diskriminierer können
die Richtung angeben, die erforderlich sein kann, um eine Phase
des Signals auf angemessene Weise zu korrigieren. Darüber hinaus
kann ein Schleifenfilter dazu konfiguriert sein, jegliche Impulse
zu glätten,
die in dem Signal auftreten können.
Ein von dem Schleifenfilter erzeugtes Ausgangssignal kann dazu ausgelegt
sein, einen oder mehrere interne Phaseninterpolatoren zu steuern,
die verwendet werden können, um
den Abtasttakt zu erzeugen. Die XAUI CMU 316 kann dazu
ausgelegt sein, als Phasenregelschleife (PLL) in der XAUI TX/RX-Teilschicht
zu arbeiten und kann dazu konfiguriert sein, Takte für interne DLL-Phaseninterpolationen
zu erzeugen.
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Die
Einchip-Mehrmodus-Multiteilschicht PHY 130 kann eine oder
mehrere Signalverlust(Loss-Of-Signal; LOS)-Erfassungsschaltungen aufweisen.
Bei einer Ausführungsform
der Erfindung kann die Einchip-Mehrmodus-Multiteilschicht PHY 130 so
konfiguriert sein, dass sie eine Signalverlust(LOS)-Erfassungsschaltung
für jede
XAUI DLL in der XAUI TX/RX-Teilschicht aufweist. Hierbei können die
LOS-Erfassungsschaltungen
dazu konfiguriert sein, das Vorhandensein von Daten an den XAUI-Empfängereingängen 312 zu überwachen
und zu erfassen. Ein minimaler Eintakt-Eingangssignalhub kann für einen
gültigen
Phasenverriegelungszustand verwendet werden, obgleich die Erfindung nicht
hierauf beschränkt
ist. Der Status jedes einzelnen LOS-Detektors kann ausgehend von
einem oder mehreren Bits und/oder internen Registern der Einchip-Mehrmodus-Multiteilschicht
PHY 130 bestimmt werden.
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Bei
einem Aspekt der vorliegenden Erfindung können die seriellen XAUI-Eingänge 312 für den Sendeblock 310 der
XAUI TX/RX AC-gekoppelt sein. Hierbei kann eine AC-Kopplung Spannungsabfälle über Eingangsvorrichtungen
der Einchip-Mehrmodus-Multiteilschicht
PHY 130 verhindern, wenn die Eingangssignale von einer
Vorrichtung mit einer höheren
Betriebsspannung gesourct werden können. Falls eine DC-Kopplung
verwendet werden kann, muss sicher gestellt werden, dass die Eingangssignale
bestimmte VDD-Pegel nicht überschreiten.
Darüber
hinaus kann auch Rauschen infolge eines Überschwingens und Unterschwingens
von Umschaltströmen
auf geeignete Weise behandelt werden.
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Jeder
serielle XAUI-Datenstrom für
die seriellen XAUI-Eingänge 312 kann
durch einen von der DLL und den Deserialisierern 318 deserialisiert
werden, die in die XAUI TX/RX-Teilschicht integriert sind. Die DLL & der Deserialisierer 318 können einen
oder mehrere Seriell-Parallel-Umsetzer aufweisen, die dazu ausgelegt
sein können,
beispielsweise ein 10Bit-Wort aus dem empfangenen seriellen Eingangsdatenstrom
zu erzeugen. DLL-Ausgangstakte können
zur Verfügung
gestellt und zum Treiben der Seriell-Parallel-Umsetzer und/oder
von der DLL & dem
Deserialisierer 318 konfiguriert werden. Im normalen Betrieb
kann die DLL den Takt aus dem Eingangsdatensignal zurückgewinnen.
Falls keine Daten vorhanden sind, kann der Takt aus einem internen
Referenztakt zurückgewonnen
werden. Hierbei kann der Ausgang an die XGXS PCS-Teilschicht in dem
digitalen Kern 225 gesendet werden (1).
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Die
XGXS PCS-Teilschicht kann einen Synchronisierungs(SYNC)-Unterblock
aufweisen. Der Sync Akquisition-Unterblock in der XGXS PCS-Teilschicht
kann dazu konfiguriert sein, eine Codegruppensynchronisierung beispielsweise
an den ankommenden 10Bit-Bytes durchzuführen, die sich aus der DLL & dem Deserialisierer 318 ergeben.
Ein zweistufiges 10Bit-Schieberegister kann dazu konfiguriert sein,
eine gültige
Begrenzung des Eingangsdatenstroms zu erkennen. Beispielsweise kann
das zweistufige 10Bit-Schieberegister dazu konfiguriert sein, eine
/COMMA/(K28.5)-Codegruppe zu erkennen, die dazu verwendet werden
kann, eine gültige
Datenbegrenzung anzugeben. In diesem Fall kann bei Erfassung eines
einzelnen /COMMA/ oder einer anderen geeigneten Begrenzung mindestens
einer der 8B/10B-Decoder 320 freigegeben werden. Bei einer Erfassung
von vier /COMMA/-Codegruppen ohne jegliche dazwischen liegende ungültige Codegruppen-Fehler kann eine
Sync-Akquisition erklärt
werden.
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Die
8B/10B-Decoder 320 können
dazu konfiguriert sein, Fehlerprüfungen
durchzuführen,
die Überprüfungen auf
illegalen Code, Disparitätsprüfungen und Überprüfungen auf
ungültigen
Code (invalid code) umfassen können,
jedoch nicht hierauf beschränkt
sind. Bei einem Aspekt der Erfindung kann sowohl ein illegaler Code
als auch ein Laufdisparitätsfehler
einen ungültigen
Code verursachen. In diesem Fall kann ein Invalid Code-Zähler inkrementiert werden,
der für
eine Überwachung
der Leistungsfähigkeit
beibehalten werden kann. Der Invalid Code-Zähler
kann bei einem Lesezugriff oder mit einer anderen geeigneten Vorgehensweise
gelöscht
werden. Die 8B/10B-Decoder 320 können auch dazu konfiguriert
sein, bestimmte Decodieraufgaben in der XGXS PCS-Teilschicht zu übernehmen.
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Eine
Differenz zwischen der Anzahl von Einsen und Nullen in einem Block
von Daten kann als eine Laufdisparität (Running Disparity; RD) gekennzeichnet
werden. Eine RD kann als positiv angesehen werden, wenn mehr Einsen
(1) als Nullen (0) vorhanden sind, und als negativ, wenn mehr Nullen
(0) als Einsen (1) vorhanden sind. Bei einer beispielhaften Codiermethode
kann jedem codierten 10Bit-Wort eine RD von 0, +2, oder –2 zugeordnet
werden, um eine Hochbit-Übergangsdichte
für eine
zuverlässige Taktrückgewinnung
sicher zu stellen. Darüber
hinaus kann die RD-Codierung
für einen
DC-Ausgleich alterniert werden. Der Ausgleich kann durch Beibehalten einer
gleichen Anzahl von Einsen (1) und Nullen (0) erzielt werden. Bei
Empfang eines ungültigen
Codes kann ein Decoder den ungültigen
Code durch einen Fehlercode (/E/) K30.7 ersetzen und den Invalid
Code-Zähler
inkrementieren. Bei Empfang eines legitimen Fehlercodes, /E/, können einer
oder mehrere der 8B/10B-Decoder 320 den
Fehler an die XGXS PCS-Teilschicht weitergeben, ohne den Invalid
Code-Zähler
zu inkrementieren.
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Jeder
der Ausgänge
der 8B/10-Decoder 320 kann mit einem entsprechenden von
einer Mehrzahl von Spurausrichtungs-FIFOs 322 gekoppelt
sein. Jeder Spurausrichtungs-FIFO 322 kann einen entsprechenden
Lese- und Schreibzeiger aufweisen. Im Betrieb können beim Beginn der Spurausrichtung
durch jeden von beispielsweise vier Spurausrichtungs-FIFOs 332 die
vier Spurausrichtungs-FIFO-Schreibzeiger
in der XGXS PCS-Teilschicht bei Erfassung einer Begrenzung wie etwa
eines /A/ freigegeben werden. Der gemeinsame Lesezeiger der FIFOs
kann freigegeben werden, wenn alle vier XAUI-Spuren /A/ erfasst
haben. Bei Erfassung eines /A/ in einer Spur ohne /A/-Erfassungen
in den anderen drei Spuren innerhalb eines programmierbaren Fensters
oder Versatzbudgets können
alle FIFOs zurückgesetzt
werden, wodurch erzwungen wird, dass der Spurausrichtungsvorgang
wieder ganz von neuem beginnt. Die Spurausrichtungs-FIFOs 322 können dazu
ausgelegt sein, eine Spurversatzkompensierung von beispielsweise
5Byte-Takten zu unterstützen.
Dennoch kann die Einchip-Mehrmodus-Multiteilschicht PHY 130 erfindungsgemäß in Übereinstimmung
mit dem Standard IEEE 802.3ae etwa 21 externe UIs zulassen.
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Die
PMD PCS-Teilschicht kann einen Übertragungscode
anwenden, um die Übertragungscharakteristiken
von Informationen zu verbessern, die über eine Kommunikationsverbindung übertragen werden
können.
Der Übertragungscode
kann auch die Übertragung
von Steuer- und Datenzeichen unterstützen. Hierbei kann die Einchip-Mehrmodus-Multiteilschicht
PHY 130 dazu konfiguriert sein, eine 64B/66B-Codierung
gemäß der Definition
durch IEEE 802.2ae Clause 49 für den Übertragungscode zu unterstützen. Auf
vorteilhafte Weise kann dies das Vorhandensein von ausreichenden
Synchronisierungsinformationen im Bitstrom sicher stellen, um die Taktrückgewinnung
am Empfänger
robuster zu machen.
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Der
Ausgang der Spurausrichtung FIFOs 322 kann mit mindestens
einem elastischen FIFO 324 gekoppelt sein. Der Ausgang
des mindestens einen elastischen FIFO 324 kann mit einem
Codierer-Scrambler-Block 326 gekoppelt sein. Der Ausgang
des Codierer-Scrambler-Blocks 326 kann mit einer TX-Gearbox 328 gekoppelt
sein, die in die PMD PCS-Teilschicht eingebettet ist. Die Rahmensynchronizerfunktion
des Codierer-Scrambler-Blocks 326 kann dazu konfiguriert
sein, beispielsweise eine 66Bit-Rahmenbegrenzung in den Empfangsdaten
zu codieren. Dies kann es ermöglichen,
dass sich die Rahmensynchronizerfunktion des Rahmensynchronizer-Entwürfler-Decoder-Blocks 352 unter
Verwendung eines Sync-Header der 66Bit-Rahmenbegrenzung mit einem 66Bit-Block
verriegelt. Bei einem Aspekt der Erfindung kann der Codierer-Scrambler-Block
dazu konfiguriert sein, die Datenblöcke gemäß der Spezifikation IEEE 802.3ae
zu codieren.
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Die
TX-Gearbox 328 in der PMD PCS-Teilschicht kann dazu ausgelegt
sein, als ein Puffer zu fungieren, der beispielsweise 64Bit-Daten
für eine
effizientere Serialisierung in 66Bit-Daten konvertieren kann. Bei
einem Aspekt der Erfindung kann die TX-Gearbox 328 dazu
konfiguriert sein, 64Bit-Daten vom Scrambler 344 und ein
2Bit-Sync von einem Typengenerator bei einer Frequenz wie etwa 156,25 MHz
zu empfangen. Die TX-Gearbox 328 kann einen 66Bit-Datenausgang
bei einer Frequenz wie etwa 322,265 MHz für den PMD CMU & Serializer 316 in der
PMD TX/RX-Teilschicht erzeugen. Es kann eine Registerbank verwendet
werden, auf die reihum zugegriffen werden kann. Hierbei können unter
Verwendung eines intern erzeugten Taktsignals wie etwa eines 322,265
MHz-Taktes Daten aus der TX-Gearbox 328 ausgelesen werden.
Die Daten können
in der PMD TX/RX-Teilschicht
in einen seriellen 10 Gigabitstrom konvertiert und von den differentiellen CML-Ausgängen 314 offchip
getrieben werden. Bei einer Ausführungsform
der Erfindung kann Bit Null (0) von Rahmen Null (0) oder das niederwertigste
Bit (LSB) zuerst nach außen
verschoben werden. Die PMD CMU & der
Serializer 316 in der PMD TX/RX-Teilschicht können eine
PLL aufweisen, die dazu konfiguriert sein kann, z. B. durch Multiplizieren des
internen 156,25 MHz-Referenztaktes einen 10 Gigabit-Takt zu erzeugen.
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Die
Einchip-Mehrmodus-Multiteilschicht PHY 130 kann auch eine
Verriegelungs-Erfassungsschaltung
aufweisen. Die Verriegelungs-Erfassungsschaltung kann dazu konfiguriert
sein, die Frequenz eines beliebigen internen VCO zu überwachen.
Der Status der Verriegelungserfassung kann von einem oder mehreren
Bits und/oder Registern, z. B. dem Bit Null (0) eines Analog Transceiver
Status-Registers (ATSR), angezeigt werden. Ein Registerbit wie etwa ein
Bit P_LKDTCMU kann auch dazu konfiguriert sein, immer dann in einen
Hochzustand überzugehen,
wenn die PMD CMU-PLL phasenverriegelt ist. Das CMU-Verriegelungserfassungssignal
kann auch als ein Ausgangszustand am PCMULK-Pin 348 zur Verfügung gestellt
werden. Die seriellen CML-Ausgänge 314,
d. h. PCOP, PCON, PDOP und PDON, können AC-gekoppelt oder DC-gekoppelt
sein. Eine Quellspannung von etwa +1,8 V kann die CML-Ausgänge 314 mit
Leistung versorgen. Verschiedene Pins auf der Einchip-Mehrmodus-Multiteilschicht PHY 130 können dazu
konfiguriert sein, den seriellen CML-Ausgängen 314 PCOP, PCON,
PDOP und PDON Leistung zur Verfügung
zu stellen. Die seriellen Ausgänge 314 PCOP,
PCON, PDOP und PDON CML können
als Hochgeschwindigkeits-CML-Ausgänge ausgelegt sein, die ein
Differentialpaar aufweisen können,
das dazu bestimmt ist, beispielsweise eine 50 Ω-Übertragungsleitung
zu treiben. Ein Ausgangstreiber kann beispielsweise an einen 50 Ω-OnChip-Widerstand
rückwärtsterminiert
sein, um eine Unterdrückung
jeglicher Signalreflexionen zur Verfügung zu stellen.
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Der
Verwaltungs- und Steuerblock 370 kann geeignete Steuerlogik
und eine Schaltungsanordnung zum Steuern von Verwaltungsfunktionen
der Einchip-Mehrmodus-Multiteilschicht
PHY 130 aufweisen. Beispielsweise kann der Verwaltungsregister-
und Steuerschnittstellenblock 372 ein oder mehrere Register
aufweisen, die dazu konfiguriert sein können, den optischen Sender
in der optischen PMD 125a zu deaktivieren. Eine Deaktivierung
kann beispielsweise erzielt werden, indem ein konstanter logischer
Niederpegel (0) am Ausgang der PMD 125 übertragen wird. Eine Polarität von PDIP,
PDIN 344 und PDOP, PDON 342 kann umgekehrt werden,
um schwierige Platinen(PCB)-Layouts abzudecken. Hierbei kann jedes
Differentialsignalpaar sein eigenes Polaritätssteuerbit im PMD/Optics Digital
Control Register 374 haben.
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Gemäß der Erfindung
kann die Einchip-Mehrmodus-Multiteilschicht PHY 130 die
Jitter-Spezifikationen erfüllen,
die gemäß der Definition durch
die Standards IEEE 802.3ae für
10 Gbps Ethernet-Geräte
vorgeschlagen wurden. Ferner können
die Referenztakt-Charakteristiken auch dazu ausgelegt sein, diesen
Standard beizubehalten, obgleich die Erfindung nicht hierauf beschränkt ist.
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Im
Betrieb kann der Empfängerblock 340 dazu
konfiguriert sein, 10 Gigabit seriell formatierte PMD-Daten zu empfangen.
Bei Empfang der seriell formatierten Daten kann der Empfängerblock 340 die Daten
für die Übertragung
in ein geeignetes Format wie etwa ein 4-Spur 3Gigabit-Format durch
den XAUI-Sender 210 neu formatieren (2).
Einer der 3 Gigabit CMU-Takte, z. B. CMU 346 in der XAUI TX/RX-Teilschicht,
kann dazu ausgelegt sein, einige oder alle der XAUI-Sender neu einzustellen.
Die XAUI CMU 346 in der XAUI TX/RX-Teilschicht kann beispielsweise
mit einem externen Referenztakt phasenverriegelt sein.
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Die
PMD-Takt- und Datenrückgewinnung (CDR)
und der Serializer 348 in der PMD TX/RX-Teilschicht können dazu
konfiguriert sein, ein Taktsignal zu erzeugen, das beispielsweise
die gleiche Frequenz wie die Bitrate von ankommenden Daten (10 Gigabitrate)
an den seriellen CML-Dateneingängen, PDIP
und PDIN 344, hat. Hierbei kann der Takt durch eine PLL
phasenausgerichtet werden, so dass er die Daten in der Mitte des
Datenaugenmusters abtastet.
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Die
Phasenbeziehung zwischen den Flankenübergängen der Daten und denjenigen
des erzeugten Taktes können
von einem Phasen/Frequenz-Diskriminierer verglichen werden. Bei
dieser Anordnung kann eine Phasenbeziehung zwischen den Flankenübergängen des
Datensignals und denjenigen des Abtasttaktsignal bestimmt und von
einem Phase/Frequenz-Diskriminierer verglichen werden. Ausgangsimpulse
vom Diskriminierer können
die Richtung angeben, die für
eine angemessene Korrektur einer Phase des Signals erforderlich
sein kann. Darüber
hinaus kann ein Schleifenfilter dazu konfiguriert sein, jegliche
Impulse zu glätten,
die in dem Signal auftreten können.
Ein von dem Schleifenfilter erzeugtes Ausgangssignal kann dazu ausgelegt
sein, einen oder mehrere interne Phaseninterpolatoren zu steuern,
die zum Erzeugen des Abtasttaktes verwendet werden können. Der
Ausgang des Schleifenfilters kann die Frequenz des VCO steuern,
der den rückgewonnen
Takt erzeugen kann. Eine Frequenzstabilität ohne ankommende Daten kann
beispielsweise durch einen internen Referenztakt gewährleistet
werden. In diesem Fall kann der interne Referenztakt einen geeigneten
Takt zur Verfügung
stellen, mit dem sich die PLL immer dann verriegeln kann, wenn ein
Datensignalverlust vorliegt.
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Die
Einchip-Mehrmodus-Multiteilschicht PHY 130 kann auch eine
Verriegelungs-Erfassungsschaltung
aufweisen, die dazu ausgelegt sein kann, die 10 Gigabit-Frequenz eines jeglichen
internen VCO in der PMD TX/RX-Teilschicht zu überwachen. Bei einer Ausführungsform
der Erfindung kann die Frequenz des ankommenden Datenstroms so konfiguriert
sein, dass sie innerhalb von beispielsweise ± 100 ppm des 10Gigabit-Datenstroms
liegt, damit der Verriegelungsdetektor eine Signalverriegelung erklärt. Der
Verriegelungs-Erfassungsstatus kann von einem oder mehreren Bits
und/oder Registern angezeigt werden, beispielsweise Bit Null (0)
der ATSR (Analog Transceiver Status-Register). In diesem Fall kann
das Bit P_LKDTCDR dazu konfiguriert sein, immer dann in einen Hochzustand überzugehen,
wenn die PMD CDR mit den ankommenden Daten verriegelt ist. Das CDR-Verriegelungs-Erfassungssignal kann
auch als Ausgangsstatus an der PCDRLK-Pin 364 zur Verfügung gestellt
werden.
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Die
Einchip-Mehrmodus-Multiteilschicht PHY 130 kann auch eine
LOS-Erfassungsschaltung aufweisen,
die dazu konfiguriert sein kann, die Integrität des seriellen Empfängerdatenpfades
in der PMD TX/RX-Teilschicht zu überwachen.
Ein Spitzendetektor kann dazu konfiguriert sein, nach einem minimalen
Amplitudenhub in dem Signal zu suchen. Falls kein serieller Dateneingang
vorliegt, kann ein Bit wie etwa ein Bit LOS_P in der ATSR auf Null
(0) gesetzt werden. Bei einem Aspekt der Erfindung kann der CDR-
und Deserialisiererblock 348 während des Betriebs versuchen,
sich immer dann mit dem Referenztakt zu verriegeln, wenn der Signalpegel
unter einen minimalen Amplitudenhub abfällt, und ein Bit wie etwa ein
Bit LOS_B kann entsprechend eingestellt werden. Der LOS aus einem
Spitzendetektorzustand kann auch am PLOSB-Ausgangssignalstift 350 reflektiert
sein.
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Der
Optiksteuer- und -statusblock 374 kann so ausgelegt sein,
dass er mindestens eine OPRXLOS-Pin 376 aufweist. Die OPRXLOS-Eingangspin 376 im
Optiksteuer- und
-statusblock 374 kann vom LOS-Monitor eines externen optischen
Empfängers verwendet
werden, um anzuzeigen, wann ein Loss-of-Light-Zustand vorliegt.
Die OPRXLOS-Pin 376 kann unmittelbar oder in Kombination
mit der Spitzendetektorlogik dazu konfiguriert sein, ein Verriegeln
der CDR mit dem Referenztakt zu erzwingen. Eine Polarität der OPRXLOS-Pin 376 kann
durch ein oder mehrere Bits und/oder Register programmierbar sein.
Beispielsweise kann eine OPINLVL-Pin 378 dazu ausgelegt
sein, ein OPINLVL-Bit in einem PHY-Identifikationsregister zu steuern.
Gemäß einer Ausführungsform
der Erfindung kann das OPINLVL-Bit dazu konfiguriert sein, die Polarität der OPRXLOS-Pin 376 zu ändern.
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Die
seriellen PMD CML-Eingänge
PDIP, PDIN 344 auf der Einchip-Mehrmodus-Multiteilschicht
PHY 130 können
AC-gekoppelt sein. Auf vorteilhafte Weise kann eine AC-Kopplung
Spannungsabfälle über Eingangsvorrichtungen
der Einchip-Mehrmodus-Teilschicht
PHY 130 verhindern, wenn die Eingangssignale von einer
Vorrichtung mit einer höheren
Betriebsspannung gesourct sind. Falls eine DC-Kopplung verwendet wird, kann es sachdienlich
sein, sicher zu stellen, dass Eingangssignale bestimmte VDD-Pegel
nicht überschreiten.
Darüber hinaus
kann es nötig
sein, Rauschen infolge von Overshoot- und Undershoot-Transienten
zu kompensieren.
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Der
serielle PMD-Datenstrom kann beispielsweise durch einen Seriell-Parallel-Umsetzer in der PMD
TX/RX-Teilschicht wie etwa einen CDR- und Deserialisierer-Block 348 auf
beispielsweise ein 66Bit-Wortformat deserialisiert werden. Ein Ausgangs-CDR-
und Deserialisiererblock 348 kann ein Taktsignal zur Verfügung stellen,
das für
einen Betrieb des Seriell-Parallel-Umsetzers erforderlich ist. Bei
einem normalen Betrieb kann der CDR- und Deserialisierer-Block 348 dazu
konfiguriert sein, den Takt aus dem Datensignal zurückzugewinnen.
Falls keine Daten vorhanden sind, kann der Takt aus einem Referenztakt
wie etwa einem internen Referenztakt zurückgewonnen werden. Der Ausgang
des CDR- und Deserialisierer-Blocks 348 kann an die RX-Gearbox 350 in
der PMD PCS-Teilschicht
gesendet werden. Die RX-Gearbox 350 kann dazu konfiguriert
sein, eine äquivalente,
wenngleich umgekehrte, Funktion wie die TX-Gearbox 328 durchzuführen.
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Der
Ausgang der RX-Gearbox 350 kann mit einem Rahmensynchronizer-Entwürfler-Decoder-Block 352 gekoppelt
sein, der in die PMD PCS-Teilschicht eingebettet ist. Die Rahmensynchronizerfunktion
des Rahmensynchronizer-Entwürfler-Decoder-Blocks 352 kann
dazu konfiguriert sein, Rahmenbegrenzungen zu überwachen und zu erfassen,
beispielsweise eine 66Bit-Framebegrenzung in den Empfangsdaten.
Die Rahmensynchronizerfunktion des Rahmensynchronizer-Entwürfler-Decoder-Blocks 352 kann
sich unter Verwendung eines Sync-Headers in der 66Bit-Rahmenbegrenzung
mit 66Bit-Blöcken
verriegeln. Nach erfolgter Verriegelung können die Ausgänge von
66Bit-Datenblöcken bestimmt
werden. Die Entwürflerfunktion
des Rahmensynchronizer-Entwürfler-Decoder-Blocks 352 kann
dazu konfiguriert sein, eine Nutzlast für die Empfangsdaten zu verarbeiten.
Hierbei kann die Entwürflerfunktion
des Rahmensynchronizer-Entwürfler-Decoder-Blocks 352 das
gleiche Polynom verwenden, das von der Scramblerfunktion des Codierer-Scrambler-Blocks 326 angewendet
wird, um jegliche Auswirkungen einer Verwürfelung rückgängig zu machen. Danach kann
die Decoderfunktion des Rahmensynchronizer-Entwürfler-Decoder-Blocks 352 die
Blöcke
von Empfangsdaten decodieren. Bei einem Aspekt der Erfindung kann
der Decoder dazu konfiguriert sein, die Blöcke von Empfangsdaten gemäß der Spezifikation
IEEE 802.3ae zu decodieren.
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Der
Ausgang des Rahmensynchronizer-Entwürfler-Decoder-Blocks 352 kann
mit einem elastischen FIFO 354 gekoppelt sein, der sich
in der XGXS-Teilschicht befindet. Der Ausgang des elastischen FIFO 354 kann
mit einem Randomisierer 356 gekoppelt sein, der sich in
der XGXS PCS-Teilschicht befindet. Der Randomisierer 356 kann
dazu konfiguriert sein, EMI während
einer IPG (Inter-Packet Gap; Lücke
zwischen Paketen) zu reduzieren. Mindestens einige der resultierenden
Leerlaufmuster an den XAUI-Sendern können repetitive Hochfrequenzsignale
sein, die beispielsweise auf mindestens einige der 8B/10B-Codierer
zurückgehen
können.
Der Randomisierer 356 kann während der IPG ein Zufallsmuster
wie etwa ein /A/K/R/-Muster in eine oder mehrere der Datenspuren
ausgeben. Der Randomisierer 356 kann dazu konfiguriert
sein, seine Randomisierungsverarbeitung an einer Spalte der Daten
zu starten, die beispielsweise ein End-of-Packet(EOP)-Byte (T) enthält, und
an einem SOP enden. Bei einem Aspekt der Erfindung kann der Randomisierer 356 dazu ausgelegt
sein, das Polynom 1 + x3 + x7 in Übereinstimmung
mit dem Standard IEEE 802.3ae Draft 5.0 zu verwenden.
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Der
Ausgang des Randomisierers 356 kann mit einem oder mehreren
Codierern gekoppelt sein, beispielsweise den 8B/10B-Codierern 358,
die sich in der XGXS PCS-Teilschicht befinden. Die 8B/10B-Codierer 358 können so
ausgelegt sein, dass jeder der 8B/10B-Codierer eine Spur Daten verarbeiten
kann. In diesem Fall können
die 8B/10B-Codierer 358 dazu konfiguriert sein, einen byte-breiten
Datenstrom von zufälligen
Einsen (1) und Nullen (0) in beispielsweise einen 10Bit-DC-ausgeglichenen
seriellen Strom von Einsen (1) und Nullen (0) zu konvertieren. Bei
einem Aspekt der Erfindung kann der DC-ausgeglichene serielle Strom
von Einsen (1) und Nullen (0) eine maximale Lauflänge von
etwa 6 haben. Genügend
Bitübergänge können beispielsweise
von Software zur Verfügung
gestellt werden, um eine zuverlässige Taktrückgewinnung
sicher zu stellen.
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Jeder
der Ausgänge
der 8B/10B-Codierer kann mit einem Eingang von einem oder mehreren Serializern 360 gekoppelt
sein. Im Betrieb können Daten
aus dem 8B/10B-Codierer 358 beispielsweise unter
Verwendung eines intern erzeugten Taktes ausgelesen werden. Bei
einem Aspekt der Erfindung kann der intern erzeugte Takt dazu konfiguriert
sein, eine Frequenz von etwa einem 312,0 MHz-Takt zu haben. Die
Daten können
dann beispielsweise in einen seriellen 3 Gigabit-Strom in der XAUI
TX/RX-Teilschicht konvertiert und offchip getrieben werden. Die Ausgangs-Pins XAOP, XAON,
XDOP und XDON 362 können
dazu konfiguriert sein, den Ausgang der Serializer 360 offchip
zu treiben. Bei einem Aspekt der Erfindung können das Bit Null (0) von Rahmen
Null (0) oder das LSB zuerst nach außen verschoben werden und auf "A" des 8B/10B-Codierers 358 gemappt werden.
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Eine
XAUI CMU 346, die sich in der XAUI TX/RX-Teilschicht befinden
kann, kann eine PLL aufweisen, welche die Fähigkeit zum Erzeugen eines Taktsignals
wie etwa des 3 Gigabit-Taktes haben kann. Beispielsweise kann die
XAUI CMU 346 die Fähigkeit
zum Multiplizieren eines internen 156,25 MHz-Referenztaktes besitzen,
um den 3 Gigabit-Takt zu erzeugen. Die Einchip-Mehrmodus-Multiteilschicht
PHY 130 kann auch eine Verriegelungs-Erfassungsschaltung
aufweisen. Die Verriegelungs-Erfassungsschaltung kann dazu konfiguriert
sein, eine Frequenz eines beliebigen internen VCO zu überwachen.
Hierbei kann ein CMU-Verriegelungserfassungsbit dazu konfiguriert
sein, immer dann in einen Hochzustand überzugehen, wenn die XAUI CMU 346 PLL
in einen Verriegelungszustand übergeht.
Der Verriegelungserfassungsstatus kann von einem oder mehreren Bits
und/oder Registern, beispielsweise Bit 7 der ATSR, angezeigt werden.
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Die
seriellen XAUI-Ausgänge
XAOP, XAON, XDOP, XDON 362 können AC-gekoppelte CML-Ausgänge sein. Hierbei können die
seriellen XAUI-Ausgänge,
die CML-Ausgänge
XAOP, XAON, XDOP, XDON 362, beispielsweise durch eine +1,2
V-Spannungsquelle mit Leistung versorgt werden. Die seriellen XAUI-Ausgänge, XAOP,
XAON, XDOP, XDON 362, können
als Hochgeschwindigkeitsausgänge ausgelegt
sein und können
ein Differentialpaar aufweisen, das dazu bestimmt ist, eine 50 Ω-Übertragungsleitung
zu treiben. Der Ausgangstreiber kann an einen 50 Ω OnChip-Widerstand
rückwärtsterminiert
sein, der eine Unterdrückung
jeglicher Signalreflexionen zur Verfügung stellen kann. Der Ausgangstreiber
kann auch dazu konfiguriert sein, eine Präemphasefähigkeit zu besitzen, die ihn
in die Lage versetzen kann, eine frequenzselektive Dämpfung von FR-4
Traces zu kompensieren. Auf vorteilhafte Weise kann dies effektiv
jegliche Intersymbolinterferenz (ISI) kompensieren, die auftreten
kann. Die Präemphasefähigkeit
kann durch ein oder mehrere Bits und/oder Register wie etwa ein
XAUI-Präemphase-Controllerregister
gesteuert werden.
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Bei
einer Ausführungsform
der Erfindung können
verschiedene Schnittstellen des Einchip-XAUI-Sendeblocks 310 und
Empfangsblocks 340 die Fähigkeit zum Umkehren der Spurreihenfolge
und/oder der Spurpolarität
besitzen. Auf vorteilhafte Weise können XAUI I/O-Schnittstellen-Spurzuweisungs-Packagepins
umgekehrt werden, um schwierige PCB-Layouts abzudecken. Diese Fähigkeit
kann über
ein oder mehrere Bits oder Register wie etwa ein XAUI-Digitalsteuerregister
gesteuert werden. Bei einem Aspekt der Erfindung kann ein Spurflipper
dazu konfiguriert sein, ein byteweises Umtauschen jeglicher interner
Spurdaten durchzuführen.
Diese können
32Bit-Daten aufweisen, sind aber nicht hierauf beschränkt. Standardmäßig kann Spur "A" dazu konfiguriert sein, Byte Null (0)
zu tragen, Spur "B" kann dazu konfiguriert
sein, Byte Eins (1) zu tragen, Spur "C" kann
dazu konfiguriert sein, Byte Zwei (2) zu tragen, und Spur "D" kann dazu konfiguriert sein, Byte Drei
(3) zu tragen.
-
Bei
einer anderen Ausführungsform
der Erfindung kann Spur "A" immer dann, wenn
der Spurflipper freigegeben ist, dazu konfiguriert sein, Byte Drei
(3) zu tragen, Spur "B" kann dazu konfiguriert sein,
Byte Zwei (2) zu tragen, Spur "C" kann dazu konfiguriert
sein, Byte Eins (1) zu tragen, und Spur "D" kann
dazu konfiguriert sein, Byte Null (0) zu tragen. Hierbei kann eine
Umkehrung der Spuren durch das Einstellen von einem oder mehreren
Bits und/oder Registern erzielt werden. Beispielsweise kann ein
Bit wie etwa ein XAUI_TX_FLIP_B und ein XAUI_RX_FLIP_B, die sich
in einem XAUI-Digitalsteuerregister im Verwaltungsregister- und
Steuerschnittstellenblock 372 befinden kann, gesetzt oder gelöscht werden,
um die XAUI Spurreihenfolge umzukehren.
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Bei
wieder einer anderen Ausführungsform der
Erfindung kann eine oder mehrere XAUI I/O-Schnittstellen-Bitzuweisung
(P zu N) zu Packagepins umgekehrt werden, um schwierige PCB-Layouts
abzudecken. Aktivierungsbits wie etwa ein Bit XAUI_TZ_INV und XAUI_RX_INV,
die sich in einem XAUI-Digitalsteuerregister im Verwaltungsregister-
und Steuerschnittstellenblock 372 befinden können, können gesetzt
oder gelöscht
werden, um die XAUI-Spurpolarität
umzukehren.
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Erfindungsgemäß kann die
Einchip-Mehrmodus-Multiteilschicht PHY 130 dazu konfiguriert
sein, einen asynchronen Taktungsmodusbetrieb der XAUI- und PMD-Schnittstellen zu
unterstützen.
Der lokale Referenztakt oder extern übertragene VCXO kann dazu ausgelegt
sein, gemäß den IEEE-Spezifikationen
zu arbeiten. Hierbei können
ein oder mehrere elastische FIFO-Puffer dazu konfiguriert sein,
integraler Teil des asynchronen Betriebsmodus zu sein. Beispielsweise
kann der Empfangsblock 340 einen oder mehrere elastische
FIFOs 354 aufweisen, und der Sendeblock 310 kann
einen oder mehrere elastische FIFOs 324 aufweisen. Die
elastischen FIFOs 354, 324 können dazu konfiguriert sein,
eine Frequenzdifferenz von bis zu 200 ppm zwischen einem zurückgewonnenen
Takt und einem lokalen Referenztakt abzudecken. Die elastischen
FIFOs 354, 324 können Lese- und Schreibzeiger
aufweisen, die für
Datenzugriff und -manipulation verwendet werden können. Die
Idle-Spalten von Daten können
während der
IPG eingesetzt oder gelöscht
werden, sobald der Abstand zwischen den Lese- und Schreibzeigern
der elastischen FIFOs einen gegebenen Schwellwert überschreitet.
Gemäß einem
Aspekt der Erfindung können
Idle-Spalten von vier Byte Daten während der IPG eingesetzt oder
gelöscht
werden. Zusätzlich kann
eine Spalte von Sequenzbefehlen während der IPG gelöscht werden,
sobald der Abstand zwischen den Lese- und Schreibzeiger der elastischen
FIFO's einen Schwellwert überschreitet.
Gemäß einem
anderen Aspekt der Erfindung können
die Löschanpassungen
an IPG-Strömen
stattfinden, die mindestens zwei Spalten von Idles oder Sequenzbefehlssätzen enthalten.
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4 ist
eine Ausführungsform
eines beispielhaften idealisierten Augenmusters 400 gemäß einer
Ausführungsform
der Erfindung. Unter Bezugnahme auf 4 kann das
Augenmuster 400 in einem Versuch analysiert werden, Systeminformationen
wie etwa Systemleistung zur Verfügung
zu stellen. Das Augenmuster 400 kann durch Überlagern von
zwei oder mehr abgetasteten Signalen abgeleitet werden. Hierbei
kann eine Mehrzahl von Hochgeschwindigkeits-Transceivermodulausgangssignalen einander überlagert
werden, um das Augenmuster 400 zu erzeugen. Beispielsweise
können
Ausgänge vom
Transceivermodul 100 oder Modulen wie etwa der darin enthaltenen
Einchip-Mehrmodus-Multiteilschicht PHY 130 einander überlagert
werden, um das Augenmuster 400 zu erzeugen. Das Augenmuster 400 kann
unter Verwendung optischer Signale oder elektrischer Signale erzeugt
werden und kann somit als ein optisches bzw. ein elektrisches Augenmuster identifiziert
werden. Das Augenmuster 400 kann durch Überlagern von Einsen (1) und
Nullen (0) und ihren Übergangszuständen erzeugt
werden. Das in 4 veranschaulichte Augenmuster 400 kann
idealisiert sein, da die Überlagerung
vieler Signale typischerweise eine Verzerrung im Augenmuster verursachen
kann. Beispielsweise kann ein offenes Augenmuster einer geringen
Signalverzerrung entsprechen, während
ein geschlossenes Augenmuster eine starke Signalverzerrung anzeigen
kann.
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Im
Allgemeinen kann Rauschen die Quelle einer Signalverzerrung sein
und kann sich fortpflanzen und sich in Systemsignalen wie etwa denjenigen, die
dazu verwendet werden, das Augenmuster 400 zu erzeugen,
manifestieren. Beispielsweise kann sich Rauschen in einem Teil einer
Schaltung oder eines Systems in andere Teile der Schaltung oder
des Systems fortpflanzen. Eine Art von Rauschen, die auftreten kann,
ist Rauschen infolge des Umschaltens von digitalen Schaltungsanordnungen
in dem System, wenn ein Übergang
von einem Hochpegel zu einem Niedrigpegel stattfindet. Beispielsweise kann
ein Zeitglied, ein Inverter oder eine Verknüpfungslogik immer dann ein
Rauschen erzeugen, wenn ein Übergang
von einer logischen Null (0) zu einer logischen Eins (1) oder von
einer logischen Eins (1) zu einer logischen Null (0) stattfindet.
Das Rauschen, das aus einigen oder allen der digitalen Schaltungsanordnung
beispielsweise im Transceivermodul 100 oder in der Einchip-Mehrmodus-Multiteilschicht
PHY 130 infolge von Umschalten resultiert, kann die Signalwellenform
des Augenmusters 400 verzerren. Da ein Umschalten in der
digitalen Schaltungsanordnung ferner bei nicht zusammenhängenden
und unsynchronisierten Frequenzen auftreten kann, kann das Rauschen
ferner die Signalwellenform in den Übergangszeitbereichen 402, 404 verzerren
und dadurch im Augenmuster 400 Jitter verursachen.
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Bei
einer Ausführungsform
der Erfindung kann ein externes Taktsignal wie etwa PEXTCLK 374 mit
der Einchip-Mehrmodus-Multiteilschicht PHY 130 gekoppelt
sein. Das externe Taktsignal PEXTCLK 332 kann ein 156,25
MHz-Takt sein. Die Einchip-Mehrmodus-Multiteilschicht PHY 130 kann
so ausgelegt sein, dass mindestens einige der in der Einchip-Multiteilschicht
PHY 130 verwendeten Taktsignale eine Funktion des externen
Taktes PEXTCLK 332 sein können. Einige der von der Einchip-Mehrmodus-Multiteilschicht
PHY 130 verwendeten Taktsignale können mit den harmonischen Frequenzen
des externen Taktes PEXTCLK 332 getaktet sein. Eine harmonische
Frequenz der externen Taktfrequenz kann ein rationales Vielfaches
der externen Taktfrequenz sein. Hierbei kann die harmonische Frequenz ein
p/q-Mehrfaches sein, wobei p und q ganzzahlig sind. Darüber hinaus
kann die externe Taktfrequenz selbst als eine harmonische Frequenz
ihrer harmonischen Frequenzen angesehen werden. Ausserdem kann die
Einchip-Mehrmodus-Multiteilschicht
PHY 130 auch so ausgelegt sein, dass zumindest die erzeugten
harmonischen Taktsignale und das externe Taktsignal synchronisiert
sind.
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Wenn
bestimmte Taktsignale, die von der Einchip-Mehrmodus-Multiteilschicht
PHY 130 verwendet werden, synchronisiert sind und die bestimmten
Taktsignale mit einer harmonischen Frequenz der externen Taktfrequenz
getaktet sind (oder umgekehrt), kann auf vorteilhafte Weise während eines Umschaltens
der digitalen Schaltungsanordnung durch die bestimmten Taktsignale
erzeugtes Rauschen höchstens
im Wesentlichen nur einen Teil der Übergangszeitbereiche 402 des
Augenmusters 400 und andere synchrone Signale beeinträchtigen.
Hierbei kann das Rauschen aus der digitalen Schaltungsanordnung
einen jeglichen signifikanten Zeitbereich 402, 404 des
Augenmusters 400 oder andere synchronisierte Signale nicht
wesentlich beeinträchtigen.
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Bei
einer Ausführungsform
der vorliegenden Erfindung kann eine Synchronisierung von Harmonischen
bei verschiedenen Signalen in der Einchip-Mehrmodus-Multiteilschicht
PHY 130 unter Verwendung zumindest einer Kombination aus
digitalen Zählern
und Phasenregelschleifen bewerkstelligt werden. Das Augenmuster 400 kann
eine Überlagerung
von 66 156,25 MHz-Signalen oder ein einzelnes 10,3125 GHz-Ausgangssignal
von der Einchip-Mehrmodus-Multiteilschicht PHY 130 sein.
Die externe Taktfrequenz kann beispielsweise ein 156,25 MHz-Signal
oder eine harmonische Taktfrequenz von zweimal 156,25 MHz bzw. 312,50
MHz sein. In diesem Fall kann jegliches resultierende digitale Schaltrauschen
infolge der externen Taktfrequenz im Wesentlichen, falls überhaupt,
nur einen Teil der Übergangszeitbereiche 402 des
Augenmusters 400 des 10,3125 GHz-Ausgangssignals beeinträchtigen.
So können
beispielsweise die Einsen (1) oder Nullen (0) im Signalzeitbereich 404 durch
digitales Schaltrauschen aus einer Schaltungsanordnung, die beispielsweise
mit der externen Taktfrequenz von 156,25 MHz oder mit der harmonischen
Taktfrequenz von 312,50 MHz getaktet ist, nicht wesentlich verzerrt
werden. Auf vorteilhafte Weise kann jeglicher Jitter, der auftreten
kann, im Wesentlichen kontrolliert werden. Darüber hinaus kann digitales Schaltrauschen,
das aus einer durch andere harmonische Taktfrequenzen getakteten
Schaltungsanordnung resultieren kann, den gleichen Effekt haben.
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Bei
einem weiteren Aspekt der Erfindung kann das Transceivermodul 100 oder
die Einchip-Mehrmodus-Multiteilschicht PHY 130 dazu ausgelegt
sein, einen externen Takt mit einer externen Taktfrequenz zu verwenden.
Das Transceivermodul 100 oder die Einchip-Mehrmodus-Multiteilschicht PHY 130 kann
dazu ausgelegt sein, andere Takte zur Verfügung zu stellen, wie etwa interne
Takte, die Frequenzen haben können,
die aus dem externen Takt erzeugt werden können und harmonische Frequenzen
der externen Taktfrequenz sind. Darüber hinaus kann das Transceivermodul 100 oder
die Einchip-Mehrmodus-Multiteilschicht PHY 130 dazu ausgelegt
sein, den externen Takt mit den anderen Takten zu synchronisieren.
Der externe Takt und die anderen Takte können zum Takten einer Schaltungsanordnung
oder von Modulen im Transceivermodul 100 wie etwa der Einchip-Multiteilschicht
PHY 130 verwendet werden. Andere Taktfrequenzen können von dem
Transceivermodul 100 oder der Einchip-Multiteilschicht
PHY 130 verwendet werden, aber diese Frequenzen können manchmal
eine Signalverzerrung im Signalzeitbereich 404 des Augenmusters 400 verursachen.
Die vorliegende Erfindung kann jedoch Einrichtungen zum Verringern
des Effekts solcher nicht-harmonischer Frequenzen berücksichtigen.
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Bei
einer weiteren Ausführungsform
der Erfindung kann die Einchip-Mehrmodus-Multiteilschicht PHY 130 mehr
als eine Eingangsspannung zur Verfügung stellen, wie etwa 5 V
und 3,3 V. Darüber
hinaus kann die Einchip-Mehrmodus-Multiteilschicht PHY 130 auch
eine programmierbare Eingangsspannung aufweisen.
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Da
1,8 V im Wesentlichen in der Einchip-Multiteilschicht PHY 130 verwendet
werden kann, kann die programmierbare Spannung auf 1,8 V eingestellt werden,
obgleich die Erfindung in dieser Hinsicht nicht eingeschränkt ist.
Falls andere Spannungen benötigt
werden, kann dennoch ein Spannungsregler wie etwa ein externer Spannungsregler 502 (5) verwendet
werden, um andere Spannungen wie etwa 1,2 V zu erzeugen.
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5 zeigt
ein beispielhaftes System 500, das der Einchip-Mehrmodus-Multiteilschicht
PHY von 2 gemäß einer Ausführungsform
der Erfindung einen spannungsgeregelten Eingang zur Verfügung stellen
kann. Unter Bezugnahme auf 5 sind dort
eine Einchip-Mehrmodus-Multiteilschicht PHY 130, eine Synchronisierungsschaltungsanordnung 504,
ein externer Takt 508 und ein Spannungsregler 502 gezeigt.
Die Synchronisierungsschaltungsanordnung 504 kann mindestens
eine Kombination aus digitalen Zählern
und PLLs aufweisen.
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Bei
einem Aspekt der Erfindung kann der externe Takt 508 dazu
ausgelegt sein, eine Frequenz von etwa 156,25 MHz zu haben. Der
externe Takt 508 kann mit der Synchronisierungsschaltungsanordnung 504 der
Einchip-Mehrmodus-Multiteilschicht PHY 130 gekoppelt sein.
Hierbei kann der externe Takt 508 das Taktsignal zur Verfügung stellen,
das für den
Betrieb der Synchronisierungsschaltungsanordnung 504 erforderlich
ist. Ein Ausgang der Synchronisierungsschaltungsanordnung 504 kann
ein Synchronisierungstaktsignal 506 sein. Das Synchronisierungstaktsignal 506 kann
dazu konfiguriert sein, eine Frequenz innerhalb eines bestimmten
Frequenzbereichs wie etwa 300–800
kHz zu haben, der für
den Betrieb des Spannungsregler 502 geeignet sein kann.
Das Synchronisierungssignal 506 kann durch die Synchronisierungsschaltungsanordnung 504 erzeugt
werden und kann mit dem Spannungsregler 502 gekoppelt sein.
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Bei
einem Aspekt der Erfindung kann der Spannungsregler 502 dazu
konfiguriert sein, eine Eingangsspannung Vin von
etwa 3,3 V zu empfangen, und kann eine Ausgangsspannung Vout von etwa 1,2 V erzeugen. Das Ausgangspannungssignal
Vout von etwa 1,2 V kann mit einem Eingang
der Einchip-Mehrmodus-Multiteilschicht
PHY 130 gekoppelt sein und somit als Eingangsspannungsquelle
für die Einchip-Mehrmodus-Multiteilschicht
PHY 130 dienen. Das 1,2 V-Signal kann Rauschen aufweisen,
bei dem es sich um das Resultat von digitalem Schalten handeln kann.
Dieses Rauschen kann sich durch die gesamte Einchip-Mehrmodus- Multiteilschicht
PHY 130 fortpflanzen, und insbesondere in denjenigen Schaltungen
oder Modulen, welche das 1,2 V-Signal verwenden können. Da
aber das Synchronisierungstaktsignal 506 mit den anderen
Takten mit harmonischen Frequenzen oder mit der externen Taktfrequenz 508 synchronisiert
werden kann, kann das Rauschen auf dem 1,2 V-Signal ein harmonisches Rauschen 510 sein.
Daher können
jegliche Signalverzerrungen, die im Augenmuster 400 (4)
oder anderen synchronisierten Signalen auftreten können, im
Wesentlichen auf einen Teil des Übergangszeitbereichs 402 beschränkt werden.
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Entsprechend
kann die vorliegende Erfindung als Hardware, Software oder eine
Kombination aus Hardware und Software ausgeführt werden. Die vorliegende
Erfindung zentralisiert in einem Computersystem ausgeführt werden,
oder auf eine dezentralisierte Weise, wobei verschiedene Elemente
auf mehrere miteinander verbundene Computersysteme verteilt sind.
Jede Art von Computersystem oder einer anderen Vorrichtung, die
für die
Durchführung
der vorliegend beschriebenen Verfahren ausgelegt ist, ist hierbei
geeignet. Eine typische Kombination aus Hardware und Software kann
ein Allzweck-Computersystem mit einem Computerprogramm sein, das bei
seinem Laden und Ausführen
das Computersystem so steuert, dass es die vorliegend beschriebenen Verfahren
ausführt.
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Die
vorliegende Erfindung auch kann in ein Computerprogrammprodukt eingebettet
sein, das alle diejenigen Merkmale aufweist, welche die Implementierung
der vorliegend beschriebenen Verfahren ermöglicht, und das bei seinem
Laden und Ausführen in
einem Computersystem in der Lage ist, diese Verfahren durchzuführen. Computerprogramm
bedeutet im vorliegenden Kontext jeglichen Ausdruck in jeglicher
Sprache, Code oder Notation eines Satzes von Anweisungen, die dazu
bestimmt sind, ein System mit einer Informationsverarbeitungsfähigkeit
zu veranlassen, eine bestimmte Funktion entweder unmittelbar oder
nach einem oder beiden der folgenden durchzuführen: a) Konvertierung in andere
Sprache, Code oder Notation; b) Reproduktion in einer verschiedenen
materiellen Form.