DE102010062964B4

DE102010062964B4 - Tunerschaltkreis mit einem Interchip-Transmitter und Verfahren zur Herstellung eines Interchip-Link-Frames

Info

Publication number: DE102010062964B4
Application number: DE102010062964A
Authority: DE
Inventors: Younes Djadi; Russell Croman; Scott Thomas Haban; Javier Elenes; Gerald Champagne; Michael Robert May
Original assignee: Silicon Laboratories Inc
Current assignee: Skyworks Solutions Inc
Priority date: 2009-12-30
Filing date: 2010-12-13
Publication date: 2013-09-05
Anticipated expiration: 2030-12-14
Also published as: US20110158298A1; CN102136843A; DE102010062964A1; CN102136843B

Abstract

Tunerschaltkreis (202; 210) mit: – einem digitalen Signalprozessor (224) zur Erzeugung eines digitalen Datenstroms, der mit einem Radiofrequenzsignal verbunden ist; und – einem Transceiver-Schaltkreis (226; 228), der mit dem digitalen Signalprozessor verbunden ist und zur Erzeugung eines Interchip-Kommunikationsframes (217) mit einem Startabschnitt (302) und einer Vielzahl von Kanälen (304; 308) ausgebildet ist, wobei die Vielzahl von Kanälen einen ersten Datenkanal (304) zur Übertragung eines Abschnitts des digitalen Datenstroms und einen Steuerungskanal (308) zur Übertragung von Steuerungsdaten umfassen, und wobei der Transceiver-Schaltkreis zur Übertragung des Interchip-Kommunikationsframes an einen zusätzlichen Tunerschaltkreis (202; 210) über einen Interchip-Kommunikations-Link (216) ausgebildet ist.

Description

Gebiet
Die vorliegende Offenbarung bezieht sich im Allgemeinen auf einen Tunerschaltkreis mit einem Interchip-Transmitter und einem Verfahren zur Herstellung eines Interchip-Link-Frames.
Hintergrund
Bei mobilen Radioempfängern sind empfangene Radiofrequenzsignale häufig eine Kombination von Signalen, die teilweise direkt von übertragenden Antennen und teilweise reflektiert von stationären und/oder sich bewegenden Objekten empfangen werden. Im schlimmsten Fall überlagern sich die Signale, die direkt und über alternative Pfade empfangen wurden, bei der empfangenden Antenne und interferieren destruktiv. Solche Interferenzen machen eine Dekodierung der Signale schwieriger. Ferner können die Interferenzen in manchen Fällen die Amplitude der empfangenen Signale so stark verringern, dass die Amplitude für eine verlässliche Dekodierung durch den Empfänger nicht ausreichend ist. Solch eine Amplitudenverringerung wird manchmal auch als Multipfad-Fading bezeichnet.
Eine bestimmte Technik zur Verbesserung des Signalempfangs bei Multipfad-Fading und schwachen Signalbedingungen umfasst den Gebrauch von mehreren Antennen und Empfänger-Schaltkreisen in einem Antennen-Diversity-System. In einem Multichip-Antennen-Diversity-System empfangen mehrere Tunerschaltkreise, die auf bestimmte Frequenzen eingestellt sind, Programminhalte (Kanalinformationen) von mehr als einer Richtung oder an leicht unterschiedlichen Positionen. Solche Antennen-Diversity-Systeme umfassen typischerweise eine Prozessorschaltung, die zur Kombinierung der Signale von verschiedenen Tunern ausgebildet ist, um ein verbessertes Signal zu erzeugen oder um ein bestimmtes Signal von einem Tuner mit dem stärksten Signaloutput auszuwählen.
Der Diversity-Empfang nutzt statistisch unabhängige Signalströme, um die Auswirkung von schwerwiegendem Multipfad-Kanal-Fading zu reduzieren. Digitale Kommunikation zwischen mehreren Tunerschaltkreisen und entsprechenden Signalverarbeitungsschaltungen können spektrale Energie mit Radiofrequenzen aussenden, auf die einer oder mehrere der Tunerschaltkreise eingestellt sind. Dies verkompliziert den Signalempfang zusätzlich.
Ein Empfangsgerät ist in der US 2006/0286948 A1 offenbart. Das Empfangsgerät ist zum Empfang mittels mehrerer Antennen eines digitalen Signal geeignet, dessen Träger digital mit einer Mehrfachparametrisierung moduliert ist. Das Empfangsgerät ist ferner geeignet zum Vergleichen eines Abstands zwischen den Signalpunkten mit einem vorausgespeicherten Schwellenwert, um komplexe Signale während einer Demodulation bereitzustellen. Die Empfangsgerät ist ferner geeignet zum Nachstellen eines Verhältnisses zu dem Bereitstellen, um eine Likelihood eines Fehlerkorrigieren zu korrigieren. Diese Funktionalitäten ermöglichen einen Empfangszustand, der gegen ein Rauschsignal.
Kurze Beschreibung der Figuren
1 ist ein Diagramm eines repräsentativen Beispiels eines Antennen-Diversity-Systems in einer möglichen repräsentativen Umgebung.
2 ist ein Blockdiagramm einer Ausführungsform eines Antennen-Diversity-Systems, das zur Synchronisierung von Interchip-Link-Frames ausgebildet ist.
3 ist ein Diagramm einer Ausführungsform eines Interchip-Link-Frames, wobei Daten zwischen Tunerchips für einen Interchip-Kommunikations-Link des Antennen-Diversity-Systems von 2 übertragen werden.
4 ist ein Diagramm einer bestimmten illustrativen Ausführungsform eines Interchip-Link-Frames, der zwischen Tunerchips über einen Interchip-Kommunikations-Link des Antennen-Diversity-Systems von 2 übertragen wird.
5 ist eine Tabelle mit digitalen Signalprozessor-Frameoffsets für einen Interchip-Link-Frames für verschiedene Framelängen.
6 ist ein Zeitdiagramm eines digitalen Signalprozessorframes und eines Interchip-Link-Frames für einen digitalen Signalprozessorframe mit einer Bitlänge von 1792 Bits.
7 ist teilweise ein Blockdiagramm und teilweise ein Schaltplan einer Ausführungsform eines Schaltkreises mit einem Transmitterschaltkreis für den Interchip-Link.
8 ist ein Zustandsdiagramm, das ein repräsentatives Beispiel der Funktionsweise des Transmitterschaltkreises für den Interchip-Link aus 7 illustriert.
9 ist teilweise ein Blockdiagramm und teilweise ein Schaltplan einer Ausführungsform eines Schaltkreises mit einem Receiver-Schaltkreis für den Interchip-Link.
10 ist ein Zustandsdiagramm, das ein repräsentatives Beispiel der Funktionsweise des Receiver-Schaltkreises für den Interchip-Link aus 9 illustriert.
11 ist ein Flussdiagramm einer Ausführungsform eines Verfahrens zur Übermittlung eines Interchip-Link-Frames von einem zweiten Tunerschaltkreis zu einem ersten Tunerschaltkreis über einen Interchip-Kommunikations-Link.
12 ist ein Flussdiagramm einer Ausführungsform eines Verfahrens zur Erzeugung eines Interchip-Link-Frames.
Ausführliche Beschreibung von illustrativen Ausführungsformen
Bei einer Ausführungsform eines Antennen-Diversity-Systems sind zwei oder mehr Antennen mit einer bekannten Distanz beabstandet und zum Empfang eines Radiofrequenzsignals ausgebildet. Das Antennen-Diversity-System umfasst zwei oder mehr Tunerschaltkreise, wobei jeder Tunerschaltkreis jeweils mit zwei oder mehr Antennen verbunden und zum Empfang von Radiofrequenzsignalen innerhalb eines bestimmten Frequenzbandes oder Kanals, auf den der Tunerschaltkreis eingestellt ist, ausgebildet ist. Die Tunerschaltkreise sind untereinander über Interchip-Kommunikations-Links verbunden und umfassen Interchip-Kommunikationsschaltungen. Interchip-Kommunikationsschaltungen sind zur Übermittlung von Inhalten empfangener Radiofrequenzsignale unter der Verwendung von Interchip-Link-Frames ausgebildet.
1 ist ein Diagramm eines repräsentativen Beispiels eines Antennen-Diversity-Systems 100 in einer möglichen repräsentativen Umgebung, die aus einer Vielzahl von möglichen Umgebungen ausgewählt wurde. Das System 100 umfasst eine Basisstation oder Sendestation 102 mit einer Antenne 104, die zur Übertragung von Inhalten über Radiofrequenzsignalen 106 ausgebildet ist. Die Inhalte können zum Beispiel Radioprogramminhalte, Fernseh- oder Multimediaprogramminhalte, Sprachdaten, Steuerungsinformationen, andere Inhalte oder eine Kombination daraus umfassen.
Das System 100 umfasst auch ein Fahrzeug 112 mit einem Antennen-Diversity-System mit einer ersten Antenne 114 und einer zweiten Antenne 116 zum Empfang des Radiofrequenzsignals 106 und zum Empfang von reflektierten Signalen, wie zum Beispiel reflektiertes Signal 110. Das Antennen-Diversity-System im Fahrzeug 112 ist zur Anwendung einer ausgewählten Antennen-Diversity-Funktion auf das Radiofrequenzsignal 106 und das reflektierte Signal 110 ausgebildet, um ein Outputsignal zu erzeugen, das den Inhalt der Signale 106 und 110 umfasst. Der Inhalt kann zu einem Lautsprecher, einem Anzeigegerät, einem Computer, einem Datenspeicher, einem anderen Gerät oder einer Kombination daraus übertragen werden.
In einer Ausführungsform ist das Antennen-Diversity-System in dem Fahrzeug 112 zur Einstellung auf ein bestimmtes Radiofrequenzprogramm, wie zum Beispiel einem Radiosender, ausgebildet. Bei einer Bewegung des Fahrzeugs 112 variieren die empfangenen Radiofrequenzsignale 106 und 110. Das Antennen-Diversity-System ist zur konstruktiven Kombination der Inhalte der Radiosignale 106 und 110 ausgebildet, um einen im Wesentlichen gleichbleibenden Empfang und eine im Wesentlichen gleichbleibende Wiedergabe beispielsweise durch ein Radio des Fahrzeugs 112 zu gewährleisten. in einigen Fällen kann das Antennen-Diversity-System zur Suche nach dem Programminhalt auf verschiedenen Radiofrequenzen ausgebildet sein. Außerdem kann das Antennen-Diversity-System zur Schaltung auf einen anderen Radiofrequenzkanal ausgebildet sein, um mit dem Empfang des Programminhalts fortzufahren, wenn die Signalqualität auf einer anderen Frequenz besser ist.
2 ist ein Blockdiagramm einer Ausführungsform eines Antennen-Diversity-Systemes 200, der zur Synchronisation von Interchip-Link-Frames ausgebildet ist. Der Antennen-Diversity-System 200 umfasst einen ersten Tunerschaltkreis 202, der mit einer ersten Antenne 204 und einem zweiten Tunerschaltkreis 210 verbunden ist. Außerdem ist Tunerschaltkreis 210 mit der zweiten Antenne 212 verbunden. Der erste und der zweite Tunerschaltkreis 202 und 210 sind über einen Interchip-Kommunikations-Link 216 verbunden, der beispielsweise eine Niederspannungs-Differenzsignal-Verbindung sein kann.
Im Antennen-Diversity-Schaltkreis 200 sind der erste und der zweite Tunerschaltkreis 202 und 210 in einer sogenannten Daisy-Chain-Konfiguration angeordnet. Der erste Tunerschaltkreis 202 ist über eine digitale Schnittstelle 208 mit einem Datenschaltkreis verbunden. Datenschaltkreis 206 kann zum Beispiel ein Piezorichter, eine digitale Logik, andere Schaltungen oder eine Kombination daraus sein. Der zweite Tunerschaltkreis 210 ist mit dem Datenschaltkreis 206 über den Interchip-Kommunikations-Link 216 und über den ersten Tunerschaltkreis 202 verbunden.
Wenn in der Daisy-Chain-Konfiguration weitere Tunerschaltkreise hinzugefügt werden, würde der nächste Tunerschaltkreis mit dem Datenschaltkreis 206 über einen weitere Interchip-Kommunikations-Link, dem zweiten Tunerschaltkreis 210, dem Interchip-Kommunikations-Link 216, dem ersten Tunerschaltkreis 202 und die digitale Schnittstelle 208 verbunden.
Der erste Tunerschaltkreis 202 umfasst einen Radiofrequenz(RF)-Frontend-Schaltkreis 220, der mit der ersten Antenne 204 verbunden ist, um ein Radiofrequenzsignal zu empfangen. Der Frontend-Schaltkreis 220 ist mit einem Frequenzgenerator 232 verbunden, um ein Taktsignal zu empfangen. Außerdem ist der Frontend-Schaltkreis 220 mit einem Analog/Digital-Wandler (ADC) 222 verbunden, der wiederum mit einem digitalen Signalprozessor (DSP) 224 verbunden ist. Der DSP 224 ist mit einer Interchip-Kommunikationsschaltung verbunden, die einen Interchip(IC)-Link-Empfänger-Schaltkreis 226 und einen IC-Link-Transmitter-Schaltkreis 228 umfasst. Der IC-Link-Receiver-Schaltkreis 226 ist mit dem Interchip-Kommunikations-Link 216 verbunden, um die Interchip-Link-Frames 217 zu empfangen. Der DSP 224 ist auch mit einem Framezähler 230 verbunden, der wiederum mit dem ADC 222 und dem IC-Link-Transmitter-Schaltkreis 228 verbunden ist. Der erste Tunerschaltkreis 202 umfasst auch Steuerungsschaltung 234, wie zum Beispiel einer Mikrosteuereinheit (MCU), die mit dem Datenschaltkreis 206 über eine Steuerungsschnittstelle 209 verbunden ist. Außerdem ist die Steuerschaltung 234 zur Steuerung der Funktionen des ersten Tunerschaltkreises 202 ausgebildet.
Der zweite Tunerschaltkreis 210 umfasst einen RF-Frontend-Schaltkreis 240, der mit der zweiten Antenne 212 verbunden ist, um ein Radiofrequenzsignal zu empfangen. Der Frontend-Schaltkreis 240 ist mit einem Frequenzgenerator 252 verbunden, um ein Taktsignal zu empfangen. Außerdem ist der Frontend-Schaltkreis 240 mit einem ADC 242 verbunden, der mit einem DSP 244 verbunden ist. Der DSP 244 ist mit einer Interchip-Kommunikationsschaltung verbunden, die einen IC-Link-Receiver-Schaltkreis 246 und einen IC-Link-Transmitter-Schaltkreis 248 umfasst. Der IC-Link-Transmitter-Schaltkreis 248 ist mit dem Interchip-Kommunikations-Link 216 verbunden, um Daten an den ersten Tunerschaltkreis 202 zu senden, die mit den empfangenen RF-Signalen innerhalb des Interchip-Link-Frames 217 in Verbindung stehen. Der DSP 244 ist auch mit einem Framezähler 250 verbunden, der mit dem ADC 242 und dem IC-Link-Transmitter-Schaltkreis 248 verbunden ist. Der zweite Tunerschaltkreis 210 umfasst auch eine Steuerungsschaltung 254, wie zum Beispiel eine MCU, die mit dem Datenschaltkreis 206 über eine Steuerungsschnittstelle 214 verbunden ist. Die Steuerungsschaltung 254 ist außerdem zur Steuerung der Funktionsweise des zweiten Tunerschaltkreises 210 ausgebildet.
Der Antennen-Diversity-Schaltkreis 200 umfasst ferner einen Bezugstaktgeber 218, der mit dem ersten und dem zweiten Tunerschaltkreis 202 und 210 verbunden ist, um ein Taktsignal zu erzeugen. In einer Ausführungsform ist die Frequenz des Taktsignals, das durch den Bezugstaktgeber 218 erzeugt wird, programmierbar und wird so gewählt, dass die Taktfrequenz und deren Harmonischen außerhalb eines Frequenzbandes liegen, auf das die Tunerschaltkreise 210 und 202 eingestellt sind.
Nach einer Ausführungsform können der erste und der zweite Tunerschaltkreis 202 und 210 die gleichen Schaltkreiskomponenten umfassen. Allerdings sind der erste und der zweite Tunerschaltkreis 202 und 210 unabhängig voneinander steuerbar durch den Datenschaltkreis 206 über die Steuerungsschnittstellen 209 und 214. Außerdem kann der Antennen-Diversity-Schaltkreis 200 eine beliebige Anzahl von Tunerschaltkreisen umfassen. Es sind lediglich zwei Tunerschaltkreise (der erste und der zweite Tunerschaltkreis 202 und 210) dargestellt. Die Anzahl der Tunerschaltkreise hängt von der jeweiligen Implementation ab.
Nach einer Ausführungsform empfangen die Frequenzgeneratoren 232 und 252 das Taktsignal vom Bezugstaktgeber 218 und erzeugen Taktsignale, die durch die RF-Frontend-Schaltkreise 220 und 240 verwendet werden, um sie mit empfangenen Radiofrequenzsignalen zu mischen und Zwischenfrequenz(ZF)-Signale zu erzeugen. Unter einem ZF-Signal wird hier insbesondere ein Signal verstanden, das eine passende Zwischenfrequenz aufweist. Das kann beispielsweise eine niedrige Zwischenfrequenz oder eine Null-Zwischenfrequenz sein. Die ZF-Signale werden durch die ADCs 222 und 242 digitalisiert. Die digitalisierten Versionen der ZF-Signale werden jeweils an die DSPs 224 und 244 ausgegeben. Die DSPs 224 und 244 sind zur Verarbeitung der digitalisierten Versionen der ZF-Signale ausgebildet.
Nach der in der 2 gezeigten Ausführungsform ist der zweite Tunerschaltkreis 210 mit dem ersten Tunerschaltkreis 202 verbunden. Allerdings ist der IC-Link-Receiver-Schaltkreis 246 nicht mit irgendeinem anderen Tunerschaltkreis verbunden. Demnach erzeugt der DSP 244 Signalqualitätskennzahlen der digitalisierten Version des ZF-Signals. Der DSP 244 gibt die digitale Version des ZF-Signals und die damit assoziierten Signalqualitätskennzahlen an den IC-Link-Transmitter-Schaltkreis 248 aus.
Der IC-Link-Transmitter-Schaltkreis 248 umfasst mehrere Kanäle für den Transfer der digitalisierten Version des ZF-Signals, der damit assoziierten Signalqualitätskennzahlen, (wie zum Beispiel das Signal-Rausch-Verhältnis (SNR), ein Indikator für die empfangene Signalstärke (RSSI), andere Signalqualitätskennzahlen usw.). digitale Audiodaten für geschaltete Antennen-Diversity und alternative Frequenzscannmodi und Steuerungsdaten. Der IC-Transmitter-Schaltkreis 248 ist mit dem Steuerungsschaltkreis 254 verbunden, um die Steuerungsdaten zu empfangen. Außerdem ist der IC-Transmitter-Schaltkreis 248 zur Übermittlung der Steuerungsdaten an den Steuerungsschaltkreis 234 des ersten Tunerschaltkreises 202 ausgebildet. Der IC-Transmitter-Schaltkreis 248 ist dazu ausgebildet, die digitale Version des ZF-Signals oder digitale Audiodaten, die damit assoziierten Signalqualitätskennzahlen und die Steuerungsdaten in einen oder mehrere IC-Link-Frames 217 zu assemblieren. Jeder IC-Link-Frame 217 umfasst ein Startsymbol und DSP-Offsetinformationen, die zur Synchronisierung des ersten Tunerschaltkreises 202 mit dem gleichen DSP-Frametiming verwendet werden können. Da die DSPs 224 und 244 die ZF Samples in Batches innerhalb der DSP-Frames verarbeiten, wird der DSP-Frame am ersten Tunerschaltkreis mit dem DSP-Frame des zweiten Tunerschaltkreises basierend auf dem Synchronisierungsanteil des IC-Link-Frames 217 synchronisiert.
Der Bezugstaktgeber 218 ermöglicht dem IC-Link-Transmitter-Schaltkreis 248 und dem IC-Link-Receiver-Schaltkreis 226 dieselbe Taktfrequenz zu haben. Dies vereinfacht das Tuning des ersten und des zweiten Tunerschaltkreises 202 und 210 auf dasselbe Frequenzband oder denselben Frequenzkanal. Dadurch wird eine Datenwiederherstellung vereinfacht. Außerdem wird die Anzahl der benötigten PINs für eine Taktkopplungsverkabelung reduziert, da das Taktsignal nicht vom zweiten Tunerschaltkreis 210 zum ersten Tunerschaltkreis 202 über den IC-Kommunikations-Link 216 gesendet werden muss. Zusätzlich werden abgestrahlte Interferenzen aufgrund von Taktschaltungen reduziert.
Der IC-Link-Transmitter-Schaltkreis 248 erzeugt einen IC-Link-Frame 217, der mehrere Kanäle zu Übertragung der Signaldaten, der Signalqualitätskennzahlen und der Steuerungsdaten umfasst. Zusätzlich umfasst jeder Frame einen Synchronisierungsanteil, der von dem IC-Link-Receiver-Schaltkreis 226 zur Synchronisation der DSP-Frames verwendet wird. Die Funktionsweise des IC-Link-Transmitter-Schaltkreises 248 wird weiter unter mit Bezugnahme auf die 7 und 8 näher erläutert.
Der IC-Link-Receiver-Schaltkreis 226 empfängt Daten über dem IC-Link-Frame 217, dekodiert den Frame und gibt die Signaldaten, die Signalqualitätskennzahlen und die Synchronisierungsinformationen an den DSP 224 aus, damit die empfangenen Signaldaten mit einer digitalisierten Version des ZF-Signals vom ADC 222 verarbeitet werden können. Außerdem gibt der IC-Link-Receiver-Schaltkreis 226 Steuerungsinformationen an den Steuerungsschaltkreis 234 aus, der die Funktionsweise des DSP 224 steuert. Die Funktionsweise des IC-Link-Receiver-Schaltkreises 226 wird in Bezugnahme auf die 9 und 10 weiter unten näher erläutert.
Im Allgemeinen werden die DSPs 224 und 244 jeweils so durch die Steuerungsschaltkreise 234 und 254 gesteuert, dass sie die Signaldaten nach einem ausgewählten Funktionsmodus verarbeiten. Dies kann beispielsweise ein Phasen-Diversity-Modus, ein Modus mit geschalteten Antennen oder ein alternativer Frequenzscannmodus sein. Beim Phasen-Diversity-Modus synchronisiert der digitale Signalprozessor 224 DSP-Frames, die die digitalisierte Version des ZF-Signals umfassen, mit Signaldaten innerhalb des IC-Link-Frames 217 von dem IC-Kommunikations-Link 216. Außerdem führt der digitale Signalprozessor 224 ein sogenanntes Maximal Ratio Combining oder andere ähnliche digitale Signalverarbeitungstechniken aus, die zur kohärenten Kombination des ZF-Signals des ersten und des zweiten Tunerschaltkreises 202 und 210 und zur Ausgabe des kombinierten Signals an den Datenschaltkreis 206 über eine digitale Schnittstelle 208 geeignet sind.
Im Modus mit geschalteten Antennen werden der erste und der zweite Tunerschaltkreis 202 und 210 unabhängig voneinander betrieben. Der Signalempfang wird durch die kontinuierliche Überwachung der Signalqualitätskennzahlen verbessert. Die Signalqualitätskennzahlen werden durch einen Vergleich der digitalisierten Version des ZF-Signals mit den ZF-Signalqualitätskennzahlen, die innerhalb des IC-Link-Frames 217 über den IC-Kommunikations-Link 216 empfangen wurden, berechnet. In diesem Betriebsmodus ist der DSP 224 zur Auswahl zwischen dem Signal von der ersten Antenne 204 und dem Signal von der zweiten Antenne 212 unter Verwendung der Signalqualitätskennzahlen ausgebildet. Außerdem ist der DSP zur Ausgabe des stärkeren Signals an den Datenschaltkreis 206 über die digitale Schnittstelle 209 ausgebildet.
In einem Ausweichfrequenzmodus steuert der Datenschaltkreis (Host Prozessor 206) den ersten und den zweiten Tunerschaltkreis 202 und 210, sodass der IC-Kommunikations-Link 216 zum Abhören eines gewählten Tuners aus der Menge des ersten und des zweiten Tuners 202 und 210 genutzt wird. Der gewählte Tuner hat dabei das stärkste Signal. Der Datenschaltkreis (Host Prozessor 206) steuert außerdem den anderen Tuner so, dass dieser auf den gleichen Inhalt in einem anderen Frequenzband eingestellt wird, um die damit assoziierten Signalqualitätskennzahlen zu prüfen. Der Datenschaltkreis (Host Prozessor 206) kann basierend auf diesen Ergebnissen entscheiden, den ersten und den zweiten Tuner 202 und 210 so zu steuern, dass diese im Phasen-Diversity-Modus oder im geschalteten Antennen-Diversity-Modus auf der neuen Frequenz betrieben werden.
Wie oben bereits erwähnt wurde, kann die digitalisierte Version des ZF-Signals vom zweiten Tunerschaltkreis 210 an den ersten Tunerschaltkreis 202 über den IC-Kommunikations-Link 216 mittels der IC-Link-Frames 217 übertragen werden. Die Struktur des IC-Link-Frame 217 wird weiter unten in Bezugnahme auf 3 diskutiert.
3 ist ein Diagramm einer Ausführungsform eines IC-Link-Frames 217, der ZF-Daten umfasst, die zwischen Tuner-Chips des Antennen-Diversity-Systems aus 2 übertragen werden. Der IC-Link-Frame 217 hat eine programmierbare Breite, die dazu ausgebildet ist, eine bestimmte Anzahl von Bits (N) zu übertragen. Der IC-Link-Frame 217 umfasst ein Frame-Synchronisationsfeld 302, ein Feld für Datensamples 304, ein Feld für Statussamples 306 und ein Steuerungsfeld 308.
Das Frame-Synchronisationsfeld 302 umfasst zwei 10-Bit-Symbole, die ein Startsymbol 310 und ein DSP-Offset-Zählungssymbol 312 umfassen. In einem Beispiel, wo der IC-Link-Frame 217 Datensamples umfasst, die mit einer 8-Bit-/10-Bit-Enkodierung enkodiert wurden, ist das Startsymbol 306 ein Framestart-Synchronisierungssymbol, das K28.5-Komma genannt wird und am Anfang jedes DSP-Frames gesendet wird. Acht-Bit/Zehn-Bit-Enkodierung (manchmal auch 8-bit/10-bit oder 8b/10b-Enkodierung genannt) ist ein Leitungscode, der 8-Bit-Symbole auf 10-Bit-Symbole abbildet, um eine DC-Balance und eine beschränkte Disparität zu erreichen, während genügend Statusveränderungen für eine vernünftige Taktrückgewinnung durchgeführt werden. Mit anderen Worten beträgt die Differenz der Zählung von Einsen und Nullen in einem String von zumindest 20 Bits nicht mehr als 2. Ferner sind nicht mehr als 5 Einsen oder Nullen in einer Reihe, wodurch die Anforderungen an ein unteres Bandbreitenlimit des Kanals, das nötig ist für die Übertragung des Signals, reduziert wird. In diesem Schema werden 8 Bits der Daten als eine 10-Bit-Entität übertragen, die Symbol oder Buchstabe genannt werden. Die unteren 5 Bits der Daten werden in eine 6-Bit-Gruppe enkodiert (ein 5b/6-Abschnitt) und die oberen drei Bits werden in eine 4-Bit-Gruppe enkodiert (der 3b/4b-Abschnitt). Diese Kodegruppen werden miteinander verkettet, um das 10-Bit-Symbol zu formen, das über den Kommunikations-Link, wie zum Beispiel IC-Kommunikations-Link 216, übertragen werden kann.
In diesem Beispiel ist das DSP-Offset-Zählungssymbol 308 eine verschlüsselte 8-Bit/10-Bit-enkodierte Version der 8 am wenigsten signifikanten Bits des DSP-Frame-Counters 230. Das DSP-Offset-Zählungssymbol 308 befindet sich innerhalb des Synchronisierungsabschnitts 302 jedes IC-Link-Frames 217 direkt folgend auf das Startsymbol 306.
Das Feld 304 für Datensamples ist ausgebildet, um einen Datenstrom mit einer hohen Bandbreite zu tragen. Das Feld 304 für Datensamples hat eine programmierbare Bandbreite. Das Feld 304 für Datensamples umfasst gleichphasige Daten 314 (I) und Quadraturdaten 316 (Q), die um 90° phasenverschoben sind. Im Phasen-Diversity-Modus überträgt das Feld 304 für Datensamples den DSP-ZF-Datenstrom oder andere Typen von DSP-Daten in anderen Betriebsmodi.
Das Feld 306 für Statussamples hat eine programmierbare Bandbreite. Das Feld 306 für Statussamples überträgt gleichphasige und Quadraturdaten 318 und 320, wie zum Beispiel Signalqualitätskennzahlen oder andere Daten. Im Phasen-Diversity-Modus und im Modus mit geschalteten Antennen überträgt das Feld 306 für Statussamples die Signalqualitätskennzahlen für die ZF-Daten im Feld 304 für die Datensamples. Im Ausweichfrequenzmodus kann das Feld 306 für die Statussamples auch andere Typen von Daten übertragen, wie zum Beispiel die demodulierten Audiodaten, die zum Beispiel vom zweiten Tunerschaltkreis 210 an den Datenschaltkreis 206 über den ersten Tunerschaltkreis 202 ausgegeben werden.
Das Steuerungsfeld 308 ist ein Steuerungskanal oder Feld mit niedriger Bandbreite, der Steuerungspakete für eine Mikrosteuerungseinheit (MCU) überträgt. Der Anfang und das Ende der MCU-Steuerungspakete kann innerhalb irgendeines IC-Link-Frames 217 liegen. Das Steuerungsfeld 308 überträgt ein Null-/Idle-Byte 322 für die Mikrokontrolleinheit und MCU-Bytes/Idle-Bytes, die Steuerungsdaten übertragen können, um die Funktionsweise des empfangenden Tunerschaltkreises zu steuern. Die Steuerungsdaten können zum Beispiel von dem zweiten Tunerschaltkreis 210 innerhalb des Steuerungsfelds 308 des IC-Link-Frames 217 gesendet werden, um die Funktionsweise des ersten Tunerschaltkreises 202 zu steuern. Das Steuerungsfeld oder Kanal 308 ist mit dem IC-Link-Frame synchronisiert. Die Informationen innerhalb des Steuerungsfelds 308 sind aber asynchron zu den Informationen in den Daten- und Statusfeldern des IC-Link-Frames 217. Ferner wird das Steuerungsfeld 308 von dem IC-Link-Frame 217 umfasst, nach dem die Datenströme gesendet wurden. Die Steuerungsdaten können über mehrere IC-Link-Frames 217 gesendet werden.
Zur Kombination von Signalen und/oder zum effektiven Vergleich von Signalstärken innerhalb des DSP des ersten Tunerschaltkreises ist die Synchronisierung des DSP-Frames des ersten Tunerschaltkreises 202 mit dem des zweiten Tunerschaltkreises 210 wichtig. In einer Ausführungsform synchronisiert der IC-Link-Receiver 226 des ersten Tuners den DSP-Frame-Zähler 230 mit dem DSP-Frame-Zähler 250 des zweiten Tuners, indem er auf das Frame-Synchronisierungsfeld 302 anspricht, das er vom IC-Link-Transmitter 248 des zweiten Tuners empfängt.
Es ist zu beachten, dass die Länge des DSP-Frames jedes ganzzahlige Vielfache eines Taktzykluses sein kann. Die Taktperiode ist die gleiche Länge wie jede Bitperiode von Daten, die über den IC-Link 216 gesendet wird.
4 ist ein Diagramm einer teilweise illustrativen Ausführungsform eines Interchip-Link-Frames 400, der zwischen Tunerchips über einen Interchip-Kommunikationslink des Antennen-Diversity-Systems von 2 übertragen wird.
Der IC-Link-Frame 400 umfasst ein Startsymbol und ein DSP-Frame-Offset 312. Ferner umfasst das erste Datenfeld 304 eine programmierbare Anzahl von gleichphasigen (I) DSP Datenwörtern 314 und Quadratur-Datenwörtern (Q) 316. Ferner umfasst das zweite Datenfeld 306 gleichphasige und Quadratur-Signalqualitätskennzahlen 318 und 320. Schließlich umfasst das Steuerungsfeld 308 ein MCU bei 0/Idle Byte 322 und Steuerungsdaten 324, die Kommandos und Instruktionen umfassen, die einstellbar zur Steuerung der Funktionsweise des ersten Tunerschaltkreises 202 sind.
In einigen Fällen, wenn zum Beispiel der erste Tunerschaltkreis 202 für eine Durchführung eines Ausweichfrequenzscans ausgebildet ist (das Scannen nach einer Frequenz, die anders als die Frequenz des zweiten Tunerschaltkreises 210 ist), umfasst das zweite Datenfeld 306 demodulierte gleichphasige und Quadraturaudiodaten des zweiten Tunerschaltkreises.
5 ist eine Tabelle 500 mit digitalen Signalprozessor-Frameoffsets für einen IC-Link-Frame 217 für verschiedene DSP-Framelängen. In diesem Beispiel benutzt der IC-Transmitter-Schaltkreis 248 ein 8-Bit-/10-Bit-EnCodingschema. Demnach besteht der IC-Link-Frame 217 aus einer ganzzahligen Anzahl von 8b/10b-Symbolen; die Bitlänge des IC-Link-Frames 217 ist deshalb immer ein Vielfaches von 10. Um dem Fall Rechnung zu tragen, dass die Anzahl der Bittaktzyklen in einem DSP-Frame nicht ein Vielfaches von 10 sind, wird ein DSP-Offset eingeführt, um die DSP-Frames zu synchronisieren und den Größenunterschied des IC-Link-Frames 217 zu berücksichtigen.
In dem Fall, wenn die Anzahl der Bittaktzyklen in einem DSP-Frame ebenfalls ein ganzzahliges Vielfaches von 10 ist, wird die Synchronisierung dadurch erreicht, dass ein Startsymbol 310 des IC-Link-Frames 217 zur Synchronisierung der DSP-Frames an beiden Tunerschaltkreisen verwendet wird. Der zweite Tunerschaltkreis 210 steuert der IC-Kommunikations-Link g 216 und steuert den ersten Tunerschaltkreis 202, damit dieser seinen DSP-Frame mit dem Startsymbol 310 des IC-Link-Frames 217 synchronisiert. Nach der Einstellung der Latenz des IC-Kommunikations-Links 216 können die beiden DSP-Frames innerhalb des DSP 224 des ersten Tunerschaltkreises 202 synchronisiert werden.
Im allgemeineren Fall, wenn die Länge des DSP-Frames kein ganzzahliges Vielfaches von 10 ist, umfasst das Startsymbol 310 des IC-Link-Frames 217 einen DSP-Zähloffset 312, der nicht 0 ist, um den Offset zwischen dem IC-Link-Frame 217 und dem Anfang des DSP-Frames des ersten Tunerschaltkreises 202 zu definieren. Um sicherzustellen, dass die DSP-Frameimpulse auf den ersten Tunerschaltkreis 202 innerhalb eines Taktzyklus von dem übermittelten DSP-Frameimpuls sind, wird der Bitoffset 312 des Startsymbols 310 des IC-Link-Frames 217 bezüglich des DSP-Frameimpulses innerhalb jedes IC-Link-Frames 217 gesendet. Innerhalb des ersten Tunerschaltkreises 202 wird der empfangene DSP-Offset 312 auf die Latenz des IC-Kommunikations-Link 216 eingestellt und wird dann in den DSP-Framezähler 230 geladen.
Wenn N die Länge des DSP-Frames in Taktzyklen des IC-Kommunikations-Links 216 ist, dann kann nach einer Anzahl K von DSP-Frames der IC-Link-Frameoffset 312 nach der folgenden Gleichung berechnet werden: IC-Link Frameoffset 312 = (K·(10 – (N mod 10))mod 10 (Gleichung 1)
In Gleichung 1 ist die Variable (K) eine Anzahl von DSP-Frames. Die Anzahl kann beispielsweise durch einen DSP-Framezähler, wie zum Beispiel dem DSP-Framezähler 250 (in 2 und 7 dargestellt), angegeben werden. Wie in Tabelle 500 gezeigt, bleibt der IC-Link-Frameoffset 312 in Bezug auf den DSP-Frame immer zwischen 0 und 9 und verändert sich von Frame zu Frame abhängig von der DSP-Framelänge. Ferner hängt der IC-Link-Frameoffset 312 nur von der am wenigsten signifikanten Ziffer der Framelänge ab (N mod 10). Außerdem ist der IC-Link-Frameoffset 312 periodisch mit einer Periode von höchstens 10 IC-Link-Taktzyklen.
In einem bestimmten Beispiel konnte beispielsweise für einen DSP-Frame mit einer Länge von 1791 Bit der DSP-Frame 9 Bits entfernt vom nächsten Vielfachen von 10 (1800 Bits) liegen. Demnach hat der erste IC-Link-Frame 217 einen Offset 312 von 0. Der zweite IC-Link-Frame hat einen Offset von 9. Der dritte IC-Link-Frame hat einen Offset von 8 und so weiter.
Es ist zu beachten, dass in dem Beispiel für 5 die Anzahl von Bits (N) nur ein Beispiel von vielen möglichen Beispielen ist. Die Anzahl (N) könnte irgendeine Zahl sein, da der Offset abhängig vom Modulus von N in Bezug auf die Basiszahlen des Codingschemas ist (zum Beispiel N mod 10).
6 ist ein Zeitdiagramm 600 von digitalen Signalprozessorframes 602 und IC-Link-Frames 217 für einen digitalen Signalprozessorframe mit einer Länge von 1792 Bits. Die digitalen Signalprozessorframes 602 umfassen erste, zweite und fünfte Frames 604, 606 und 608. Die IC-Link-Frames 217 umfassen einen ersten IC-Link-Frame 614 mit einem Offset von 0, einen zweiten IC-Link-Frame 616 mit einem 8-Bit-Offset und einem fünften IC-Link-Frame 618 mit einem 2-Bit-Offset.
7 ist teilweise ein Blockdiagramm und teilweise ein Schaltplan eines Schaltkreises 700, der die Ausführungsformen eines IC-Link-Transmitter-Schaltkreises 248 aus 2 umfasst. Der Schaltkreis 700 umfasst den IC-Link-Transmitter-Schaltkreis 248, der mit dem Steuerungsschaltkreis (MCU) 254 über den MCU-Steuerungspuffer 702 verbunden ist. Außerdem ist der IC-Link-Transmitter-Schaltkreis 248 mit dem DSP 244 über die DSP-Datenpuffer 704 und 706 verbunden. Zusätzlich ist der IC-Link-Transmitter-Schaltkreis 248 mit dem DSP-Framezähler 250 verbunden. Der DSP-Framezähler 250 ist ein programmierbarer Zähler, der ein DSP-Framesignal generiert, das die Startzeit des IC-Link-Transmitter-Schaltkreises 248 mit anderen DSP-Blocks synchronisiert.
Der Schaltkreis 700 umfasst ferner den Frequenzgenerator 252, der mit einem Neutaktungsschaltkreis 708 verbunden ist. Der Neutaktungsschaltkreis 708 ist mit dem IC-Link-Transmitter-Schaltkreis 248 verbunden, um einen seriellen Output-Datenstrom zu empfangen. Der Neutaktungsschaltkreis 708 ist außerdem mit einer Treiberschaltung 710 für ein Niederspannungs-Differenzsignal (LVDS) verbunden, um IC-Link-Frames 217 an den ersten Tunerschaltkreis 202 über den IC-Kommunikations-Link 216 zu übertragen.
Der IC-Link-Transmitter-Schaltkreis 248 umfasst einen Steuerungsschaltkreis 714, der ein Zeitsteuerungsschaltkreis ist, der die Funktionsweise des IC-Link-Transmitter-Schaltkreises 248 steuert. Der Steuerungsschaltkreis 714 ist mit dem DSP-Framezähler 250 verbunden, um Framezählungsinformationen zu empfangen. Der Steuerungsschaltkreis 714 ist auch mit dem MCU-Steuerungspuffer 702 und mit den Datenpuffern 704 und 706 verbunden, um die Übertragung von Informationen von den Puffer an einen ersten Multiplexer 712 zu steuern. Der Steuerungsschaltkreis 714 ist auch mit einem Auswahlinput des ersten Multiplexers 712 verbunden, um die Multiplexerauswahl zu steuern.
Der Steuerungsschaltkreis 714 ist mit einem Schaltkreis 720 zur Einfügung eines Synchronisierungs-Bitmuster verbunden, der ein Synchronisierungs-Bitmuster am Anfang jedes DSP-Frames einfügt. In einer Ausführungsform ist das Synchronisierungs-Bitmuster ein K27-Synchronisierungs-Bitmuster.
Der Steuerungsschaltkreis 714 steuert den ersten Multiplexer 702 so, dass dieser die passenden Daten für ein entsprechendes Feld des IC-Link-Frames 217 auswählt. Im Falle von DSP-Daten werden die Datenwörter vom zweiten Tunerschaltkreis vom IC-Link-Transmitter-Schaltkreis in Bytes zerlegt. Die DSP-Wörter können zwei Bytes oder drei Bytes breit sein.
Der Output des ersten Multiplexers 712 wird an den Datenscrambler 716 ausgegeben. Der Datenscrambler 716 wird durch den Steuerungsschaltkreis 714 gesteuert. Der Datenscrambler 716 führt ein Datenscrambling mit dem Datenbyte durch, das übertragen werden soll. Für das Datenscrambling wird ein 15-Bit-Polynom verwendet: X¹⁵ + X¹⁴ + 1. Der Datenscrambler 716 dient zur Abflachung des Spektrums von Signalen, die über den IC-Kommunikations-Link 216 übertragen werden. Dadurch wird die abgestrahlte spektrale Energie, die mit dem Empfang am RF-Frontend-Schaltkreis 240 interferieren kann, reduziert. Der Datenscrambler 716 gibt den gescrambelten Output an den zweiten Multiplexer 718 aus, der durch den Steuerungsschaltkreis 714 gesteuert wird.
Der zweite Multiplexer 718 empfängt den gescrambelten Output vom Datenscrambler 716 und ein Synchronisierungs-Bitmuster vom Schaltkreis 720 zur Einfügung eines Synchronisierungs-Bitmusters. Der Steuerungsschaltkreis 714 steuert den zweiten Multiplexer 718, damit ein geeigneter Output an einen 8-Bit zu 10-Bit-Enkoder (8-bit/10-bit) 722 ausgegeben wird.
Der 8-Bit-/10-Bit-Enkoder 722 enkodiert Datenbytes 10-Bit-Symbole mittels eines linearen 8b/10b-Codingverfahrens. Dadurch werden eindeutige Symbole erstellt, die für das Framing benutzt werden können. Die eindeutigen Symbole umfassen genügend Datenstatusübergänge, um eine Datenwiederherstellung zu vereinfachen und auch die Detektierung von vielen Fehlertypen zu ermöglichen.
Der 8-Bit-/10-Bit-Enkoder 722 gibt die enkodierten Daten an den Serializer 724 aus. Der Serializer 724 wird durch den Steuerungsschaltkreis 714 so gesteuert, dass der serielle Output an den Neutaktungsschaltkreis 708 ausgegeben wird. Der Serializer 724 sieht bei jedem Symbolrand dekodierten 10-Bit-Symbole und shifted die Daten seriell zum Ausgang mit einer Datenrate, die durch den IC-Link-Takt bestimmt wird.
Der Neutaktungsschaltkreis 708 nutzt ein Taktsignal vom Frequenzgenerator 252 (ein Überlagerungsoszillator-Takt), der auch den Mischer innerhalb des RF-Frontend-Schaltkreises 240 taktet. Der Neutaktungsschaltkreis 708 taktet die in serieller Reihenfolge gebrachten und gescrambelten Daten neu. Die Taktfrequenz, die von dem Neutaktungsschaltkreis 708 verwendet wird, kann dazu verwendet werden, spektrale Nullen im Output-Leistungsspektrum des Outputsignals bei einer gewünschten Frequenz und deren Harmonischen zu platzieren. Die gewünschte Frequenz kann die ZF-Frequenz oder der Radiofrequenzkanal sein, auf den die Tunerschaltkreise 202 und 210 eingestellt sind. Der Neutaktungsschaltkreis 708 gibt das neugetaktete serielle Signal an den LVDS-Treiber 710 aus, der das eintaktige digitale Signal vom Neutaktungsschaltkreis 708 in ein Niederspannungs-Differenzsignal für die Übertragung über den IC-Kommunikations-Link 216 konvertiert.
Im Betrieb werden eine programmierbare Anzahl von Stereo-DSP-Datenwörtern (gleichphasig und um 90° phasenverschoben) innerhalb jedes DSP-Frames vom DSP-Datenübertragungspuffer 704 in den zweiten Tunerschaltkreis 210 gelesen. Diese wenden drei DSP-Samples später in einen DSP-Empfangspuffer 902 (dargestellt in 9) innerhalb des ersten Tunerschaltkreises 202 geschrieben. Zusätzlich wird eine programmierbare Anzahl von Stereo-DSP-Datenwörtern jedem DSP-Frame vom DSP-Datenübertragungspuffer 706 in den zweiten Tunerschaltkreis 210 gelesen. Diese werden drei DSP-Samples später in den DSP-Empfangsdatenpuffer 906 (abgebildet in 9) innerhalb des ersten Tunerschaltkreises 202 geschrieben. In einem Beispiel bezieht sich der Ausdruck, dass die DSP-Wörter drei DSP-Samples später geschrieben werden, auf eine Position im DSP-Empfangsdatenpuffer 906 relativ zu der Position des Datenwortes in dem DSP-Datenübertragungspuffer 706. Nachdem der MCU 254 die Steuerungspakete in den MCU-Steuerungspuffer 702 geschrieben hat, aktiviert der MCU 254 die Paketübertragung durch Setzen eines Steuerungsbits in einem IC-Übertragungssteuerungsregister innerhalb des Steuerungsschaltkreises 714.
8 ist ein Statusdiagramm 800, das ein repräsentatives Beispiel der Funktionsweise eines Interchip-Link-Transmitter-Schaltkreises aus 7 darstellt. Innerhalb des Statusdiagramms 800 ist die Statusmaschine in einem Ruhezustand 816 vor dem Empfang eines DSP-Framestarts des DSP-Framezählers 250, nach einem Reset oder nachdem alle Daten und Steuerungsbytes gesendet wurden. In diesem Status werden 0x00 Bytes gescrambelt, 8b10b enkodiert und in den Serializer 724 geladen.
Die Statusmaschine geht in einen Startstatus 802 über, wenn der Anfang eines DSP-Frames detektiert wird. In diesem Status wird das K28.5-Symbol, das einen Hinweis auf den Start des IC-Link-Frames 217 gibt, in den Serializer 724 geladen. Dann geht die Statusmaschine in den Offsetstatus 804 über. Im Offsetstatus 804 wird der DSP-Zähleroffset 312 gescrambelt und in den Serializer 724 geladen. Dann geht die Statusmaschine als Nächstes in den Datenstrom 1 Status 806 über.
Wenn die Statusmaschine in den Datenstrom 1 Status 806 übergeht, wird der Datenbytezähler mit der Anzahl der Datenbytes, die innerhalb des ersten Datenfeldes oder des ersten Datenkanals 304 gesendet werden sollen, geladen. Der Datenbytezähler fährt nach jedem Byte, das gescrambelt, 8b, 10b enkodiert und in den Serializer 724 geladen wurde, rückwärts. In dem Datenstrom 1 Status 806 werden Daten der digitalisierten Version des ZF-Signals innerhalb des Datenfeldes 304 des IC-Link-Frames 217 platziert. Wenn der Bytezähler 0 erreicht, geht die Statusmaschine in einen Datenstrom 2 Status 808 über.
Wenn die Statusmaschine in den Datenstrom 2 Status 808 übergeht, wird der Datenbytezähler mit der Anzahl der Datenbytes geladen, die durch Verwendung des zweiten Datenfeldes oder des zweiten Datenkanals 306 gesendet werden sollen. Nach der Übertragung jedes Signals zählt der Datenbytezähler rückwärts. In diesem Status lädt der IC-Transmitter-Schaltkreis 248 das zweite Datenfeld 306 mit passenden Daten, wie zum Beispiel Signalqualitätskennzahlen, die mit der digitalisierten Version des ZF-Signals assoziiert sind. Wenn der Bytezähler 0 erreicht, geht die Statusmaschine in den Paketstartstatus (SOP) 810 über, wenn das Steuerungsfeld oder der Steuerungskanal 308 aktiviert ist. Andernfalls geht die Statusmaschine in den Ruhezustand 816 über.
Im Startpaketstatus 810 wird das K.28.2-Symbol in den Serializer 724 geladen. Die Statusmaschine geht immer in den Steuerungsstatus 812 (CTL) über. Wenn die Statusmaschine in den Steuerungsstatus 812 übergeht, wird die Anzahl der verbleibenden Steuerungsbytes, die über den Steuerungskanal 308 gesendet werden sollen, in den Steuerungsbytezähler geladen. In diesem Status gibt der Steuerungsschaltkreis 254 des zweiten Tunerschaltkreises Steuerungsdaten an den MCU-Steuerungspuffer 702 aus. Die Steuerungsdaten können in das Steuerungsfeld 308 des IC-Link-Frames 217 gemultiplext werden. In einem Beispiel können die Steuerungsdaten über mehrere IC-Link-Frames 217 übertragen werden.
Wenn der Kontrollbytezähler 0 erreicht, geht die Statusmaschine in einen Endpaketstatus 814 (EOP) über. Im Endpaketstatus 814 wird das K.27.7-Symbol in den Serializer 724 geladen. Die Statusmaschine geht dann in den Ruhezustand 816 über. Die Statusmaschine fährt mit der Abarbeitung von DSP-Frames in IC-Link-Frames 217 fort.
9 ist teilweise ein Blockdiagramm und teilweise ein Schaltplan einer Ausführungsform eines Schaltkreises 900, der einen Interchip-Link-Receiver-Schaltkreis 226 umfasst. Interchip-Receiver-Schaltkreis 226 ist mit dem DSP 224 über die Datenpuffer 902 und 904 verbunden. Der Interchip-Receiver-Schaltkreis 226 ist außerdem mit dem Steuerungsschaltkreis (MCU) 234 über den MCU-Steuerungspuffer 906 verbunden. Zusätzlich ist der Interchip-Receiver-Schaltkreis 226 mit dem IC-Kommunikations-Link g 216 über den LVDS-Receiver-Schaltkreis 908 verbunden.
Der LVDS-Receiver-Schaltkreis 908 empfängt das Niederspannungs-Differenzsignal (LVDS) über den IC-Kommunikations-Link 216, verstärkt es und wandelt es in ein eintaktiges digitales Signal um. Der LVDS-Receiver-Schaltkreis 908 gibt das eintaktige digitale Signal an einen Datenwiederherstellungs-Schaltkreis 910 aus, der Daten des LVDS-Inputs wiederherstellt unter der Annahme, dass im Durchschnitt die Bitrate der empfangenen Daten gleich der Sampling-Taktfrequenz ist.
Der Datenwiederherstellungs-Schaltkreis 910 ist zum Betrieb eines von zwei Modi ausgebildet: Ein Niedrig-Jitter-Tracking-Modus und ein Hoch-Jitter-Non-Tracking-Modus. Im Niedrig-Jitter-Tracking-Modus wird ein Hochgeschwindigkeits-Taktgeber zur Erzeugung einer verzögerten Version des eintaktigen digitalen Signals verwendet. Der Datenwiederherstellungs-Schaltkreis 910 taktet die verspätete Version und das eintaktige digitale Signal mit sowohl steigenden als auch fallenden Taktkanten eines Taktsignals, um vier Samples des Inhalts des eintaktigen digitalen Signals zu erzeugen. Der Datenwiederherstellungs-Schaltkreis 910 nutzt die vielen Samples, um den Ort von Datenübergängen relativ zu den steigenden und fallenden Taktkanten des Taktsignals zu detektieren. Der Datenwiederherstellungs-Schaltkreis 910 nutzt die Datenübergangsinformationen, um das bestimmte Sample auszuwählen, das am weitesten entfernt von einer Taktkante ist. Wenn der Phasenfehler zwischen dem Frequenzgenerator 252 des zweiten Tunerschaltkreises 210 und dem Frequenzgenerator 232 des ersten Tunerschaltkreises 202 sich auf den Punkt akkumuliert, wo die gesampelten Daten zu nah an den Taktübergängen sind, wählt der Datenwiederherstellungs-Schaltkreis 910 automatisch andere gesampelte Daten, die weiter entfernt von Taktübergängen liegen, ohne Datenfehler zu verursachen.
In einem Hoch-Jitter-Non-Tracking-Modus benutzt der Datenwiederherstellungs-Schaltkreis 910 beide Taktflanken eines Hochgeschwindigkeits-Taktsignals, um den Input durch eine Verzögerungsleitung mit Abgriffen zu verzögern und steigende und fallende Taktflanken eines IC-Link-Taktes zu detektieren (zum Beispiel ein Taktsignal von Frequenzgenerator 232). Wenn die steigenden oder fallenden Taktflanken des IC-Link-Taktes detektiert wurden, bestimmt der Datenwiederherstellungs-Schaltkreis 910 die Abgriffe, wo Datenübergänge innerhalb des IC-Link-Frames 217 relativ zu den Taktübergängen vorkommen. Nach einer gewissen Anzahl von Frames identifiziert der Datenwiederherstellungs-Schaltkreis 910 die Abgriffe, die keine Datenübergänge aufweisen und wählt den Abgriff als das wiederhergestellte Datenbit aus, der am weitesten entfernt von irgendeinem Datenübergang liegt.
Der Datenwiederherstellungs-Schaltkreis 910 ist zu einem Detektionsschaltkreis 918 für ein Startbitmuster verbunden. Der Schaltkreis 918 zur Detektion eines Startbitmusters scannt die wiederhergestellten Daten im Hinblick auf das eindeutige K28.5 Startsymbol 310 oder eine invertierte Version des Startsymbols. Nach einer solchen Detektion sendet der Schaltkreis 918 zur Detektion des Startbitmusters ein Synchronisierungssignal an den Steuerungsschaltkreis 920, um den Bitzähler zu synchronisieren, der ein Signal am Ende jedes 10-Bit-Symbols erzeugt. Ferner aktualisiert der Steuerungsschaltkreis 920 den DSP-Framezähler 924 mit jedem empfangenen Frame.
Der Steuerungsschaltkreis 920 detektiert und verifiziert die Framesynchronisierung und steuert einen Deserializer 912, einen 10-Bit-/8-Bit-Dekoder 914 und einen Daten-Descrambler 916, um eine seriell parallel gewandelte, dekodierte und entscrambelte Version des wiederhergestellten Datenstroms an einen Demultiplexer 926 auszugeben, der durch den Steuerungsschaltkreis 920 so gesteuert wird, dass der selektiv entschachtelte Daten an den passenden Puffer für nachfolgende Signalverarbeitung ausgibt.
10 ist ein Statusdiagramm 1000, das ein repräsentatives Beispiel der Funktionsweise des Interchip-Link-Receiver-Schaltkreises aus 9 darstellt. In dieser Ausführungsform geht die Statusmaschine nur am Ende des Empfanges des 10-Bit-Symbols über.
Die Statusmaschine geht in einen Synchronisierungs-Suchstatus 1002 nach einem Reset oder nach einem Verlust der Synchronisierung über. Ein Verlust der Synchronisierung wird detektiert, wenn der Status eines Framesymbols nicht dort detektiert wird, wo er erwartet wird. Wenn der Start des Framesymbols (zum Beispiel K28.5) von dem Synchronisierungsfeld 302 des IC-Link-Frames 217 detektiert wird, geht die Statusmaschine in einen Synchronisierungs-Startstatus 1004 über.
Die Statusmaschine geht in den Offsetstatus 1006 über, nachdem das nächste 10-Bit-Symbol detektiert wurde, das den DSP-Frameoffset überträgt. Nach Empfang des ersten Startsymbols nach einem Reset oder nach einem Verlust der Framesynchronisierung, geht die Statusmaschine in den Synchronisierungs-Verifizierungsstatus 1008 über. Wenn die Statusmaschine nicht synchronisiert ist, geht die Statusmaschine wieder in den Synchronisierungs-Suchstatus 1002 über. Andernfalls geht die Statusmaschine in den Synchronisierungs-Startstatus 1004 über.
Nach Empfang des nächsten Startsymbols und des 10-Bit-Offsetsymbols vom Synchronisierungsfeld 302 des nächsten IC-Link-Frames 217 geht die Statusmaschine in den Offset-Status 1006 über und die DSP-Offsetdaten 312 des IC-Link-Frames 217 werden zur Anordnung der Daten verwendet. Die Statusmaschine geht dann in den Datenstrom 1 Status 1010 über, indem der Datenbytezähler mit der Zahl der Datenbytes geladen wird, die über das Datensamplefeld oder den Datensamplekanal 304 empfangen werden soll. Der Datenbytezähler zählt jedes Mal rückwärts, wenn ein Byte empfangen, entscrambelt, 8b10b dekodiert und dann in den passenden Puffer geladen wurde. In diesem Status entpackt der IC-Link-Receiver-Schaltkreis das erste Datenfeld 304 des IC-Link-Frames 217. Wenn der Bytezähler 0 erreicht, geht die Maschine in einen Datenstrom 2 Status 1012 über.
Wenn die Statusmaschine in den Datenstrom 2 Status 1012 übergeht, wird die Anzahl der Datenbytes, die über das Status-Sample-Feld oder den Status-Sample-Kanal 306 empfangen werden sollen, geladen. Der Datenbytezähler zählt jedes Mal rückwärts, wenn ein Byte empfangen wurde. In diesem Status entpackt der IC-Link-Receiver-Schaltkreis 226 das zweite Datenfeld 306 des IC-Link-Frames 217. Wenn der Bytezähler 0 erreicht, geht die Statusmaschine in den Startpaketstatus 1016 (SOP) über, wenn ein Start eines Paketsymbols (zum Beispiel ein K28.2-Symbol) detektiert wird und geht in einen Steuerungsstatus 1018 am Ende des nächsten Symbols über. Andemfalls geht die Statusmaschine in einen Ruhezustand 1014 über.
Wenn die Statusmaschine in den Steuerungsstatus 1018 übergeht, empfängt die Statusmaschine die Steuerungsbytes und schreibt sie in den Steuerungspuffer 906 (dargestellt in 9), bis das Paketendesymbol (EOP) detektiert wird. Die Steuerungsbytes können durch den Steuerungsschaltkreis 234 des ersten Tunerschaltkreises 202 zur Steuerung der Funktionsweise des DSPs 224 verwendet werden. Nach Detektierung des EOP-Symbols geht die Statusmaschine in den EOP-Status 1020 über und geht dann in den Ruhezustand 1014 über.
Allgemein gilt, dass der Kommunikationsprozess über den IC-Link sowohl den IC-Link-Transmitter-Schaltkreis 248 als auch den IC-Link-Receiver-Schaltkreis 226 involviert. Diese sind mit dem Taktsignal des Referenztaktgebers 218 synchronisiert. Der IC-Link-Frame 217 wird vom zweiten Tunerschaltkreis 210 an den ersten Tunerschaltkreis 202 über den IC-Kommunikations-Link 216 übermittelt, im ersten Tunerschaltkreis 226 entpackt und dann unter Verwendung des DSPs 224 entsprechend der Steuerungsdaten aus dem Steuerungsfeld 308 des IC-Link-Frames 217 verarbeitet.
11 ist ein Flussdiagramm einer Ausführungsform eines Verfahrens zur Übertragung eines Interchip-Link-Frames von einem zweiten Tunerschaltkreis an einen ersten Tunerschaltkreis über eine Interchip-Kommunikationsverbindung. Bei 1102 wird ein Framestartsymbol in einen Frame-Synchronisierungsabschnitt eines IC-Link-Frames eingefügt. Das Framestartsymbol kann zum Beispiel ein 10-Bit-Starbitmuster sein, das durch einen Schaltkreis 720 zur Einfügung eines Synchronisierungs-Bitmusters über einen Multiplexer 718 basierend auf Anweisungen eines Steuerungsschaltkreises 714 eingefügt wurde.
Bei 1104 wird ein DSP-Offset bestimmt. In einer Ausführungsform wird der DSP-Offset basierend auf einer Differenz zwischen einer Größe des DSP-Frames und einer Große des IC-Link-Frames bestimmt. Die Differenz wird zur Berechnung des DSP-Offsets benutzt. Bei 1106 wird der DSP-Frameoffset innerhalb des Frame-Synchronisierungsabschnitts des IC-Link-Frames nach dem Framestartsymbol eingefügt.
Bei 1108 werden DSP-Framedaten in ein erstes Feld des IC-Link-Frames eingefügt. In einem Beispiel ist das erste Datenfeld ein Datenkanal. Die DSP-Framedaten sind Daten, die durch einen DSP eines Tunerschaltkreises unter Verwendung einer digitalisierten Version eines Zwischenfrequenzsignals verarbeitet werden, wobei das Zwischenfrequenzsignal von einem RF-Signal abgeleitet ist, das von einer Antenne empfangen wurde. Die DSP-Framedaten können sowohl gleichphasige als auch Quadraturkomponenten und auch Signalqualitätskennzahlen umfassen.
Bei 1110 werden Signalqualitätskennzahlen in ein zweites Datenfeld des IC-Link-Frames eingefügt. Das zweite Datenfeld kann ein zweiter Datenkanal mit einer anderen Bitrate als das erste Datenfeld oder das Steuerungsfeld sein.
Bei 1112 werden Steuerungsdaten in ein Steuerungsfeld des IC-Link-Frames eingefügt, wobei die Steuerungsdaten zur Steuerung der Funktionsweise des ersten Tunerschaltkreises ausgebildet sind. In einem Beispiel können die Steuerungsdaten Anweisungen umfassen, die dazu gedacht sind, durch einen MCU des ersten Tunerschaltkreises ausgeführt zu werden.
Bei 1114 wird der IC-Link-Frame an den ersten Tunerschaltkreis über einen IC-Kommunikations-Link übertragen. In einer Ausführungsform wird der IC-Link-Frame an eine LVDS-Treiberschaltung zur Übertragung über den IC-Kommunikations-Link ausgegeben.
In einem Beispiel können das Startsymbol und der DSP-Offset durch einen IC-Link-Receiver-Schaltkreis detektiert werden und durch einen entsprechenden DSP zur Synchronisierung von DSP-Frames vor der Ausführung einer Antennen-Diversity-Funktion verwendet werden. In einem Phasen-Diversity-Modus werden die synchronisierten DSP-Frames dazu verwendet, die Signale so zu kombinieren, dass ein daraus resultierendes Outputsignal mit einer verbesserten Signalstärke und einem verbesserten Signal-Rausch-Verhältnis erzeugt werden kann.
12 ist ein Flussdiagramm einer Ausführungsform eines Verfahrens zur Bereitstellung eines Interchip-Link-Frames. Bei 1202 werden ein digitaler Datenstrom und eine damit assoziierte Signalqualitätskennzahl erzeugt, die in Verbindung mit einem Radiofrequenzsignal eines digitalen Signalprozessors eines Tunerschaltkreises stehen. Bei 1204 wird ein Datenstartsymbol-Bitmuster in ein Startfeld eines Interchip-Link-Frames unter der Verwendung eines Interchip-Transmitter-Schaltkreises eingefügt. In einem Beispiel multiplext der IC-Link-Transmitter-Schaltkreis ein Startbitmuster in einen Synchronisierungsabschnitt eines IC-Link-Frames. Bei 1206 wird ein Teil des digitalen Datenstroms in ein erstes Datenfeld des Interchip-Link-Frames unter der Verwendung des Interchip-Transmitter-Schaltkreises eingefügt. Der Abschnitt kann einen oder mehrere DSP-Frames oder einen Abschnitt eines DSP-Frames umfassen. Bei 1208 wird zumindest ein Abschnitt der damit assoziierten Signalqualitätskennzahlen in ein zweites Datenfeld des Interchip-Link-Frames unter der Verwendung des Interchip-Transmitter-Schaltkreises eingefügt. In einem Beispiel können die assoziierten Signalqualitätskennzahlen des einen oder mehrerer DSP-Frames oder des einen Abschnitts des DSP-Frames in das zweite Datenfeld eingefügt werden. In einer alternativen Ausführungsform, wo der erste Tunerschaltkreis in einem Ausweichfrequenzscannmodus ist, kann der Interchip-Transmitter-Schaltkreis demodulierte Audiodaten in das zweite Datenfeld des IC-Link-Frames einfügen. Bei 1210 wird der IC-Link-Frame an der ersten Tunerschaltkreis über den IC-Kommunikations-Link zum ersten Tunerschaltkreis übertragen.
In Verbindung mit den Schaltkreisen und Verfahren, die hier beschrieben wurden, wird ein IC-Transmitter-Schaltkreis zur Übertragung von DSP-Framedaten zwischen Tunerschaltkreisen über einen IC-Kommunikations-Link unter der Verwendung von IC-Link-Frames mit mehreren Kanälen oder Feldern beschrieben. Ein Frame-Synchronisierungsabschnitt jedes IC-Link-Frames umfasst ein Startsymbol und ein DSP-Offset, der von einem Receiver-Schaltkreis zur Synchronisierung von DSP-Framedaten eines zweiten Tunerschaltkreises mit DSP-Framedaten eines ersten Tunerschaltkreises verwendet werden kann, sodass ein DSP des ersten Tunerschaltkreises eine Antennen-Diversity-Funktion auf die synchronisierten DSP-Frames anwenden kann. Ferner umfasst jeder IC-Link-Frame enkodierte Daten, die in Verbindung mit einem Radiofrequenzsignal stehen, damit assoziierte Signalqualitätskennzahlen und Steuerungsdaten. Der IC-Transmitter-Schaltkreis ist zur Übertragung des IC-Link-Frames an einen ersten Tunerschaltkreis über einen IC-Kommunikations-Link ausgebildet.
Obwohl die vorliegende Erfindung mit der Bezugnahme auf bevorzugte Ausführungsformen beschrieben wurde, werden Fachmänner erkennen, dass Veränderungen in der Form und in Details vorgenommen werden können, ohne den Geist und die Reichweite der Erfindung zu verlassen.

Claims

Tunerschaltkreis (202; 210) mit: – einem digitalen Signalprozessor (224) zur Erzeugung eines digitalen Datenstroms, der mit einem Radiofrequenzsignal verbunden ist; und – einem Transceiver-Schaltkreis (226; 228), der mit dem digitalen Signalprozessor verbunden ist und zur Erzeugung eines Interchip-Kommunikationsframes (217) mit einem Startabschnitt (302) und einer Vielzahl von Kanälen (304; 308) ausgebildet ist, wobei die Vielzahl von Kanälen einen ersten Datenkanal (304) zur Übertragung eines Abschnitts des digitalen Datenstroms und einen Steuerungskanal (308) zur Übertragung von Steuerungsdaten umfassen, und wobei der Transceiver-Schaltkreis zur Übertragung des Interchip-Kommunikationsframes an einen zusätzlichen Tunerschaltkreis (202; 210) über einen Interchip-Kommunikations-Link (216) ausgebildet ist.
Tunerschaltkreis nach Anspruch 1, wobei die Vielzahl von Kanälen unterschiedliche Bandbreiten haben.
Tunerschaltkreis nach Anspruch 1, wobei die Vielzahl von Kanälen ferner einen zweiten Datenkanal (306) aufweisen, der zur Übertragung von Signalqualitätskennzahlen ausgebildet ist, die mit dem Abschnitt des digitalen Datenstroms assoziiert sind.
Tunerschaltkreis nach Anspruch 3, wobei Informationen innerhalb des Steuerungskanals asynchron relativ zu Informationen, die durch den ersten und den zweiten Kanal übertragen werden, sind.
Tunerschaltkreis nach Anspruch 1, wobei der Steuerungskanal zur Übertragung von Steuerungspaketen (322; 324) zur Steuerung der Funktionsweise des zusätzlichen Tunerschaltkreises ausgebildet ist.
Tunerschaltkreis nach Anspruch 1, wobei der Startabschnitt ein Framestartsymbol (310) und einen Zähleroffset (312) umfasst, um den zusätzlichen Tunerschaltkreis so zu steuern, dass ein Datenstrom am zusätzlichen Tunerschaltkreis mit dem digitalen Datenstrom synchronisiert wird.
Tunerschaltkreis nach Anspruch 1, wobei jeder des Startabschnitts und der Vielzahl von Kanälen eine Bitlänge hat, die ein ganzzahliges Vielfaches von 10 ist.
Tunerschaltkreis nach Anspruch 1, wobei der Transceiver-Schaltkreis zum Scrambeln des Abschnitts des digitalen Datenstroms ausgebildet ist.
Verfahren, wobei das Verfahren die folgenden Schritte umfasst: – Erzeugen (1202) eines digitalen Datenstroms und einer damit assoziierten Signalqualitätskennzahl, die in Verbindung mit einem Radiofrequenzsignal eines digitalen Signalprozessors eines Tunerschaltkreises steht; – Einfügen (1204) eines Startsymbol-Bitmusters in ein Startfeld eines Interchip-Link-Frames unter der Verwendung eines Interchip-Transmitter-Schaltkreises; – Einfügen (1206) eines Abschnitts des digitalen Datenstroms in ein erstes Datenfeld des Interchip-Link-Frames unter der Verwendung des Interchip-Transmitter-Schaltkreises; – Einfügen (1208) zumindest eines Abschnitts der assoziierten Signalqualitätskennzahl in ein zweites Datenfeld des Interchip-Link-Frames unter der Verwendung des Interchip-Transmitter-Schaltkreises; und – Übertragung (1210) des Interchip-Link-Frames an einen zusätzlichen Tunerschaltkreis über einen Interchip-Kommunikations-Link.
Verfahren nach Anspruch 9, wobei vor der Einfügung des Abschnitts des digitalen Datenstroms das Verfahren ein Scrambling des Abschnitts des digitalen Datenstroms unter Verwendung eines Datenscramblers des Interchip-Transmitter-Schaltkreises umfasst.
Verfahren nach Anspruch 10, wobei das Verfahren ferner eine Enkodierung des Abschnitts des digitalen Datenstroms unter Verwendung eines Enkoders (722) des Interchip-Transmitter-Schaltkreises umfasst.
Verfahren nach Anspruch 11, wobei das Verfahren ferner umfasst, dass der Abschnitt des digitalen Datenstroms unter Verwendung eines Serializers (724) des Interchip-Transmitter-Schaltkreises in eine serielle Reihenfolge gebracht wird.
Verfahren nach Anspruch 9, wobei die Übertragung des Interchip-Link-Frames eine Neutaktung des Interchip-Link-Frames unter Verwendung eines Synchronisierungsschaltkreises (708) umfasst, um spektrale Nullen bei einer gewünschten Frequenz und deren Harmonischen zu platzieren.
Verfahren nach Anspruch 13, wobei das Verfahren ferner die Ausgabe des Interchip-Link-Frames an einen Niederspannungs-Differenzsignaltreiber umfasst, der zur Konvertierung des Interchip-Link-Frames in ein Niederspannungs-Differenzsignal zur Übertragung über den Interchip-Kommunikations-Link ausgebildet ist.
Verfahren nach Anspruch 9, wobei das Verfahren ferner das Einfügen (1112) von Steuerungsdaten in ein Steuerungsfeld des Interchip-Link-Frames umfasst, wobei die Steuerungsdaten zur Steuerung der Funktionsweise des zusätzlichen Tunerschaltkreises ausgebildet sind.
Interchip-Transmitter-Schaltkreis (248) mit: – einem ersten Multiplexer (712) mit einem ersten Eingang zum Empfang eines Abschnitts eines digitalen Datenstroms, der mit einem Radiofrequenzsignal in Verbindung steht, – einem zweiten Eingang zum Empfang assoziierter Signalqualitätskennzahlen und einem dritten Eingang zum Empfang von Steuerungsdaten; – einem zweiten Multiplexer (718) mit einem ersten Eingang zum Empfang eines Startbitmusters und einem zweiten Eingang, der mit einem Ausgang des ersten Multiplexers verbunden ist; – einem Steuerungsschaltkreis (714), der zur Steuerung des ersten und des zweiten Multiplexers ausgebildet ist, um einen Interchip-Link-Frame mit einem Startfeld zur Übertragung eines Symbols, das mit dem Startbitmuster in Verbindung steht, einem ersten Datenfeld zur Übertragung eines Symbols, das mit dem Abschnitt des digitalen Datenstroms in Verbindung steht, einem zweiten Datenfeld zur Übertragung von Signaldaten und einem Steuerungsfeld zur Übertragung von Steuerungsdaten zu erzeugen; und – einer Treiberschaltung (710), die zur Übertragung des Interchip-Link-Frames an einen zusätzlichen Tunerschaltkreis über einen Interchip-Kommunikations-Link ausgebildet ist.
Interchip-Transmitter-Schaltkreis nach Anspruch 16, wobei die Treiberschaltung (710) einen Niederspannungs-Differenzsignaltreiber zur Konvertierung des Interchip-Link-Frames in ein Differenzsignal umfasst.
Interchip-Transmitter-Schaltkreis nach Anspruch 16, wobei das erste Datenfeld und das zweite Datenfeld programmierbare Bandbreiten haben.
Interchip-Transmitter-Schaltkreis nach Anspruch 16, wobei das zweite Datenfeld zur Übertragung einer demodulierten Version des Abschnitts des digitalen Datenstroms für eine Scannanwendung einer Ausweichfrequenz ausgebildet ist.
Interchip-Transmitter-Schaltkreis nach Anspruch 16, wobei das zweite Datenfeld zur Übertragung der assoziierten Signalqualitätskennzahl für eine Phasen-Diversity-Anwendung ausgebildet ist.
Interchip-Transmitter-Schaltkreis nach Anspruch 16, wobei das Steuerungsfeld asynchron in Bezug auf den Abschnitt des digitalen Datenstroms ist.
Interchip-Transmitter-Schaltkreis nach Anspruch 16 ferner mit einem Datenscrambler (716), um den Abschnitt des digitalen Datenstroms und die assoziierten Signalqualitätskennzahlen vor der Einfügung des digitalen Datenstroms und der assoziierten Signalqualitätskennzahlen in das erste und das zweite Datenfeld jeweils zu scrambeln.