JP2001144607A - 信号発生器 - Google Patents

Abstract

(57)【要約】 【課題】 周波数の同期範囲を広くしつつ、所望の位相
雑音を得る。 【解決手段】 信号発生器１は、基準入力信号Ｓ１と電
圧制御発振器５からの信号の位相および周波数を比較し
てその差信号を出力するデジタル位相比較器２と、基準
入力信号Ｓ１とＶＣＯ５からの信号の位相を比較してそ
の差信号を出力するアナログ位相比較器３と、ＰＬＬを
形成するようにデジタル位相比較器２とアナログ位相比
較器３のいずれか一方をＶＣＯ５側に選択的に切り換え
るスイッチング手段７と、ＰＬＬがロックしたか否かを
検出する同期検出器６とを備え、同期検出器６がアンロ
ックを検出しているときにはスイッチング手段７がデジ
タル位相比較器２を選択するように切り換えられ、同期
検出器６がロックを検出したときにはスイッチング手段
７がアナログ位相比較器３を選択するように切り換えら
れる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＰＬＬ(Phase Loc
ked Loop) を用いて所望周波数にロックされた信号を発
生する信号発生器に関し、例えば自動車電話、携帯電話
等の移動通信システムに採用される信号の分析を行うス
ペクトラムアナライザ等の信号分析装置に用いて最適な
信号発生器に関する。

【０００２】

【従来の技術】例えば自動車電話、携帯電話等の移動通
信システムで採用される信号は種々の方式で変調されて
いる。また、通信回線を有効に使用するために、通信方
式としてＴＤＭＡ（時分割多元接続）方式が採用されて
いる。このような移動通信システムで用いられる信号を
搬送する搬送波の周波数は数百ＭＨｚ〜数ＧＨｚと非常
に高い。

【０００３】一般に、このような信号に含まれる種々の
周波数成分を正確に測定するためにはスペクトラムアナ
ライザ等の信号分析装置が用いられる。図３は上述した
ような高周波の被測定信号の周波数特性を測定する信号
分析装置の概略構成を示すブロック図である。

【０００４】図３に示す信号分析装置５１では、入力端
子５２を介して入力された高周波の被測定信号ａが減衰
器（ＡＴＴ）５３で予め定められた規定レベルに調整さ
れた後に周波数変換部５４へ入力される。周波数変換部
５４へ入力された高周波の被測定信号は、信号混合器５
５で局部発振器５６からの局部発振信号ｂと混合され、
中間周波数を有する中間周波数信号に変換される。

【０００５】中間周波数信号は、ＢＰＦ（バンドパスフ
ィルタ）５７で帯域制限された後、再度、後段の信号混
合器５８で局部発振器５９からの局部発振信号と混合さ
れて最終の中間周波数信号ｃとしてこの周波数変換部５
４から出力される。

【０００６】周波数変換部５４の局部発振器５６の発振
周波数は、掃引部６０により、所定の周波数範囲に亘っ
て掃引される。その結果、周波数変換部５４から出力さ
れる中間周波数信号ｃの周波数も掃引動作に同期して変
化する。

【０００７】周波数変換部５４から出力された周波数が
低減された中間周波数信号ｃは次のＲＢＷフィルタ６１
へ入力される。このＲＢＷフィルタ６１は、例えば図４
に示した周波数特性を有するアナログのバンドパスフィ
ルタで構成されており、不要な周波数成分を除き、必要
な中間周波数信号のみを選択する。このバンドパスフィ
ルタの周波数特性の通過中心周波数ｆｃにおけるピーク
レベルから３ｄＢ低下した時点におけるバンド幅（ＲＢ
Ｗ）は、この信号分析装置５１における周波数分解能を
表す。

【０００８】周波数変換部５４から出力される中間周波
数信号ｃの周波数ｆ１は掃引動作に同期して変化するの
で、ＲＢＷフィルタ６１から１掃引期間（掃引周期）内
において時間経過と共に出力される出力信号は、掃引受
信して中間周波数信号ｃに変換された被測定信号ａの各
周波数成分における時系列波形となる。

【０００９】ＲＢＷフィルタ６１からの出力信号は不図
示の増幅器でゲイン調整された後に、ＬＯＧ変換器６２
で対数変換される。信号レベルがｄＢ単位に変換された
出力信号は次の検波器（ＤＥＴ）６３で検波される。そ
の結果、掃引期間内に検波された信号は、掃引された周
波数における時系列波形の大きさを示す。したがって、
横軸を周波数、縦軸を振幅とすれば、周波数スペクトラ
ム波形となる。

【００１０】この検波器６３から出力された周波数スペ
クトラム波形を示す信号は不図示のアナログのＶＢＷフ
ィルタへ入力される。なお、ＶＢＷフィルタは、装置本
体の前面パネルに設けられる表示部６４に最終的に表示
される周波数スペクトラム波形の高周波成分（雑音成
分）を除去するＬＰＦ（ローパスフィルタ）で構成され
る。

【００１１】そして、ＶＢＷフィルタから出力されたア
ナログの周波数スペクトラム波形は、不図示のピーク検
出器にて各時間軸位置におけるピーク値が検出され、包
絡線検波された状態の最終的な周波数スペクトラム波形
が得られる。この最終的な周波数スペクトラム波形を示
す信号は、次のＡ／Ｄ変換器６５でデジタルデータに変
換される。デジタルデータに変換された周波数スペクト
ラム波形は前述したように前面パネルの表示部６４の管
面上に表示される。

【００１２】なお、掃引周波数範囲及び表示部６４上に
おける周波数の表示範囲を変更すれば、広い周波数範囲
に亘り、かつ任意の周波数範囲内の周波数スペクトラム
が測定可能である。

【００１３】さらに、ＲＢＷフィルタ６１のバンド幅
（ＲＢＷ）を変更すれば、信号分析装置５１の周波数分
解能を任意の値に変更できる。一般的には、掃引周波数
範囲を広くすると、バンド幅（ＲＢＷ）を広くして周波
数分解能を低下させる。すなわち、ＲＢＷフィルタ６１
のバンド幅（ＲＢＷ）を掃引周波数範囲の変化に対応さ
せて変化させている。

【００１４】ところで、近年では、上述したスペクトラ
ムアナライザ等の信号分析装置において、より精度の高
い測定を行うため、ローカルの一部の電圧制御発振器に
−１４０ｄＢｃ／Ｈｚ以下の位相雑音が要求されてお
り、被測定信号とミキシングされる信号の位相雑音を低
減してＣ／Ｎを向上させることが望まれていた。Ｃ／Ｎ
(carrier to noise ratio)とは、キャリア（搬送波）の
レベルと、キャリアから１０ｋＨｚ離れた位置の雑音の
レベルとの比である。

【００１５】図５は図３の信号分析装置５１における局
部発振器５６の一例を示している。この局部発振器５６
では、ＹＴＯ(YIG-Tuned Oscillator)発振器７１より増
幅器７２を介して増幅された信号と信号発生器８１から
の信号ｆ１と入力としてサンプラ７３で周波数てい倍
し、この周波数てい倍された信号と信号発生器８１から
の信号ｆ２〜ｆ３とを位相／周波数比較器７４で位相／
周波数比較し、その差信号によってＹＴＯ発振器７１の
出力の発振周波数が信号ｆ２〜ｆ３と一致するように発
振周波数を可変制御している。なお、信号発生器８１
は、ＰＬＬを利用し、例えばプログラマブルデバイダや
水晶発振器の基準信号を分周器で分周して異なる複数の
周波数の信号を発生するものである。また、ＹＩＧ発振
器７１は、磁気素子であるＹＩＧに流す制御電流に比例
して発振周波数が可変されるものである。

【００１６】

【発明が解決しようとする課題】上述したように、局部
発振器５６の発振周波数を可変制御するにあたって、信
号発生器８１内の電圧制御発振器にロックをかける場
合、位相比較器としては、例えば図６（ａ），（ｂ）に
示す構成のデジタル位相比較器８２やアナログ位相比較
器８３が用いられるが、位相比較器そのものが雑音に影
響していた。

【００１７】さらに説明すると、デジタル位相比較器８
２は、ＰＬＬの同期範囲が広いという利点を有してはい
るものの、位相雑音が悪く、所望の位相雑音を得ること
ができないという問題があった。具体的数値を示すと、
−１３８ｄＢｃ／Ｈｚの位相雑音であり、それ以上の位
相雑音を得ることができなかった。

【００１８】これに対し、アナログ位相比較器８３は、
−１４５ｄＢｃ／Ｈｚと位相雑音の問題を解消できる
が、ＰＬＬの同期が取りにくいという問題があった。

【００１９】そこで、本発明は、上記問題点に鑑みてな
されたものであり、周波数の同期範囲を広くしつつ、所
望の位相雑音を得ることができる信号発生器を提供する
ことを目的としている。

【００２０】

【課題を解決するための手段】上記目的を達成するた
め、請求項１の発明は、電圧制御発振器を含むＰＬＬを
用いて所望周波数にロックされた信号を発生する信号発
生器において、前記ＰＬＬのロック動作中は入力信号と
前記電圧制御発振器側からの信号の位相および周波数を
比較してその差信号を出力する位相／周波数比較器を用
い、前記ＰＬＬがロックした後は入力信号と前記電圧制
御発振器側からの信号の位相を比較してその差信号を出
力する位相比較器に切り換えて用いることを特徴とす
る。

【００２１】請求項２の発明は、電圧制御発振器を含む
ＰＬＬを用いて所望周波数にロックされた信号を発生す
る信号発生器において、入力信号と前記電圧制御発振器
側からの信号の位相および周波数を比較してその差信号
を出力する位相／周波数比較器と、入力信号と前記電圧
制御発振器側からの信号の位相を比較してその差信号を
出力する位相比較器と、前記ＰＬＬを形成するように前
記デジタル位相比較器と前記アナログ位相比較器のいず
れか一方を前記電圧制御発振器側に選択的に切り換える
スイッチング手段と、前記ＰＬＬがロックしたか否かを
検出する同期検出器とを備え、前記同期検出器がアンロ
ックを検出しているときは前記スイッチング手段が前記
デジタル位相比較器を選択するように切り換えられ、前
記同期検出器がロックを検出したときには前記スイッチ
ング手段が前記アナログ位相比較器を選択するように切
り換えられることを特徴とする。

【００２２】

【発明の実施の形態】図１は本発明による信号発生器の
概念図である。

【００２３】図１に示すように、信号発生器１は、位相
／周波数比較器２、位相比較器３、ループフィルタ４、
電圧制御発振器５、同期検出器６、スイッチング手段７
を備えて概略構成される。そして、同期検出器６を除く
系（図１のα又はβの系）によってＰＬＬを形成してい
る。

【００２４】位相／周波数比較器２は、ロジック回路で
構成されたデジタル位相比較器からなり、中間値を持た
ないデジタル信号を入力および出力としている。位相／
周波数比較器２は、ＰＬＬがロックするまでの間に用い
られ、入力される２つの信号、すなわち、基準入力信号
Ｓ１と電圧制御発振器５からの信号Ｓ２（図示はしない
が、分周された信号、分周され更に所定周波数の信号と
ミキシングされた信号を含む）の位相および周波数を比
較し、位相差に加え、周波数の差を検出して差信号Ｓ３
を出力している。なお、基準入力信号Ｓ１は、例えばプ
ログラマブルデバイダや水晶発振器の基準信号を分周器
で分周して所望の周波数に変換された信号である。

【００２５】位相比較器３は、２つの入力信号に対し、
その和と差のみ出力信号として出す例えばダブル・バラ
ンスド・ミクサ等のアナログ回路のミクサで構成され
る。位相比較器３は、ＰＬＬがロックした後に用いら
れ、入力される２つの信号、すなわち、基準入力信号Ｓ
１と電圧制御発振器５からの信号Ｓ２（図示はしない
が、分周された信号、分周され更に所定周波数の信号と
ミキシングされた信号を含む）の位相を比較し、位相差
に応じた差信号Ｓ４を出力している。

【００２６】ループフィルタ４は、例えば完全積分２次
フィルタやラグリードフィルタ等の低域フィルタで構成
される。ループフィルタ４では、基準入力信号Ｓ１と同
じ周波数の成分との整数倍の周波数成分を含むパルスが
入力しており、このパルスを積分して直流にすることに
より、位相／周波数比較器２又は位相比較器３からの差
信号Ｓ３又はＳ４に比例した平滑信号Ｓ５に変換して出
力している。

【００２７】電圧制御発振器５は、例えば水晶発振器を
発振源とするＶＣＸＯ(voltage controlled crystal os
cillator) で構成される。電圧制御発振器５では、ルー
プフィルタ４からの平滑信号Ｓ５により、基準入力信号
Ｓ１と位相／周波数比較器２又は位相比較器３に入力さ
れる信号Ｓ２の位相（および周波数）が一致するよう
に、その出力信号の周波数が可変制御される。

【００２８】同期検出器６は、位相／周波数比較器２の
信号に基づいてＰＬＬがロックしているか否かを検出
し、その検出信号をスイッチング手段７に出力してい
る。

【００２９】スイッチング手段７は、例えば２つのアナ
ログスイッチ７Ａ，７Ｂで構成され、一方のアナログス
イッチ７Ａは位相／周波数比較器２とループフィルタ４
との間に配設され、他方のアナログスイッチ７Ｂは位相
比較器３とループフィルタ４との間に配設される。２つ
のアナログスイッチ７Ａ，７Ｂは、同期検出器６からの
検出信号により位相／周波数比較器２又は位相比較器３
の一方が選択されてＰＬＬを形成するように接点の切換
がなされる。

【００３０】すなわち、スイッチング手段７は、同期検
出器６からアンロックの検出信号が入力されたとき、一
方のアナログスイッチ７Ａの接点が閉じて位相／周波数
比較器２が選択され、他方のアナログスイッチ７Ｂの接
点が開いて位相比較器３は選択されない。

【００３１】これに対し、同期検出器６からロックの検
出信号が入力されたときには、一方のアナログスイッチ
７Ａの接点が開いて位相／周波数比較器２が選択され
ず、他方のアナログスイッチ７Ｂの接点が閉じて位相比
較器３が選択される。

【００３２】上記のように構成される信号発生器１で
は、ＰＬＬがアンロック状態であることを同期検出器６
が検出すると、スイッチング手段７の一方のアナログス
イッチ７Ａの接点が閉じて位相／周波数比較器２が選択
され、他方のアナログスイッチ７Ｂの接点が開いて位相
比較器３が選択されない状態となる。これにより、ＰＬ
Ｌの同期範囲を広く取って安定したロック動作が行われ
る。そして、ＰＬＬがロックしたことを同期検出器６が
検出すると、スイッチング手段７の一方のアナログスイ
ッチ７Ａの接点が開いて位相／周波数比較器２がＰＬＬ
から切り離され、他方のアナログスイッチ７Ｂの接点が
閉じて位相比較器３が選択される。これにより、位相同
期が保持される。

【００３３】次に、図２に基づいて本発明による信号発
生器の具体的構成例を説明する。なお、図２に示す信号
発生器１Ａ（１）は、位相／周波数比較器２、位相比較
器３、ループフィルタ４、電圧制御発振器５、同期検出
器６、スイッチング手段７の他、第１の分周器８、第２
の分周器９、信号混合器１０を備えている。

【００３４】第１の分周器８は、電圧制御発振器５の出
力に接続された１／２分周器で構成される。第１の分周
器８は出力が２つに分岐されており、一方の出力に１／
２分周器で構成される第２の分周器９が接続され、他方
の出力と位相／周波数比較器２および位相比較器３の入
力との間には信号混合器（ＭＩＸ）１０が接続されてい
る。

【００３５】図２における位相／周波数比較器２は、２
つのＤ型フリップフロップ回路（以下、Ｄ−ＦＦと略称
する）Ｄ−ＦＦ２Ａ，２Ｂ、ナンド回路２Ｃ、減算器２
Ｄを備えて概略構成される。ナンド回路２Ｃは、２つの
入力端子の一方の入力端子がＤ−ＦＦ２Ａに接続され、
他方の入力端子がＤ−ＦＦ２Ｂに接続されており、出力
端子がＤ−ＦＦ２Ａ，Ｄ−ＦＦ２Ｂのそれぞれのリセッ
ト端子（ＲＥＳ）に接続されている。

【００３６】図２における同期検出器６は、アンドゲー
トを構成する２つのダイオードＤ１，Ｄ２、第１の抵抗
Ｒ１、第２の抵抗Ｒ２、コンデンサＣ、直流電源Ｅ、コ
ンパレータＣＰ、インバータＩを備えて構成される。

【００３７】さらに接続構成について説明すると、ダイ
オードＤ１とダイオードＤ２のカソード同士が接続さ
れ、ダイオードＤ１のアノードがＤ−ＦＦ２ＡのＱの反
転端子に接続され、ダイオードＤ２のアノードがＤ−Ｆ
Ｆ２ＢのＱの反転端子に接続される。抵抗Ｒ１は、ダイ
オードＤ１とダイオードＤ２の接続点Ｐとコンパレータ
ＣＰの＋端子との間に接続され、その抵抗値が４７Ωに
設定されている。抵抗Ｒ２は、一端が抵抗Ｒ１の出力側
に抵抗Ｒ１と並列接続され、その抵抗値が１ｋΩに設定
され、他端から＋５Ｖが印加される。コンデンサＣは、
抵抗Ｒ２の出力側とアースとの間に抵抗Ｒ１と並列接続
される。コンパレータＣＰの−端子には、２．５Ｖの直
流電源Ｅが接続される。

【００３８】図２の回路構成では、ロック時にダイオー
ドＤ１，Ｄ２から＋５Ｖのハイレベルの信号が出力さ
れ、コンデンサＣによってその＋５Ｖのまま維持され
る。すなわち、ロック時にはコンデンサＣによってコン
パレータＣＰの＋端子に入力される信号が０Ｖから＋５
Ｖに向かって緩やかに立ち上がることになる。

【００３９】これに対し、アンロック時には、ダイオー
ドＤ１とダイオードＤ２の共通端子Ｐは０Ｖになるの
で、抵抗Ｒ１とコンデンサＣによって＋５Ｖの信号が０
Ｖに向かって急速に立ち下がることになる。そして、コ
ンパレータＣＰの＋端子に入力される信号は、＋５Ｖの
直流電源Ｅとの比較により０Ｖと＋５Ｖでリミッタがか
かり、コンパレータＣＰからはロック時に＋５Ｖの信号
が出力され、アンロック時には０Ｖの信号Ａが出力され
る。このときの信号Ａはアナログスイッチ７ａに入力さ
れる。また、コンパレータＣＰの出力は、次のインバー
タＩによって反転され、そのときの信号Ｂがアナログス
イッチ７ｂに入力される。

【００４０】アナログスイッチ７ａ，７ｂは、前記信号
Ａ，Ｂが＋５Ｖのときに接点が開き、０Ｖのときに接点
が閉じるように切換制御される。すなわち、アンロック
時は、信号Ａが０Ｖ、信号Ｂが＋５Ｖなので、アナログ
スイッチ７ａの接点が閉じ、アナログスイッチ７ｂの接
点が開く。これにより、位相／周波数比較器２が選択さ
れて位相比較器３がＰＬＬから切り離され、位相／周波
数比較器２とループフィルタ４との間が接続される。

【００４１】これに対し、ロック時には、信号Ａが＋５
Ｖ、信号Ｂが０Ｖなので、アナログスイッチ７ａの接点
が開き、アナログスイッチ７ｂの接点が閉じる。これに
より、位相比較器３が選択されて位相／周波数比較器２
がＰＬＬから切り離され、位相比較器３とループフィル
タ４との間が接続される。

【００４２】なお、同期検出器６は、図２に示す構成に
限定されるものではなく、位相／周波数比較器２の同期
検出が行え、この検出信号に基づいてスイッチング手段
７の各アナログスイッチ７Ａ，７Ｂの接点をオン・オフ
できる信号を出力する構成であればよい。

【００４３】このように、本例の信号発生器１（１Ａ）
によれば、ＰＬＬのアンロック時には、ＰＬＬの同期範
囲の広いデジタル位相比較器からなる位相／周波数比較
器２が選択されて位相／周波数比較が行われ、ＰＬＬの
ロック時には、位相雑音の低いアナログ位相比較器から
なる位相比較器３が選択されて位相が保持されるので、
ＰＬＬの同期範囲を広く取りつつ、所望の位相雑音を得
ることができる。これにより、図３に示す信号分析装置
５１に採用し、被測定信号ａとミキシングして使用した
場合、Ｃ／Ｎ（キャリア／雑音比）を向上させて十分な
Ｃ／Ｎを得ることができる。

【００４４】具体的に、図５の局部発振器５６の信号発
生器として図２の構成による信号発生器１Ａを採用した
場合、信号発生器１Ａからは位相雑音−１４０ｄＢｃ／
Ｈｚの２００ＭＨｚの信号がサンプル信号としてサンプ
ラ７３に入力され、２９ＭＨｚの信号が位相比較器７４
に入力された場合、ＹＴＯ発振器７１は位相雑音−１１
０ｄＢｃ／Ｈｚ以下、３．６〜７．５ＧＨｚの発振周波
数で制御することができる。

【００４５】

【発明の効果】以上の説明で明らかなように、本発明の
信号発生器によれば、ＰＬＬのアンロック時には、ＰＬ
Ｌの同期範囲の広いデジタル位相比較器が選択されて位
相／周波数比較が行われ、ＰＬＬのロック時には、位相
雑音の低いアナログ位相比較器が選択されて位相が保持
されるので、ＰＬＬの同期範囲を広く取りつつ、所望の
位相雑音を得ることができる。

【００４６】そして、このような信号発生器を信号分析
装置５１に採用し、被測定信号とミキシングして使用し
た場合には、Ｃ／Ｎを向上させて十分なＣ／Ｎを得るこ
とができる。

【図面の簡単な説明】

【図１】本発明による信号発生器の概念図

【図２】本発明による信号発生器の具体的構成例を示す
図

【図３】信号分析装置の概略構成を示す図

【図４】一般的なＲＢＷフィルタの周波数特性図

【図５】図３の信号分析装置における局部発振器の一例
を示す図

【図６】（ａ）デジタル位相比較器の一例を示す図 （ｂ）アナログ位相比較器の一例を示す図

【符号の説明】

１（１Ａ）…信号発生器、２…位相／周波数比較器（デ
ジタル位相比較器）、３…位相比較器（アナログ位相比
較器）、５…電圧制御発振器、６…同期検出器７…スイ
ッチング手段。

Claims (2)

【特許請求の範囲】
1. 【請求項１】 電圧制御発振器を含むＰＬＬを用いて所
   望周波数にロックされた信号を発生する信号発生器にお
   いて、 前記ＰＬＬのロック動作中は入力信号と前記電圧制御発
   振器側からの信号の位相および周波数を比較してその差
   信号を出力する位相／周波数比較器を用い、前記ＰＬＬ
   がロックした後は入力信号と前記電圧制御発振器側から
   の信号の位相を比較してその差信号を出力する位相比較
   器に切り換えて用いることを特徴とする信号発生器。
2. 【請求項２】 電圧制御発振器を含むＰＬＬを用いて所
   望周波数にロックされた信号を発生する信号発生器にお
   いて、 入力信号と前記電圧制御発振器側からの信号の位相およ
   び周波数を比較してその差信号を出力する位相／周波数
   比較器と、 入力信号と前記電圧制御発振器側からの信号の位相を比
   較してその差信号を出力する位相比較器と、 前記ＰＬＬを形成するように前記デジタル位相比較器と
   前記アナログ位相比較器のいずれか一方を前記電圧制御
   発振器側に選択的に切り換えるスイッチング手段と、 前記ＰＬＬがロックしたか否かを検出する同期検出器と
   を備え、 前記同期検出器がアンロックを検出しているときは前記
   スイッチング手段が前記デジタル位相比較器を選択する
   ように切り換えられ、前記同期検出器がロックを検出し
   たときには前記スイッチング手段が前記アナログ位相比
   較器を選択するように切り換えられることを特徴とする
   信号発生器。