DE102011003280B3

DE102011003280B3 - Analog-Digital-Umsetzer vom Sukzessiven-Approximationstyp

Info

Publication number: DE102011003280B3
Application number: DE102011003280A
Authority: DE
Inventors: Dr. Bechen Benjamin; Prof. Dr. Hosticka Bedrich; Werner Brockherde
Original assignee: Fraunhofer Gesellschaft zur Forderung der Angewandten Forschung eV
Current assignee: Fraunhofer Gesellschaft zur Forderung der Angewandten Forschung eV
Priority date: 2011-01-27
Filing date: 2011-01-27
Publication date: 2012-03-01
Anticipated expiration: 2031-01-28

Abstract

Ein Analog-Digital-Umsetzer vom Sukzessiven-Approximations-Typ umfasst eine Vergleichseinheit mit einem Komparator und einer Vergleichssignalerzeugung. Gegebenenfalls umfasst der Analog-Digital-Umsetzer weiterhin eine Referenzsignalerzeugung. Der Komparator hat einen ersten Komparatoreingang für ein analoges Eingangssignal, einen zweiten Komparatoreingang für ein analoges Vergleichssignal und einen digitalen Komparatorausgang für ein digitales Ausgangssignal des Analog-Digital-Umsetzers. Die Vergleichssignalerzeugung hat einen ersten Vergleichssignalerzeugungseingang für ein durch eine Folge von unterschiedlichen Referenzsignalwerten gebildetes Referenzsignal, einen zweiten Vergleichssignalerzeugungseingang für ein digitales Steuersignal, das auf dem digitalen Ausgangssignal des Komparators basiert, und einen Vergleichssignalausgang für das analoge Vergleichssignal. Die Vergleichssignalerzeugung ist konfiguriert, in Abhängigkeit von dem digitalen Steuersignal einen aktuellen Referenzsignalwert der Folge von unterschiedlichen Referenzsignalwerten zu einem vorhergehenden Wert des Vergleichssignals zu addieren oder von diesem zu subtrahieren, um einen nachfolgenden Wert des Vergleichssignals zur Anwendung an den zweiten Komparatoreingang zu erzeugen. Der Analog-Digital-Umsetzer ist aufgrund des geringen Schaltungsaufwands innerhalb der Vergleichssignalerzeugung als spaltenparalleler Analog-Digital-Umsetzer mit einer Vielzahl von Vergleichssignalerzeugungen geeignet. Ein Verfahren zum Analog-Digital-Umsetzen ist ebenfalls offenbart.

Description

Die vorliegende Anmeldung bezieht sich auf Analog-Digital-Umsetzer vom Sukzessiven-Approximations-Typ und auf Verfahren zum Analog-Digital-Umsetzen eines analogen Eingangssignals gemäß dem Sukzessiven-Approximations-Verfahren. Weiterhin bezieht sich die Anmeldung auf einen spaltenparallelen Analog-Digital-Umsetzer und auf einen Bildsensor mit einem derartigen spaltenparallelen Analog-Digital-Umsetzer.
Viele der Größen, die in unserer Umwelt vorkommen (z. B. Temperatur), sind rein analog. Das bedeutet, dass diese Größen sowohl zeit- als auch wertekontinuierlich sind. Eine analog erfasste Messgröße sollte, wegen fortschreitender Digitalisierung der Signalverarbeitung in allen Bereichen der industriellen Messtechnik, so früh wie möglich digitalisiert werden. Deshalb ist die Digitalisierung mit Hilfe eines Analog-Digital-Umsetzers („Analog-to-Digital Converter”: ADC) möglichst ohne Zwischenstufen mit dem signalgebenden Sensorelement zu verbinden. Der Sensor ist notwendig, um eine nichtelektrische Umweltgröße in eine elektrische Größe wie Spannungsquelle, Stromquelle, Widerstand, Kapazität oder Induktivität umzuwandeln. Handelt es sich bei dem Sensor um einen CMOS Bildsensor (Imager), so lässt sich der ADC zusammen mit dem Sensor (z. B. Photodiode, Photogate, Bolometer) monolithisch auf einem Chip integrieren.
Um die Analog-Digital-Umsetzung bei einem CMOS Imager zu realisieren, gibt es drei mögliche Architekturen:

• Ein einzelner Chip-Level ADC: Dies ist im Vergleich mit den anderen Architekturen die einfachste Architektur. Weitere Vorteile sind, dass durch den ADC kein Spalten- oder Pixel-FPN (Fixed-Pattern Noise) entsteht, und dass das Layout nicht durch den Pixel-Pitch eingeschränkt ist. Nachteil ist die geringste Bildausleserate, da keine Parallelisierung vorgenommen wird. Dies führt auch zu dem weiteren Nachteil, dass der einzelne ADC mit hoher Geschwindigkeit arbeiten muss, was zu einem hohen Leistungsverbrauch führt.
• Spaltenparalle ADC's für jede Spalte der Bildmatrix: Vorteile sind drastische Erhöhung der Auslesebandbreite, da hundert bis tausende ADC's parallel arbeiten, und ein niedriger Leistungsverbrauchs, da jeder einzelne ADC langsamer als bei der Chip-Level Lösung arbeiten kann. Ein Großteil der analogen Funktionalität befindet sich hier in den Spalten. Da das menschliche Auge sensitiv für Unregelmäßigkeiten von Spalte zu Spalte ist, wird die Verhinderung von Spalten-FPN zur Design-Herausforderung. Ein weiterer Nachteil ist der durch die Parallelisierung erhöhte Chipflächenbedarf.
• Integration eines Pixel-Level ADC's in jedes einzelne Pixel: Es können sehr hohe Bildausleseraten erzielt werden, da dies die höchste Form der Parallelisierung ist. Die Unregelmäßigkeiten von Pixel zu Pixel sind meist weniger problematisch, da diese weniger sichtbar für das menschliche Auge sind. Nachteile sind erhöhte Schaltungsanteile in jedem Pixel und mehr Verdrahtungen im Pixel, um die digitalen Signale herauszuführen. Dies resultiert in einer erhöhten Pixelgröße und reduziertem Füllfaktor. Zudem wird dadurch mehr Chipfläche benötigt.

Weiterhin sind aber auch ADC's, welche mehr Signale als die einer Spalte oder mehr als die eines Pixelwerts digitalisieren, denkbar.
Das Prinzip eines SAR ADC's (Successive Approximation Register Analog to Digital Converter) nach dem Verfahren der sukzessiven Approximation ist in 1 dargestellt. Die Eingangsspannung V_in wird mit einer Sample-and-Hold-Stufe abgetastet und für die Dauer der Umsetzung gehalten. Die gehaltene Spannung V_SH wird an einem Komparator mit einer sukzessive angenäherten Spannung V_DAC verglichen, bis ein entsprechender digitaler Ausgangswert mit N Bit Genauigkeit erreicht wurde. Die Vergleichsspannung V_DAC wird mit einem DAC (Digital to Analog Converter) aus dem angenäherten Digitalwort im SAR Register erzeugt. Dabei wird in dem Register zunächst das MSB (Most Significant Bit) auf 1 gesetzt, und je nach Komparatorausgang auf 1 belassen oder auf 0 zurückgesetzt. In N Schritten wird dieser Vorgang beim nächst niederwertigen Bit wiederholt bis das LSB (Least Significant Bit) bestimmt wurde. Die zuvor bestimmten Bits bleiben dabei erhalten.
Der verwendete DAC wird meistens mit einem binär gewichteten Kondensatorarray realisiert, da hier kein Dauerstrom fließt. Lediglich in den Umschaltzeitpunkten fließt temporär ein Umladestrom. Demgegenüber ist in einer resistiven Variante oder einem Stromspiegelteiler der Leistungsverbrauch aufgrund des Dauerstroms höher.
Für ein binär gewichtetes Kondensatorarray sind in der einfachsten Variante 2^N Einheitskondensatoren notwendig. Durch einen Skalierungskondensator entstehen zwei binär gewichtete Kondensatorarrays mit insgesamt 2^N/2 Einheitskondensatoren. Die minimale Konfiguration ergibt sich mit einem C-2C Netzwerk. Hier sind 3 N-1 Einheitskondensatoren notwendig. Bei der hier angegebenen Anzahl an Einheitskondensatoren wurde angenommen, dass zwei Referenzspannungen für den DAC zur Verfügung stehen. Durch weitere Referenzspannungen, welche dann mit 2er Potenzen gewichtet werden, kann eine deutliche Reduzierung der Einheitskondensatoren erreicht werden. Wird eine volldifferentielle Variante angestrebt, unter anderem um Crosstalk vom Digitalteil zu vermeiden, so verdoppelt sich die Anzahl der Einheitskondensatoren.
Für spaltenparallele ADC's in einem Bildsensor kann die Größe des Kondensatorarrays zu einem Problem werden, da der Pixel-Pitch auch für die einzelnen Spalten-ADC's begrenzend wirkt. In den US-Patentanmeldungen US 2006/0158364 A1, US 2006/0145906 A1, US 2006/0044170 A1 und den US Patenten Nr. 7,330,146 B2 , Nr. 7,265,706 B2 und Nr. 7,015,844 B1 wird ein SAR ADC beschrieben, welcher mit geringem Schaltungsaufwand funktioniert und somit besser als spaltenparalleler ADC eingesetzt werden kann. Dieser ADC setzt sich, abgesehen von einigen Variationen, zusammen aus einem Operationsverstärker, einem Speicher, einer Resetsteuerung und einem DAC, der mit zwei Kondensatoren und einer Referenzaufschaltung auskommt. Allerdings benötigt die Umsetzung eines Wertes mit einem in diesen Patentanmeldungen bzw. Patenten beschriebenen ADC deutlich mehr Schritte im Vergleich zu einem herkömmlichen ADC. Denn bei einem ADC gemäß den genannten Patentanmeldungen und Patenten wird ausgehend von der Bestimmung des MSB's für jedes nächste Bit ein Takt mehr benötigt als für das vorherige Bit bei der Erzeugung des DAC Ausgangswerts. In den Patentanmeldungen US 2006/0208936 A1 und US 2006/0055577 A1, sowie den Patenten US 7,385,574 B2 und US 7,151,475 B2 wird vom selben Erfinder eine differentielle Variante eines derartigen SAR ADC's dargestellt.
2 zeigt ein Beispiel für einen Digital-Analog-Umsetzer DAC, wie er in dem Analog-Digital-Umsetzer von 1 verwendet werden kann. Der Digital-Analog-Umsetzer empfängt als Eingangssignal ein paralleles digitales Signal mit N Bits von dem SAR Register des ADC's. In der dargestellten Konfiguration von 2 umfasst der Digital-Analog-Umsetzer für jeden der N Eingänge einen Pufferverstärker, um eine elektrische Belastung des SAR Registers gering zu halten. Der Digital-Analog-Umsetzer umfasst ein R-2R Netzwerk und einen Operationsverstärker. Die Ausgänge der Pufferverstärker sind gemäß der Wertigkeit ihrer Biteingänge vom höchstwertigen Bit MSB bis zum niederwertigsten Bit LSB jeweils über Widerstände mit einem Widerstandswert von 2R an unterschiedliche Knoten eines Widerstandsspannungsteilers angeschlossen. Der Widerstandsspannungsteiler verbindet den negativen Eingang des Operationsverstärkers mit einem Massepotenzial der Schaltung. Weiterhin ist der negative Eingang des Operationsverstärkers über einen 2R-Widerstand mit dem Ausgang des Operationsverstärkers verbunden. Der positive Eingang des Operationsverstärkers ist mit dem Massepotenzial der Schaltung verbunden. Je nachdem, welche der Bits des in dem SAR Registers gespeicherten digitalen Signals gesetzt sind, addieren sich die Ströme der entsprechenden auf das Massepotenzial bezogenen elektrischen Spannungen an dem Knoten des R-2R Netzwerks, der direkt mit dem negativen Eingang des Operationsverstärkers verbunden ist. Die Spannungsbeiträge der verschiedenen Bits entsprechen dabei der Wertigkeit des jeweiligen Biteingangssignals, Dementsprechend ist der Spannungsbeitrag des höchstwertigen Bits MSB um den Faktor 2 größer als der Spannungsbeitrag des niederwertigsten Bits LSB. Am Ausgang des Operationsverstärkers wird auf diese Weise eine analoge elektrische Spannung V_DAC bereitgestellt, die dem digitalen Eingangssignal für den Digital-Analog-Umsetzer entspricht. Die elektrische Spannung V_DAC wird darin innerhalb des Analog-Digital-Umsetzers von 1 als Vergleichsspannung verwendet. Wie bereits oben erwähnt, kann anstelle eines resistiven R-2R Netzwerks auch ein kapazitives C-2C Netzwerk verwendet werden.
Aus US-Patent Nr. 4,072,939 ist ein sukzessive approximierender Analog-Digital-Wandler bekannt, bei dem eine binär fallende Folge von kleiner werdenden Ladungspaketen erzeugt wird. Eine binäre Suche wird dadurch durchgeführt, dass die sequentiell erzeugten Ladungspakete entweder zu einer ersten Ladung in einer ersten Region oder zu einer zweiten, unbekannten Ladung in einer zweiten Region addiert werden, um eine binäre Suchfolge zu erhalten. Die zweite, unbekannte Ladung entspricht einer unbekannten Eingangsspannung des Analog-Digital-Wandlers.
Aus der veröffentlichten US-Patentanmeldung mit der Veröffentlichungsnummer US 2010/027799 A1 ist ebenfalls ein sukzessive approximierender Analog-Digital-Wandler bekannt, wobei das Eingangssignal mit einer binär fallenden Folge von Referenzwerten verglichen und abhängig von einer Bitentscheidung entweder das Eingangssignal beibehalten oder der halbe Referenzwert vom Eingangssignal subtrahiert wird.
Aus der Patentschrift DD 218 980 A1 ist ein sukzessive approximierender Analog-Digital-Wandler bekannt, wobei die Referenzspannung schrittweise halbiert wird und abhängig von einer Bitentscheidung vom Eingangssignal entweder der jeweilige Referenzwert oder Null subtrahiert wird.
Aus dem US-Patent Nr. 3,745,555 ist ein sukzessive approximierender Analog-Digital-Wandler bekannt, wobei das Eingangssignal als Start-Referenzwert verwendet und schrittweise halbiert wird, wobei jeweilige Bitentscheidungen durch Vergleich mit dem Schwellenwert 0 gewonnen werden.
Angetrieben durch den Bedarf an immer höher auflösenden Bildern in verschiedenen Anwendungsbereichen, gibt es bei Bildsensoren den Trend, dass die Anzahl an Pixeln auf einem Sensorchip immer weiter steigt. Dies führt dazu, dass die Pixelgrößen, unterstützt durch die Skalierung der Prozesse, immer kleiner werden. Der dadurch geringere Pixel-Pitch, also der Pixelabstand von Spalte zu Spalte, hat bei spaltenparallelen Analog-Digital-Umsetzern zur Folge, dass ein Analog-Digital-Umsetzer in jeder Spalte auch nur die Breite eines Pixel-Piches zur Verfügung hat. Zwar kann durch Anordnung der Analog-Digital-Umsetzer an Ober- und Unterseite bzw. durch Anordnung mehrerer Analog-Digital-Umsetzer untereinander die zur Verfügung stehende Breite vervielfacht werden. Dies kann jedoch zu verstärkten Spaltenmusterrauschen (Fixed Pattern Noise FPN) und höherem Verdrahtungsaufwand führen.
Wegen der geringen zur Verfügung stehenden Fläche ist eine Reduzierung des Schaltungsaufwands in jeder Spalte wünschenswert. Es ist auch wünschenswert, ein gutes Komponenten-Matching für die Genauigkeit zu erreichen. Es ist weiterhin wünschenswert, dass der Analog-Digital-Umsetzer effizient und rasch arbeitet, um die für einen Umsetzungsvorgang benötigte Zeit und/oder den Energieverbrauch des Analog-Digital-Umsetzers möglichst gering zu halten. Insbesondere- der Digital-Analog-Umsetzer, sowohl als Kondensatorarray, Widerstands- oder Stromspiegelteiler, ist aufgrund der Matching-Anforderungen schwer in der Spaltenbreite zu realisieren.
Der hier vorgestellte Analog-Digital-Umsetzer nach dem Prinzip der sukzessiven Approximation reduziert den Schaltungsaufwand, der für den Digital-Analog-Umsetzer benötigt wird.
Gemäß Ausführungsbeispielen der hierin vorgestellten Lehre umfasst ein Analog-Digital-Umsetzer vom Sukzessiven-Approximations-Typ eine Vergleichseinheit, die ihrerseits einen Komparator und eine Vergleichssignalerzeugung umfasst. Der Komparator hat einen ersten Komparatoreingang für ein analoges Eingangssignal und einen zweiten Komparatoreingang für ein analoges Vergleichssignal. Der Komparator hat auch einen digitalen Komparatorausgang für ein digitales Ausgangssignal des Komparators und auch des Analog-Digital-Umsetzen. Die Vergleichssignalerzeugung hat einen ersten Vergleichssignalerzeugungseingang für ein durch eine Folge von unterschiedlichen Referenzsignalwerten gebildetes Referenzsignal. Ein zweiter Vergleichssignalerzeugungseingang der Vergleichssignalerzeugung ist für ein digitales Steuersignal vorgesehen, das auf dem digitalen Ausgangssignal des Komparators basiert. Die Vergleichssignalerzeugung umfasst auch einen Vergleichssignalausgang für das analoge Vergleichssignal, mit dem der zweite Komparatoreingang gespeist wird. Die Vergleichssignalerzeugung ist konfiguriert, in Abhängigkeit von dem digitalen Steuersignal einen aktuellen Referenzwert der Folge von unterschiedlichen Referenzsignalwerten zu einem vorhergehenden Wert des Vergleichssignals zu addieren oder von diesem zu subtrahieren, um einen nachfolgenden Wert des Vergleichssignals zur Anwendung an den zweiten Komparatoreingang zu erzeugen.
Die Vergleichssignalerzeugung ist somit konfiguriert, eine Folge von unterschiedlichen Vergleichssignalwerten auszugeben, die zum einen auf der Folge von unterschiedlichen Referenzsignalwerten und zum anderen auf dem digitalen Ausgangssignal des Komparators basiert. Der Schaltungsaufwand für die Vergleichssignalerzeugung ist relativ gering, da neben einem Speicherelement für den vorhergehenden Wert des Vergleichssignals im Wesentlichen nur ein Addierer/Subtrahierer vorgesehen ist. Das Speicherelement und der Addierer/Subtrahierer sind in der Regel als analoge Baugruppen vorgesehen. Die Vergleichssignalerzeugung tritt an die Stelle des Digital-Analog-Umsetzers und kann das analoge Vergleichssignal durch eine aufeinander abgestimmte Kombination eines gegenwärtig gültigen Referenzsignalwerts mit dem zugehörigen Wert des digitalen Komparatorausgangs bereitstellen. Die Vergleichssignalerzeugung kann die Folge von unterschiedlichen Referenzsignalwerten von einer anderen Einheit des Analog-Digital-Umsetzers als der Vergleichssignalerzeugung erhalten, so dass die Referenzsignalerzeugung nicht unbedingt in der Vergleichseinheit enthalten sein muss.
Gemäß Ausführungsbeispielen ist der Analog-Digital-Umsetzer ein spaltenparalleler Analog-Digital-Umsetzer und umfasst eine Vielzahl von Vergleichseinheiten, die jeweils einer Spalte des spaltenparallelen Analog-Digital-Umsetzers zugeordnet sind, und jede der Vergleichseinheiten kann mit relativ geringem schaltungstechnischem Aufwand implementiert werden, so dass jede Vergleichseinheit mit relativ wenig Platz auskommt. Da die Folge der unterschiedlichen Referenzsignalwerte unabhängig von den Vergleichsergebnissen zwischen dem analogen Eingangssignal und dem analogen Vergleichssignal sind, die in der Vielzahl von Vergleichseinheiten individuell ermittelt werden, kann jede Vergleichseinheit dieselbe Folge von unterschiedlichen Referenzsignalwerten und somit dasselbe Referenzsignal verwenden. Es reicht also aus, das Referenzsignal einmal für den gesamten Analog-Digital-Umsetzer zu erzeugen und sodann an die Vielzahl von Vergleichseinheiten zu verteilen.
Gemäß einem Ausführungsbeispiel, das alternativ zu den zuvor beschriebenen Ausführungsbeispielen ist, nutzt ein Analog-Digital-Umsetzer vom Sukzessiven-Approximations-Typ zwei oder mehrere Referenzsignale, von denen eines ausgewählt wird, um einen nachfolgenden Wert des Vergleichssignals zu bestimmen.
Ein solcher Analog-Digital-Umsetzer umfasst eine Vergleichseinheit, welche ihrerseits einen Komparator und eine Vergleichssignalerzeugung umfasst. Der Komparator hat einen ersten Komparatoreingang für ein analoges Eingangssignal, einen zweiten Komparatoreingang für ein analoges Vergleichssignal und einen Komparatorausgang für ein digitales Ausgangssignal des Analog-Digital-Umsetzers. Die Vergleichssignalerzeugung hat einen ersten Referenzsignaleingang für ein durch eine Folge von unterschiedlichen Referenzsignalwerten gebildetes erstes Referenzsignal, einen zweiten Referenzsignaleingang für ein durch eine Folge von unterschiedlichen Referenzsignalwerten gebildetes zweites Referenzsignal, einen Steuersignaleingang für ein digitales Steuersignal, das auf dem digitalen Ausgangssignal des Komparators basiert, und einen Vergleichssignalausgang für das analoge Vergleichssignal, wobei die Vergleichssignalerzeugung konfiguriert ist, in Abhängigkeit von dem digitalen Steuersignal entweder einen aktuellen Wert des ersten Referenzsignals oder einen aktuellen Wert des zweiten Referenzsignals mit einem vorhergehenden Wert des Vergleichssignals zu kombinieren, um einen nachfolgenden Wert des Vergleichssignals zur Anwendung an den zweiten Komparatoreingang zu erzeugen.
Insbesondere kann das Kombinieren des aktuellen Wert des ersten oder zweiten Referenzsignals mit dem vorhergehenden Wert des Vergleichssignals in Form einer Addition oder Subtraktion erfolgen. Im Gegensatz zu den zuvor beschriebenen Ausführungsbeispielen kann die Vergleichssignalerzeugung stets entweder eine Addition oder eine Subtraktion durchführen, d. h. es ist nicht notwendig, dass die Vergleichssignalerzeugung zwischen der Addition und der Subtraktion umschalten kann. Statt einem Umschalten zwischen Addition und Subtraktion (wie in den zuvor beschriebenen Ausführungsbeispielen) wird bei diesem Ausführungsbeispiel zwischen dem ersten Referenzsignal und dem zweiten Referenzsignal umgeschaltet, und zwar in Abhängigkeit von dem digitalen Steuersignal, bzw. dem Komparatorausgang.
Die zwei Folgen von Referenzsignalwerten können sich beispielsweise durch ihr Vorzeichen unterscheiden, d. h. die erste Referenzsignalfolge ist positiv und die zweite Referenzsignalfolge ist negativ. Betragsmäßig können beide Folgen so gestaltet sein, dass ein nachfolgender Referenzsignalwert aus der Halbierung des vorhergehenden Referenzsignalwerts hervorgeht.
Die Vergleichssignalerzeugung kann bei diesem Ausführungsbeispiel relativ einfach ausgefiltert sein, da lediglich ein Addierer (oder Subtrahierer) und ein Umschalter zum Umschalten zwischen dem ersten Referenzsignal und dem zweiten Referenzsignal vorgesehen sein muss.
Der Analog-Digital-Umsetzer gemäß dem gerade beschriebenen, alternativen Ausführungsbeispiel kann durch technische Merkmale ergänzt oder näher spezifiziert werden, die im Zusammenhang mit den weiter oben erwähnten Ausführungsformen oder den entsprechenden abhängigen Ansprüchen aufgeführt sind. Auch technische Merkmale, die in der detaillierten Beschreibung zu den Figuren zu finden sind, können den Analog-Digital-Umsetzer mit den zwei Referenzsignaleingängen ergänzen oder genauer beschreiben. Weiterhin kann ein derartiger Analog-Digital-Umsetzer beispielsweise in einem Bildsensor eingesetzt werden.
Gemäß Ausführungsbeispielen der hierin vorgestellten technischen Lehren wird weiterhin ein Bildsensor bereitgestellt, der einen spaltenparallelen Analog-Digital-Umsetzer vom Sukzessiven-Approximationstyp umfasst. Der Analog-Digital-Umsetzer umfasst eine Vielzahl von Spaltenvergleichseinheiten, die jeweils einen Komparator und eine Vergleichssignalerzeugung umfassen. Der Komparator ist mit einem Komparatoreingang für ein analoges Eingangssignal einer zugeordneten Spalte des Bildsensors, mit einem zweiten Komparatoreingang für ein analoges Vergleichssignal und mit einem digitalen Komparatorausgang für ein digitales Ausgangssignal der zugeordneten Spalte des Analog-Digital-Umsetzen versehen. Die Vergleichssignalerzeugung hat einen ersten Vergleichssignalerzeugungseingang für ein durch eine Folge von unterschiedlichen Referenzsignalwerten gebildetes Referenzsignal, einen zweiten Vergleichssignalerzeugungseingang für ein digitales Steuersignal, das auf dem digitalen Ausgangssignal des Komparators basiert, und einen Vergleichssignalausgang für das analoge Vergleichssignal. Die Vergleichssignalerzeugung ist konfiguriert, in Abhängigkeit von dem digitalen Steuersignal einen aktuellen Referenzsignalwert der Folge von unterschiedlichen Referenzsignalwerten zu einem vorhergehenden Wert des Vergleichssignals zu addieren oder von diesem zu subtrahieren, um einen nachfolgenden Wert des Vergleichssignals zur Anwendung an den zweiten Komparatoreingang zu erzeugen. Der spaltenparallele Analog-Digital-Umsetzer kann eine Referenzsignalerzeugung umfassen, die die Vielzahl von Spaltenvergleichseinheiten bzw. die Vielzahl von Vergleichssignalerzeugungen, die in der Vielzahl von Spaltenvergleichseinheiten vorhanden sind, mit dem Referenzsignal versorgen. Dadurch erhält jede Vergleichseinheit dasselbe Referenzsignal, was zu einer hohen Gleichmäßigkeit der Analog-Digital-Umsetzung von einer Spalte zur anderen führt. Da die Vergleichseinheiten relativ wenige Komponenten enthalten, kann davon ausgegangen werden, dass das Referenzsignal innerhalb eines relativ engen Toleranzbereichs im Wesentlichen identisch von der Vielzahl der Vergleichseinheiten verarbeitet wird. Mit anderen Worten ist die Streuung des analogen Vergleichssignals über der Vielzahl von Vergleichseinheiten relativ gering, wenn an sämtlichen Vergleichseinheiten das jeweilige analoge Vergleichssignal denselben digitalen Wert repräsentiert (beispielsweise 001001). Die Gleichmäßigkeit der Analog-Digital-Umsetzung über der Vielzahl von Vergleichseinheiten kann auch dadurch im Vergleich zu früheren Lösungen erhöht sein, dass beispielsweise auf einem Halbleiterchip jede Vergleichseinheit innerhalb eines Bereichs untergebracht werden kann, der dem Pixel-Pitch des Bildsensors entspricht und die Verlängerung einer entsprechenden Spalte des Bildsensors darstellt. Auf diese Weise ist es möglich, die Vergleichseinheiten nicht nur in Bezug auf ein schematisches Schaltbild identisch zueinander aufzubauen, sondern auch in Bezug auf eine Halbleiterstruktur im Wesentlichen identische Vergleichseinheiten zu erhalten. Mit der hierin vorgestellten technischen Lehre lässt sich ein Bildsensor rasch und mit relativ geringem Festmusterrauschen (Fixed Pattern Noise FPN) auslesen und analog-digital-umsetzen.
Die Referenzsignalerzeugung kann auf vielfältige Weise erfolgen, beispielsweise über einen Widerstandsteiler, oder das Referenzsignal kann von extern zugeführt werden.
Gemäß Ausführungsformen der Erfindung umfasst ein Verfahren zum Analog-Digital-Umsetzen eines analogen Eingangssignals gemäß dem Sukzessiven-Approximations-Verfahren: Bereitstellen eines Vergleichssignals durch eine Vergleichssignalerzeugung; Vergleichen des analogen Eingangssignals mit dem Vergleichssignal durch einen Komparator, der ein digitales Ausgangssignals des Verfahrens zum Analog-Digital-Umsetzen ausgibt; Bestimmen eines digitalen Steuersignals, das auf einem digitalen Ausgangssignal des Komparators basiert; Bereitstellen eines Referenzsignals als eine Folge von unterschiedlichen Referenzsignalwerten durch eine Referenzsignalerzeugung; und Variieren des Vergleichssignals durch die Vergleichssignalerzeugung, indem in Abhängigkeit von dem digitalen Steuersignal das Referenzsignal bzw. ein aktueller Referenzsignalwert zu dem gegenwärtigen Vergleichssignal hinzuaddiert wird oder von diesem subtrahiert wird, um einen nachfolgenden Wert des Vergleichssignals zu erzeugen. Somit wird das digitale Steuersignal ausgewertet, um zu entscheiden, ob eine Addition oder eine Subtraktion des Referenzsignals zu bzw. von dem Vergleichssignal durchgeführt werden soll. Das digitale Steuersignal ergibt sich seinerseits aus einer Auswertung des digitalen Ausgangssignals des Komparators. Das digitale Ausgangssignal des Komparators gibt an, in welcher Relation das gegenwärtige analoge Vergleichssignal dem analogen Eingangssignal steht, d. h. ob das analoge Vergleichssignal größer oder kleiner als das analoge Eingangssignal ist. Mit jedem Vergleichsvorgang kann eine neue, engere Grenze bestimmt werden zwischen einem Bereich, in dem das analoge Eingangssignal nicht ist, und einem zweiten Bereich, in dem das analoge Eingangssignal vorliegt. Dabei stellt das gegenwärtige Vergleichssignal die Grenze zwischen diesen zwei Bereichen dar. Die sukzessive Approximation kann nun auf den Bereich beschränkt werden, in dem das analoge Eingangssignal gemäß dem Ergebnis des Vergleichens vorliegt. Durch Variieren des Vergleichssignals um den gegenwärtigen Referenzsignalwert in den Bereich hinein, in dem das analoge Eingangssignal enthalten ist, kann das Intervall sukzessive verkleinert werden, bis seine Größe der Auflösungsgenauigkeit des Analog-Digital-Umsetzen entspricht.
Die hierin offenbarte technische Lehre nutzt eine rekursive Erzeugung der analogen Vergleichsignale bei den Approximationsschritten, so dass sich der jeweils nachfolgende Wert des Vergleichssignals aus dem vorhergehenden Wert des Vergleichssignals sowie einem aktuellen Referenzsignalwert und dem vorhergehenden digitalen Ausgangssignal des Komparators (oder einem davon abgeleiteten Signal) ergibt.
Kurze Beschreibung der Figuren
Ausführungsbeispiele der offenbarten technischen Lehre werden nachfolgend unter Bezugnahme auf beiliegende Zeichnungen näher erläutert.
1 zeigt ein schematisches Blockschaltbild eines Analog-Digital-Umsetzers vom Sukzessiven-Approximations-Typ zur Veranschaulichung des Prinzips der Funktionsweise.
2 zeigt ein schematisches Schaltbild eines Digital-Analog-Umsetzers, wie er in dem Analog-Digital-Umsetzer von 1 verwendet werden kann.
3 zeigt ein schematisches Blockschaltbild eines Analog-Digital-Umsetzers gemäß einem Ausführungsbeispiel der hierin offenbarten technischen Lehre.
4 zeigt ein schematisches Blockschaltbild eines Analog-Digital-Wandlers gemäß einer weiteren Ausführungsform der hierin offenbarten technischen Lehre.
5 zeigt ein schematisches Blockschaltbild einer Vergleichssignalerzeugung gemäß einem Ausführungsbeispiel der hierin offenbarten Lehre.
6 zeigt ein schematisches Schaltbild einer Vergleichssignalerzeugung gemäß einem weiteren Ausführungsbeispiel der hierin offenbarten Lehre.
7 zeigt ein schematisches Schaltbild einer Vergleichssignalerzeugung gemäß dem Ausführungsbeispiel von 6.
8 zeigt die Vergleichssignalerzeugung von 7 in einem ersten Schaltzustand.
9 zeigt die Vergleichssignalerzeugung von 7 in einem zweiten Schaltzustand..
10 zeigt die Vergleichssignalerzeugung von 7 in einem dritten Schaltzustand.
11 zeigt die Vergleichssignalerzeugung von 7 in einem vierten Schaltzustand.
12 zeigt ein schematisches Schaltbild einer Referenzsignalerzeugung gemäß einem Ausführungsbeispiel der hierin offenbarten Lehre.
13 zeigt ein beispielhaftes Taktschema, mit dem ein Analog-Digital-Umsetzer, umfassend eine Vergleichssignalerzeugung gemäß 6 und eine Referenzsignalerzeugung gemäß 12, betrieben werden kann.
14 zeigt eine graphische Veranschaulichung einer Analog-Digital-Umsetzung der ersten drei Bits für ein analoges Eingangssignal mit einer bestimmten elektrischen Spannung.
15 zeigt ein schematisches Blockschaltbild eines spaltenparallelen Analog-Digital-Umsetzers gemäß einem Ausführungsbeispiel der hierin offenbarten Lehre.
16 zeigt ein schematisches Blockschaltbild eines spaltenparallelen Analog-Digital-Umsetzen gemäß einem weiteren Ausführungsbeispiel der hierin offenbarten Lehre.
17 zeigt ein schematisches Blockschaltbild eines Bildsensors mit zugehörigem spaltenparallelen Analog-Digital-Wandler.
18 zeigt ein schematisches Flussdiagramm eines Verfahrens zum Analog-Digital-Umsetzen eines analogen Eingangssignals gemäß der hierin offenbarten Lehre.
Dabei werden in der vorliegenden Anmeldung für Objekte und Funktionseinheiten, die gleiche oder ähnliche funktionelle Eigenschaften aufweisen, die gleichen Bezugszeichen verwendet.
Detaillierte Beschreibung
Wie eingangs erwähnt, stellt 1 ein schematisches Blockschaltbild eines Analog-Digital-Umsetzen vom Sukzessiven-Approximations-Typ dar. Weiterhin zeigt 2 eine mögliche Implementierung des Digital-Analog-Umsetzen, der in dem Analog-Digital-Umsetzer von 1 eingesetzt werden kann. Dieser Digital-Analog-Umsetzer umfasst eine relativ große Anzahl von analogen Bauelementen, wie Widerständen und/oder Kondensatoren. Bei einer hochintegrierten Implementierung des Digital-Analog-Umsetzen benötigen diese analogen Bauelemente relativ viel Platz innerhalb eines Halbleiterchips oder an der Oberfläche davon. Hinzukommt, dass sich analoge Bauelemente, die innerhalb einer hochintegrierten Halbleiterschaltung implementiert werden, nur relativ ungenau auf einen gewünschten Sollwert ihrer charakteristischen Größe (Widerstandswert, Kapazität, etc.) dimensionieren lassen. Zwar ist es für viele Anwendungen ausreichend, dass die analogen Bauelemente zumindest untereinander zueinander passen, d. h. annähernd den gleichen Sollwert haben, was jedoch erfordert, dass die analogen Bauelemente in möglichst ähnlicher Weise aufgebaut sind und erzeugt werden. Diese Forderung geht häufig einher mit einem erhöhten Platzbedarf für die Anordnung der analogen Bauelemente.
Insbesondere bei Analog-Digital-Umsetzern, die parallel arbeiten, um eine größere Anzahl von analogen Eingangssignalen parallel zu verarbeiten, stellt das Zusammenbringen der Anforderungen an Platzbedarf und Genauigkeit der Bauelementdimensionierung eine Herausforderung bei der Entwicklung derartiger Analog-Digital-Umsetzer dar.
Ein anschauliches Anwendungsbeispiel für parallel arbeitende Analog-Digital-Umsetzer kann auf dem technischen Gebiet der digitalen Bildaufnahme gefunden werden. Angetrieben durch den Bedarf immer höher auflösenden Bildern in verschiedenen Anwendungsbereichen gibt es bei Bildsensoren (Imagern) den Trend, dass die Anzahl an Pixeln auf einem Sensorchip immer weiter steigt. Dies führt dazu, dass die Pixelgrößen, unterstützt durch die Skalierung der Prozesse, immer kleiner werden. Der dadurch geringere Pixel-Pitch hat bei spaltenparallelen Analog-Digital-Umsetzern zur Folge, dass ein Analog-Digital-Umsetzer in jeder Spalte auch nur die Breite eines Pixel-Pitches zur Verfügung hat. Zwar kann durch Anordnung der Analog-Digital-Umsetzer an Ober- und Unterseite bzw. durch Anordnung mehrerer Analog-Digital-Umsetzer untereinander die zur Verfügung stehende Breite vervielfacht werden, aber dies führt zu verstärktem Spalten-FPN und höherem Verdrahtungsaufwand.
Im Hinblick auf eine Reduzierung des Platzbedarfs ist es wünschenswert, den Schaltungsaufwand in jeder Spalte so gering wie möglich zu halten. Ein weiterer Grund dafür, den Schaltungsaufwand gering zu halten, liegt darin, ein gutes Komponenten-Matching für die Genauigkeit zu erreichen. Insbesondere der Digital-Analog-Umsetzer, sowohl als Kondensatorarray, Widerstands- oder Stromspiegelteiler, ist aufgrund der Matching-Anforderungen schwer in der Spaltenbreite zu realisieren.
Im Folgenden wird anhand von 3 zunächst anhand eines Analog-Digital-Umsetzers das Prinzip der hierin offenbarten sukzessiven Approximation veranschaulicht. Ein Analog-Digital-Umsetzer 100 (Analog-to-Digital Converter: ADC) empfängt ein analoges Eingangssignal an einem analogen Eingang. Innerhalb des Analog-Digital-Umsetzen 100 kann das analoge Eingangssignal zunächst zu einem Sample-and-Hold-Glied 102 geführt werden, welches dafür sorgt, dass das analoge Eingangssignal für die Dauer eines sukzessiven Approximationsvorgangs konstant gehalten wird. Das Sample-and-Hold-Glied 102 ist jedoch optional, wie durch die Strichlinie angedeutet ist. Falls das Sample-and-Hold-Glied 102 vorhanden ist, kann es mittels eines Taktsignals getaktet sein, so dass es jedes Mal einen neuen analogen Eingangswert abtastet und hält, wenn durch das Taktsignal angezeigt wird, dass ein neuer zu digitalisierender Analogwert am Eingang des Analog-Digital-Umsetzen 100 vorliegt.
Der abgetastete und gehaltene Wert des analogen Eingangssignals wird von einem Ausgang des Sample-and-Hold-Glieds 102 an eine Vergleichseinheit 110 (”Comparison Unit”: CMP UNIT) übergeben. In der Ausführungsform von 3 ist die Aufgabe der Vergleichseinheit 110, das analoge Eingangssignal in eine serielle Bitfolge umzuwandeln, die eine digitale Repräsentierung des analogen Eingangssignals ist. Jeder digitalisierte Wert des analogen Eingangssignals wird somit entsprechend der Bitauflösung des Analog-Digital-Umsetzers von einem Abschnitt der Bitfolge mit der Länge N repräsentiert. Diese Bitfolge kann gleichzeitig auch das digitale Ausgangssignal des Analog-Digital-Umsetzers 100 sein.
Innerhalb der Vergleichseinheit 110 gelangt das gehaltene analoge Eingangssignal an einen positiven Eingang eines Komparators 112. Der positive Eingang entspricht somit einem ersten Komparatoreingang gemäß der Nomenklatur, die an anderer Stelle in dieser Anmeldung verwendet wird. Ein analoges Vergleichssignal (”Comparison Signal”: CMP SIG.) liegt an einem negativen Eingang des Komparators 112 an. Je nachdem, ob das analoge Eingangssignal am positiven Komparatoreingang oder das analoge Vergleichssignal am negativen Komparatoreingang größer ist, ergibt sich an einem digitalen Komparatorausgang ein entsprechender Wert eines digitalen Ausgangssignals des Komparators 112. Das digitale Ausgangssignal des Komparators 112 stellt in dem Ausführungsbeispiel von 3 auch das serielle digitale Ausgangssignal des Analog-Digital-Umsetzers 100 dar. Für eine Analog-Digital-Umsetzung mit mehreren Bits wird das analoge Vergleichssignal während des Umsetzvorgangs verändert, so dass mit jeder Veränderung des analogen Vergleichssignals ein neues Bit anhand des digitalen Ausgangssignals des Komparators 112 bestimmt werden kann. Besonders effizient arbeitet die Analog-Digital-Umsetzung, wenn die sukzessiven analogen Vergleichssignale derart gewählt sind, dass eine binäre Suche innerhalb des Eingangsdynamikbereichs des Analog-Digital-Umsetzers 100 durchgeführt wird. Dabei wird die analoge Vergleichsspannung zunächst so gewählt, dass sie in der Mitte des Eingangsdynamikbereichs liegt. Das analoge Eingangssignal kann nun größer oder kleiner als das analoge Vergleichssignal sein, was durch einen entsprechenden Wert des digitalen Ausgangssignals des Komparators 112 wiedergegeben wird. Die binäre Suche kann nun auf einen der beiden Teilbereiche eingegrenzt werden und das analoge Vergleichssignal wird wieder so gewählt, dass es in der Mitte des eingegrenzten Teilbereichs liegt. Dies wird für alle N Bits durchgeführt. Die Bestimmung eines niederwertigeren Bits hängt von der vorherigen Bestimmung aller höherwertigen Bits ab, da diese bestimmen, welchen Wert das analoge Vergleichssignal für den Vergleichsvorgang haben soll, der zur Bestimmung des niederwertigeren Bits durchgeführt wird.
Das analoge Vergleichssignal wird von einer Vergleichssignalerzeugung (”Comparison Signal Generator”: CSG) 120 bereitgestellt. Ein entsprechender Ausgang der Vergleichssignalerzeugung 120 ist mit dem negativen Eingang des Komparators 112 verbunden. Die Vergleichssignalerzeugung 120 hat in dem in 3 dargestellten Ausführungsbeispiel drei Eingänge. Ein erster Eingang der Vergleichssignalerzeugung 120 ist für ein analoges Referenzsignal vorgesehen. Die zwei anderen Eingänge sind digitale Eingänge für ein Taktsignal einerseits und ein Steuersignal andererseits. Im unteren Bereich von 3 ist ein beispielhafter Verlauf des Referenzsignals dargestellt. Das Referenzsignal ist in dem dargestellten Funktionsgraphen auf das Eingangsdynamikintervall normiert. Das Referenzsignal durchlauft in periodischer Weise Zyklen. In jedem Zyklus nimmt das Referenzsignal abschnittsweise konstante Werte ein, die bei 0,5 beginnen und durch fortgesetzte Halbierung bis auf 0,0625 (gegebenenfalls auch tiefer) stufenförmig sinken. Pro Analog-Digital-Umsetzungsvorgang wird ein Zyklus des Referenzsignals durchlaufen. Innerhalb eines solchen Zyklus erfolgt die Bestimmung eines Bits des digitalen Ausgangssignals während eines Zeitintervalls, in dem das Referenzsignal annähernd konstant ist, also während einer der dargestellten Stufen. Ein entsprechendes Taktsignal erhält die Vergleichssignalerzeugung 120 von einem Taktgeber 130, so dass die Vergleichssignalerzeugung 120 mit jedem vom Taktgeber 130 vorgegebenen Taktimpuls das analoge Vergleichssignal variiert.
Die Vergleichssignalerzeugung 120 führt eine im Wesentlichen rekursive Bestimmung des analogen Vergleichssignals durch. Bei jedem Analog-Digital-Umsetzungsvorgang wird üblicherweise zunächst eine Initialisierung der Vergleichssignalerzeugung durchgeführt. Der erste Wert des Vergleichssignals innerhalb eines Rekursionszyklus kann direkt aus dem ersten Referenzsignalwert gebildet werden und beispielsweise identisch zu diesem sein. In den nachfolgenden Rekursionsschritten wird der gegenwärtige Wert des Vergleichssignals nach oben oder unten variiert, indem der nächste Referenzsignalwert entweder addiert oder subtrahiert wird. Diese Rekursionsschritte werden bis zum Erreichen des Endes des jeweiligen Zyklus des Referenzsignals wiederholt. Die Entscheidung, ob in einem Rekursionsschritt addiert oder subtrahiert wird, hängt von einem digitalen Steuersignal (”Control Signal”: CTRL SIG) ab. Dieses digitale Steuersignal kann in dem in 3 dargestellten Ausführungsbeispiel zwei Zustände einnehmen, die sich aus den zwei möglichen Zuständen des digitalen Komparatorausgangs ergeben. In dem dargestellten Ausführungsbeispiel wird das digitale Steuersignal mittels eines Speicherelementes 140 aus dem digitalen Komparatorausgang erzeugt. Das Speicherelement 140 kann z. B. ein R/S-Flipflop, ein D-FlipFop, ein Schieberegister etc. sein. Bei Verwendung eines R/S-FlipFlops können der Set-Eingang und der Reset-Eingang des R/S-Flipflops dabei durch geeignete Logikschaltungen angesteuert werden. Das R/S-Flipflop halt an seinem nicht-invertierenden Ausgang Q den Zustand des digitalen Komparatorausgangs fest, bis diese Information von der Vergleichssignalerzeugung 120 benötigt wird, um den nachfolgenden Wert des Vergleichssignals zu ermitteln. Der neue Wert des Vergleichssignals wird an den negativen Eingang des Komparators 112 geleitet, so dass der Komparator 112 nun einen Vergleich zwischen dem analogen Eingangssignal und dem neuen Wert des analogen Vergleichssignals durchführt. Dies kann zu einer Änderung des Zustands des digitalen Komparatorausgangs führen. Diese Zustandsänderung des digitalen Komparatorausgangs wird von dem Speicherelement und dem darin enthaltenen R/S-Flipflop registriert und der Zustand an seinem nicht-invertierenden Ausgang Q entsprechend aktualisiert. Abweichend von dem in 3 dargestellten Ausführungsbeispiel kann unter Umständen auf das Speicherelement 140 verzichtet werden, da insbesondere in der Vergleichssignalerzeugung 120 üblicherweise eine Verzögerung besteht zwischen dem Steuersignaleingang und dem Vergleichssignalausgang. Dies bedeutet, dass zu einem Zeitpunkt, zu dem die Vergleichssignalerzeugung 120 den digitalen Steuersignaleingang auswertet, der Komparator 112 ohnehin noch dabei ist, das analoge Eingangssignal mit dem zu diesem Zeitpunkt gültigen Wert des analogen Vergleichssignals zu vergleichen. Somit spiegelt der digitale Komparatorausgang zum Zeitpunkt der Auswertung des digitalen Steuersignals durch die Vergleichssignalerzeugung 120 das Ergebnis des Vergleichsvorgangs wieder, welches für die Bestimmung des nachfolgenden Werts des Vergleichssignals verwendet wird. Aus diesem Grund ist das Speicherelement 140 optional und somit in 3 gestrichelt dargestellt.
Die Vergleichssignalerzeugung 120 umfasst in diesem Ausführungsbeispiel auch einen Taktsignaleingang, über den die Vergleichssignalerzeugung 120 ein von dem Taktgeber 130 erzeugtes Taktsignal empfangt. Das Taktsignal zeigt der Vergleichssignalerzeugung 120 an, wann ein neuer Rekursionsschritt zur Bestimmung eines nächsten Werts des Vergleichssignals durchzuführen ist. Das Taktsignal wird auch an einen Frequenzteiler 132 geleitet, der die Frequenz des Taktsignals um den Faktor N teilt. Mit anderen Worten erzeugt der Frequenzteiler 132 an seinem Ausgang einen Taktimpuls pro N Taktimpulse an seinem Eingang. Der Faktor N der Frequenzteilung entspricht in diesem Ausführungsbeispiel der Bitauflösung des Analog-Digital-Umsetzers. Der Frequenzteilungsfaktor könnte jedoch auch größer als die Bitauflösung N sein, wodurch eine Pause zwischen zwei Umsetzungsvorgängen eingefügt würde. Das frequenzgeteilte Taktsignal wird an das Sample-and-Hold-Glied 102 weitergeleitet, um dort die Abtastung des analogen Eingangssignals zu takten. Mit dieser Anordnung führt das Sample-and-Hold-Glied 102 einen Abtast- und Haltevorgang pro N Taktimpulse des Taktgebers 130 durch, wodurch das Sample-and-Hold-Glied 102 das analoge Eingangssignal für die N Approximationsschritte des Analog-Digital-Umsetzers 100 (zumindest annähernd) konstant hält.
Der hier vorgestellte Analog-Digital-Umsetzer nutzt zwei Referenzspannungen, welche auch den Eingangsspannungsbereich vorgeben: V_refm als negative Referenzspannung und V_refp als positive Referenzspannung. Innerhalb des von V_refm und V_refp begrenzten Intervalls wird eine Folge von Referenzspannungswerten erzeugt, die folgender Beziehung folgt:
wobei i von 1 bis N läuft.
4 zeigt ein weiteres Ausführungsbeispiel des Analog-Digital-Umsetzers 100. Im Unterschied zu dem Ausführungsbeispiel von 3 wird bei dem Ausführungsbeispiel von 4 das digitale Steuersignal für die Vergleichssignalerzeugung 120 außerhalb der Vergleichseinheit 110 bereitgestellt und von außerhalb an die Vergleichssignalerzeugung 120 übermittelt. Der Analog-Digital-Umsetzer 100 ist ausgangsseitig mit einem Speicher 400 verbunden, der dazu dient, die digitalisierten Werte des analogen Eingangssignals zu speichern. Wie in 4 dargestellt, kann der digitale Komparatorausgang des Komparators 112 direkt mit dem digitalen Ausgang des Analog-Digital-Umsetzers 100 verbunden sein, an welchen der Speicher 400 angeschlossen ist. Der Eingang der Vergleichssignalerzeugung 120 für das digitale Steuersignal ist ebenfalls mit dem Speicher 400 verbunden, um auf diese Weise eine Information von dem Speicher 400 an die Vergleichssignalerzeugung 120 zu übermitteln, die angibt, in welcher Relation das analoge Eingangssignal zu einem aktuellen oder vorhergehenden Wert des analogen Vergleichssignals steht. Diese von der Vergleichssignalerzeugung 120 benötigte Information entspricht dem Wert des zuletzt bestimmten Bits des digitalen Ausgangssignals. Da dieses Bit bereits im Speicher 400 gespeichert ist, kann es zur Bestimmung des digitalen Steuersignals aus dem Speicher 400 ausgelesen werden. Zu diesem Zweck kann die Adresse des entsprechenden Bits von der Vergleichssignalerzeugung 120 an den Speicher 400 übermittelt werden, welcher dann das entsprechende Bit ausliest und dessen Wert an die Vergleichssignalerzeugung 120 übergibt. Alternativ kann auch eine aktuelle Schreibadresse des Speichen 400 ausgewertet werden, da die Vergleichssignalerzeugung 120 üblicherweise an dem zuletzt geschriebenen Bit interessiert ist. Wenn der Speicher 400 ein Schieberegister (mit FirstInFirstOut) ist, kann der Ausgang des ersten Registers als CTRL SIG verwendet werden, weil dies das zuletzt bestimmte Bit ist. Die in 4 gezeigte Anordnung kann günstig sein, wenn der Speicher 400 in der Nähe des Analog-Digital-Umsetzen 100 angeordnet ist, so dass für die Rückleitung des zuletzt bestimmten Bits des digitalen Ausgangssignals von dem Speicher 400 an die Vergleichssignalerzeugung 120 nur eine kurze Verbindung benötigt wird. Der Speicher 400 in 4 übernimmt im Wesentlichen die Aufgabe des Speicherelements 140 in 3 und das Zwischenspeichern der Bits bevor diese aus der Schaltung ausgegeben werden.
Alternativ zu der Erzeugung der Speicheradresse durch die Vergleichssignalerzeugung 120 kann die Adresse auch durch eine in 4 nicht gezeigte Referenzsignalerzeugung erfolgen. Als weitere Alternative kann zur Erzeugung der Speicheradresse ein globaler Adress-Controller verwendet werden. In beiden Fällen ist es nicht mehr erforderlich, dass die Vergleichssignalerzeugung die Adresse erzeugt und an den Speicher übermittelt, was insbesondere bei spaltenparallelen Analog-Digital-Umsetzern mit einer Vielzahl von Vergleichsspannungseinheiten eine Reduzierung des Schaltungs- und Verbindungsaufwands bedeuten kann.
5 zeigt ein schematisches Schaltbild der Vergleichssignalerzeugung 120 gemäß einem möglichen Ausführungsbeispiel. Dieses Ausführungsbeispiel beruht darauf, dass das analoge Vergleichssignal für die Zwecke des Vergleichens mit dem analogen Eingangssignal durch den Komparator 112 und auch für die Zwecke der rekursiven Bestimmung des nachfolgenden Werts des analogen Vergleichssignals während eines Zeitintervalls gehalten wird. Dementsprechend umfasst die Vergleichssignalerzeugung 120 gemäß dem in 5 dargestellten Ausführungsbeispiel ein Sample-and-Hold-Glied 121, an dessen Ausgang das analoge Vergleichssignal bereitgestellt wird. Der Ausgang des Sample-and-Hold-Glieds 121 ist auch mit einer selektiven Addier-/Subtrahierschaltung verbunden. Die selektive Addier-/Subtrahierschaltung umfasst einen Additionszweig (oben) und einen Subtraktionszweig (unten). Der Additionszweig umfasst einen Addieren 122 und einen Schalter bzw. ein Schaltelement 124. Der Addierer 122 ist konfiguriert, das Referenzsignal zu dem analogen Vergleichssignal hinzuzuaddieren. Das Schaltelement 124 ist konfiguriert, einen Ausgang des Addierers 122 mit einem Eingang des Sample-and-Hold-Glieds 121 zu verbinden, wenn das Schaltelement 124 geschlossen ist. Das Öffnen und Schließen des Schaltelements 124 wird von dem digitalen Steuersignal CTRL SIG gesteuert, so dass das Schaltelement 124 geschlossen ist, wenn das digitale Steuersignal den Wert ”1” hat bzw. ”high” ist. Der untere Zweig des selektiven Addierers-/Subtrahierers umfasst einen Subtrahierer 123 und ein zweites Schaltelement 125. Der Subtrahierer 123 ist konfiguriert, das Referenzsignal von dem analogen Vergleichssignal zu subtrahieren. Das Schaltelement 125 wird von dem invertierten Steuersignal gesteuert, so dass das Schaltelement 125 geschlossen ist, wenn das Steuersignal den Wert ”0” hat bzw. ”low” ist. Die Schaltelemente 124 und 125 haben somit jeweils einen komplementären Zustand zueinander, d. h. eines der Schaltelemente 124, 125 ist offen und das andere ist geschlossen. Je nach Stellung der Schaltelemente 124, 125 liegt das Ausgangssignal des Addieren 122 oder das Ausgangssignal des Subtrahierers 123 an dem Eingang des Sample-and-Hold-Glieds 121 an. Das Sample-and-Hold-Glied 121 hat einen Takteingang, der beispielsweise mit dem Taktgeber 130 verbunden ist. Ein geeigneter Impuls an seinem Takteingang veranlasst das Sample-and-Hold-Glied 121 dazu, den an seinem Signaleingang anliegenden Wert abzutasten und an seinem Ausgang konstant zu halten. Auf diese Weise kann die Vergleichssignalerzeugung 120 eine rekursive Bestimmung des Vergleichssignals durchführen.
Die Vergleichssignalerzeugung 120 umfasst auch ein Initialisierungsschaltelement 126 in Form eines Wechselschalters oder eines Elementes mit entsprechender Funktion. Das Schaltelement 126 verbindet in einem ersten Zustand den selektiven Addierer/Subtrahierer mit dem Signaleingang des Sample-and-Hold-Glieds 121. Das Schaltelement 126 wird von einem Initialisierungssignal INIT gesteuert, welches das Schaltelement 126 dazu veranlasst, in einen zweiten Zustand überzugehen, wenn das Initialisierungssignal INIT einen entsprechenden Wert (bspw. „1”) annimmt. In dem zweiten Zustand verbindet das Schaltelement 126 das Referenzsignal REF direkt mit dem Signaleingang des Sample-and-Hold-Glieds 121. Auf diese Weise wird beim Initialisieren der Vergleichssignalerzeugung ein vorhergehender Wert des analogen Vergleichssignals nicht mehr für die Bestimmung weiterer Vergleichssignalwerte herangezogen. Das Initialisierungssignal INIT wird beispielsweise zu Anfang eines jeden Umsetzungs- oder Approximationszyklus auf ”1” bzw. ”high” gesetzt. Beispielsweise kann das Initialisierungssignal mittels einer N-fachen Frequenzteilung aus dem Taktsignal hervorgehen, welches das Sample-and-Hold-Glied 121 taktet.
6 zeigt eine alternative mögliche Konfiguration der Vergleichssignalerzeugung 120. Im unteren Teil von 6 ist ein optionaler Buffer 650 in Strichlinie dargestellt, mit dem eine Schaltung, die zur Referenzsignalerzeugung verwendet wird, von der Vergleichssignalerzeugung 120 entkoppelt werden kann, um die Schaltung zur Referenzsignalerzeugung nicht zu stark zu belasten. Insbesondere stellt die Vergleichssignalerzeugung 120 von 6 eine kapazitive Last für die Schaltung zur Referenzsignalerzeugung dar. Durch den Bufferverstärker 650 kann das Referenzsignal optional von den kapazitiven Lasten entkoppelt werden. Insbesondere in Konfigurationen, in denen eine einzelne Referenzsignalerzeugung eine Vielzahl von Vergleichssignalerzeugungen mit dem Referenzsignal versorgt, kann eine übermäßige Belastung der Referenzsignalerzeugung durch die Verwendung des Bufferverstärkers 650 (oder einer Vielzahl davon) vermieden werden, wenn die Kapazität des Eingangskondensators multipliziert mit der Anzahl der Vergleichssignalerzeugungen zu groß wird. An einem nicht-invertierenden Eingang des Bufferverstärkers 650 liegt das von der Referenzsignalerzeugung bereitgestellte Referenzsignal V_ref(Φ_1,2) an, welches durch den Bufferverstärker 650 in das gepufferte Signal V_refbuf umgewandelt wird.
Der obere Teil von 6 zeigt die eigentliche Vergleichssignalerzeugung 120 gemäß dem gezeigten Ausführungsbeispiel. Die Vergleichssignalerzeugung von 6 ist als geschaltete Kondensatorschaltung (engl.: „Switched Capacitor”, SC) implementiert. Allgemein bildet eine geschaltete Kondensatorschaltung ein elektronisches Schaltungselement, das für zeitdiskrete Signalverarbeitung verwendet wird. Sie basiert darauf, dass Ladungen in Kondensatoren hinein- und aus ihnen herausbewegt werden, wenn mit den Kondensatoren verbundene Schalter geöffnet und geschlossen werden. Durch geeignete Ansteuerung der Schalter können relativ genau definierte Ladungsmengen in einen Kondensator eingebracht werden oder zwischen zwei Kondensatoren ausgetauscht werden. Mit dem Prinzip der geschalteten Kondensatoren lassen sich viele Aufgaben implementieren, die im Zusammenhang mit Signalverarbeitung auftreten.
Die Vergleichssignalerzeugung 120 von 6 umfasst einen Eingangskondensator 621 und einen Rückkoppelkondensator 622. Des Weiteren umfasst die Referenzsignalerzeugung 120 einen Operationsverstärker 624. Gemäß dem Prinzip der geschalteten Kondensatorschaltungen findet unter bestimmten Bedingungen ein Ladungsaustausch zwischen dem Eingangskondensator 621 und dem Rückkoppelkondensator 622 statt. Der Operationsverstärker 624 sorgt dafür, dass die anfänglich vorhandene Ladung nicht einfach nur gemäß ihrer jeweiligen Kapazitätswerte auf den Eingangskondensator 621 und den Rückkoppelkondensator 622 aufgeteilt werden, sondern dass der Ladungszustand des einen Kondensators sozusagen auf den anderen Kondensator ”kopiert” wird.
Der Aufbau der Vergleichssignalerzeugung 120 ist im Wesentlichen wie folgt. Der Eingangskondensator 621 ist über ein Schaltelement 636 mit einem invertierenden Eingang des Operationsverstärkers 624 verbunden. Ein nicht-invertierender Eingang des Operationsverstärkers 624 ist mit einem unteren elektrischen Referenzpotenzial V_refm verbunden. Der Rückkoppelkondensator 622 verbindet den invertierenden Eingang mit dem Ausgang des Operationsverstärkers 624. Das am Ausgang des Operationsverstärkers 624 vorliegende elektrische Signal wird in diesem Ausführungsbeispiel mit V_out bezeichnet. Ein Rückstellelement in Form eines Schaltelements 637 ist parallel zum Ruckkoppelkondensator 622 geschaltet.
Der Eingangskondensator 621 weist neben der Verbindung zum Operationsverstärker 624 auch mehrere Verbindungen zu spezifischen elektrischen Potenzialen auf, die dazu dienen, den Eingangskondensator 621 je nach Situation auf eine gewünschte elektrische Spannung aufzuladen. Der Eingangskondensator 621 umfasst zwei Elektroden, die jeweils mit einem von zwei elektrischen Potenzialen selektiv verbunden werden können. Das erste elektrische Potenzial wird durch das gepufferte Referenzsignal V_refbuf bereitgestellt. Das zweite elektrische Potenzial wird durch das zuvor erwähnte niedrige Bezugsreferenzpotenzial V_refm bereitgestellt. Eine erste Elektrode des Eingangskondensators 621 (in 6 als linke Elektrode dargestellt) ist über Schaltelemente 631 und 633 mit dem niederen elektrischen Bezugsreferenzpotenzial V_refm verbunden. Die Schaltelemente 631 und 633 werden von unterschiedlichen Schaltsteuersignalen Φ_3b und Φ₄ gesteuert, so dass sie sich zu unterschiedlichen Zeiten öffnen und/oder schließen. Des Weiteren ist die erste Elektrode des Eingangskondensator 621 mit dem gepufferten Referenzsignal V_refbuf verbunden, und zwar mittels eines Schaltelements 632, das von einem Schaltsteuersignal Φ_3a gesteuert wird.
Die zweite Elektrode des Eingangskondensators 621 (in 6 als rechte Elektrode des Eingangskondensators 621 dargestellt) ist über ein Schaltelement 634 mit dem niederen Bezugsreferenzsignalpotenzial V_refm verbunden und über ein Schaltelement 635 mit dem gepufferten Referenzsignal V_refbuf verbunden. Das Schaltelement 634 wird von einem Schaltsteuersignal Φ_3a gesteuert und das Schaltelement 635 wird von einem Schaltsteuersignal Φ_3b gesteuert. Somit werden die Schaltelemente 632 und 634 geschlossen, wenn das Schaltsteuersignal Φ_3a einen entsprechenden Wert hat, beispielsweise ”1”. Dies bedeutet, dass die erste Elektrode des Eingangskondensators 621 mit dem gepufferten Referenzsignal V_refbuf verbunden ist, wohingegen die zweite Elektrode des Eingangskondensators 621 mit dem niederen Bezugsreferenzsignalpotenzial V_refm verbunden ist. Unter der Annahme, dass das gepufferte Referenzsignal V_refbuf üblicherweise ein höheres elektrisches Potenzial hat als das niedere Bezugsreferenzsignalpotenzial V_refm, liegt am Eingangskondensator 621 somit von links nach rechts eine positive elektrische Spannung an. Hat dagegen das Schaltsteuersignal Φ_3b den entsprechenden Wert (bspw. „1”), der die Schaltelemente 631 und 635 zum Schließen veranlasst, so liegt an der ersten Elektrode des Eingangskondensator 621 das niedere Bezugsreferenzsignalpotenzial V_refm und an der zweiten Elektrode das gepufferte Referenzsignal V_refbuf an. Wird wieder die Spannung zwischen erster Elektrode und zweiter Elektrode betrachtet, so kann festgestellt werden, dass diese Spannung, unter der oben genannten Annahme, nun negativ ist. Es kann gesehen werden, dass die Schaltelemente 632 und 634 bzw. 631 und 635 jeweils paarweise geschaltet werden, da sie von demselben Schaltsteuersignal Φ_3a bzw. Φ_3b gesteuert werden. Die Schaltsteuersignale Φ_3a und Φ_3b sind typischerweise komplementär zueinander und werden auf der Grundlage des Steuersignals CTRL SIG bestimmt, welches im Zusammenhang mit der Beschreibung von 3 und 4 erwähnt wurde.
Die Vergleichssignalerzeugung 120 von 6 funktioniert im Wesentlichen wie folgt. In der Initialisierungsphase mit dem Steuersignal ”INIT” des Schaltelements 637 auf 1, wird der Rückkoppelkondensator 622 entladen und das Ausgangssignal bzw. die Ausgangsspannung V_out(0) des Operationsverstärkers 624 stellt sich auf das niedere Bezugsreferenzsignalpotenzial V_refm ein. Die anschließende Phase Φ₃ kann in einer ersten Version als Phase Φ_3a und in einer zweiten Version als Phase Φ_3b ablaufen, was von dem gegenwärtigen Zustand der Vergleichssignalerzeugung 120 und insbesondere dem darin ausgewerteten Steuersignal CTRL SIG (siehe 3) abhängt. In beiden Fällen wird der Eingangskondensator 621 in Phase Φ₃ auf eine Spannung V_refbuf – V_refm aufgeladen. Je nach vorherigem Komparatorausgangssignal findet die Aufladung des Eingangskondensators 621 mit umgekehrtem Vorzeichen statt. In der Phase Φ₄ wird diese Ladung auf den Rückkoppelkondensator 622 verschoben und die am Ausgangskondensator 622 anliegende Spannung entsteht am Ausgang des Operationsverstärkers 624.
Die zwei Fälle für die Phase Φ₃ lassen sich in Bool'scher Schreibweise wie folgt ausdrücken: Φ_3a = Φ₃&&(CTRL SIG) Φ_3b = Φ₃&&!(CTRL SIG).
Dabei bezeichnet die Variable ”CTRL SIG” ein digitales Steuersignal, das aus dem digitalen Ausgangssignal des Komparators 112 abgeleitet wird. Der Komparatorausgang ”comp_out” hängt vom Vergleich der analogen Eingangsspannung V_in mit der vorherigen Ausgangsspannung der Vergleichssignalerzeugung 120 ab, welche mit V_out(i – 1) bezeichnet wird. Für die Spannung des aktuellen analogen Vergleichssignals V_out(i) lassen sich zwei Fälle unterscheiden: V_out(i) = V_out(i – 1) + {V_refm – V_ref(Φ_1,2[i])}, falls V_in < V_out(i – 1), und V_out(i) = V_out(i – 1) + {V_refm – V_ref(Φ_1,2[i])}, falls V_in < V_out(i – 1).
Die obigen Beziehungen werden über die Bestimmung der Schaltsteuersignale Φ_3a, Φ_3b und Φ₄ sowie die Anordnung und Ansteuerung der Schaltelemente 631, 632, 633, 634, 635 und 636 erreicht.
Im Anschluss an die Initialisierung des Rückkoppelkondensators 622 durch Schließen des Schaltelements 637 führt die Vergleichssignalerzeugung 120 N Rekursionen durch, wobei jede Rekursion einem Umsetzungsschritt des Analog-Digital-Umsetzers 100 entspricht Der Index für den Umsetzungsschritt i läuft demnach von 1 bis N. Für i = 1 wird in den oben angegebenen Formeln der Wert des analogen Vergleichssignals zum Zeitpunkt i = 0 V_out(0) benötigt. Durch die Initialisierung wird dieser Wert auf V_out(0) = V_refm gesetzt. Da V_refm typischerweise kleiner ist als die Spannung des analogen Eingangssignals V_in hat das digitale Ausgangssignal CTRL SIG(0) üblicherweise den Wert ”1”. Gemäß den oben angegebenen Formeln wird der nächste Referenzsignalwert aus der Folge von unterschiedlichen Referenzsignalwerten zu dem gegenwärtigen Wert des analogen Vergleichssignals V_out(0) = V_refm hinzuaddiert. Der erste Referenzsignalwert innerhalb eines Zyklus der Folge von Referenzsignalwerten entspricht typischerweise der Hälfte eines Eingangsdynamikbereichs des Analog-Digital-Umsetzers 100. Der Eingangsdynamikbereich wird, sofern beispielhaft elektrische Spannungen als die maßgeblichen Signalwerte betrachtet werden, von dem niederen Bezugsreferenzsignalpotenzial V_refm und einem oberen Bezugsreferenzsignalpotenzial V_refp begrenzt. Somit hat das analoge Vergleichssignal zum Zeitpunkt i = 1 die Spannung ½(V_refp + V_refm) und liegt somit in der Mitte des Eingangsdynamikbereichs. Dies gilt in analoger Weise auch, wenn anstelle von elektrischen Spannungen elektrische Ströme als analoge Eingangssignalwerte, analoge Vergleichssignalwerte und/oder analoge Referenzsignalwerte angenommen werden.
7 zeigt ein Schaltbild einer möglichen Vergleichssignalerzeugung 120 gemäß einem Ausführungsbeispiel der hierin offenbarten Lehre, das Ähnlichkeiten zu dem in 6 dargestellten Ausführungsbeispiel aufweist. Die 8 bis 11 zeigen die Schaltung von 7 in verschiedenen Zuständen, die während des Betriebs der Vergleichssignalerzeugung 120 auftreten können.
Wie in 7 zu sehen, umfasst die Vergleichssignalerzeugung 120 einen Verstärker 724, einen ersten Ladungsspeicher 721, der über ein erstes Schaltelement 736 mit einem invertierenden Eingang des Verstärkers 724 elektrisch verbunden ist, und einen zweiten Ladungsspeicher 722, der den invertierenden Eingang des Verstärkers 724 mit einem Ausgang des Verstärkers als Rückkopplungselement elektrisch verbindet. Der erste Ladungsspeicher 721 ist in einem Brückenzweig einer Brückenschaltung integriert. Die Brückenschaltung ist an einer Seite mit einem Referenzsignaleingang verbunden, über den die Brückenschaltung das Referenzsignal erhält. Auf der anderen Seite ist die Brockenschaltung mit einem unteren Bezugsreferenzsignalpotenzial REFM verbunden. Die Brückenschaltung umfasst vier Schaltelemente 731, 732, 734 und 735. Die sich jeweils diagonal gegenüberliegenden Schaltelemente 731 und 735 bzw. 732 und 734 bilden Schaltelementpaare, die, zur Erzielung von zwei Schaltzuständen der Brückenschaltung, jeweils paarweise gleichzeitig geschlossen werden können. Auf diese Weise können die erste Elektrode und die zweite Elektrode des ersten Ladungsspeichers 721 wahlweise elektrisch mit dem Referenzsignaleingang REF oder dem unteren Bezugsreferenzsignalpotenzial REFM verbunden werden. Auf diese Weise lässt sich der erste Ladungsspeicher 721 je nachdem, welches Schaltelementpaar geschlossen ist, mit einer gewünschten Polarität elektrisch aufladen, und zwar mit einer elektrischen Spannung, die der Potenzialdifferenz zwischen dem Referenzsignal REF und dem unteren Bezugsreferenzsignalpotenzial REFM betragsmäßig entspricht. Neben den zwei erwähnten Schaltzuständen kann die Brückenschaltung noch zumindest zwei weitere Schaltzustände einnehmen, wie sie in den 10 und 11 dargestellt sind.
8 zeigt den Zustand der Vergleichssignalerzeugung 120 während der Phase Φ_3a. Die Schaltelemente 732 und 734 sind geschlossen, so dass die linke Elektrode des ersten Ladungsspeichers 721 mit dem Referenzsignal REF verbunden ist, und die rechte Elektrode mit dem unteren Bezugsreferenzsignalpotenzial REFM verbunden ist. Dies führt dazu, dass der erste Ladungsspeicher 721 im Wesentlichen auf die elektrische Potenzialdifferenz REF-REFM aufgeladen wird. Die Schaltelemente 731 und 735 sind in der Phase Φ_3a offen, ebenso wie die Schaltelemente 736 und 737.
9 zeigt den Zustand der Vergleichssignalerzeugung 120 während der Phase Φ_3b, welche alternativ zu der Phase Φ_3a durchgeführt werden kann. Aufgrund des Schaltsteuersignals Φ_3b sind nun die Schaltelemente 731 und 735 geschlossen, während die Schaltelemente 732 und 734 geöffnet sind. Die Schaltelemente 736 und 737 sind ebenfalls geöffnet. Somit liegt die rechte Elektrode des ersten Ladungsspeichers 721 auf dem gleichen Potenzial wie das Referenzsignal REF, und an der linken Elektrode des ersten Ladungsspeichers 721 liegt das untere Bezugsreferenzsignalpotenzial REFM an. Im Vergleich zu 8 wird der erste Ladungsspeicher 721 nun mit einer elektrischen Spannung mit umgekehrtem Vorzeichen aufgeladen.
10 zeigt die Vergleichsignalerzeugung 120 während einer Phase Φ₄. Von den vier Schaltelementen der Brückenschaltung ist nur das Schaltelement 731 geschlossen. Weiterhin ist auch das erste Schaltelement 736 geschlossen, welches den ersten Ladungsspeicher 721 mit dem invertierenden Eingang des Verstärken 724 verbindet. Wie im Zusammenhang mit 7 erwähnt, ist auch der zweite Ladungsspeicher 722 mit dem invertierenden Eingang des Operationsverstärkers 724 verbunden. Der Operationsverstärker sorgt in dieser Konstellation dafür, dass in dem zweiten Ladungsspeicher 722 die gleiche Ladungsmenge akkumuliert wird, wie in dem ersten Ladungsspeicher 721. Dies lässt sich mit dem ”Prinzip der virtuellen Masse” bei Operationsverstärkern erklären: der Operationsverstärker 724 zwingt durch das Rückkopplungsnetzwerk die elektrische Spannung an seinem negativen Eingang auf REFM. Der Eingang nimmt aber keinen Strom auf, weshalb die ganze Ladung vom ersten Ladungsspeicher 721 in den zweiten Ladungsspeicher 722 hineinfließen muss.
Die vom ersten Ladungsspeicher 721 auf den zweiten Ladungsspeicher 722 verschobene Ladung (wobei diese Verschiebung auch ein negatives Vorzeichen haben kann, also einen Ladungsabzug darstellt) kommt zu der bereits auf dem zweiten Ladungsspeicher 722 vorhandenen Ladung hinzu. Dadurch stellt sich am zweiten Ladungsspeicher 722 eine elektrische Spannung ein, die sich aus der vorhergehenden Spannung und der von dem ersten Ladungsspeicher 721 verschobenen elektrischen Ladung ergibt. Da die linke Elektrode des zweiten Ladungsspeichers 722 aufgrund der Operationsverstärkerwirkung im Wesentlichen auf das untere Bezugsreferenzsignalpotenzial REFM bezogen wird, liegt am Ausgang des Operationsverstärkers 724 eine Spannung an, die sich als Summe aus dem unteren Bezugsreferenzpotential REFM und der Spannung am zweiten Ladungsspeicher 722 ergibt, also REFM + Spannung am zweiten Ladungsspeicher 722 (Je nach Bezugspfeil am zweiten Ladungsspeicher 722 trägt die Spannung mit umgekehrtem Vorzeichen zu V_out bei. Dann würde man am Ausgang die Spannung (REFM – die Spannung am zweiten Ladungsspeicher 722) erhalten).
11 zeigt die Vergleichssignalerzeugung 120 während einer Initialisierungsphase, die üblicherweise zu Beginn einer Analog-Digital-Umsetzung durchgeführt wird. Die Schaltelemente 731, 732, 734 und 735 der Brückenschaltung sind in dieser Phase geöffnet. Auch das erste Schaltelement 736 zwischen dem ersten Ladungsspeicher 721 und dem invertierenden Eingang des Operationsverstärkers 724 ist geöffnet. Das Rückstellelement 737 dagegen ist geschlossen, wodurch der zweite Ladungsspeicher 722 im Wesentlichen kurzgeschlossen wird und sich daher entlädt. Die elektrische Spannung über dem zweiten Ladungsspeicher 722 sinkt somit auf 0 während der Initialisierungsphase. Nach Abschluss der Initialisierungsphase wird das Rückstellelement 737 wieder geöffnet, so dass der zweite Ladungsspeicher 722 bereit ist, elektrische Ladung aufzunehmen, die während der Phase Φ₄ auf ihn übertragen wird.
Die Vergleichssignalerzeugung 120 gemäß dem in den 7 bis 11 dargestellten Ausführungsbeispiel kann auch als ein mittels geschalteter Kondensatoren implementierter Integrator aufgefasst werden. Der Integrator dient dazu, das Referenzsignal zu integrieren, wobei die Vergleichssignalerzeugung 120 konfiguriert ist, für die Zwecke des Integrierens eine Polarität des Referenzsignals in Abhängigkeit von dem zuvor von dem Komparator bestimmten Wert des digitalen Steuersignals zu setzen. Dies wird in dem Ausführungsbeispiel der 7 bis 11 durch die Brückenschaltung und die selektive Aufladung des ersten Ladungsspeichers in den komplementären Phasen Φ_3a und Φ_3b erreicht. Wie oben erwähnt, hängt die Wahl, welche der komplementären Phasen Φ_3a und Φ_3b durchgeführt wird davon ab, in welcher Relation das vorherige analoge Vergleichssignal zum analogen Eingangssignal stand.
Sowohl die Vergleichssignalerzeugung 120 gemäß dem in 6 dargestellten Ausführungsbeispiel als auch die Vergleichssignalerzeugung 120 gemäß dem in den 7 bis 11 dargestellten Ausführungsbeispiel umfassen jeweils eine mittels geschalteter Kondensatoren realisierte Schaltung mit zumindest einem Verstärker und zumindest zwei Kondensatoren bzw. Ladungsspeichern. Des Weiteren umfasst die Vergleichssignalerzeugung 120 zumindest ein Rückstellelement zum Entladen von zumindest einem von erstem Ladungsspeicher und zweitem Ladungsspeicher. In den Ausführungsbeispielen gemäß 6 bis 11 ist das Rückstellelement dem zweiten Ladungsspeicher zugeordnet, da es der zweite Ladungsspeicher ist, der akkumulierend wirkt.
12 zeigt ein schematisches Schaltbild einer Referenzsignalerzeugung 180 gemäß einem Ausführungsbeispiel der hierin offenbarten technischen Lehre. Bei der Referenzsignalerzeugung gemäß dem in 12 dargestellten Ausführungsbeispiel handelt es sich im Grunde um zwei als Kette bzw. Ring verschaltete SC-Schaltungen, wobei beide durch ein Kapazitätsverhältnis von C zu 2C der verwendeten Kondensatoren eine Halbierung einer Spannung vornehmen. Die Referenzsignalerzeugung 180 von 12 arbeitet taktgesteuert, wobei zumindest zwei unterschiedliche Taktzeiten vorgesehen sind. Die Referenzsignalerzeugung 180 umfasst eine Anzahl von Schaltelementen, die in Abhängigkeit von der jeweiligen Taktzeit geöffnet oder geschlossen sind. Die zumindest zwei Taktzeiten werden hier mit Φ₁ und Φ₂ bezeichnet.
Die erste der SC-Schaltungen umfasst als wesentliche Bauelemente einen Operationsverstärker 184, einen Eingangskondensator 181 und einen Rückkopplungskondensator 182. Die zweite der SC-Schaltungen umfasst in ähnlicher Weise als wesentliche Bauelemente einen Operationsverstärker 194, einen Eingangskondensator 191 und einen Rückkopplungskondensator 192. Die grundlegende Struktur ist bei beiden SC-Schaltungen im Wesentlichen gleich, so dass nachfolgend die linke der zwei SC-Schaltungen stellvertretend für beide beschrieben wird.
Der erste Kondensator 181 ist an einer ersten Elektrodenseite (in 12 als die linke Elektrode des Kondensators 181 dargestellt) mit drei Schaltelementen 182, 188 und 189 verbunden. Über das Schaltelement 182 lässt sich die erste Elektrode des Kondensators 181 mit dem unteren Bezugsreferenzsignalpotenzial V_refm elektrisch verbinden. Über das Schaltelement 189 lässt sich die erste Elektrode des Eingangskondensators 181 mit dem oberen Bezugsreferenzsignalpotenzial V_refp elektrisch verbinden. Das Schaltelement 188 dient schließlich dazu, die erste Elektrode des Eingangskondensators 181 mit dem Ausgang des Operationsverstärkers 194 der rechten SC-Schaltung zu verbinden, was nachfolgend noch genauer erläutert wird. Auf Seiten der zweiten Elektrode des Eingangskondensators 181 ist dieser über ein Schaltelement 184 ebenfalls mit dem unteren Bezugsreferenzsignalpotenzial V_refm und über ein Schaltelement 186 mit einem invertierenden Eingang des Operationsverstärkers 184 verbunden. Die Schaltelemente 184, 188 und 189 werden während der Taktzeit Φ₁ geschlossen, wobei bezüglich der Schaltelemente 188 und 189 die zusätzliche Bedingung ”INIT” bzw. deren Negation zu beachten ist. Dementsprechend ist das Schaltelement 188 geschlossen, wenn die Taktzeit Φ₁ vorliegt und sich die Referenzsignalerzeugung 180 gegenwärtig nicht in der Initialisierungsphase befindet. Im Gegensatz dazu ist das Schaltelement 189 geschlossen, wenn die Taktzeit Φ₁ vorliegt und sich die Referenzsignalerzeugung 180 gegenwärtig in der Initialisierungsphase befindet.
Die Schaltelemente 182 und 186 werden während der Taktzeit Φ₂ geschlossen. Aufgrund der Schaltsteuersignale Φ₁ und Φ₂ wird während der Taktzeit Φ₁ eine elektrische Spannung an den Eingangskondensator 181 angelegt, die sich aus der Differenz zwischen dem oberen Bezugsreferenzsignalpotenzial V_refp oder dem Ausgangspotenzial des Operationsverstärkers 194 der rechten SC-Schaltung einerseits und dem unteren Bezugsreferenzsignalpotenzial V_refm andererseits ergibt. Bei genügend langer Dauer der Taktzeit Φ₁ kann sich der Eingangskondensator nahezu vollständig auf diese Spannung aufladen. Beim Umschalten auf die Taktzeit Φ₂ wird die erste Elektrode des Eingangskondensators 181 mittels des Schaltelements 182 mit dem unteren Bezugsreferenzsignalpotenzial V_refm verbunden. Die zweite Elektrode des Eingangskondensators 181 wird über das Schaltelement 186 mit dem invertierenden Eingang des Operationsverstärkers 184 verbunden. Ähnlich wie zuvor in Bezug auf die Vergleichssignalerzeugung 120 beschrieben, kommt es zu einem Ladungsausgleich zwischen dem Eingangskondensator 181 und dem Rückkopplungskondensator 182. Im Gegensatz zur Vergleichssignalerzeugung hat der Rückkopplungskondensator 182 jedoch nicht die gleiche Kapazität wie der Eingangskondensator 181, sondern die doppelte Kapazität. Aufgrund der Beziehung V = Q/C, die für einen Kondensator bezüglich der anliegenden Spannung V, der gespeicherten Ladung Q und des Kapazitätswerts C gilt, führt die von dem Eingangskondensator 181 zum Rückkopplungskondensator 182 verschobene Ladung Q nur zu einer halb so großen Spannung am Rückkopplungskondensator 182 im Vergleich zu der Spannung, die am Eingangskondensator 181 anlag bzw. anliegt. Am Ausgang des Operationsverstärkers 184 liegt die Spannung (V_refm + Spannung am Rückkoppelkondensator 182) an. Zusammenfassend lässt sich festhalten, dass während der Taktzeit Φ₁ eine am Eingang der linken SC-Schaltung anliegende Spannung abgetastet wird, die dann während der Taktzeit Φ₂ halbiert am Rückkopplungskondensator 182 und somit auch am Ausgang der linken SC-Schaltung anliegt. Bei der rechten SC-Schaltung ist es umgekehrt: Der Eingang liegt in Φ₂ an und der halbierte Ausgangswert in Φ₁. Auf diese Weise kommt es zu einer Halbierung der Eingangsspannung.
Ein Rückstellelement 187 in Form eines Schaltelements ist parallel zu dem Rückkopplungskondensator 182 geschaltet. Dieses Schaltelement wird während der Taktzeit Φ₁ geschlossen, so dass sich der Rückkopplungskondensator 182 während der Taktzeit Φ₁ entlädt. Anders als beispielsweise innerhalb der Vergleichssignalerzeugung gemäß einem der Ausführungsbeispiele in 6 bis 11 kommt es bei der Referenzsignalerzeugung 180 nicht zu einer Akkumulation von bereits auf dem Rückkopplungskondensator 182 gespeicherter Ladung mit Ladung, die von dem Eingangskondensator 181 auf den Rückkopplungskondensator 182 geschoben wird.
Die Funktionsweise der rechten SC-Schaltung ist im Wesentlichen identisch zu der linken SC-Schaltung, wobei jedoch die Schaltsteuersignale Φ₁ und Φ₂ vertauscht sind. Ferner muss die rechte SC-Schaltung nicht initialisiert werden, so dass ein Schaltelement, das ausschließlich während der Initialisierungsphase geschlossen ist, entfallen kann. Die rechte SC-Schaltung übernimmt als Eingangssignal das Ausgangssignal des Operationsverstärkers 184 der linken SC-Schaltung. Der Ring der beiden SC-Schaltungen wird dadurch geschlossen, dass auch das Ausgangssignal des Operationsverstärkers 194 der rechten SC-Schaltung als Eingangssignal für die linke SC-Schaltung verwendet wird, sofern die Referenzsignalerzeugung 180 nicht gegenwärtig initialisiert wird.
Bezüglich der Referenzsignalerzeugung 180 kann festgehalten werden, dass mit jedem Takt Φ₁ oder Φ₂ einer der beiden SC-Verstärker 184, 194 die Referenzspannung abtastet, während der andere den vorherigen Wert halbiert hat. Dadurch ist in jeder der beiden Taktphasen eine halbierte Referenzspannung verfügbar. Über zwei Schalter wird in der jeweils aktiven Phase entweder das Signal V_ref1(Φ₂) oder V_ref2(Φ₁) an den Ausgang V_ref(Φ_1,2) geschaltet. Diese Auswahl kann durch die ebenfalls in 12 dargestellte Gestaltung mit den Schaltelementen 171 und 172 erfolgen.
Unter der Annahme von idealen Verstärkern 184 und 194 mit unendlicher Leerlaufverstärkung berechnen sich die beiden Referenzspannungen für den Umsetzungsschritt i zu V_ref1,2(Φ_2,1[i]) = V_refm + ½{V_ref2,1(Φ_1,2[i]) – V_refm}.
Während der Initialisierungsphase, wenn das Signal ”INIT” auf 1 gesetzt ist, wird V anstelle von V_ref2(Φ₁[1]) auf den Eingang des ersten SC-Verstärkers 184 geschaltet, und somit der Startwert V_ref1(Φ₂)[1]) = V_refm + ½{V_refp – V_refm} erzeugt.
Das Prinzip eines Analog-Digital-Umsetzers mit einer wie in 12 gezeigten Referenzsignalerzeugung 180 und einer Vergleichssignalerzeugung 120 wie in 6 kann folgendermaßen zusammengefasst werden: Eine mit jedem Umsetzungsschritt halbierte Referenzspannung wird global außerhalb der Spalten platziert. Realisiert wird diese mit zwei SC-Verstärkern als Kette verschaltet, wobei jeweils einer der SC-Verstärker in einer Phase der zweiphasigen Takte eine Halbierung der Referenzspannung vornimmt. Ein Komparator eines Analog-Digital-Umsetzen vergleicht die von einer der Anwendung entsprechenden Sample-and-Hold-Stufe gehaltene Spannung mit dem Ausgang eines DAC-Ersatzes bzw. der Vergleichsspannungserzeugung 120. Der DAC-Ersatz wird ebenfalls mit einer SC-Schaltung realisiert. Dort wird je nach Komparatorausgang die halbierte Referenzspannung addiert oder subtrahiert. Hierzu wird das Signal CTRL SIG, welches den zwischengespeicherten Komparatorausgang darstellt, über Logik mit den Takten verknüpft. Zudem liefert der Komparatorausgang das Ausgangswort in serieller Form, welches im Speicher abgelegt wird.
Ein Beispiel für die Taktansteuerung eines Analog-Digital-Umsetzers, welcher beispielsweise eine Vergleichssignalerzeugung gemäß 6 und eine Referenzsignalerzeugung gemäß 12 umfasst, ist in 13 gegeben. Auf die Initialisierungsphase, in der V_refp bei der Referenzspannungserzeugung 180 abgetastet wird, und die Vergleichsspannungserzeugung 120 zurückgesetzt wird, folgen N Umsetzungsschritte, wobei mit jedem Takt Φ₅ ein Bit bestimmt wird. Weiterhin sind Φ₁ bzw. Φ₂ die Takte für die Schaltung, welche die Referenzspannung halbiert (Referenzspannungserzeugung 180), und Φ₃ bzw. Φ₄ die Takte für die Vergleichsspannungserzeugung 120. Der Komparator 112 des Analog-Digital-Umsetzers 100 kann getaktet sein und in diesem Fall mit dem Taktsignal Φ₅ angesteuert werden. Für die Periodendauer der einzelnen Takt gilt: T₁ = T₂ = 2 T₃ = 2·T₄ = 2·T₅, wobei T_j die Periodendauer des Taktsignals Φ_j ist.
Das bedeutet, dass Φ₁ und Φ₂ mit halber Frequenz arbeiten können, da mit jedem halben Takt einer der beiden SC-Verstärker 184, 194 einen neuen halbierten Wert der Referenzspannung liefert.
Die Initialisierungsphase läuft in 13 von links bis zu der gestrichelten, senkrechten Linie. Ab der gestrichelten Linie werden N Umsetzungsschritte durchgeführt, wobei hier N = 10 Bit angenommen wurde.
Anhand von 14 wird mm die Funktionalität des hierin offenbarten Analog-Digital-Umsetzers anhand eines Beispiels erläutert. Im Folgenden soll das Prinzip für die Bestimmung der ersten drei Bits beispielhaft aufgezeigt werden. Das analoge Eingangssignal liegt als eine Eingangsspannung vor, welche für die Zwecke dieses Beispiels V_m = 1,77 V betragen soll. Der Eingangsdynamikbereich wird durch eine untere Referenzspannung V_refm und eine obere Referenzspannung V_refp begrenzt, welche nun die Rolle des unteren Bezugreferenzsignalpotenzials bzw. des oberen Referenzsignalpotenzials einnehmen. In dem hier betrachteten Beispiel betragen die Referenzspannungen V_refm = 1,4 V und V_refp = 2,4 V. In der nachfolgenden Tabelle sind die halbierten Referenzspannungen V_ref(Φ_1,2[i]), die Ausgangsspannung der Vergleichssignalerzeugung V_out(i) und der Komparatorausgang für dieses Beispiel zusammengefasst.

i V_ref(Φ_1,2[i]) V_in V_out(i) comp_out

1 1,9 V 1,77 V 1,9 V 0 (MSB)

2 1,65 V 1,77 V 1,65 V 1

3 1,525 V 1,77 V 1,775 V 0 (LSB)
In 14 ist eine entsprechende graphische Veranschaulichung des gewählten Beispiels dargestellt. Die Eingangsspannung V_in ist in 14 als gestrichelte horizontale Linie dargestellt. Das analoge Vergleichssignal, welches von der Vergleichssignalerzeugung 120 bereitgestellt wird, ist als durchgezogene Linie dargestellt, wobei das Vergleichssignal sich mit jedem Umsetzungsschritt ändert, um sich so dem analogen Eingangssignal V_in anzunähern. Da in jedem Umsetzungsschritt von der Vergleichssignalerzeugung 120 eine Entscheidung darüber getroffen wird, ob die Vergleichsspannung V_out nach oben oder nach unten verändert werden soll, gibt es mehrere Möglichkeiten für den Wert der Vergleichspannung V_out in jedem Umsetzungsschritt. Von diesen mehreren Möglichkeiten wird jedoch nur eine für die Fortsetzung des Umsetzungsvorgangs ausgewählt. Die Anzahl der Möglichkeiten für die Vergleichsspannung V_out verdoppelt sich von Umsetzungsschritt zu Umsetzungsschritt gemäß der Beziehung 2^i–1, so dass im ersten Umsetzungsschritt nur eine Möglichkeit für das analoge Vergleichssignal V_out besteht und im N-ten Umsetzungsschritt 2^N–1 Möglichkeiten bestehen. Man beachte jedoch, dass die Wahl der Vergleichsspannung V_out in jedem Umsetzungsschritt von der Vorgeschichte der Analog-Digital-Umsetzung abhängt, so dass in jedem Umsetzungsschritt tatsächlich eine binäre Entscheidung zwischen zwei Möglichkeiten für den nächsten Wert der Vergleichsspannung besteht. Typischerweise wird man denjenigen Wert der Vergleichsspannung V_out als nächsten Wert auswählen, der näher an dem analogen Eingangssignal V_in liegt. Wie in 14 zu sehen, kann dies durch einen Größer-Kleiner-Vergleich der Eingangsspannung V_in mit dem gegenwärtigen Wert der Vergleichsspannung V_out festgestellt werden, da der gegenwärtige Wert von V_out in der Mitte zwischen den zwei Möglichkeiten für den nächsten Wert von V_out liegt. Somit kann der Komparator 112 des Analog-Digital-Umsetzers 100 die Grundlage für die Entscheidung bezüglich des nächsten Werts der Vergleichsspannung V_out liefern.
Eine genauere Betrachtung der obigen Tabelle und der 14 zeigt, dass im ersten Umsetzungsschritt (i = 1) die Referenzspannung 1,9 V beträgt. Da die Vergleichssignalerzeugung 120 zuvor initialisiert wurde, beträgt auch die Vergleichsspannung V_out(1) = 1,9 V. Der Komparatorausgang comp_out ist 0, da das analoge Eingangssignal V_in mit 1,77 V unter dem Vergleichssignal V_out = 1,9 V liegt. Der Komparatorausgang im ersten Umsetzungsschritt stellt das höchstwertige Bit (”Most Significant Bit”: MSB) eines digitalen Worts dar, welches den analogen Wert des analogen Eingangssignals V_in repräsentiert. Die Referenzspannung im ersten Umsetzungsschritt V_ref(Φ_1,2[1]) beträgt wie erwähnt 1,9 V und liegt somit in der Mitte des von der unteren Referenzspannung V_refm = 1,4 V und der oberen Referenzspannung V_refp = 2,4 V begrenzten Intervalls.
Im zweiten Umsetzungsschritt (i = 2) beträgt die Referenzspannung V_ref(Φ_1,2[2]) = 1,65 V, was in einem Abstand von 0,25 V zur unteren Referenzspannung V_refm = 1,4 V liegt. Diese Differenz von 0,25 V wird nun durch die Vergleichssignalerzeugung 120 von dem vorherigen Wert des Vergleichssignals V_out(1) subtrahiert, da der Komparatorausgang comp_out(1) = 0 war. Auf diese Weise ergibt sich ein nachfolgender Wert für die Vergleichsspannung V_out(2) von 1,9 V – 0,25 V = 1,65 V. Der nachfolgende Wert für die Vergleichsspannung V_out(2) wird wiederum mit dem analogen Eingangssignal V_in = 1,77 V verglichen, was zu einem Komparatorausgang mit dem Wert 1 führt.
Auf ähnliche Weise wird im dritten Umsetzungsschritt (i = 3) die Differenz V_ref(Φ_1,2[3])-V_refm = 0,125 V zu dem vorherigen Wert der Vergleichsspannung V_out(2) = 1,65 V hinzuaddiert, um auf diese Weise den neuen Wert für die Vergleichsspannung V_out(3) = 1,775 V zu erhalten. Während im zweiten Umsetzungsschritt (i = 2) aufgrund des Komparatorausgangs im ersten Umsetzungsschritt eine Subtraktion durchgeführt wurde, wird im dritten Umsetzungsschritt (i = 3) eine Addition zur Bestimmung des aktuellen Vergleichssignalwerts V_out(3) durchgeführt, weil im vorhergehenden Umsetzungsschritt der Komparatorausgang comp_out(2) = 1 war.
15 zeigt ein schematisches Blockschaltbild eines spaltenparallelen Analog-Digital-Umsetzers, in dem die offenbarte Lehre verwendet werden kann. Der spaltenparallele Analog-Digital-Umsetzer umfasst eine Vielzahl von Vergleichseinheiten 110, die jeweils einer Spalte des spaltenparallelen Analog-Digital-Umsetzers zugeordnet sind. Jede Vergleichseinheit 110 umfasst einen Komparator 112 und eine Vergleichssignalerzeugung 120. Des Weiteren umfasst der Analog-Digital-Umsetzer von 15 eine globale Referenzsignalerzeugung 180, die ein Referenzsignal erzeugt, welches an die Vielzahl der Vergleichseinheiten 110 verteilt wird.
Der Analog-Digital-Umsetzer hat K Spalten und eine bestimmte Spalte kann über den Spaltenindex m identifiziert werden, wobei m von l bis zur Spaltenanzahl K lauft. In jeder Spalte vergleicht der Komparator 112 die Eingangsspannung V_inm der Spalte m mit der angenäherten Spannung von der Vergleichsspannungserzeugung 120 der jeweiligen m-ten Spalte. Die Vergleichssignalerzeugung 120 nutzt dabei die globale Referenzspannungserzeugung 180 und den lokalen Komparatorausgang, um die Eingangsspannung V_inm anzunähern. Der Komparatorausgang liefert dabei sukzessive, beginnend mit dem MSB die einzelnen Bits des Ausgangsworts. Diese werden im Memory 400 gespeichert.
Wie weiter oben im Zusammenhang mit den 5 bis 11 erläutert, kann jede Vergleichssignalerzeugung 120 auf relativ einfache Weise realisiert werden und benötigt nur wenige Komponenten bzw. Bauelemente. Insbesondere werden pro Vergleichssignalerzeugung 120 nur wenige passive Bauelemente wie Kondensatoren und/oder Widerstände benötigt, so dass der Platzbedarf pro Vergleichssignalerzeugung 120 geringer ist, als bei vielen anderen Lösungen. Darüber hinaus benötigt jede Vergleichssignalerzeugung 120 nur einen kleinen digitalen Speicher für ein Bit (das vorherige von der Vergleichseinheit 110 erzeugte Bit des digitalen Ausgangsworts) oder sogar überhaupt keinen digitalen Speicher. Durch die spaltenindividuelle, rekursive Berechnung eines nächsten Vergleichssignalwerts kann die Vergleichssignalerzeugung 120 relativ schnell und mit wenig Verarbeitungsschritten arbeiten. Die Verarbeitungsschritte zur Bestimmung des nächsten Werts des Vergleichssignals können unter Umständen bereits teilweise parallel zu dem Vergleich zwischen dem analogen Eingangssignal V_inm mit dem gegenwärtigen Wert des Vergleichssignals V_out durchgeführt werden.
Somit ist der hier vorgestellte Analog-Digital-Umsetzer nach dem Prinzip der sukzessiven Approximation in der Lage, den Schaltungsaufwand zu reduzieren, der innerhalb einer Spalte auftritt, indem der Digital-Analog-Umsetzer innerhalb einer Spalte beispielsweise durch eine SC(Switched Capacitor)-Schaltung mit einem Verstärker und zwei Kondensatoren ersetzt wird. Die hierfür benötigte Erzeugung der Referenzspannung, welche mit jedem Takt halbiert wird, kann einmalig außerhalb der Spalten platziert werden. Weiterhin wird der Anteil an digitalen Schaltungen minimiert, da die Ansteuerung der Schalter innerhalb eines Digital-Analog-Umsetzen (z. B. Kondensatorarray) entfällt, der in bisherigen Lösungen für Analog-Digital-Umsetzer vom Sukzessiven-Approximations-Typ verwendet wird. Sollte bei einem spaltenparallelen Analog-Digital-Umsetzer gemäß der offenbarten Lehre das Ausgangswort seriell herausgeführt werden, kann komplett auf das SAR (sukzessives Approximationsregister) in jeder Spalte verzichtet werden, was eine weitere Reduzierung des Schaltungsaufwands bedeutet.
In einem herkömmlichen Analog-Digital-Umsetzer vom Sukzessiven-Approximations-Typ wird das digitale Ausgangswort, welches mit einem Digital-Analog-Umsetzer in eine Spannung umgesetzt wird, so lange sukzessive angenähert, bis die angenäherte Spannung mit der Eingangsspannung zu einer Genauigkeit von N Bit übereinstimmt. Da beginnend mit dem MSB die Bits auf 1 gesetzt werden, und je nach Komparatorausgang zurückgesetzt werden, liegt die angenäherte Spannung, wenn im ersten Schritt nur das MSB gesetzt ist, in der Mitte des möglichen Eingangsspannungsbereichs. Wenn das nächst niederwertigere Bit auf 1 gesetzt wird, liegt die Digital-Analog-Umsetzer-Ausgangsspannung, je nachdem, ob das MSB anhand des Komparatorausgangs zurückgesetzt wurde, bei 3/4 oder bei 1/4 des Eingangsspannungsbereichs. Die hierin offenbarte technische Lehre basiert darauf, dass die Eingangsspannung sukzessive durch eine Addition oder Subtraktion einer immer wieder halbierten Referenzspannung angenähert werden kann, denn jedes nächst niederwertigere Bit hat die Hälfte an Wertigkeit. Diese Tatsache wird in einem ADC gemäß der hier offenbarten technischen Lehre genutzt, indem die Referenzspannung mit jedem Umsetzungsschritt halbiert wird, und in jeder Spalte individuell eine Addition oder Subtraktion vorgenommen wird. Dabei wird auf eine Umsetzung eines Registerwerts mit einem Digital-Analog-Umsetzer verzichtet.
16 zeigt ein schematisches Blockschaltbild eines spaltenparallelen Analog-Digital-Umsetzers, der ähnlich zu dem spaltenparallelen Analog-Digital-Umsetzer von 15 ist. Demnach umfasst der spaltenparallele Analog-Digital-Umsetzer eine Vielzahl von Vergleichseinheiten 110 und eine Referenzspannungserzeugung 180. 16 kann somit als vereinfachte Darstellung des spaltenparallelen Analog-Digital-Umsetzers von 15 gesehen werden.
17 zeigt ein schematisches Blockschaltbild einer Kombination aus Bildsensor und spaltenparallelem Analog-Digital-Umsetzer bzw. eines Bildsensors mit integriertem spaltenparallelem Analog-Digital-Umsetzer. Der Bildsensor umfasst ein Bildaufnahmearray 811 mit einer Vielzahl von Bildaufnahmeelementen bzw. Pixeln 812. Diese sind in Zeilen und Spalten angeordnet, wobei die Bildaufnahmeelemente 812 einer bestimmten Spalte mit einer für diese Spalte vorgesehenen Ausleseleitung verbunden sind. Die zu einer Spalte gehörende Ausleseleitung führt mittels eines Abtasthalteglieds 815 zu einer Vergleichseinheit 110, die der jeweiligen Spalte des Bildaufnahmearrays 811 zugeordnet ist. Zusätzlich oder alternativ zu dem Abtasthalteglied 815 kann auch eine CDS-Stufe („correlated double sampling”) verwendet werden. CDS-Stufen sind bei CMOS Imagern üblich, um auch niederfrequentes Rauschen zu reduzieren. Dabei erhält man direkt den Signalhub von Resetwert minus Signalwert. Die Vergleichseinheiten 110 dienen dazu, ein analoges Signal, das von einem der Bildaufnahmeelemente 812 erzeugt wurde, mit einem analogen Vergleichssignal zu vergleichen und auf diese Weise zu einer digitalen Darstellung des analogen Eingangssignals zu gelangen, wie weiter oben beschrieben. Zu diesem Zweck erhält jede der Vielzahl von Vergleichseinheiten 110 ein Referenzsignal von einer Referenzsignalerzeugung 180. In dem in 17 dargestellten Ausführungsbeispiel umfasst jede Vergleichseinheit 110 einen digitalen Speicher 401, in welchem die digitale Darstellung eines zuletzt analog-digital umgesetzten analogen Eingangssignals gespeichert ist. Die digitalen Darstellungen aller entsprechenden analogen Spaltensignale können zeilenweise aus den jeweiligen digitalen Speichern 401 ausgelesen werden und einem Bildprozessor (”Image Processor”) zugeführt werden zur weiteren Verarbeitung. Andere Konfigurationen zum Speichern der digitalen Darstellungen und zu deren Auslesung sind ebenfalls denkbar.
Ein Taktgeber 130 versorgt die Vergleichseinheiten 110 und die Referenzsignalerzeugung 180 mit einem Taktsignal, so dass die Vergleichseinheiten 110 und die Referenzerzeugung 180 im Wesentlichen synchron arbeiten. Die Referenzsignalerzeugung 180 variiert das Referenzsignal nach einem bestimmten Zeitintervall und die Vergleichseinheiten 110 nutzen einen neuen, von der Referenzsignalerzeugung 180 bereitgestellten Wert für einen neuen Umsetzungsschritt innerhalb der Analog-Digital-Umsetzung.
Das Taktsignal wird auch einer Steuerung 140 zugeführt. Basierend auf dem Taktsignal erzeugt die Steuerung 140 ein Initialisierungssignal ”INIT”, wodurch die Vergleichseinheiten 110 und die Referenzsignalerzeugung 180 für einen neuen Umsetzungsvorgang vorbereitet werden. Während eines Umsetzungsvorgangs ist die Vielzahl der Vergleichseinheiten 110 in der Lage, eine komplette Zeile des Bildaufnahmearrays 811 zu digitalisieren. Dies bedeutet, dass für jeden neuen Umsetzungsvorgang die analogen Signale in den Bildaufnahmeelementen 812 einer nächsten Zeile an den Eingängen der Vielzahl von Vergleichseinheiten 110 bereitgestellt werden müssen. Zu diesem Zweck inkrementiert die Steuerung 140 bei jedem Initialisierungsvorgang einen Zeilenzähler (”Row No.”), welcher einem Zeilendecoder (”Row Decoder”) 813 zur Verfügung gestellt wird. Der Zeilendecoder 813 steuert einen Zeilentreiber 814 (”Row Driver”), welcher die Bildaufnahmeelemente 812 der ausgewählten Zeile veranlasst, die von ihnen gespeicherten Analogwerte auf eine entsprechende Ausleseleitung zu legen, so dass sie an den Eingängen der Vielzahl der Vergleichseinheiten 110 vorliegen.
Insbesondere bei Bildaufnahmesensoren bzw. ”Imager” kann ein spaltenparalleler Analog-Digital-Umsetzer gemäß der hierin offenbarten Lehre vorteilhaft eingesetzt werden. Wie bereits erwähnt, ist die Breite eines spaltenparallelen Analog-Digital-Umsetzers für einen CMOS Imager durch den Pixel-Pitch begrenzt. Eine Grundvoraussetzung, um einen Analog-Digital-Umsetzer in einer Spalte zu implementieren, ist somit ein geringer Schaltungsaufwand. Bei dem hier vorgestellten Analog-Digital-Umsetzer nach der sukzessiven Approximation ist der Schaltungsaufwand in jeder Spalte gegenüber einem herkömmlichen SAR ADC deutlich reduziert.
Die Tatsache, dass ein Großteil der Schaltungen aus den Spalten herausgenommen und global platziert wird, fördert die Gleichmäßigkeit zwischen den Spalten. Dies ist wiederum wichtig, da das menschliche Auge sensitiv für Unregelmäßigkeiten von Spalte zu Spalte ist.
In diesem Analog-Digital-Umsetzer nach dem SAR-Prinzip wurde ein üblicherweise verwendeter Digital-Analog-Umsetzer, welcher als Kondensatorarray, Widerstands- oder Stromspiegelteiler realisiert werden kann, ersetzt. Mit dieser Lösung kann die als DAC-Ersatz dienende Vergleichssignalerzeugung 120 zu einem besseren Komponenten-Matching geführt werden, da nur zwei Kondensatoren zueinander paarungsgenau sein müssen. Ein Missmatch von Transistoren in den SC-Verstärkern kann durch eine Offset-Korrektur kompensiert werden. Neben dem Wunsch nach möglichst geringem Schaltungsaufwand innerhalb einer Spalte ist bei spaltenparallelen Analog-Digital-Umsetzern für Bildsensoren auch die Geschwindigkeit von Interesse, mit der ein einzelner Umsetzungsvorgang durchgeführt werden kann. Der spaltenparallele Analog-Digital-Umsetzer gemäß der hierin offenbarten Lehre vereint diese beiden Entwicklungsziele. Beispielsweise besitzt der hier vorgestellte Analog-Digital-Umsetzer einen Geschwindigkeitsvorteil gegenüber Lösungen, die zwar einen noch geringeren Schaltungsaufwand pro Zeile erzielen. Bei derartigen Analog-Digital-Umsetzern wird die benötige Vergleichsspannung jedoch in einzelnen Iterationsschritten über die bereits festgestellten Bits (beginnend mit dem MSB) bestimmt, so dass beginnend beim MSB mit jedem weiteren Bit jeweils ein Schritt mehr als beim vorherigen Bit benötigt wird. Dies bedeutet, dass für jedes weitere Bit an Auflösung N weitere Umsetzungsschritte benötigt werden, wobei N der neuen Auflösung entspricht.
18 zeigt ein schematisches Flussdiagramm eines Verfahrens zum Analog-Digital-Umsetzen gemäß der hierin offenbarten Lehre. Nach dem Beginn des Verfahrens werden im Zusammenhang mit einer optionalen Aktion 901 eine Vergleichssignalerzeugung und eine Referenzsignalerzeugung initialisiert. Diese optionale Aktion 901 wird üblicherweise zu Beginn eines Umsetzungszyklus durchgeführt. Bei 902 wird ein Vergleichssignal durch eine Vergleichssignalerzeugung bereitgestellt. Zu Beginn des Umsetzungszyklus ist das Vergleichssignal meist ein fest vorgegebener Wert, beispielsweise ein Spannungswert, der die Mitte eines Eingangsdynamikintervalls des Analog-Digital-Umsetzers darstellt. In nachfolgenden Umsetzungsschritten ändert sich das Vergleichssignal in Abhängigkeit von einem zu. digitalisierenden analogen Eingangssignal, wie nachfolgend erläutert. Das zu digitalisierende analoge Eingangssignal wird bei 903 mit dem Vergleichssignal verglichen, was durch einen Komparator erfolgt, der ein digitales Ausgangssignal des Verfahrens zum Analog-Digital-Umsetzen ausgibt. Das digitale Ausgangssignal des Komparators kann noch weiterverarbeitet werden, um es in ein gewünschtes Format (beispielsweise als paralleles Datenwort mit vorgegebener Bitanzahl) umzuwandeln.
Auf der Basis des Komparatorausgangssignals wird ein digitales Steuersignal bestimmt, wie bei 904 des schematischen Flussdiagramms von 18 angedeutet.
Bei 905 wird ein Referenzsignal bereitgestellt, welches in Form einer Folge von unterschiedlichen Referenzsignalwerten vorliegt. Das Referenzsignal wird typischerweise durch eine Referenzsignalerzeugung bereitgestellt.
Die Aktionen 906 bis 909 bilden gemeinsam einen Verfahrensabschnitt, mittels dem das Vergleichssignal durch die Vergleichssignalerzeugung variiert wird. Bei 906 wird dazu zunächst das digitale Steuersignal ausgewertet, so dass nachfolgende Aktionen in Abhängigkeit von dem digitalen Steuersignal durchgeführt werden. Wenn bei 906 festgestellt wird, dass das digitale Steuersignal den logischen Wert ”wahr” hat, wird das Verfahren zum Analog-Digital-Umsetzen bei der Aktion 907 fortgeführt. Dementsprechend wird das während der Aktion 905 bereitgestellte Referenzsignal zu dem Vergleichssignal hinzuaddiert, welches in der Aktion 902 bereitgestellt wurde. Das Ergebnis dieser Addition wird dann bei 909 als nachfolgender Wert des Vergleichssignals verwendet. Ergibt die Abfrage bei 906 dagegen, dass das digitale Steuersignal den logischen Wert ”falsch” hat, dann wird bei 908 das Referenzsignal von dem Vergleichssignal subtrahiert. In diesem Fall wird bei 909 das Ergebnis der Subtraktion Vergleichssignal – Referenzsignal als nachfolgender Wert des Vergleichssignals verwendet. Der in 909 bestimmte nachfolgende Wert des Vergleichssignals wird dann in der Art einer Rückschleife an den Block 902 übergeben. Mit dem nachfolgenden Wert des Vergleichssignals kann nun das nächst niederwertige Bit innerhalb des Verfahrens zum Analog-Digital-Umsetzen bestimmt werden.
Das Verfahren endet, wenn das niedrigwertigste Bit LSB bestimmt wurde. Nachdem das Vergleichssignal erneut initialisiert wurde, was innerhalb der Aktion 901 erfolgen kann, ist das Verfahren wieder bereit, einen neuen analogen Wert zu digitalisieren.
Der Analog-Digital-Umsetzer gemäß der hierin offenbarten Lehre kann wie folgt ergänzt bzw. abgeändert werden:

• Der gesamte Signalpfad oder ein Teil davon kann in differentieller Form realisiert werden.
• Die Referenzsignalerzeugung wird mit einem Buffer oder einer Vielzahl von Buffer von der/den Vergleichssignalerzeugung(en) kapazitiv entkoppelt.
• Platzierung der globalen Referenzsignalerzeugung in jeder Spalte, um bei der vorherigen Ausführungsform ein gegebenenfalls auftretendes Problem mit einem Offset im Buffer zu umgehen.
• Es werden zusätzliche Referenzspannungen oder -signale neben V_refm und V_refp o. ä. verwendet.
• Einführung von Redundanz durch Verwendung zweier oder mehrerer Komparatoren.

Obwohl manche Aspekte im Zusammenhang mit einer Vorrichtung beschrieben wurden, versteht es sich, dass diese Aspekte auch eine Beschreibung des entsprechenden Verfahrens darstellen, sodass ein Block oder ein Bauelement einer Vorrichtung auch als ein entsprechender Verfahrensschritt oder als ein Merkmal eines Verfahrensschrittes zu verstehen ist. Analog dazu stellen Aspekte, die im Zusammenhang mit einem oder als ein Verfahrensschritt beschrieben wurden, auch eine Beschreibung eines entsprechenden Blocks oder Details oder Merkmals einer entsprechenden Vorrichtung dar. Einige oder alle der Verfahrensschritte können durch einen Hardware-Apparat (oder unter Verwendung eines Hardware-Apparats), wie zum Beispiel einen Mikroprozessor, einen programmierbaren Computer oder eine elektronische Schaltung ausgeführt werden. Bei einigen Ausführungsbeispielen können einige oder mehrere der wichtigsten Verfahrensschritte durch einen solchen Apparat ausgeführt werden.
Je nach bestimmten Implementierungsanforderungen können Ausführungsbeispiele der Erfindung in Hardware oder in Software implementiert sein. Die Implementierung kann unter Verwendung eines digitalen Speichermediums, beispielsweise einer Floppy-Disk, einer DVD, einer Blu-ray Disc, einer CD, eines ROM, eines PROM, eines EPROM, eines EEPROM oder eines FLASH-Speichers, einer Festplatte oder eines anderen magnetischen oder optischen Speichen durchgeführt werden, auf dem elektronisch lesbare Steuersignale gespeichert sind, die mit einem programmierbaren Computersystem derart zusammenwirken können oder zusammenwirken, dass das jeweilige Verfahren durchgeführt wird. Deshalb kann das digitale Speichermedium computerlesbar sein.
Manche Ausführungsbeispiele gemäß der Erfindung umfassen also einen Datenträger, der elektronisch lesbare Steuersignale aufweist, die in der Lage sind, mit einem programmierbaren Computersystem derart zusammenzuwirken, dass eines der hierin beschriebenen Verfahren durchgeführt wird.
Allgemein können Ausführungsbeispiele der vorliegenden Erfindung als Computerprogrammprodukt mit einem Programmcode implementiert sein, wobei der Programmcode dahin gehend wirksam ist, eines der Verfahren durchzuführen, wenn das Computerprogrammprodukt auf einem Computer abläuft.
Der Programmcode kann beispielsweise auch auf einem maschinenlesbaren Träger gespeichert sein.
Andere Ausführungsbeispiele umfassen das Computerprogramm zum Durchführen eines der hierin beschriebenen Verfahren, wobei das Computerprogramm auf einem maschinenlesbaren Träger gespeichert ist.
Mit anderen Worten ist ein Ausführungsbeispiel des erfindungsgemäßen Verfahrens somit ein Computerprogramm, das einen Programmcode zum Durchfahren eines der hierin beschriebenen Verfahren aufweist, wenn das Computerprogramm auf einem Computer abläuft.
Ein weiteres Ausführungsbeispiel der erfindungsgemäßen Verfahren ist somit ein Datenträger (oder ein digitales Speichermedium oder ein computerlesbares Medium), auf dem das Computerprogramm zum Durchführen eines der hierin beschriebenen Verfahren aufgezeichnet ist.
Ein weiteres Ausführungsbeispiel des erfindungsgemäßen Verfahrens ist somit ein Datenstrom oder eine Sequenz von Signalen, der bzw. die das Computerprogramm zum Durchführen eines der hierin beschriebenen Verfahren darstellt bzw. darstellen. Der Datenstrom oder die Sequenz von Signalen kann bzw. können beispielsweise dahin gehend konfiguriert sein, über eine Datenkommunikationsverbindung, beispielsweise über das Internet, transferiert zu werden.
Ein weiteres Ausführungsbeispiel umfasst eine Verarbeitungseinrichtung, beispielsweise einen Computer oder ein programmierbares Logikbauelement, die dahin gehend konfiguriert oder angepasst ist, eines der hierin beschriebenen Verfahren durchzuführen.
Ein weiteres Ausführungsbeispiel umfasst einen Computer, auf dem das Computerprogramm zum Durchführen eines der hierin beschriebenen Verfahren installiert ist.
Ein weiteres Ausführungsbeispiel gemäß der Erfindung umfasst eine Vorrichtung oder ein System, die bzw. das ausgelegt ist, um ein Computerprogramm zur Durchführung zumindest eines der hierin beschriebenen Verfahren zu einem Empfänger zu übertragen. Die Übertragung kann beispielsweise elektronisch oder optisch erfolgen. Der Empfänger kann beispielsweise ein Computer, ein Mobilgerät, ein Speichergerät oder eine ähnliche Vorrichtung sein. Die Vorrichtung oder das System kann beispielsweise einen Datei-Server zur Übertragung des Computerprogramms zu dem Empfänger umfassen.
Bei manchen Ausführungsbeispielen kann ein programmierbares Logikbauelement (beispielsweise ein feldprogrammierbares Gatterarray, ein FPGA) dazu verwendet werden, manche oder alle Funktionalitäten der hierin beschriebenen Verfahren durchzuführen. Bei manchen Ausführungsbeispielen kann ein feldprogrammierbares Gatterarray mit einem Mikroprozessor zusammenwirken, um eines der hierin beschriebenen Verfahren durchzuführen. Allgemein werden die Verfahren bei einigen Ausführungsbeispielen seitens einer beliebigen Hardwarevorrichtung durchgeführt. Diese kann eine universell einsetzbare Hardware wie ein Computerprozessor (CPU) sein oder für das Verfahren spezifische Hardware, wie beispielsweise ein ASIC.
Die oben beschriebenen Ausführungsbeispiele stellen lediglich eine Veranschaulichung der Prinzipien der vorliegenden Erfindung dar. Es versteht sich, dass Modifikationen und Variationen der hierin beschriebenen Anordnungen und Einzelheiten anderen Fachleuten einleuchten werden. Deshalb ist beabsichtigt, dass die Erfindung lediglich durch den Schutzumfang der nachstehenden Patentansprüche und nicht durch die spezifischen Einzelheiten, die anhand der Beschreibung und der Erläuterung der Ausführungsbeispiele hierin präsentiert wurden, beschränkt sei.

Claims

Analog-Digital-Umsetzer vom Sukzessiven-Approximations-Typ, umfassend: eine Vergleichseinheit (110), umfassend einen Komparator (112) mit einem ersten Komparatoreingang für ein analoges Eingangssignal, einem zweiten Komparatoreingang für ein analoges Vergleichssignal und einem digitalen Komparatorausgang für ein digitales Ausgangssignal des Analog-Digital-Umsetzers; eine Vergleichssignalerzeugung (120) mit einem ersten Vergleichssignalerzeugungseingang für ein durch eine Folge von unterschiedlichen Referenzsignalwerten gebildetes Referenzsignal, einem zweiten Vergleichssignalerzeugungseingang für ein digitales Steuersignal, das auf dem digitalen Ausgangssignal des Komparators (112) basiert, und einem Vergleichssignalausgang für das analoge Vergleichssignal, wobei die Vergleichssignalerzeugung (120) konfiguriert ist, in Abhängigkeit von dem digitalen Steuersignal einen aktuellen Referenzsignalwert der Folge von unterschiedlichen Referenzsignalwerten zu einem vorhergehenden Wert des Vergleichssignals zu addieren oder von diesem zu subtrahieren, um einen nachfolgenden Wert des Vergleichssignals zur Anwendung an den zweiten Komparatoreingang zu erzeugen.
Analog-Digital-Umsetzer gemäß Anspruch 1, wobei die Vergleichssignalerzeugung einen sukzessive approximierenden Digital-Analog-Umsetzer (SA-DAC) umfasst.
Analog-Digital-Umsetzer gemäß Anspruch 1 oder 2, wobei die Folge von Referenzsignalwerten Zyklen umfasst und innerhalb jedes Zyklus die Referenzsignalwerte von einem vorhergehenden Referenzsignalwert zu einem nachfolgenden Referenzsignalwert abnehmen, so dass von der Vergleichssignalerzeugung (120) innerhalb eines Zyklus sukzessive kleiner werdende Referenzsignalwerte zu dem vorhergehenden Wert der Vergleichssignalerzeugung (120) addiert werden oder von dieser subtrahiert werden.
Analog-Digital-Umsetzer gemäß einem der vorhergehenden Ansprüche, wobei die Vergleichssignalerzeugung (120) umfasst: einen Verstärker (624; 724), einen ersten Ladungsspeicher (621; 721), der über ein erstes Schaltelement (636; 736) mit einem Eingang des Verstärkers (624; 724) elektrisch verbunden ist, einen zweiten Ladungsspeicher (622; 722), der den Eingang des Verstärkers (624; 724) mit einem Ausgang des Verstärkers als Rückkopplungselement elektrisch verbindet, und eine Brückenschaltung (731, 732, 734, 735), die konfiguriert ist, in Abhängigkeit von dem digitalen Steuersignals eine Ladungsspeicherspannung mit einer ersten Polarität oder einer zweiten Polarität an den ersten Ladungsspeicher (721) anzulegen, wobei die Brückenschaltung auf einer Seite mit einer das Referenzsignal repräsentierenden Referenzspannung elektrisch verbunden ist und auf einer anderen Seite mit einer zweiten, auf das Bezugspotenzial bezogenen Spannung elektrisch verbunden ist.
Analog-Digital-Umsetzer gemäß Anspruch 4, wobei die Vergleichssignalerzeugung (120) ferner umfasst: zumindest ein Rückstellelement (637; 737) zum Entladen von zumindest einem von erstem Ladungsspeicher und zweitem Ladungsspeicher.
Analog-Digital-Umsetzer gemäß einem der vorhergehenden Ansprüche, wobei die Vergleichssignalerzeugung (120) einen mittels geschalteter Kondensatoren (SC) implementierten Integrator umfasst zum Integrieren des Referenzsignals, wobei die Vergleichssignalerzeugung (120) konfiguriert ist, für die Zwecke des Integrierens eine Polarität des Referenzsignals in Abhängigkeit von dem zuvor von dem Komparator (112) bestimmten Wert des digitalen Steuersignals zu setzen.
Analog-Digital-Umsetzer nach einem der Ansprüche 1 bis 5, wobei die Vergleichssignalerzeugung (120) eine mittels geschalteter Kondensatoren realisierte Schaltung mit einem Verstärker (624; 724) und zwei Kondensatoren (621, 622; 721, 722) umfasst.
Analog-Digital-Umsetzer gemäß einem der vorhergehenden Ansprüche, wobei die Vergleichseinheit (110) ein Speicherelement (140) umfasst, das konfiguriert ist, das digitale Ausgangssignal des Komparators (112) zu puffern und an seinem Ausgang das digitale Steuersignal oder ein intermediäres Signal bereitzustellen.
Analog-Digital-Umsetzer gemäß einem der vorhergehenden Ansprüchen, weiterhin umfassend eine Referenzsignalerzeugung (180) zur Erzeugung der Folge von unterschiedlichen Referenzsignalwerten zur Verwendung als besagtes Referenzsignal durch die Vergleichssignalerzeugung (120).
Analog-Digital-Umsetzer gemäß Anspruch 9, wobei die Referenzsignalerzeugung (180) konfiguriert ist, die Folge von unterschiedlichen Referenzsignalwerten derart zu erzeugen, dass ein nachfolgender Referenzsignalwert aus einer Halbierung eines vorhergehenden Referenzsignalwerts hervorgeht.
Analog-Digital-Umsetzer gemäß einem der Ansprüche 9 oder 10, wobei die Referenzsignalerzeugung (180) eine Vielzahl von geschalteten Kondensatorschaltungen umfasst, die als Kette verschaltet sind, wobei die geschalteten Kondensatorschaltungen jeweils konfiguriert sind, ein an einem Eingang der geschalteten Kondensatorschaltung anliegendes Signal in ein Ausgangssignal umzuwandeln, das an einem Ausgang der geschalteten Kondensatorschaltung und damit auch am Eingang der nächsten geschalteten Kondensatorschaltung bereitgestellt wird und in einem vorbestimmten Größen- bzw. Betragsverhältnis zum am Eingang der geschalteten Kondensatorschaltung liegenden Signal steht.
Analog-Digital-Umsetzer gemäß einem der Ansprüche 9 oder 10, wobei die Referenzsignalerzeugung ein Kondensatorarray, einen resistiven Spannungsteiler, einen Stromspiegelteiler oder eine Schnittstelle zu einer externen Referenzsignalquelle zur Bereitstellung der unterschiedlichen Referenzsignalwerte umfasst.
Analog-Digital-Umsetzer gemäß einem der Ansprüche 9 oder 10, wobei die Referenzsignalerzeugung (180) eine Vielzahl von Referenzsignalwandlern umfasst, die als Kette verschaltet sind, wobei die Referenzsignalwandler konfiguriert sind, ein an einem Eingang des Referenzsignalwandlers anliegendes Signal in ein Ausgangssignal umzuwandeln, das an einem Ausgang des Referenzsignalwandlers und damit auch am Eingang des nächsten Referenzsignalwandlers bereitgestellt wird und in einem vorbestimmten Größen- bzw. Betragsverhältnis zum am Eingang des Referenzsignalwandlers liegenden Signal steht.
Analog-Digital-Umsetzer gemäß Anspruch 13, wobei die Referenzsignalerzeugung (180) weiterhin eine Auswahlschaltung (171, 172) umfasst, die konfiguriert ist, ein ausgewähltes Ausgangssignal als Referenzsignal bereitzustellen, wobei das ausgewählte Ausgangssignal aus einer Vielzahl von Ausgangssignalen ausgewählt wird, die an den jeweiligen Ausgängen der Vielzahl von Referenzsignalwandlern anliegen.
Analog-Digital-Umsetzer gemäß einem der Ansprüche 13 bis 14, wobei die Referenzsignalerzeugung (180) eine Takteinrichtung umfasst, die konfiguriert ist, eine Untermenge der Vielzahl von Referenzsignalwandlern in Abhängigkeit einer aktuellen Taktzeit innerhalb eines kompletten Taktzyklus zu aktivieren, so dass innerhalb des kompletten Taktzyklus jeder Referenzsignalwandler der Vielzahl von Referenzsignalwandlern zumindest einmal aktiviert wird, wobei eine Signalwandlung des am Eingang eines jeweiligen Referenzsignalwandlers anliegenden Signals in das Ausgangssignal erfolgt, wenn der jeweilige Referenzsignalwandler aktiviert wird.
Analog-Digital-Umsetzer gemäß einem der Ansprüche 13 bis 15, wobei die Referenzsignalwandler jeweils zumindest einen Operationsverstärker (184, 194) umfassen.
Analog-Digital-Umsetzer gemäß Anspruch 16, wobei der zumindest eine Operationsverstärker (184, 194) einen Verstärkereingang und einen Verstärkerausgang umfasst, wobei der Verstärkereingang mit einer Einkoppelimpedanz (181, 191) verbunden ist und der Verstärkerausgang mit dem Verstärkereingang über eine Rückkoppelimpedanz (182, 192) verbunden ist, wobei das vorbestimmte Größen- bzw. Betragsverhältnis sich aus einem Verhältnis der Impedanzwerte von Einkoppelimpedanz (181, 191) und Rückkoppelimpedanz (182, 192) ergibt.
Analog-Digital-Umsetzer gemäß einem der Ansprüche 11 bis 17 wobei die Kette durch eine Signalrückführung von einem Kettenende zu einem Kettenanfang zu einem Ring geschlossen ist.
Analog-Digital-Umsetzer gemäß Anspruch 18, wobei der Ring zwei Referenzsignalwandler umfasst.
Analog-Digital-Umsetzer gemäß einem der Ansprüche 9 bis 19, wobei die Referenzsignalerzeugung (180) weiterhin eine Initialisierungsschaltung (189) umfasst, die konfiguriert ist, ein initiales Referenzsignal an einem Signaleingang eines Glieds der Kette während einer Initialisierungsphase der Referenzsignalerzeugung bereitzustellen.
Analog-Digital-Umsetzer gemäß einem der Ansprüche 9 bis 20, wobei die Referenzsignalerzeugung (180) einen ersten Referenzeingang für eine erste Referenzsignalgrenze und einen zweiten Referenzeingang für eine zweite Referenzsignalgrenze umfasst, wobei die Folge von unterschiedlichen Referenzsignalwerten innerhalb eines Intervalls liegt, das von der ersten Referenzsignalgrenze und der zweiten Referenzsignalgrenze beschränkt ist.
Analog-Digital-Umsetzer gemäß Anspruch 21, wobei die Referenzsignalversorgung (180) ferner zumindest einen weiteren Signaleingang umfasst für zumindest ein weiteres Signal, und wobei die Referenzsignalerzeugung ausgelegt ist, das zumindest eine weitere Signal als Zwischenintervallwert für die Erzeugung der Folge von unterschiedlichen Referenzsignalwerten zu verwenden.
Analog-Digital-Umsetzer gemäß einem der vorhergehenden Ansprüche, wobei die Vergleichseinheit (110) konfiguriert ist, bei einem neuen Referenzsignalwert innerhalb der Folge von unterschiedlichen Referenzsignalwerten ein Bit des digitalen Ausgangssignals zu liefern, wobei die Folge von unterschiedlichen Referenzsignalwerten sich zyklisch wiederholende Abschnitte umfasst, wobei die Folge von unterschiedlichen Referenzsignalwerten innerhalb eines Abschnitts monoton abnehmende Referenzsignalwerte umfasst, und wobei die Vergleichseinheit (110) weiterhin konfiguriert ist, innerhalb eines Abschnitts der sich zyklisch wiederholenden Abschnitte der Folge eine Bitfolge des digitalen Ausgangssignals auszugeben, beginnend mit einem höchstwertigen Bit bis zu einem niedrigstwertigen Bit.
Analog-Digital-Umsetzer gemäß einem der vorhergehenden Ansprüche, wobei der Analog-Digital-Umsetzer ein spaltenparalleler Analog-Digital-Umsetzer ist und eine Vielzahl von Vergleichseinheiten (110) umfasst, die jeweils einer Spalte des spaltenparallelen Analog-Digital-Umsetzers zugeordnet sind.
Analog-Digital-Umsetzer gemäß Anspruch 24, wobei die Folge von unterschiedlichen Referenzsignalwerten jeweils innerhalb einer Vergleichseinheit (110) individuell für die jeweilige Spaltenvergleichseinheit zu einem jeweiligen individuellen vorhergehenden Wert der jeweiligen Vergleichssignalerzeugung (120) hinzuaddiert oder von diesem subtrahiert wird, in Abhängigkeit von einem individuellen digitalen Steuersignal, das auf einem individuellen digitalen Ausgangssignal eines jeweiligen Komparators (112) der jeweiligen Vergleichseinheit (110) basiert.
Analog-Digital-Umsetzer gemäß einem der vorhergehenden Ansprüche, wobei der Analog-Digital-Umsetzer als differentielle Schaltung realisiert ist.
Analog-Digital-Umsetzer gemäß einem der vorhergehenden Ansprüche, wobei die Vergleichseinheit (110) einen weiteren Komparator umfasst zur Bereitstellung von Redundanz.
Analog-Digital-Umsetzer gemäß einem der vorhergehenden Ansprüche, wobei die Vergleichseinheit (110) einen Pufferverstärker (650) umfasst, der eingangsseitig mit einer Referenzsignalquelle und ausgangsseitig mit dem ersten Vergleichssignalerzeugungseingang der Vergleichsignalerzeugung zumindest mittelbar verbunden ist, um eine Last für die Referenzsignalquelle zu reduzieren.
Bildsensor umfassend einen spaltenparallelen Analog-Digital-Umsetzer vom Sukzessiven-Approximationstyp, der Analog-Digital-Umsetzer umfassend: eine globale Referenzsignalerzeugung (180) zur Erzeugung eines durch eine Folge von unterschiedlichen Referenzsignalwerten gebildeten Referenzsignals; eine Vielzahl von Spaltenvergleichseinheiten (110), jeweils umfassend einen Komparator (112) mit einem ersten Komparatoreingang für ein analoges Eingangssignal einer zugeordneten Spalte des Bildsensors, mit einem zweiten Komparatoreingang für ein analoges Vergleichssignal und mit einem digitalen Komparatorausgang für ein digitales Ausgangssignal des Analog-Digital-Umsetzers; eine Vergleichssignalerzeugung (120) mit einem ersten Vergleichssignalerzeugungseingang das Referenzsignal, einem zweiten Vergleichssignalerzeugungseingang für ein digitales Steuersignal, das auf dem digitalen Ausgangssignal des Komparators (112) basiert, und einem Vergleichssignalausgang für das analoge Vergleichssignal, wobei die Vergleichssignalerzeugung (120) konfiguriert ist, in Abhängigkeit von dem digitalen Steuersignal einen aktuellen Referenzsignalwert der Folge von unterschiedlichen Referenzsignalwerten zu einem vorhergehenden Wert des Vergleichssignals zu addieren oder von diesem zu subtrahieren, um einen nachfolgenden Wert des Vergleichssignals zur Anwendung an den zweiten Komparatoreingang zu erzeugen.
Verfahren zum Analog-Digital-Umsetzen eines analogen Eingangssignals gemäß dem sukzessiven Approximationsverfahren, das Verfahren umfassend: Bereitstellen eines Vergleichssignals durch eine Vergleichssignalerzeugung (120); Vergleichen des analogen Eingangssignals mit dem Vergleichssignal durch einen Komparator (112), der ein digitales Ausgangssignal des Verfahrens zum Analog-Digital-Umsetzen ausgibt; Bestimmen eines digitalen Steuersignals, das auf einem digitalen Ausgangssignal des Komparators (112) basiert; Bereitstellen eines Referenzsignals als eine Folge von unterschiedlichen Referenzsignalwerten durch eine Referenzsignalerzeugung (180); und Variieren des Vergleichssignals durch die Vergleichssignalerzeugung (120) indem in Abhängigkeit von dem digitalen Steuersignal das Referenzsignal zu dem Vergleichssignal hinzuaddiert oder von diesem subtrahiert wird, um einen nachfolgenden Wert des Vergleichssignals zu erzeugen.
Computerprogramm mit einem Programmcode zur Durchführung des Verfahrens nach Anspruch 30, wenn das Programm auf einem Computer abläuft.
Analog-Digital-Umsetzer vom Sukzessiven-Approximations-Typ, umfassend: eine Vergleichseinheit, umfassend einen Komparator mit einem ersten Komparatoreingang für ein analoges Eingangssignal, einem zweiten Komparatoreingang für ein analoges Vergleichssignal und einem Komparatorausgang für ein digitales Ausgangssignal des Analog-Digital-Umsetzers; und eine Vergleichssignalerzeugung mit einem ersten Referenzsignaleingang für ein durch eine Folge von unterschiedlichen Referenzsignalwerten gebildetes erstes Referenzsignal, einem zweiten Referenzsignaleingang für ein durch eine Folge von unterschiedlichen Referenzsignalwerten gebildetes zweites Referenzsignal, einem Steuersignaleingang für ein digitales Steuersignal, das auf dem digitalen Ausgangssignal des Komparators basiert, und einem Vergleichssignalausgang für das analoge Vergleichssignal, wobei die Vergleichssignalerzeugung konfiguriert ist, in Abhängigkeit von dem digitalen Steuersignal entweder einen aktuellen Wert des ersten Referenzsignals oder einen aktuellen Wert des zweiten Referenzsignals mit einem vorhergehenden Wert des Vergleichssignals zu kombinieren, um einen nachfolgenden Wert des Vergleichssignals zur Anwendung an den zweiten Komparatoreingang zu erzeugen.