DE102020126629A1

DE102020126629A1 - Verfahren zum einbetten eines eld-dac in einem sar-quantisierer

Info

Publication number: DE102020126629A1
Application number: DE102020126629.4A
Authority: DE
Inventors: Abhishek Bandyopadhyay; Akira Shikata; Keith Anthony O'Donoghue
Original assignee: Analog Devices International ULC
Current assignee: Analog Devices International ULC
Priority date: 2019-10-16
Filing date: 2020-10-12
Publication date: 2021-04-22
Also published as: US10886937B1; CN112671409A

Abstract

Verfahren und Vorrichtungen zum Steuern einer Überschussschleifenverzögerung(ELD)-Verstärkungskompensation in einem Digital-Analog-Umsetzer(DAC) eines Sukzessives-Approximation-Register(SAR)-Analog-Digital-Umsetzers (ADC) durch effizientes Verwenden von DAC-Einheit-Elementen in dem ELD-DAC und DACs für den SAR-ADC sind beschrieben. Der ELD-DAC und DAC teilen DAC-Einheiten (Kondensatoren oder Stromquellen) teilweise, um die verwendeten gesamten DAC-Einheiten zu minimieren, um eine Fläche und einen Leistungsverbrauch zu begrenzen, während eine Flexibilität im Betrieb beibehalten wird. Unterschiedliche Konfigurationen stellen ELD-Verstärkungen kleiner oder größer als eins bereit. Ein dedizierter Abtastkondensator wird auch bereitgestellt, um eine flexible Verstärkungssteuerung durch ein Kapazitätsverhältnis bereitzustellen.

Description

GEBIET DER OFFENBARUNG
Dieses Dokument betrifft allgemein, jedoch nicht beschränkend, integrierte Schaltkreise und insbesondere Analog-Digital-Umsetzer(ADC)-Schaltkreise.
HINTERGRUND
Ein Analog-Digital-Umsetzer(ADC)-Schaltkreis kann verwendet werden, um ein analoges Signal in ein digitales Signal umzusetzen, das dann weiterverarbeitet oder in der digitalen Domäne verwendet werden kann. Zeitkontinuierliche (CT: Continuous Time) Delta-Sigma(DS)-ADCs sind gut für Präzisions- und Niederleistungsanwendungen und verwenden Sukzessive-Approximation-Register(SAR)-ADCs als Quantisierer zum Reduzieren der Leistung. Ein SAR-ADC-Schaltkreis kann Bitversuche ausführen, um Teile des analogen Signals mit einer Referenzspannung zu vergleichen, um die digitalen Bitwerte eines digitalen Wortes zu bestimmen, das eine spezielle Abtastung des analogen Signals repräsentiert. Ein SAR-ADC kann ein Kondensatorarray eines Digital-Analog-Umsetzers (DAC) zum Ausführen der Bitversuche zum Bestimmen der jeweiligen digitalen Bitwerte des digitalen Wortes verwenden. SAR-ADCs sind wünschenswert, weil sie eine geringe Leistung benötigen. Jedoch bedeutet die sukzessive Natur der Umsetzung, dass die Umsetzung relativ langsam ist, und Überschussschleifenverzögerung(ELD: Excess Loop Delay)-DACs werden üblicherweise zusätzlich zu den DACs des SAR-ADC verwendet, um die durch die SAR-Umsetzung eingeführte Verzögerung zu kompensieren.
KURZDARSTELLUNG DER OFFENBARUNG
Dieses Dokument beschreibt Analog-Digital-Umsetzer(ADC)-Schaltkreise und insbesondere einen verbesserten Digital-Analog-Umsetzer (DAC) einschließlich eines eingebetteten Überschussschleifenverzögerung(ELD)-DAC, der in Sukzessive-Approximation-Register(SAR)-Quantisierern verwendet wird, die ihrerseits in ADCs, wie etwa zeitkontinuierlichen (CT) Delta-Sigma(CTDS)-ADCs verwendet werden.
Ein SAR-ADC setzt ein Eingangssignal durch sukzessives Vergleichen des abgetasteten Eingangssignals mit verschiedenen Referenzpegeln in einen digitalen Code um. Bei beispielhaften Ausführungsformen kann das Eingangssignal in der Ladungsdomäne, der Spannungsdomäne, der Stromdomäne oder in einer Mehrfachdomänenkonfiguration sein. Eine Verstärkung eines ELD-DAC in einem SAR-Quantisierer ist ein Schlüsselfaktor für die Delta-Sigma-Schleifenstabilität, wenn der SAR-ADC in einem CTDS-ADC verwendet wird. Dies Dokument beschreibt Verfahren und Vorrichtungen zum Verbessern (ohne irgendeine Referenzspannungsabstimmung) der Verwendung von DAC-Einheiten, wie etwa Kondensatoren in dem SAR-ADC, zum Einsparen von Leistung, Fläche und, wenn Kondensatoren als DAC-Einheiten verwendet werden, Lastkapazität. Die DAC-Einheiten können auch Stromsensoren, Spannungssensoren und dergleichen aufweisen.
Bei beispielhaften Ausführungsformen sind Verfahren und Vorrichtungen zum Steuern einer Überschussschleifenverzögerungskompensations-DAC(ELD-DAC)-Verstärkung durch effizientes Verwenden von DAC-Einheiten wie Kondensatoren in dem ELD-DAC und DACs des SAR-ADC beschrieben. Bei beispielhaften Ausführungsformen werden Rückkopplungswerte zum Steuern der ELD-Verstärkung, die durch eine DAC-Verstärkung normiert wird, berechnet und werden dedizierte Abtastkondensatoren bereitgestellt, um eine Abstimmung der Verstärkung durch ein Kapazitätsverhältnis zu ermöglichen. Außerdem sind der ELD-DAC und DAC des SAR-ADC dazu gestaltet, DAC-Einheiten teilweise zu teilen, um die gesamten DAC-Einheiten zu minimieren, die in dem SAR-Quantisierer verwendet werden, während eine Betriebsflexibilität beibehalten wird.
Gemäß einem ersten Aspekt ist ein DAC eines SAR-ADC bereitgestellt, der einen eingebetteten ELD-DAC aufweist. Der DAC empfängt ein SAR-Steuersignal und erzeugt einen Referenzpegel und der ELD-DAC empfängt ein ELD-Rückkopplungssignal, das eine ELD-Rückkopplung während des Abtastens eines analogen Eingangssignals bereitstellt. Der DAC und der eingebettete ELD-DAC sind durch einen ersten Satz von DAC-Einheiten und einen zweiten Satz von DAC-Einheiten gekennzeichnet, wobei eine oder mehrere, aber nicht alle DAC-Einheiten zwischen dem ersten und zweiten Satz von DAC-Einheiten geteilt werden. Während des Betriebs empfängt einer des ersten und zweiten Satzes von DAC-Einheiten das SAR-Steuersignal während einer Bitversuchsphase und empfängt ein anderer des ersten und zweiten Satzes von DAC-Einheiten das ELD-Rückkopplungssignal während einer Abtastphase.
Bei beispielhaften Ausführungsformen werden die DAC-Einheiten verwendet, um eine Verstärkung des DAC und eine Verstärkung des ELD-DAC, die durch eine Verstärkung des DAC normiert wird, einzustellen. Bei einer beispielhaften Konfiguration weist der erste Satz von DAC-Einheiten Werte auf, die durch 2^N in Zusammenhang stehen, wobei N = 0 bis N = n-1 oder N= 0 bis N = n-2 für jeweilige DAC-Einheiten eines n-Bit-SAR-ADC gilt, und der zweite Satz von DAC-Einheiten weist jeweilige Werte auf, die durch 2^N in Zusammenhang stehen, wobei N = -x bis N = n-x-1 oder N = -x+1 bis N = n-x-1 gilt, wobei n-x DAC-Einheiten zwischen dem ersten und zweiten Satz von DAC-Einheiten geteilt werden. Während des Betriebs empfängt der erste Satz von DAC-Einheiten das SAR-Steuersignal und empfängt der zweite Satz von DAC-Einheiten das ELD-Rückkopplungssignal für ELD-Verstärkungen von weniger als eins, während der erste Satz von DAC-Einheiten das ELD-Rückkopplungssignal empfängt und der zweite Satz von DAC-Einheiten das SAR-Steuersignal für ELD-Verstärkungen größer eins empfängt.
Bei beispielhaften Ausführungsformen ist der DAC in einen Delta-Sigma-Analog-DigitalUmsetzer (DS-ADC) eingebunden. Der DS-ADC weist einen Abtast/Halte-Schaltkreis (Sample/Hold Schaltung), der das analoge Eingangssignal abtastet, einen Komparator, der eine Differenz zwischen dem abgetasteten analogen Eingangssignal und dem ELD-Rückkopplungssignal mit dem Referenzpegel vergleicht, einen SAR-und-ELD-Logikschaltkreis, der Ausgaben des Komparators in das SAR-Steuersignal umwandelt, das das analoge Eingangssignal und das ELD-Rückkopplungssignal gegenüber dem Referenzpegel repräsentiert, wobei der SAR-und-ELD-Logikschaltkreis ferner das SAR-Steuersignal, das ELD-Rückkopplungssignal und die Analog-zu-Digital-Umsetzungsergebnisse ausgibt, auf. Bei beispielhaften Ausführungsformen erzeugt der DAC den Referenzpegel für die Eingabe in den Komparator während jeweiliger Bitversuche. Der DS-ADC kann ferner ein Schleifenfilter aufweisen, das das analoge Eingangssignal und die Analog-zu-Digital-Umsetzungsergebnisse empfängt und das eine Ausgabe an den Abtast/Halte-Schaltkreis liefert.
Bei weiteren beispielhaften Ausführungsformen wird das ELD-Rückkopplungssignal an den ELD-DAC während der Abtastphase angelegt und wird das SAR-Steuersignal an den DAC während der Bitversuchsphase angelegt und beliebige ELD-DAC-Einheiten, die nicht mit DAC-Einheiten des DAC geteilt werden, werden während der Bitversuchsphase auf einen festen DAC-Einheit-Wert angesteuert.
Bei noch weiteren beispielhaften Ausführungsformen weist der Abtast/Halte-Schaltkreis einen zusätzlichen Abtastkondensator auf, der zwischen dem analogen Eingangssignal und Masse verbunden ist. Der zusätzliche Abtastkondensator ist von dem ersten und zweiten Satz von DAC-Einheiten getrennt und stellt eine flexible Verstärkungssteuerung bereit. Bei beispielhaften Ausführungsformen sind die DAC-Einheiten Kondensatoren, die verwendet werden, um einen Gain des DAC und einen Gain des ELD-DAC einzustellen, wobei eine Signalverstärkung k_sig des analogen Eingangssignals durch Kapazitätsverhältnisse während der Oberplattenabtastung wie folgt gesteuert wird: $k_{sig} = (C_{Sa} + C_{D} + C_{Es}) {/C}_{D},$
wobei C_Sa eine Kapazität des zusätzlichen Kondensators ist, C_D eine Summe der Kapazitäten von Kondensatoren des DAC ist, der das SAR-Steuersignal empfängt, und C_Es eine Summe der Kapazitäten von Kondensatoren des ELD-DAC ausschließlich jeglicher Kondensatoren ist, die zwischen dem ersten und zweiten Satz von Kondensatoren geteilt werden. Bei anderen Ausführungsformen wird die Signalverstärkung k_sig des analogen Eingangssignals durch Kapazitätsverhältnisse während einer Unterplattenabtastung wie folgt gesteuert: $k_{sig} = (C_{Sa} + C_{Ds}) {/C}_{D},$
wobei C_Sa eine Kapazität des zusätzlichen Abtastkondensators ist, C_Ds eine Summe von Kapazitäten der Kondensatoren des DAC ist, der das SAR-Steuersignal empfängt, das zum Abtasten des analogen Eingangssignals verwendet wird, und C_D eine Summe von Kapazitäten von Kondensatoren des DAC ist. Andererseits kann die ELD-Verstärkung k_ELD durch ein folgendes Kapazitätsverhältnis gesteuert werden: $k_{ELD} = C_{E} {/C}_{D} .$
wobei C_E eine Summe der Kapazitäten des ELD-DAC ist.
Bei anderen beispielhaften Ausführungsformen empfängt der Abtast/Halte-Schaltkreis eine erste und zweite differentielle analoge Eingabe, die an jeweilige DACs und eingebettete ELD-DACs angelegt werden, wobei jeder DAC und eingebettete ELD-DAC einen ersten Satz von DAC-Einheiten und einen zweiten Satz von DAC-Einheiten aufweist, wobei ein oder mehrere, aber weniger als alle DAC-Einheiten zwischen dem ersten und zweiten Satz von DAC-Einheiten geteilt werden. Außerdem empfängt einer des ersten und zweiten Satzes von DAC-Einheiten das SAR-Steuersignal während einer Bitversuchsphase und empfängt ein anderer des ersten und zweiten Satzes von DAC-Einheiten das ELD-Rückkopplungssignal während einer Abtastphase. Während des Betriebs empfängt einer des ersten und zweiten Satzes von DAC-Einheiten der jeweiligen DACs und eingebetteten ELD-DACs das SAR-Steuersignal während der Bitversuchsphase und empfängt ein anderer des ersten und zweiten Satzes von Einheiten der jeweiligen DACs und eingebetteten ELD-DACs das ELD-Rückkopplungssignal während einer Abtastung.
Gemäß einem zweiten Aspekt ist ein Sukzessive-Approximation-Register(SAR)-Analog-Digital-Umsetzer(ADC) bereitgestellt, der einen Abtast/Halte-Schaltkreis, der ein analoges Eingangssignal und ein Überschussschleifenverzögerung(ELD)-Rückkopplungssignal abtastet, ein Komparator, der für jeden Abtastwert des analogen Eingangssignals das abgetastete ELD-Rückkopplungssignal mit dem abgetasteten analogen Eingangssignal vergleicht, um ein Delta zu erzeugen, einen SAR-und-Überschussschleifenverzögerung(ELD)-Logikschaltkreis und einen Digital-Analog-Umsetzer (DAC) aufweist. Der SAR-und-ELD-Logikschaltkreis führt Bitversuche für jeden Abtastwert des analogen Eingangssignals durch, um ein Sukzessive-Approximation-Register(SAR)-Steuersignal zu erzeugen, wobei die Bitversuche für jeden Bitversuch Erzeugen eines Referenzpegels basierend auf dem SAR-Steuersignal, Vergleichen des Delta mit dem Referenzpegel und Ausgeben des SAR-Steuersignals von dem Vergleichsergebnis aufweist, wobei der SAR-und-ELD-Logikschaltkreis ferner das ELD-Rückkopplungssignal und Analog-Digital-Umsetzungsergebnisse erzeugt. Der DAC empfängt das ELD-Rückkopplungssignal während des Abtastens des analogen Eingangssignals während einer Abtastphase und führt Bitversuche während einer Bitversuchsphase durch. Der DAC weist einen eingebetteten ELD-DAC auf und weist einen ersten Satz von DAC-Einheiten und einen zweiten Satz von DAC-Einheiten auf, wobei eine oder mehrere, aber nicht alle DAC-Einheiten zwischen dem ersten und zweiten Satz von DAC-Einheiten geteilt werden. Während des Betriebs empfängt einer des ersten und zweiten Satzes von DAC-Einheiten das SAR-Steuersignal während der Bitversuchsphase und empfängt ein anderer des ersten und zweiten Satzes von DAC-Einheiten das ELD-Rückkopplungssignal während der Abtastphase. Bei beispielhaften Ausführungsformen weist der Abtast/Halte-Schaltkreis einen Abtastkondensator auf, der zwischen dem analogen Eingangssignal und Masse verbunden ist. Der Abtastkondensator ist von dem ersten und zweiten Satz von DAC-Einheiten getrennt und stellt eine flexible Verstärkungssteuerung bereit.
Gemäß einem dritten Aspekt ist ein Verfahren einer Analog-Digital-Umsetzung bereitgestellt, das Abtasten eines analogen Eingangssignals und eines Überschussschleifenverzögerung(ELD)-Rückkopplungssignals einschließt, das während einer Abtastung des analogen Eingangssignals zurückgekoppelt wird. Für jeden Abtastwert des analogen Eingangssignals weist das Verfahren Folgendes auf: Subtrahieren des abgetasteten ELD-Rückkopplungssignals von dem abgetasteten analogen Eingangssignal, um ein Delta zu erzeugen; Durchführen von Bitversuchen, um ein Sukzessive-Approximation-Register(SAR)-Steuersignal zu erzeugen, wobei die Bitversuche für jeden Bitversuch Erzeugen eines Referenzpegels basierend auf dem SAR-Steuersignal, Vergleichen des Deltas mit dem Referenzpegel und Ausgeben des SAR-Steuersignals von dem Vergleichsergebnis aufweisen. Die Bitversuche werden durch einen DAC mit einem eingebetteten ELD-DAC durchgeführt. Der DAC und der ELD-DAC weisen zusammen einen ersten Satz von DAC-Einheiten und einen zweiten Satz von DAC-Einheiten auf, wobei eine oder mehrere, aber nicht alle DAC-Einheiten zwischen dem ersten und zweiten Satz von DAC-Einheiten geteilt werden. Einer des ersten und zweiten Satzes von DAC-Einheiten empfängt das SAR-Steuersignal während einer Bitversuchsphase und empfängt ein anderer des ersten und zweiten Satzes von DAC-Einheiten das ELD-Rückkopplungssignal während einer Abtastphase. Die Analog-Digital-Umsetzungsergebnisse werden erzeugt und ausgegeben.
Bei beispielhaften Ausführungsformen sind die DAC-Einheiten Kondensatoren. Bei solchen Ausführungsformen weist das Abtasten des analogen Eingangssignals Verwenden einer Oberplattenabtastung auf Abtastkapazitäten C_S = C_Sa + C_D + C_Es auf, wobei C_s eine Summe von Kapazitäten ist, die bei der Abtastung verwendet werden, C_Sa eine Kapazität eines zusätzlichen Abtastkondensators ist, der zwischen dem analogen Eingangssignal und Masse verbunden ist, C_D eine Summe von Kapazitäten von Kondensatoren des DAC ist und C_Es eine Summe von Kapazitäten von Kondensatoren des eingebetteten ELD-DAC ausschließlich beliebiger Kondensatoren ist, die zwischen dem DAC und dem ELD-DAC geteilt werden.
Bei solchen Ausführungsformen kann das Abtasten des analogen Eingangssignals auch Verwenden einer Unterplattenabtastung auf Abtastkapazitäten C_S = C_Sa + C_Ds aufweisen, wobei C_s eine Summe von Kapazitäten ist, die bei der Abtastung verwendet werden, C_Sa eine Kapazität eines zusätzlichen Abtastkondensators ist, der zwischen dem analogen Eingangssignal und Masse verbunden ist, und C_Ds eine Summe von Kapazitäten von Kondensatoren des DAC ist, die zum Abtasten des analogen Eingangssignals verwendet werden. Das ELD-Rückkopplungssignal kann auch auf C_E abgetastet werden, wobei C_E eine Summe von Kapazitäten von ELD-Kondensatoren ist.
Bei manchen beispielhaften Ausführungsformen, bei denen der DAC einen ersten Satz von Kondensatoren mit jeweiligen Kapazitätswerten, die durch 2^N in Zusammenhang stehen, wobei N = 0 bis N = n-1 oder N = 0 bis N = n-2 für jeweilige Kondensatoren eines n-Bit-SAR-ADC gilt, und einen zweiten Satz von Kondensatoren mit jeweiligen Kapazitätswerten aufweist, die durch 2^N in Zusammenhang stehen, wobei N = -x bis N = n-x-1 oder N = -x+1 bis N = n-x-1 gilt, schließen die Operationen ferner Teilen von n-x Kondensatoren zwischen dem ersten und zweiten Satz von Kondensatoren ein. Bei solchen Ausführungsformen wird das ELD-Rückkopplungssignal an einen des ersten und zweiten Satzes von Kondensatoren während einer Abtastung des analogen Eingangssignals geliefert und das SAR-Steuersignal wird an den anderen des ersten und zweites Satzes von Kondensatoren während jeweiliger Bitversuche geliefert. Bei solchen Ausführungsformen hängt ein Satz von Kondensatoren, an die das ELD-Rückkopplungssignal geliefert wird, davon ab, ob eine Verstärkung des ELD-Rückkopplungssignals größer oder kleiner als eins ist.
Diese Übersicht soll eine Übersicht über den Gegenstand der vorliegenden Patentanmeldung bereitstellen. Es ist nicht beabsichtigt, eine ausschließliche oder erschöpfende Erklärung der Erfindung bereitzustellen. Die ausführliche Beschreibung ist aufgenommen, um weitere Informationen über die vorliegende Patentanmeldung bereitzustellen.
Figurenliste
In den Zeichnungen, die nicht notwendigerweise maßstabsgetreu gezeichnet sind, können gleiche Ziffern ähnliche Komponenten in unterschiedlichen Ansichten beschreiben. Gleiche Ziffern mit unterschiedlichen Buchstabenzusätzen können unterschiedliche Fälle von ähnlichen Komponenten repräsentieren. Die Zeichnungen veranschaulichen allgemein verschiedene in dem vorliegenden Dokument besprochene Ausführungsformen als Beispiele und nicht als Beschränkungen.

1 ist ein funktionales Blockdiagramm eines Beispiels eines zeitkontinuierlichen Delta-Sigma-ADC (CTDS-ADC) einschließlich eines Sukzessive-Approximation-Register(SAR)-Analog-Digital-Umsetzers(SAR-ADC)-Schaltkreises.
2 ist ein funktionales Blockdiagramm eines 3-Bit-SAR-ADC zum Veranschaulichen eines Betriebs eines SAR-ADC.
3 veranschaulicht Zeitverlaufsdiagramme für den Betrieb des 3-Bit-SAR-ADC aus 2.
4 veranschaulicht eine 3-Bit-SAR-ADC-Approximation von V_in unter Verwendung des 3-Bit-SAR-ADC aus 2.
5A-5F veranschaulichen zusammen den Betrieb des 3-Bit-SAR-ADC-Beispiels aus 2-4, wobei der DAC eine kapazitive Struktur aufweist und auf eine obere Platte abgetastet wird.
6 veranschaulicht ein Blockdiagramm eines SAR-ADC mit einem eingebetteten ELD-DAC.
7 veranschaulicht eine beispielhafte kapazitive Oberplattenabtast-DAC-Struktur für einen DAC eines SAR-ADC und einen ELD-DAC.
8 veranschaulicht eine beispielhafte kapazitive Oberplattenabtast-DAC-Struktur für einen DAC eines SAR-ADC und einen eingebetteten ELD-DAC, die die Kondensatoren zur Verwendung mit dem ELD-Signal während der Abtastphase und mit dem SAR-Steuersignal während der Bitversuchsphase vollständig teilen.
9 veranschaulicht ein Blockdiagramm eines SAR-ADC mit einem DAC und einem eingebetteten ELD-DAC, die manche, aber nicht alle DAC-Einheiten teilen, in einer beispielhaften Ausführungsform.
10A veranschaulicht eine beispielhafte Kondensatorkonfiguration zum teilweisen Teilen von DAC- und ELD-DAC-Kondensatoren, um eine ELD-Rückkopplungsverstärkung kleiner als eins bereitzustellen.
10B veranschaulicht eine beispielhafte Kondensatorkonfiguration zum teilweisen Teilen von DAC- und ELD-DAC-Kondensatoren, um eine ELD-Rückkopplungsverstärkung größer als eins bereitzustellen.
11A-11 F veranschaulichen, wie ein teilweises Teilen der DAC-Kapazitäten und ELD-DAC-Kapazitäten verwendet werden kann, um eine ELD-Rückkopplungsverstärkung von 0,25 zu erreichen.
12 veranschaulicht eine beispielhafte Kondensatorkonfiguration zum teilweisen Teilen von DAC- und ELD-DAC-Kondensatoren, um eine ELD-Rückkopplungsverstärkung von 0,5 bereitzustellen.
13 veranschaulicht eine weitere Ausführungsform, bei der die Signalverstärkung ferner durch Bereitstellen eines zusätzlichen Abtastkondensators gesteuert wird.
14 ist ein funktionales Blockdiagramm eines Beispiels für einen differentiellen SAR-Quantisierer, der einen DAC und einen ELD-DAC teilt.
15 veranschaulicht eine beispielhafte differentielle Oberplattenabtast-SAR-Quantisierer-Konfiguration, die Kondensatoren als DAC-Einheiten verwendet und einen DAC und einen ELD-DAC vollständig teilt.
16 ist ein Flussdiagramm, das eine Technik zum Durchführen einer Sukzessive-Approximation-Register-Analog-Digital-Umsetzung mit einer eingebetteten Überschussschleifenverzögerungskompensationsoperation in einer beispielhaften Ausführungsform veranschaulicht.
17 ist ein funktionales Blockdiagramm eines Beispiels eines zeitkontinuierlichen Delta-Sigma-ADC (CTDS-ADC) einschließlich eines Sukzessive-Approximation-Register(SAR)-Analog-Digital-Umsetzers(SAR-ADC) mit eingebettetem ELD-DAC-Schaltkreis in einer beispielhaften Ausführungsform.

AUSFÜHRLICHE BESCHREIBUNG
Die folgende Beschreibung mit Bezug auf 1-17 veranschaulicht spezielle Ausführungsformen ausreichend, um einem Fachmann zu ermöglichen, sie umzusetzen. Andere Ausführungsformen können strukturelle, logische Prozess- und andere Änderungen einbinden. Teile und Merkmale mancher Ausführungsformen können in jenen anderer Ausführungsformen enthalten sein oder diese ersetzen. In den Ansprüchen dargestellte Ausführungsformen schließen alle verfügbaren Äquivalente jener Ansprüche ein. Diese Ausführungsbeispiele sind nur zu veranschaulichenden Zwecken präsentiert und sollen den Schutzumfang der Offenbarung oder der hier präsentierten Ansprüche nicht begrenzen oder beschränken.
Wie in dem Hintergrund oben angemerkt, sind Sukzessive-Approximation-Register-Analog-Digital-Umsetzer (SAR-ADCs) als Quantisierer in zeitkontinuierlichen (CT) Delta-Sigma(DS)-ADCs wünschenswert, weil sie eine geringe Leistung erfordern. Jedoch bedeutet die sukzessive Natur der Umsetzung, dass die Umsetzung relativ langsam ist, und Überschussschleifenverzögerungskompensation(ELD)-DACs werden üblicherweise zusätzlich zu den DACs des SAR-ADC verwendet, wenn SAR-ADCs als Quantisierer in CTDS-ADCs verwendet werden, um die durch die SAR-Umsetzung eingeführte Verzögerung zu kompensieren. CTDS-ADCs sind bezüglich Präzisions- und Niederleistungsanwendungen gut und verwenden SAR-ADCs als Quantisierer zum Reduzieren der Leistung. Diese Offenbarung beschreibt unter anderem Techniken zum Verbessern (ohne irgendeine Referenzspannungsabstimmung) der Verwendung von DAC-Einheiten in SAR-ADCs, um Leistung, Fläche und Eingangslast einzusparen.
Ein Flash-ADC ist ein Typ eines Analog-Digital-Umsetzers, der eine lineare Spannungsleiter oder kapazitive Spannungsteilung mit Komparatoren an jeder Kreuzung der lineare Spannungsleiter oder kapazitiven Teilung verwendet, um die Eingangsspannung mit Spannungsreferenzen zu vergleichen. Die Ausgaben der Komparatoren werden in einen Digitalcodierer eingespeist, der die Eingaben in einen Binärwert umwandelt. Flash-ADCs sind im Vergleich zu vielen anderen Typen von ADCs sehr schnell und weisen eine relativ einfache Gestaltung auf. Jedoch kann ein Flash-ADC im Vergleich zu anderen ADCs eine große Anzahl an Komparatoren erfordern, insbesondere wenn die Auflösung erhöht wird. Zum Beispiel erfordert ein Flash-ADC 2ⁿ - 1 Komparatoren für eine n-Bit-Umsetzung. Die Größe, der Leistungsverbrauch und die Kosten aller der Komparatoren machen Flash-ADCs für Genauigkeiten größer als 8 Bit (255 Komparatoren) allgemein unpraktisch.
Es gibt signifikante Vorteile beim Erhöhen einer Quantisiererauflösung, wie etwa eine Jitter-Toleranz und eine Lockerung der Delta-Sigma-Gestaltungen, aber das Verwenden von hochauflösenden Flash-ADCs ist für die meisten Anwendungen in ADCs, wie etwa zeitkontinuierliche Delta-Sigma-(CTDS)-ADCs, unpraktisch. Das Einsetzen von SAR-ADCs kann Leistung und Fläche für Quantisierer mit höherer Auflösung einsparen. Jedoch erfordern SAR-ADCs eine viel größere Umsetzungszeit als Flash-ADCs und erfordern eine Überschussschleifenverzögerung(ELD)-Kompensation. Um die zusätzliche Kompensation und einen DAC und einen Summationsverstärker zu beseitigen, können ELD-DACs in SAR-Quantisierer eingebettet werden. Verbesserte Gestaltungen zum Einbetten von ELD-DACs in SAR-Quantisierer sind unten beschrieben.
1 ist ein funktionales Blockdiagramm eines Beispiels für einen CTDS-ADC 100 einschließlich eines SAR-ADC-Schaltkreises 110. Es versteht sich, dass bei gewissen Ausführungsformen auch ein zeitdiskreter (DT: Discrete Time) Delta-Sigma(DS)-ADC verwendet werden kann. Wie oben angemerkt, sind SAR-ADCs aufgrund ihrer niedrigen Leistungscharakteristiken allgemein zur Verwendung als ein Medium für hochauflösende Quantisierer in CTDS-ADCs wünschenswert. Wie veranschaulicht, wird die analoge Eingangsspannung V_IN an ein Schleifenfilter 120 angelegt. Um einen Umsetzungsverzögerungsfehler zu kompensieren, der durch den SAR-ADC-Schaltkreis 110 eingeführt wird, kann ein ELD-DAC-Schaltkreis 130 bereitgestellt werden, um verzögerte Versionen der Ausgabe des SAR-ADC-Schaltkreises 110 rückzukoppeln, um die Ausgabe des Schleifenfilters 120 bei einem Summierer 140 zu addieren. Insbesondere fungiert der ELD-DAC-Schaltkreis 130 zum Rückkoppeln des vorherigen Ausgabecodes des SAR-ADC-Schaltkreises 110 und zum Multiplizieren des vorherigen Referenzcodes zur Schleifenstabilität.
Ein SAR-ADC-Schaltkreis 110 ist ein Typ eines ADC, der eine kontinuierliche analoge Wellenform über eine Binärsuche durch alle möglichen Quantisierungsniveaus vor dem Konvergieren auf eine Ausgabe für jede Umsetzung in eine diskrete digitale Repräsentation umsetzt. Der SAR-ADC-Schaltkreis 110 kann einen Abtast-und-Halte-Schaltkreis aufweisen, um die Eingangsspannung zu erfassen. Ein analoger Spannungskomparator vergleich die Eingangsspannung mit der Ausgabe eines DAC des SAR-ADC und gibt das Ergebnis des Vergleichs an eine SAR-Logik mit einem Teilschaltkreis aus, der einen ungefähren digitalen Referenzcode an den DAC des SAR-ADC liefert. Der DAC des SAR-ADC setzt den digitalen Referenzcode in eine Spannungsreferenz um und versorgt den Komparator mit einer analogen Spannung gleich dem digitalen Referenzcode, der durch das SAR ausgegeben wird. Während des Betriebs wird das SAR so initialisiert, dass das höchstwertige Bit (MSB: Most Significant Bit) gleich einem Rücksetz- oder Zentrumswert ist, der in den DAC des SAR-ADC eingespeist wird, der dann das analoge Äquivalent dieses digitalen Codes (0) in den Komparatorschaltkreis zum Vergleich mit der abgetasteten Eingangsspannung liefert. Wenn diese Analogspannung die Eingangsspannung übersteigt, veranlasst der Komparator das SAR dazu, das Bit zurückzusetzen; ansonsten verbleibt das Bit als 1. Das nächste Bit wird auf 1 gesetzt und derselbe Test wird ausgeführt. Diese binäre Durchsuchung wird fortgesetzt, bis jedes Bit in dem SAR getestet wurde. Der resultierende Code ist die digitale Approximation der abgetasteten Eingangsspannung gegenüber dem Eingangsvollaussteuerungsbereich von +/-V_Ref und wird durch das SAR am Ende der Umsetzung ausgegeben.
2 ist ein funktionales Blockdiagramm eines 3-Bit-SAR-ADC 200 zum Veranschaulichen eines Betriebs eines SAR-ADC 110. Wie veranschaulicht, wird die Eingangsspannung V_IN durch einen Abtast/Halte-Schaltkreis 210 mit einem durch den Timingschaltkreis 220 beim Anlegen des Abtastsignals Samp bestimmten Timing abgetastet (3). Die abgetastete Spannung von V_IN wird an einen Komparator 230 angelegt, um die abgetastete Spannung gegenüber dem rückgekoppelten Spannungswert V_DAC des vorherigen Ausgangscodes von dem 3-Bit-SAR-Logikschaltkreis 240, wie durch einen 3-Bit-DAC 250 bereitgestellt, zu vergleichen. Ein SAR-Logikschaltkreis 240 steuert den ADC-Betrieb während der Bitversuche. Wenn die Bitversuche abgeschlossen sind, steht der digitale Wert der abgetasteten und gehaltenen Spannung als Ausgabe D[2:0] zur Verfügung. Die Vollaussteuerung für den SAR-ADC ist 2*V_Ref. Wie in den Zeitverlaufsdiagrammen aus 3 veranschaulicht, wird der Komparator 230 mit einem Timing gesteuert, das durch Versuchspulse von dem Timingschaltkreis 220 für einen Vergleich der abgetasteten Spannung gegenüber jedem rückgekoppelten SAR-Referenzcode bestimmt wird, um die sukzessive Approximation der abgetasteten Spannung zu ermöglichen, um SAR-Ausgaben D_k-1, D_k, D_k+1, D_k+2 bereitzustellen.
Zum Beispiel würde, wie in 4 der Einfachheit halber als unsymmetrische Operation veranschaulicht, die 3-Bit-SAR-Logik 240 mit einer V_DAC beginnen, die die Mitte einer Eingangsvollaussteuerungsspannung von 0 ist. In dem veranschaulichten Fall ist V_IN bei dem ersten Versuch größer als 0, so dass D[2] = 1 gilt. Bei dem zweiten Versuch wird V_IN mit dem Mittelpunkt des oberen Bereichs (½V_Ref) verglichen. Da V_in kleiner als ½ V_Ref ist, gilt D[1] = 0. Dann wird bei dem dritten Versuch V_IN mit dem Mittelpunkt des Bereichs zwischen ½ V_Ref und 0 (1/4 V_Ref) verglichen. Da V_In größer als 1/4 V_Ref ist, gilt D[0] = 1. Dementsprechend stellt die 3-Bit-Approximation von V_IN einen Ausgangscode D[2:0] = 101 bereit.
5A-5F veranschaulichen zusammen den Betrieb des 3-Bit-SAR-ADC-Beispiels aus 2-4, wobei der DAC eine kapazitive Struktur aufweist und auf eine obere Platte abgetastet wird.
Wie in 5A für einen DAC 500 veranschaulicht, der jeweilige Kapazitäten 4C, 2C, C und C aufweist, ist der Abtastschalter 510 für die Oberplattenabtastung von V_in und zum Laden der jeweiligen Kondensatoren des DAC 500 geschlossen, so dass jeder Kondensator eine Ladung gleich seiner Kapazität mal der Eingangsspannung minus einer beliebigen Versatzspannung aufweist. Die Gesamtladungsmenge Q₀, wenn V_in abgetastet wird, beträgt Q₀ = (4C+2C+C+C)V_in, wobei V_in = V_DAC = V_X0 gilt.
Wie in 5B veranschaulicht, ist der Abtastschalter 510 geöffnet, um die Ladungsmenge für V_in auf den jeweiligen Kondensatoren des DAC 500 einzufrieren (Halten der abgetasteten Spannung) und V_DAC wird durch die Unterplattenspannungen gesteuert. Die Gesamtladungsmenge Q₁ beträgt Q₁ = (4C+2C+C+C)V_in, wobei V_in = V_DAC = V_X1 gilt. Der erste Bitversuch wird durchgeführt, um festzustellen, ob V_in größer als 0 ist. Unter der Annahme V_DAC < 0 wird das Bit D[2] auf 0 gesetzt.
Wie in 5C veranschaulicht, verbleibt der Abtastschalter 510 offen und, wenn der erste Bitversuch als D[2]=0 eingestellt wurde, wird V_Ref zu dem Höchstwertiges-Bit-Kondensator 4C rückgekoppelt. In diesem Zustand beträgt die Gesamtladungsmenge Q₂ an dem Knoten von V_DAC Q₂ = 4C(V_X2 - V_Ref)+(2C+C+C)V_X2, wobei V_DAC = V_X2 gilt. Unter der Annahme V_DAC > 0 wird das Bit D[1] als die Ausgabe des zweiten Bitversuchs auf 1 gesetzt.
Wie in 5D veranschaulicht, verbleibt der Abtastschalter 510 offen und, wenn der zweite Versuch als D[1]=1 eingestellt wurde, wird -V_Ref zu dem Zweithöchstwertiges-Bit-Kondensator 2C rückgekoppelt. Die Gesamtladungsmenge Q₃ beträgt Q₃= 4C(V_X3 - V_Ref)+4C(V_X3 + V_Ref)+(C+C)V_x3, wobei V_DAC = V_X3 gilt. Unter der Annahme V_DAC < 0 wird das Bit D[0] als die Ausgabe des dritten Bitversuchs auf 0 gesetzt. Dies schließt die Bitversuchsphase für einen 3-Bit-SAR-ADC ab.
5E veranschaulicht den Zustand der Kondensatoren für anschließende Bitversuche für einen SAR-ADC mit höherer Auflösung.
5F veranschaulicht jeweils die resultierende Approximation von V_in für die jeweiligen Schritte in 5A-5E für einen Ausgangscode D[2:0] = 010.
Dementsprechend nimmt der SAR-ADC 110 N Zeitvergleiche vor, wobei N die Anzahl an Bits des ADC ist, was ein relativ langsamer Vorgang ist. Jedoch erfordert der SAR-ADC 110 eine relativ kleine Fläche, viel weniger Komparatoren und viel weniger Leistung als ein Flash-ADC.
Jedoch wird der ELD-DAC 130 in der Delta-Sigma-Schleife hinzugefügt, um eine durch den SAR-ADC 110 eingeführte Umsetzungsverzögerung zu beheben. Der ELD-DAC 130 verbraucht auch Leistung und Fläche. Es ist wünschenswert, wenigstens einen Teil des ELD-DAC 130 in den SAR-ADC 110 einzubetten, um die durch den ELD-DAC 130 verbrauchte Fläche und Leistung zu reduzieren. Dies kann auf einige Arten erreicht werden.
Zum Beispiel veranschaulicht 6 einen SAR-ADC 600 mit einem eingebetteten skalierten ELD-DAC 610. Wie veranschaulicht, stellt der SAR-und-ELD-Logikschaltkreis 620 einen kombinierten ELD-DAC 610 und DAC 630 mit einem ELD-Signal bzw. einem SAR-Steuersignal bereit. Eine Verstärkung des ELD-DAC 610 und eine Verstärkung des DAC 630 werden durch jeweilige externe Referenzspannungen V_Ref1 und V_Ref2 gesteuert. Ein Komparator 640 vergleicht die kombinierte Ausgabe des ELD-DAC 610 und DAC 630 und versorgt die SAR-und-ELD-Steuerlogik mit einem Vergleichsergebnis. Der SAR-und-ELD-Steuerlogikschaltkreis 620 steuert den Betrieb während der Bitversuche basierend auf dem Vergleichsergebnis. Wenn die Bitversuche abgeschlossen sind, wandelt das SAR die Differenz zwischen der Eingabe und dem ELD-Signal in einen Digitalcode dout um. Unglücklicherweise erfordert dieser Ansatz einen zweiten Satz externer Referenzspannungen, was zusätzliche Fläche und Leistung für eine Externreferenzspannungserzeugung erfordert. Außerdem erfordert der Schaltkreis eine Abstimmung, um jegliche Fehler in den Referenzspannungen auszugleichen und eine Kalibrierung ist erforderlich, um die optimalen Betriebsbedingungen zu finden.
7 veranschaulicht eine kapazitive Oberplattenabtast-DAC-Struktur für einen DAC mit einem eingebetteten ELD-DAC. Bei diesem Beispiel sind die SAR-Kondensatoren 700 und die ELD-Kondensatoren 710 mit der oberen Platte zum Abtasten unter Steuerung des Schalters 720 während jeweiliger Bitversuche bei dem Komparator 730 verbunden. Bei diesem Beispiel weisen die ELD-Kondensatoren 720 Gain-Steuerwerte k auf, die zur Verstärkungsanpassung bereitgestellt sind. Die Verstärkungen beeinflussen zum Beispiel die Leistungsfähigkeit und die Stabilität der Delta-Sigma-Schleife in einem CTDS-ADC 100. Die Eingangssignalverstärkung ist proportional zu den SAR-Kondensatoren 700 plus den ELD-Kondensatoren 710 (=(4C+2C+C) + (4kC+2kC+C) bei diesem Beispiel). Die SAR-Rückkopplungsverstärkung ist proportional zu den SAR-Kondensatoren 700 plus der Einheitskapazität (=(4C+2C+C)+C), während die ELD-Rückkopplungsverstärkung proportional zu den ELD-Kondensatoren 710 plus der ELD-Einheitskapazität ist (=(4kC+2kC+kC)+kC). Die ELD wird am Anfang der Bitversuchsphase aktualisiert; jedoch müssen diese Verhältnisse garantiert werden, um die Stabilität der Delta-Sigma-Schleife beizubehalten. Dementsprechend ist die Gesamtkapazität proportional zu der Verstärkung k und die Verstärkung des ELD-DAC und des DAC des SAR-ADC sind aneinandergebunden, um die Stabilität beizubehalten.
8 veranschaulicht eine beispielhafte kapazitive Oberplattenabtast-DAC-Struktur für einen DAC des SAR-ADC und einen eingebetteten ELD-DAC, die die Kondensatoren 800 zur Verwendung mit dem ELD-Rückkopplungssignal während der Abtastphase (Schalter 810 geschlossen) und mit dem Rückkopplung-SAR-Signal während der Bitversuchsphase (Schalter 810 offen) während jeweiliger Versuche bei dem Komparator 820 vollständig teilen. Wie bei der kapazitiven DAC-Struktur in 7 beeinflussen die Verstärkungen zum Beispiel die Leistungsfähigkeit und die Stabilität der Delta-Sigma-Schleife in einem CTDS-ADC 100. Die Eingangssignalverstärkung ist proportional zu den Kondensatoren 800. Die SAR-Rückkopplungsverstärkung ist proportional zu den Kondensatoren 800 plus der Einheitskapazität (=(4C+2C+C)+C), während die ELD-Rückkopplungsverstärkung proportional zu den Kondensatoren 800 plus der ELD-Einheitskapazität ist (=(4C+2C+C)+C). Dementsprechend ist die Verstärkung nur 1 und es gibt eine geringere Flexibilität für die Gestaltung des CTDS-ADC.
Teilweise geteilte Kondensatoren in eingebettetem ELD-DAC
Die unten beschriebenen Architekturen betten ELD-DACs in DACs eines SAR-ADC auf eine solche Weise ein, dass Optionen mit niedrigerer und höherer Verstärkung möglich sind, während die Kapazitäts-, Flächen- und Leistungsanforderungen begrenzt werden. Die eingebetteten ELD-DACs in den folgenden Ausführungsformen sind auf wenigstens zwei Arten gekennzeichnet.
Erstens werden Kondensatoren zwischen dem DAC des SAR-ADC und dem ELD-DAC teilweise geteilt. Bei beispielhaften Ausführungsformen werden Teile eines DAC des SAR-ADC als ein ELD-DAC verwendet, um eine niedrigere Verstärkung (Verstärkung < 1) zu erreichen, während Teile eines ELD-DAC als ein DAC des SAR-ADC verwendet werden, um eine höhere Verstärkung (Verstärkung > 1) zu erreichen. Auf diese Weise wird die Kondensatoreffizienz verbessert, während Verstärkungen außer eins bereitgestellt werden, ohne externe Schaltkreise zur Verstärkungssteuerung zu verwenden, wodurch eine Schaltkreisfläche und Leistung minimiert werden und eine Schaltkreiskomplexität minimiert wird.
Zweitens wird eine Signalverstärkung durch Hinzufügen eines zusätzlichen Abtastkondensators eingestellt. Der zusätzliche Abtastkondensator vermeidet die Notwendigkeit, einen anderen Satz von Referenzspannungen zur genauen Steuerung der Verstärkung zu verwenden. Außerdem weist ein zusätzlicher Abtastkondensator den Vorteil auf, dass er eine kleinere Fläche und geringere Leistung als ein Externreferenzspannungsschaltkreis benötigt.
9 veranschaulicht ein Blockdiagramm eines SAR-ADC 900 mit einem DAC 630 und einem eingebetteten ELD-DAC 610, die DAC-Einheiten teilen, in einer beispielhaften Ausführungsform. Die Unterschiede zwischen 9 und 6 sind, dass der ELD-DAC 610 und der DAC 630 DAC-Einheiten in einem kombinierten DAC 910 teilen und dass 9 nur eine Referenz verwendet. Trotz der Beschreibung unten in der Spannungsdomäne versteht es sich, dass die hier beschriebenen Systeme und Verfahren in der Ladungsdomäne, der Stromdomäne und einer Mehrfachdomänenkonfiguration verwendet werden können.
Obwohl die folgenden Ausführungsformen in Verbindung mit einer Oberplattenabtastoperation beschrieben sind, versteht es sich, dass auch eine Unterplattenabtastung verwendet werden kann. Es versteht sich auch, dass die Operationen unsymmetrisch oder differentiell sein können.
Das Ziel der hier beschriebenen Ausführungsformen ist das Steuern von Signal-, SAR-ADC- und ELD-DAC-Verstärkungen, um zum Beispiel eine bessere CTDS-ADC-Schleifenstabilität bereitzustellen. Die hier beschriebenen Gestaltungen erreichen dieses Ziel, während sie einen minimalen Overhead bereitstellen, um Leistung und Fläche zu sparen. Zum Beispiel kann durch partielle Überlappung der Kondensatorsätze des DAC des SAR-ADC und des ELD-DAC eine Verstärkungssteuerung für den DAC des SAR-ADC und den ELD-DAC mit geringerer Fläche und Leistung erreicht werden.
10A veranschaulicht eine beispielhafte Kondensatorkonfiguration zum teilweisen Teilen der DAC-Kondensatoren des SAR-ADC und ELD-DAC-Kondensatoren, um eine ELD-Rückkopplungsverstärkung kleiner als eins bereitzustellen. Wie veranschaulicht, teilen die SAR-Kondensatoren 1000 (4C, 2C und C) eine Kapazität C mit den ELD-Kondensatoren 1010 (C, 0,5C, 0,25C). Bei diesem Beispiel werden die ELD-Subkondensatoren 0,5C und 0,25C 1020 zu den SAR-Kondensatoren 1000 hinzugefügt, um die ELD-Kondensatoren bereitzustellen, die in der gleichen 2ⁿ-Beziehung zueinander eingestellt sind. Da die SAR-Kapazitäten 1000 im Bereich bis zu 4C liegen, während die ELD-Kapazitäten 1010 im Bereich bis zu C liegen, kann außerdem die ELD-Rückkopplungsverstärkung auf bis zu 0,25 (C/4C) herab gesteuert werden. Diese variable Verstärkung wird mit erheblich geringerem Kapazitätsraum aufgrund der Kapazitätsgrößen von C, 0,5C, 0,25C gegenüber den Kapazitäten von 4C, 2C, C erreicht, die verwendet werden, wenn der DAC des SAR-ADC und der ELD-DAC vollständig separat sind. Dementsprechend ist die ELD-Rückkopplungsverstärkung im Gegensatz zu der Konfiguration aus 8 flexibel, da die ELD-Verstärkung durch Verschieben von Bits verringert werden kann.
Andererseits veranschaulicht 10B eine beispielhafte Kondensatorkonfiguration zum teilweisen Teilen der DAC-Kondensatoren des SAR-ADC und ELD-DAC-Kondensatoren, um eine SAR-Rückkopplungsverstärkung größer als eins bereitzustellen. Wie veranschaulicht, teilen die ELD-Kondensatoren 1030 (4C, 2C und C) eine Kapazität C mit den SAR-Kondensatoren 1040 (C, 0,5C, 0,25C). Es versteht sich, dass die SAR-Kondensatoren und ELD-Kondensatoren bezüglich 10A umgekehrt sind. Bei diesem Beispiel werden die SAR-Subkondensatoren 0,5C und 0,25C 1050 zu den ELD-Kondensatoren 1030 hinzugefügt, um die SAR-Kondensatoren bereitzustellen, die in der gleichen 2ⁿ-Beziehung zueinander eingestellt sind. Da die ELD-Kapazitäten 1030 im Bereich bis zu 4C liegen, während die SAR-Kapazitäten 1040 im Bereich bis zu C liegen, kann außerdem die SAR-Rückkopplungsverstärkung auf bis zu 4 (4C/C) herauf gesteuert werden. Diese variable Verstärkung wird mit erheblich geringerem Kapazitätsraum aufgrund der Kapazitätsgrößen von C, 0,5C, 0,25C gegenüber den Kapazitäten von 4C, 2C, C erreicht, die verwendet werden, wenn der DAC des SAR-ADC und der ELD-DAC vollständig separat sind. Dementsprechend ist die SAR-Rückkopplungsverstärkung im Gegensatz zu der Konfiguration aus 8 flexibel, da die SAR-Verstärkung durch Verschieben von Bits erhöht werden kann.
11A-11F veranschaulichen, wie ein teilweises Teilen der DAC-Kapazitäten 1000 und ELD-DAC-Kapazitäten 1010 (10) verwendet werden kann, um eine ELD-Verstärkung von 0,25 zu erreichen. In dem Abtastphasen wird die ELD-Verstärkung durch die ELD-DAC-Kapazitäten angepasst, während Bitversuche während der Bitversuchsphase durch den Komparator 1100 unter Steuerung der SAR-und-ELD-Logik 1110 laufen, was wiederum die 3-Bit-Umsetzung-SAR-Ausgabe D[2:0] sowie den SAR-Rückkopplungscode SAR[2:0] und den ELD-Rückkopplungs-Code ELD[2:0] erzeugt. Wie für einen kombinierten 3-Bit-SAR/ELD-DAC in 11A veranschaulicht, empfangen die SAR-Kondensatoren 1000 den Ausgangsrückkopplung-SAR-Code SR[2:0] bei SAR-Kapazitäten 4C, 2C bzw. C. Jedoch wird der 3-Bit-ELD-DAC-Rückkopplungscode ELD[2:0] jeweils zu der Kapazität C der SAR-Kapazitäten 1000 und den ELD-Subkapazitäten 0,5C und 0,25C rückgekoppelt, wie veranschaulicht ist. Diese Operation wird durch die gleichen Timingsignale Samp und Versuch gesteuert, wie oben mit Bezug auf 2-4 beschrieben ist. Während Bitversuchen impliziert SAR[x] = 1, dass eine Spannung von -V_Ref an den DAC des SAR ADC während des nächsten Bitversuches angelegt wird, während SAR[x] = 0 impliziert, dass eine V_Ref-Spannung an den DAC des SAR ADC während des nächsten Bitversuchs angelegt wird, wobei x=2, 1 oder 0 gilt, was Bits für eine 3-Bit-Ausgabe angibt. Während der Abtastphase impliziert ELD[x] = 1, dass V_Ref an den ELD-DAC angelegt wird, während ELD[x] = 0 impliziert, dass eine -V_Ref-Spannung an den ELD-DAC angelegt wird, wobei x=2, 1 oder 0 gilt. Während der Abtastphase wird der ELD-Rückkopplungscode ELD[2:0] auf die SAR-Ausgabe D_k-1[2:0] abgebildet, während D_k-1 die SAR-Ausgabe von dem vorherigen Umsetzungszyklus ist. Während der Bitversuche werden die nichtgeteilten ELD-Subkondensatoren 1020 auf einen festen Wert angesteuert und sie verbleiben für sämtliche Bitversuche in diesem Zustand. Bei diesem Beispiel wird der feste Wert auf Masse mit einem Wert von 0 abgebildet.
Wie in 11B veranschaulicht, wird während einer Eingabeabtastung des ersten Abtastwerts der ELD-DAC-Rückkopplungscode ELD[2:0] (=D_k-1 = [011]) empfangen. Die ELD-Rückkopplung wird an die ELD-Kondensatoren 1010 während der Abtastphase für eine ELD-Subtraktionsphase durch Anlegen von -V_Ref an die SAR-Kapazität C als ELD[2] = [0], V_Ref an die ELD-Kapazität 0,5C als ELD[1] = [1] und V_Ref an die ELD-Kapazität 0,25C als ELD[0] = [1] angelegt. Sobald die ELD während der Abtastphase angepasst wurde, können die Bitversuche für den ersten Abtastwert beginnen. Es versteht sich, dass, da die Ladungssubtraktion unmittelbar in der Abtastphase stattfindet, die Ladung auf den Kondensatoren bereits den Subtraktionswert repräsentiert.
11C veranschaulicht den ersten Versuch während der Bitversuchsphase des teilweise geteilten DAC 1000 und ELD-DAC 1010. Während des ersten Versuchs, der durch das Versuchsbit 1130 initiiert wird, wird der Schalter 1120 geöffnet und alle Kapazitäten beginnen auf Masse. Die Ladung des abgetasteten Signals wird über die Kapazitäten verteilt. Unter der Annahme, dass der Komparator 1100 in diesem Zustand einen Zustand von 1 ausgibt, wird der SAR-und-ELD-Logikblock Bits D[2] auf 1 und SAR[2] auf 1 setzen.
11D veranschaulicht den zweiten Versuch während der Bitversuchsphase des teilweise geteilten DAC und ELD-DAC. Während des zweiten Versuchs, der durch das Versuchsbit 1140 initiiert wird, verbleibt der Schalter 1120 geöffnet und, da SAR[2] = [1] gilt, wird die Spannung -V_Ref an die SAR-Kapazität 4C angelegt. Unter der Annahme, dass der Komparator 1100 in diesem Zustand einen Zustand von 0 ausgibt, wird der SAR-und-ELD-Logikblock D[1] auf 0 und SAR[1] auf 0 setzen.
11E veranschaulicht den dritten Versuch während der Bitversuchsphase des teilweise geteilten DAC und ELD-DAC. Während des dritten Versuchs, der durch das Versuchsbit 1150 initiiert wird, verbleibt der Schalter 1120 geöffnet und, da SAR[1] = [0] gilt, wird die Spannung +V_Ref an die SAR-Kapazität 2C angelegt. Unter der Annahme, dass der Komparator 1100 in diesem Zustand einen Zustand von 1 ausgibt, wird der SAR-und-ELD-Logikblock D[0] auf 1 und SAR[0] auf 1 setzen. An diesem Punkt wird die SAR-Ausgabe D_k [2:0] auf [101] gesetzt und dies kennzeichnet das Ende des ersten Umsetzungszyklus.
Wie in 11F veranschaulicht, beginnt der zweite Umsetzungszyklus durch Abtasten eines zweiten Eingabeabtastwerts, wird der Schalter 1120 geschlossen und wird, von der ersten Umsetzung, der ELD-DAC-Rückkopplungscode ELD[2:0] empfangen und auf die SAR-Ausgabe D_k [2:0] = [101] abgebildet. Die ELD-Rückkopplung wird an die ELD-Kondensatoren 1010 durch Anlegen von +V_Ref an die SAR-Kapazität C für ELD[2] = [1], - V_Ref an die ELD-Kapazität 0,5C für ELD[1] = [0] und +V_Ref an die ELD-Kapazität 0,25C für ELD[0] = [1] angelegt. Sobald die ELD angepasst wurde, können die Bitversuche für den zweiten Abtastwert beginnen. Da die Ladungssubtraktion unmittelbar in der Abtastphase stattfindet, repräsentiert die Ladung auf den Kondensatoren wieder bereits den Subtraktionswert.
12 veranschaulicht eine beispielhafte Kondensatorkonfiguration zum teilweisen Teilen der DAC-Kondensatoren des SAR-ADC und der ELD-DAC-Kondensatoren, um eine ELD-Rückkopplungsverstärkung von 0,5 bereitzustellen. Wie veranschaulicht, teilen die SAR-Kondensatoren 1000 (4C, 2C und C) Kapazitäten 2C und C mit den ELD-Kondensatoren 1200 (2C, C, 0,5C). Bei diesem Beispiel wird nur der ELD-Subkondensator 0,5C 1210 zu den SAR-Kondensatoren 1000 hinzugefügt, um die ELD-Kondensatoren bereitzustellen, die in der gleichen 2ⁿ-Beziehung zueinander eingestellt sind. Da die SAR-Kapazitäten 1000 im Bereich bis zu 4C liegen, während die ELD-Kapazitäten 1200 im Bereich bis zu 2C liegen, kann außerdem die ELD-Rückkopplungsverstärkung auf bis zu 0,5 (2C/4C) herab gesteuert werden. Diese variable Verstärkung wird mit erheblich weniger Kapazitätsraum erreicht, da nur die 0,5C-Kapazität zu den DAC-Kapazitäten hinzugefügt wird. Die Versuche würden auf eine ähnliche Weise wie oben mit Bezug auf 11 beschrieben fortfahren, außer dass die digitalen ELD-Ausgabecodes aufgrund der zusätzlichen Bitverschiebung auf zwei der Kondensatoren der SAR-Kondensatoren 1000 angewandt würden.
Allgemeiner kann die Beziehung zwischen den jeweiligen Sätzen von Kondensatorarrays des DAC des SAR-ADC wie folgt beschrieben werden. Ein erster Satz von Kondensatoren weist jeweilige Kapazitätswerte C auf, die durch 2^N in Zusammenhang stehen, wobei N = 0 bis N = n-1 für jeweilige Kondensatoren eines n-Bit-SAR-ADC gilt. Dementsprechend gilt für den hier beschriebenen 3-Bit-SAR-ADC n= 3 und N = 0-2. Dementsprechend stehen die Kapazitätswerte als 1 (2⁰), 2 (2¹) und 4 (2²) in Zusammenhang. Außerdem können für Ausführungsformen, bei denen der DAC des SAR-ADC ein Bit kleiner als der ELD-DAC ist, die Werte C durch 2^N in Zusammenhang stehen, wobei N = 0 bis N = n-2 für jeweilige Kondensatoren eines n-Bit-SAR-ADC gilt. Ein zweiter Satz von Kondensatoren weist jeweilige Kapazitätswerte C auf, die durch 2^N in Zusammenhang stehen, wobei N = - x bis N = n-x-1 gilt, wobei n-x Kondensatoren zwischen dem ersten und zweiten Satz von Kondensatoren geteilt werden. Bei den obigen Beispielen gilt n = 3, falls ein Kondensator für einen 3-Bit-SAR-ADC geteilt wird. Da n-x = 1 gilt, gelten x = 2 und 2^-x = 1/4. Dementsprechend weist der zweite Satz von Kondensatoren Werte von ¼ des ersten Satzes von Kondensatoren auf. Falls zwei Kondensatoren für einen 3-Bit-SAR-ADC geteilt werden, gelten andererseits n = 3 und n-x = 2. Somit gelten x = 1 und 2^-x = 1/2. Dementsprechend weist der zweite Satz von Kondensatoren Werte von ½ des ersten Satzes von Kondensatoren auf. Außerdem können für Ausführungsformen, bei denen der DAC des SAR-ADC ein Bit kleiner als der ELD-DAC ist, die Werte C durch 2^N in Zusammenhang stehen, wobei N = -x+1 bis N = n-x-1 für jeweilige Kondensatoren eines n-Bit-SAR-ADC gilt. Wie mit Bezug auf 10-11 beschrieben, kann die ELD-Verstärkung gemäß dem Satz von Kondensatoren, an die der digitale ELD-Ausgangscode zur Verstärkungsanpassung angelegt wird, geringer als eins oder größer als eins sein.
13 veranschaulicht eine weitere Ausführungsform, bei der die Signalverstärkung ferner durch Bereitstellen eines zusätzlichen Abtastkondensators 1300 gesteuert wird. Obwohl der veranschaulichte zusätzliche Abtastkondensator C_sa 1300 mit der oberen Platte verbunden ist, versteht es sich, dass der zusätzliche Abtastkondensator C_sa 1300 auch mit der unteren Platte verbunden sein kann. Der zusätzliche Abtastkondensator C_sa 1300 ist immer mit Masse verbunden und wirkt zum Bereitstellen einer Versatzspannung, die erlaubt, dass die SAR-Abtastung in einem schmaleren Bereich für eine verfeinerte Verstärkungssteuerung abgehalten wird. Falls zum Beispiel V_in in dem Spannungsbereich von 0-3 V liegt, kann der zusätzliche Abtastkondensator C_sa 1300 zur Pegelverschiebung herab zu einem 1,1V-Komparatorbereich für eine verfeinerte Verstärkungssteuerung verwendet werden. Außerdem ermöglich dies, dass die Gesamtsignalverstärkung unabhängig von der Verstärkungssteuerung für den DAC des SAR-ADC und den ELD-DAC angepasst wird. Außerdem ist eine externe Referenzerzeugung durch die Verwendung des zusätzlichen Abtastkondensators Csa 1300 möglicherweise nicht notwendig.
In 13 werden die Verstärkungen durch die Kapazitätsverhältnisse gesteuert. Zum Beispiel können sämtliche Verstärkungen durch eine Verstärkung des DAC des SAR-ADC normiert werden und die Signalverstärkung k_sig kann für eine Oberplattenabtastung wie folgt definiert werden: $k_{sig} = (C_{Sa} + C_{D} + C_{Es}) {/C}_{D},$
wobei C_Sa eine Kapazität des zusätzlichen Abtastkondensators ist, C_D eine Summe der Kapazitäten der SAR-Kondensatoren 1000 ist, C_E eine Summe der Kapazitäten der ELD-Kondensatoren 1010 ist und C_Es eine Summe der Kapazitäten der ELD-Subkondensatoren 1020 ist. In dem Fall einer Unterplattenabtastung wird die Signalverstärkung k_sig des analogen Eingangssignals durch Kapazitätsverhältnisse wie folgt gesteuert: $k_{sig} = (C_{Sa} + C_{Ds}) {/C}_{D},$
wobei C_Sa eine Kapazität des zusätzlichen Abtastkondensators ist, C_Ds eine Summe von Kapazitäten von Kondensatoren des DAC des SAR-ADC ist, der zum Abtasten des analogen Eingangssignals verwendet wird, und C_D eine Summe von Kapazitäten von Kondensatoren des DAC ist. Außerdem kann die ELD-Verstärkung k_ELD wie folgt definiert werden: $k_{ELD} = C_{E} {/C}_{D} .$
Es versteht sich, dass in dem Fall einer Unterplattenabtastung die geteilten DAC-Einheiten bereits bei einer ELD-Signalabtastung verwendet werden und sie nicht auch das Eingangssignal abtasten können. Infolgedessen kann nur der nichtgeteilte Teil des DAC des SAR-ADC zur Abtastung verwendet werden. Außerdem ist es nicht notwendig, ein Eingangssignal auf alle nichtgeteilten DAC-Kondensatoren abzutasten. Im Gegensatz zu der Oberplattenabtastung, die erfordert, dass alle Kondensatoren abgetastet werden, kann es ausgewählt werden, welcher Kondensator in dem DAC des SAR-ADC zum Abtasten des Eingangssignals zu verwenden ist. Zum Beispiel tastet nur der Höchstwertiges-Bit(MSB)-Kondensator des DAC des SAR-ADC, was üblicherweise die Hälfte des DAC des SAR-ADC ist, das Eingangssignal ab, um die Komplexität eines Steuerschaltkreises ohne einen zusätzlichen Abtastkondensator zu reduzieren. Dann gelten C_Sa = 0 (kein zusätzlicher Abtastkondensator), C_Ds = C_D/2 (nur die Hälfte des DAC tastet ein Eingangssignal ab), sodass k_sig = (0+C_D/2)/C_D = 0,5 gilt.
14 ist ein funktionales Blockdiagramm eines Beispiels für einen differentiellen SAR-Quantisierer 1400 einschließlich eines differentiellen geteilten Kapazität-SAR/ELD-DAC. Bei diesem Beispiel wird eine differentielle analoge Eingangsspannung abgetastet und unter Verwendung eines Halteschaltkreises gehalten, der Schalter 1410/1420 unter Steuerung eines Abtastsignals qsa von dem Timingschaltkreis 1430 öffnet/schließt, um differentielle Eingangsspannungen V_inp und V_inm an den SAR/ELD-DAC 1440 zu liefern. Die differentiellen Ausgangsspannungen werden durch den SAR/ELD-DAC 1440 verstärkungsgesteuert, wie oben mit Bezug auf 9-13 beschrieben ist, und die Ausgabe des SAR/ELD-DAC 1440 wird unter Verwendung des Komparatorschaltkreises 1450 mit der abgetasteten und gehaltenen Spannung verglichen. Die Bitwerte des SAR/ELD-DAC 1440 werden basierend auf der Ausgabe des Komparatorschaltkreises 1450 angepasst. Bitversuche werden unter Steuerung der SAR/ELD-Logik 1460 während der Bitversuchsphase als Reaktion auf ein Umsetzungssignal cnv von dem Timingschaltkreis 1430 durchgeführt, um den digitalen Wert der abgetasteten und gehaltenen Spannung zu erzeugen, der durch die SAR/ELD-Logik 1460 als dout ausgegeben wird. Die SAR/ELD-Logik 1460 benachrichtigt den Timingschaltkreis 1430, wenn die Umsetzung abgeschlossen wurde, indem ein Ende-der-Umsetzung(eoc: end of conversion)-Signal an den Timingschaltkreis 1430 geliefert wird.
Bei manchen beispielhaften Implementierungen kann der SAR/ELD-DAC 1440 zwei Geschalteter-Kondensator-DAC(CDAC)-Arrays des in 15 veranschaulichten Typs aufweisen. Bei dieser Ausführungsform ist ein erster CDAC 1500, der als „P-DAC“ bezeichnet wird, mit einem nicht invertierenden Eingang des Komparators 1450 verbunden und ist ein zweiter CDAC, der als „N-DAC“ 1510 bezeichnet wird, mit einem invertierenden Eingang des Komparators 1450 verbunden. Jeder CDAC weist mehrere Kondensatoren auf, wobei jeder Kondensator eine erste und zweite Platte aufweist. Jeder der Kondensatoren des CDAC-Arrays 1500/1510 weist einen assoziierten Schalter auf, der dazu funktionsfähig ist, eine erste Platte, z. B. die unterste oder „untere“ Platte, in Abhängigkeit von dem Bitversuchsergebnis selektiv mit entweder einer ersten Referenzspannung V_Refp oder einer zweiten Referenzspannung V_Refn zu verbinden. Allgemein entspricht V_Refn Masse und ist V_Refp relativ zu V_Refn positiv. Die jeweiligen CDAC-Arrays 1500/1510 können den teilweise überlappenden DAC des SAR-ADC und ELD-DAC implementieren, der hier mit Bezug auf 9-13 beschrieben ist.
16 ist ein Flussdiagramm, das eine Technik zum Durchführen einer Analog-Digital-Umsetzung in einer beispielhaften Ausführungsform veranschaulicht. Wie veranschaulicht, beginnt das Verfahren bei 1600 durch Abtasten eines analogen Eingangssignals auf C_s bei 1610. Falls die Oberplattenabtastung verwendet wird, gilt C_S = C_Sa + C_D + C_es, wobei C_S die Summe der beim Abtasten verwendeten Kapazität ist, C_Sa die zusätzliche Abtastkapazität ist, C_D die Summe der DAC-Kapazität ist und C_es die Summe der ELD-DAC-Kapazität ausschließlich einer geteilten Kapazität zwischen dem DAC und dem ELD-DAC ist. Falls eine Unterplattenabtastung verwendet wird, gilt andererseits C_S = C_Sa + C_Ds, wobei C_Ds die Summe der DAC-Kapazität ist, die bei der Abtastoperation verwendet wird. Das ELD-Signal wird auch auf C_E abgetastet, wobei C_E die Summe der Kapazitäten der ELD-Kondensatoren ist. Bei 1620 wird das ELD-Signal von dem abgetasteten analogen Signal subtrahiert, um ein Delta zu erzeugen. Dann werden die Operationen 1630-1660 während der Bitversuche für jedes Bit wiederholt. Insbesondere wird bei 1630 ein Referenzniveau basierend auf dem SAR-Steuersignal erzeugt. Das bei 1620 gefundene Delta wird bei 1640 mit dem Referenzpegel verglichen. Ein SAR-Steuersignal wird bei 1650 basierend auf dem Vergleichsergebnis bei 1640 ausgegeben. Falls zusätzliche Bits bei 1660 zu testen sind, werden die Operationen 1630-1650 für jedes Bit wiederholt.
Sobald alle Bits getestet wurden, wird bei 1670 der SAR-Referenzcode erzeugt. Falls zusätzliche Samples verfügbar sind, werden die Operationen 1610-1670 bei 1680 wiederholt. Sobald alle Samples verarbeitet wurden, enden die Operationen bei 1690.
Wie oben angemerkt, weist bei manchen beispielhaften Ausführungsformen der DAC des SAR-ADC einen ersten Satz von Kondensatoren mit jeweiligen Kapazitätswerten C, die durch 2^N in Zusammenhang stehen, wobei N = 0 bis N = n-1 oder N = 0 bis N = n-2 für jeweilige Kondensatoren eines n-Bit-SAR-ADC gilt, und einen zweiten Satz von Kondensatoren mit jeweiligen Kapazitätswerten C auf, die durch 2^N in Zusammenhang stehen, wobei N = -x bis N = n-x-1 oder N = -x+1 bis N = n-x-1 gilt, wobei n-x Kondensatoren zwischen dem ersten und zweiten Satz von Kondensatoren geteilt werden. Die digitale ELD-Ausgabe wird an einen des ersten und zweiten Satzes von Kondensatoren ausgegeben, die den digitalen ELD-Referenzcode während der Abtastung der analogen Eingangsspannung empfangen. Der Satz von Kondensatoren, an die der digitale ELD-Ausgangscode geliefert wird, hängt davon ab, ob die ELD-Verstärkung größer oder kleiner als eins ist. Der eingebettete ELD-DAC passt die ELD-Verstärkung während der Abtastung der analogen Eingangsspannung ab. Andererseits wird der digitale SAR-Referenzcode während jeweiliger Bitversuche bei Operationen 1630-1650 an den anderen des ersten und zweiten Satzes von Kondensatoren des DAC geliefert.
17 ist ein funktionales Blockdiagramm eines Beispiels eines Delta-Sigma-ADC (DS-ADC) einschließlich eines Sukzessive-Approximation-Register(SAR)-Analog-DigitalUmsetzer(SAR-ADC)-Schaltkreises in einer beispielhaften Ausführungsform. Wie veranschaulicht, ist der SAR-ADC aus 9 mit dem Schleifenfilter 120 zum Umsetzen des analogen Signals V_IN in das digitale Signal D[N-1:0] versehen.
Die hier beschriebenen Techniken und Schaltkreiskonfigurationen können in einer Integrierter-Schaltkreis-Vorrichtung implementiert werden. Das Reduzieren der Gesamtkapazität, was zum Durchführen der ADC-Operationen notwendig ist, kann ermöglichen, dass ein integrierter Schaltkreis in einer reduzierten Fläche bei reduziertem Leistungsverbrauch arbeitet, insbesondere für batteriebetriebene Anwendungen.
Die obige Beschreibung weist Bezugnahmen auf die begleitenden Zeichnungen auf, die einen Teil der ausführlichen Beschreibung bilden. Die Zeichnungen zeigen spezifische Ausführungsformen, in denen die Erfindung umgesetzt werden kann, als Veranschaulichung. Diese Ausführungsformen werden hier auch als „Beispiele“ bezeichnet. Derartige Beispiele können Elemente zusätzlich zu jenen gezeigten oder beschriebenen aufweisen. Jedoch beabsichtigen die Erfinder der vorliegenden Erfindung auch Beispiele, bei denen lediglich jene gezeigten oder beschriebenen Elemente bereitgestellt sind. Zudem beabsichtigen die Erfinder der vorliegenden Erfindung auch Beispiele, die eine beliebige Kombination oder Permutation jener gezeigten oder beschriebenen Elemente (oder eines oder mehrerer Aspekte davon) verwenden, entweder mit Bezug auf ein bestimmtes Beispiel (oder einen oder mehrere Aspekte davon) oder mit Bezug auf andere Beispiele (oder einen oder mehrere Aspekte davon), die hier gezeigt oder beschrieben sind. In dem Fall inkonsistenter Verwendungen zwischen diesem Dokument und beliebigen anderen Dokumenten, die durch Bezugnahme aufgenommen sind, gilt die Verwendung in diesem Dokument.
In diesem Dokument werden die Ausdrücke „ein“, „eine“ oder „einer“ so verwendet, wie in Patentdokumenten üblich, dass sie ein/eine/einen oder mehr als eines/eine/einen einschließen, unabhängig von beliebigen anderen Instanzen oder Verwendungen von „wenigstens einem/einer“ oder „einem/einer oder mehr“. In diesem Dokument wird der Ausdruck „oder“ verwendet, um auf ein nicht ausschließendes „oder“ zu verweisen, so dass „A oder B“, „A, aber nicht B“, „B, aber nicht A“ und „A und B“ einschließt, sofern nichts anderes angegeben ist. In diesem Dokument werden die Ausdrücke „einschließlich“ und „bei dem“ als die Äquivalente der jeweiligen Ausdrücke „aufweisend“ und „wobei“ in einfachem Deutsch verwendet. Außerdem sind die Ausdrücke „einschließlich“ und „aufweisend“ in den folgenden Ansprüchen offene Ausdrücke, das heißt, ein System, eine Vorrichtung, ein Artikel, eine Zusammensetzung, eine Formulierung oder ein Prozess, der/die/das Elemente zusätzlich zu jenen aufgelisteten nach einem solchen Begriff in einem Anspruch aufweist, wird immer noch als in den Schutzumfang dieses Anspruchs fallend erachtet. Zudem werden in den folgenden Ansprüchen die Begriffe „erster“, „zweiter“ und „dritter“ usw. lediglich als Kennzeichnungen verwendet, und sollen keine numerischen Anforderungen hinsichtlich ihrer Objekte auferlegen.
Geometrische Ausdrücke, wie etwa „parallel“, „senkrecht“, „rund“ oder „quadratisch“ sollen keine absolute mathematische Genauigkeit erfordern, außer der Kontext gibt anderes an. Stattdessen erlauben solche geometrischen Ausdrücke Variationen aufgrund von Herstellung oder äquivalenter Funktionen. Falls zum Beispiel ein Element als „rund“ oder „allgemein rund“ beschrieben ist, wird eine Komponente, die nicht exakt kreisförmig ist (z. B. eine, die leicht länglich ist oder ein vielseitiges Vieleck ist), immer noch durch diese Beschreibung eingeschlossen.
Hier beschriebene Verfahrensbeispiele können wenigstens teilweise maschinen- oder computerimplementiert sein. Manche Beispiele können ein computerlesbares Medium oder ein maschinenlesbares Medium aufweisen, das mit Anweisungen codiert ist, die dazu funktionsfähig sind, eine elektronische Vorrichtung zum Durchführen von Verfahren, wie in den obigen Beispielen beschrieben, zu konfigurieren. Eine Implementierung derartiger Verfahren kann Code, wie etwa Microcode, Assemblersprachencode, Code einer höheren Programmiersprache oder dergleichen aufweisen. Ein derartiger Code kann computerlesbare Anweisungen zum Durchführen verschiedener Verfahren aufweisen. Der Code kann Teile von Computerprogrammprodukten bilden. Ferner kann der Code bei einem Beispiel greifbar auf einem oder mehreren flüchtigen, nicht vergänglichen oder nicht flüchtigen greifbaren computerlesbaren Medien gespeichert werden, wie etwa während einer Ausführung oder zu anderen Zeiten. Beispiele für diese greifbaren computerlesbaren Medien können unter anderem Festplatten, entfernbare Magnetplatten, entfernbare optische Platten (z. B. Compact-Disks und Digital-Video-Disks), Magnetkassetten, Speicherkarten oder -Sticks, Direktzugriffsspeicher (RAMs), Nurlesespeicher (ROMs) und dergleichen einschließen.
Die obige Beschreibung soll veranschaulichend und nicht beschränkend sein. Zum Beispiel können die oben beschriebenen Beispiele (oder ein oder mehrere Aspekte davon) in Kombination miteinander verwendet werden. Andere Ausführungsformen können, wie etwa von einem Durchschnittsfachmann bei der Durchsicht der obigen Beschreibung, verwendet werden. Die Zusammenfassung ist so bereitgestellt, dass sie 37 C.F.R. §1.72(b) entspricht, um dem Leser zu ermöglichen, das Wesen der technischen Offenbarung schnell herauszufinden. Sie ist mit dem Verständnis vorgelegt, dass sie nicht verwendet wird, um den Schutzumfang oder die Bedeutung der Ansprüche zu interpretieren oder zu beschränken. Auch können bei der obigen ausführlichen Beschreibung verschiedene Merkmale zusammen gruppiert werden, um die Offenbarung zu straffen. Dies sollte nicht als die Absicht interpretiert werden, dass ein nichtbeanspruchtes offenbartes Merkmal für einen beliebigen Anspruch wesentlich ist. Vielmehr kann der Erfindungsgegenstand in weniger als allen Merkmalen einer speziellen offenbarten Ausführungsform liegen. Dementsprechend sind die folgenden Ansprüche hiermit in die Ausführliche Beschreibung als Beispiele oder Ausführungsformen aufgenommen, wobei jeder Anspruch für sich alleine als eine getrennte Ausführungsform steht, und es ist beabsichtigt, dass solche Ausführungsformen miteinander in verschiedenen Kombinationen und Permutationen kombiniert werden können. Der Schutzumfang der Erfindung sollte unter Bezugnahme auf die angehängten Ansprüche zusammen mit dem vollen Schutzumfang von Äquivalenten, zu welchen solche Ansprüche berechtigen, bestimmt werden.
Bei der vorliegenden Offenbarung sind Verfahren und Vorrichtungen zum Steuern einer Überschussschleifenverzögerung(ELD)-Verstärkungskompensation in einem Digital-Analog-Umsetzer(DAC) eines Sukzessives-Approximation-Register(SAR)-Analog-Digital-Umsetzers (ADC) durch effizientes Verwenden von DAC-Einheit-Elementen in dem ELD-DAC und DACs für den SAR-ADC beschrieben. Der ELD-DAC und DAC können DAC-Einheiten (z. B. Kondensatoren oder Stromquellen) teilweise teilen, um die verwendeten gesamten DAC-Einheiten zu minimieren, um eine Fläche und einen Leistungsverbrauch zu begrenzen, während eine Flexibilität im Betrieb beibehalten wird. Unterschiedliche Konfigurationen können ELD-Verstärkungen kleiner oder größer als eins bereitstellen. Ein dedizierter Abtastkondensator kann auch bereitgestellt werden, um eine flexible Verstärkungssteuerung durch ein Kapazitätsverhältnis bereitzustellen.

Claims

Sukzessives-Approximation-Register(SAR)-Analog-Digital-Umsetzer (ADC)mit einem Digital-Analog-Umsetzer (DAC) mit einem eingebetteten Überschussschleifenverzögerung(ELD)-DAC, wobei der DAC ein SAR-Steuersignal empfängt und ein Referenzniveau erzeugt und der ELD-DAC ein ELD-Rückkopplungssignal empfängt, das eine ELD-Rückkopplung während einer Abtastung eines analogen Eingangssignals bereitstellt, wobei der DAC und der eingebettete ELD-DAC einen ersten Satz von DAC-Einheiten und einen zweiten Satz von DAC-Einheiten aufweisen, wobei ein oder mehrere, aber weniger als alle der DAC-Einheiten zwischen dem ersten und zweiten Satz von DAC-Einheiten geteilt werden, einer des ersten und zweiten Satzes von DAC-Einheiten das SAR-Steuersignal während einer Bitversuchsphase empfängt und ein anderer des ersten und zweiten Satzes von DAC-Einheiten das ELD-Rückkopplungssignal während einer Abtastphase empfängt.
ADC nach Anspruch 1, wobei die DAC-Einheiten verwendet werden, um eine Verstärkung des DAC und eine Verstärkung des ELD-DAC einzustellen, wobei der erste Satz von DAC-Einheiten Werte aufweist, die durch 2^N in Zusammenhang stehen, wobei N = 0 bis N = n-1 oder N= 0 bis N = n-2 für jeweilige DAC-Einheiten eines n-Bit-SAR-ADC gilt, und der zweite Satz von DAC-Einheiten jeweilige Werte aufweist, die durch 2^N in Zusammenhang stehen, wobei N = -x bis N = n-x-1 oder N = -x+1 bis N = n-x-1 gilt, wobei n-x DAC-Einheiten zwischen dem ersten und zweiten Satz von DAC-Einheiten geteilt werden.
ADC nach Anspruch 2, wobei der erste Satz von DAC-Einheiten das SAR-Steuersignal empfängt und der zweite Satz von DAC-Einheiten das ELD-Rückkopplungssignal für ELD-Verstärkungen kleiner als eins empfängt.
ADC nach Anspruch 2 oder 3, wobei der erste Satz von DAC-Einheiten das ELD-Rückkopplungssignal empfängt und der zweite Satz von DAC-Einheiten das SAR-Steuersignal für ELD-Verstärkungen größer als eins empfängt.
ADC nach einem vorhergehenden Ansprüche, der ferner Folgendes aufweist: einen Abtast/Halte-Schaltkreis, der das analoge Eingangssignal abtastet; einen Komparator, der eine Differenz zwischen dem abgetasteten analogen Eingangssignal und dem ELD-Rückkopplungssignal mit dem Referenzniveau vergleicht; und einen SAR-und-Überschussschleifenverzögerung(ELD)-Logikschaltkreis, der Ausgaben des Komparators in das SAR-Steuersignal umwandelt, das das analoge Eingangssignal und das ELD-Rückkopplungssignal gegenüber dem Referenzniveau repräsentiert, wobei der SAR-und-ELD-Logikschaltkreis ferner das SAR-Steuersignal, das ELD-Rückkopplungssignal und Analog-Digital-Umsetzungsergebnisse ausgibt, wobei der DAC den Referenzpegel für die Eingabe in den Komparator während jeweiliger Bitversuche erzeugt.
ADC nach Anspruch 5, der ferner ein Schleifenfilter aufweist, das das analoge Eingangssignal und die Analog-zu-Digital-Umsetzungsergebnisse empfängt und eine Ausgabe an den Abtast/Halte-Schaltkreis liefert.
ADC nach Anspruch 5 oder 6, wobei das ELD-Rückkopplungssignal an den ELD-DAC während der Abtastphase angelegt wird und das SAR-Steuersignal an den DAC während der Bitversuchsphase angelegt wird und beliebige DAC-Einheiten der ELD, die nicht mit DAC-Einheiten des DAC geteilt werden, während der Bitversuchsphase auf einen festen DAC-Einheit-Wert angesteuert werden.
ADC nach einem der Ansprüche 5 bis 7, wobei der Abtast/Halte-Schaltkreis einen zusätzlichen Abtastkondensator aufweist, der zwischen dem analogen Eingangssignal und Masse verbunden ist, wobei der zusätzliche Abtastkondensator von dem ersten und zweiten Satz von DAC-Einheiten getrennt ist und eine flexible Verstärkungssteuerung bereitstellt.
ADC nach Anspruch 8, wobei die DAC-Einheiten Kondensatoren sind, die verwendet werden, um einen Gain des DAC und einen Gain des ELD-DAC einzustellen, und wobei eine Signalverstärkung k_sig des analogen Eingangssignals durch Kapazitätsverhältnisse während der Oberplattenabtastung wie folgt gesteuert wird: $k_{sig} = (C_{Sa} + C_{D} + C_{Es}) {/C}_{D},$
wobei C_Sa eine Kapazität des zusätzlichen Kondensators ist, C_D eine Summe der Kapazitäten von Kondensatoren des DAC ist, der das SAR-Steuersignal empfängt, und C_Es eine Summe der Kapazitäten von Kondensatoren des ELD-DAC ausschließlich jeglicher Kondensatoren ist, die zwischen dem ersten und zweiten Satz von Kondensatoren geteilt werden.
ADC nach Anspruch 8, wobei die DAC-Einheiten Kondensatoren sind, die verwendet werden, um einen Gain des DAC und einen Gain des ELD-DAC einzustellen, und wobei eine Signalverstärkung k_sig des analogen Eingangssignals durch Kapazitätsverhältnisse während der Unterplattenabtastung wie folgt gesteuert wird: $k_{sig} = (C_{Sa} + C_{Ds}) {/C}_{D},$
wobei C_Sa eine Kapazität des zusätzlichen Abtastkondensators ist, C_Ds eine Summe von Kapazitäten von Kondensatoren des DAC ist, der das SAR-Steuersignal empfängt, das zum Abtasten des analogen Eingangssignals verwendet wird, und C_D eine Summe von Kapazitäten von Kondensatoren des DAC ist.
ADC nach einem der Ansprüche 5 bis 10, wobei eine ELD-Verstärkung k_ELD durch ein folgendes Kapazitätsverhältnis gesteuert wird: $k_{ELD} = C_{E} {/C}_{D} .$
wobei C_E eine Summe der Kapazitäten des ELD-DAC ist.
ADC nach einem der Ansprüche 5 bis 10, wobei der Abtast/Halte-Schaltkreis eine erste und zweite differentielle analoge Eingabe empfängt, die an jeweilige DACs und eingebettete ELD-DACs angelegt werden, wobei jeder DAC und eingebetteter ELD-DAC einen ersten Satz von DAC-Einheiten und einen zweiten Satz von DAC-Einheiten aufweist, wobei ein oder mehrere, aber weniger als alle der DAC-Einheiten zwischen dem ersten und zweiten Satz von DAC-Einheiten geteilt werden, einer des ersten und zweiten Satzes von DAC-Einheiten das SAR-Steuersignal während einer Bitversuchsphase empfängt und ein anderer des ersten und zweiten Satzes von DAC-Einheiten das ELD-Rückkopplungssignal während einer Abtastphase empfängt.
ADC nach Anspruch 12, wobei einer des ersten und zweiten Satzes von DAC-Einheiten der jeweiligen DACs und eingebetteten ELD-DACs das SAR-Steuersignal während der Bitversuchsphase empfängt und ein anderer des ersten und zweiten Satzes von Einheiten der jeweiligen DACs und eingebetteten ELD-DACs das ELD-Rückkopplungssignal während einer Abtastung empfängt.
Sukzessive-Approximation-Register(SAR)-Analog-Digital-Umsetzer(ADC), der Folgendes aufweist: einen Abtast/Halte-Schaltkreis, der ein analoges Eingangssignal und ein Überschussschleifenverzögerung(ELD)-Rückkopplungssignal abtastet; einen Komparator, der für jeden Abtastwert des analogen Eingangssignals das abgetastete ELD-Rückkopplungssignal mit dem abgetasteten analogen Eingangssignal vergleicht, um ein Delta zu erzeugen; einen SAR-und-Überschussschleifenverzögerung(ELD)-Logikschaltkreis, der Bitversuche für jeden Abtastwert des analogen Signals durchführt, um ein Sukzessive-Approximation-Register(SAR)-Steuersignal zu erzeugen, wobei die Bitversuche für jeden Bitversuch Erzeugen eines Referenzpegels basierend auf dem SAR-Steuersignal, Vergleichen des Delta mit dem Referenzpegel und Ausgeben des SAR-Steuersignals von dem Vergleichsergebnis aufweist, wobei der SAR-und-ELD-Logikschaltkreis ferner das ELD-Rückkopplungssignal und Analog-Digital-Umsetzungsergebnisse erzeugt; und einen Digital-Analog-Umsetzer (DAC), der das ELD-Rückkopplungssignal während einer Abtastung des analogen Eingangssignals während einer Abtastphase empfängt und Bitversuche während einer Bitversuchsphase durchführt, wobei der DAC einen eingebetteten ELD-DAC aufweist und einen ersten Satz von DAC-Einheiten und einen zweiten Satz von DAC-Einheiten aufweist, wobei ein oder mehrere, aber weniger als alle der DAC-Einheiten zwischen dem ersten und zweiten Satz von DAC-Einheiten geteilt werden, einer des ersten und zweiten Satzes von DAC-Einheiten das SAR-Steuersignal während der Bitversuchsphase empfängt und ein anderer des ersten und zweiten Satzes von DAC-Einheiten das ELD-Rückkopplungssignal während der Abtastphase empfängt.
ADC nach Anspruch 14, wobei der Abtast/Halte-Schaltkreis einen Abtastkondensator aufweist, der zwischen dem analogen Eingangssignal und Masse verbunden ist, wobei der Abtastkondensator von dem ersten und zweiten Satz von DAC-Einheiten getrennt ist und eine flexible Verstärkungssteuerung bereitstellt.
Verfahren zur Analog-Digital-Umsetzung, das Folgendes aufweist: Abtasten eines analogen Eingangssignals und eines Überschussschleifenverzögerung(ELD)-Rückkopplungssignals, das während einer Abtastung des analogen Eingangssignals rückgekoppelt wird; und für jeden Abtastwert des analogen Eingangssignals: Subtrahieren des abgetasteten ELD-Rückkopplungssignals von dem abgetasteten analogen Eingangssignal, um ein Delta zu erzeugen; Durchführen von Bitversuchen zum Erzeugen eines Sukzessive-Approximation-Register(SAR)-Steuersignals, wobei die Bitversuche für jeden Bitversuch Erzeugen eines Referenzniveaus basierend auf dem SAR-Steuersignal, Vergleichen des Delta mit dem Referenzniveau und Ausgeben des SAR-Steuersignals von dem Vergleichsergebnis aufweist, wobei die Bitversuche durch einen Digital-Analog-Umsetzer(DAC) durchgeführt werden, der einen eingebetteten ELD-DAC aufweist und einen ersten Satz von DAC-Einheiten und einen zweiten Satz von DAC-Einheiten aufweist, wobei ein oder mehrere, aber weniger als alle der DAC-Einheiten zwischen dem ersten und zweiten Satz von DAC-Einheiten geteilt werden, einer des ersten und zweiten Satzes von DAC-Einheiten das SAR-Steuersignal während einer Bitversuchsphase empfängt und ein anderer des ersten und zweiten Satzes von DAC-Einheiten das ELD-Rückkopplungssignal während einer Abtastphase empfängt; und Erzeugen von Analog-Digital-Umsetzungsergebnissen.
Verfahren nach Anspruch 16, wobei die DAC-Einheiten Kondensatoren sind und das Abtasten des analogen Eingangssignals Verwenden einer Oberplattenabtastung auf Abtastkapazitäten C_S = C_Sa + C_D + C_Es aufweist, wobei C_S eine Summe von Kapazitäten ist, die bei der Abtastung verwendet werden, C_Sa eine Kapazität eines zusätzlichen Abtastkondensators ist, der zwischen dem analogen Eingangssignal und Masse verbunden ist, C_D eine Summe von Kapazitäten von Kondensatoren des DAC ist und C_Es eine Summe von Kapazitäten von Kondensatoren des eingebetteten ELD-DAC ausschließlich beliebiger Kondensatoren ist, die zwischen dem DAC und dem ELD-DAC geteilt werden.
Verfahren nach Anspruch 16 oder 17, wobei die DAC-Einheiten Kondensatoren sind und das Abtasten des analogen Eingangssignals Verwenden einer Unterplattenabtastung auf Abtastkapazitäten C_S = C_Sa + C_Ds aufweist, wobei C_S eine Summe von Kapazitäten ist, die bei der Abtastung verwendet werden, C_Sa eine Kapazität eines zusätzlichen Abtastkondensators ist, der zwischen dem analogen Eingangssignal und Masse verbunden ist, und C_Ds eine Summe von Kapazitäten von Kondensatoren des DAC ist, die zum Abtasten des analogen Eingangssignals verwendet werden.
Verfahren nach einem der Ansprüche 16 bis 18, wobei der DAC einen ersten Satz von Kondensatoren mit jeweiligen Kapazitätswerten, die durch 2^N in Zusammenhang stehen, wobei N = 0 bis N = n-1 oder N = 0 bis N = n-2 für jeweilige Kondensatoren eines n-Bit-SAR-ADC gilt, und einen zweiten Satz von Kondensatoren mit jeweiligen Kapazitätswerten aufweist, die durch 2^N in Zusammenhang stehen, wobei N = -x bis N = n-x-1 oder N = -x+1 bis N = n-x-1 gilt, ferner Teilen von n-x Kondensatoren zwischen dem ersten und zweiten Satz von Kondensatoren aufweisend.
Verfahren nach Anspruch 19, das ferner Liefern des ELD-Rückkopplungssignals an eines des ersten und zweiten Satzes von Kondensatoren während einer Abtastung des analogen Eingangssignals und Liefern des SAR-Steuersignals an den anderen des ersten und zweiten Satzes von Kondensatoren während jeweiliger Bitversuche aufweist, wobei ein Satz von Kondensatoren, an die das ELD-Rückkopplungssignal geliefert wird, davon abhängt, ob eine Verstärkung des ELD-Rückkopplungssignals größer oder kleiner als eins ist.