DE112018005033T5

DE112018005033T5 - Selbstanpassender Analog-Digital-Wandler

Info

Publication number: DE112018005033T5
Application number: DE112018005033.5T
Authority: DE
Inventors: Baozhen Chen; Lalinda D. Fernando; Frank M. Yaul
Original assignee: Analog Devices Inc
Current assignee: Analog Devices Inc
Priority date: 2017-09-11
Filing date: 2018-09-10
Publication date: 2020-07-23
Also published as: CN111095802A; US9923569B1; WO2019051410A1; CN111095802B

Abstract

Techniken für einen selbstanpassenden SAR-ADC, die die Geschwindigkeit erhöhen und/oder seinen Leistungsverbrauch verringern können. In einigen beispielhaften Ansätzen können ein oder mehrere Bits von einer Wandlung einer vorherigen Abtastung eines analogen Eingangssignals auf eine DAC-Schaltung des ADC vorgeladen werden. Falls bestimmt wird, dass die vorgeladenen Bits akzeptabel sind, können Bitversuche mit der aktuellen Abtastung durchgeführt werden, um die verbleibenden Bits zu bestimmen. Falls diese nicht akzeptabel sind, kann der ADC die vorgeladenen Bits verwerfen und Bitversuche für alle Bits durchführen. Der selbstanpassende SAR-ADC kann einen Regelkreis aufweisen, um die Anzahl der Bits, die in einem nachfolgenden Bitversuch unter Verwendung historischer Daten vorgeladen werden, abzustimmen, z. B. zu erhöhen oder zu verringern.

Description

PRIORITÄ TSANSPRUCH
Diese Patentanmeldung beansprucht die Priorität der US-Patentanmeldung Nr. 15/700,957 mit dem Titel „SELF-ADAPTIVE ANALOG-TO-DIGITAL CONVERTER“, eingereicht am 11. September 2017 (Anwaltsaktenzeichen Nr. 3867.452US1), die hiermit durch Bezug in ihrer Gesamtheit aufgenommen wird.
GEBIET DER OFFENBARUNG
Dieses Dokument bezieht sich allgemein, jedoch nicht einschränkend, auf integrierte Schaltungen und insbesondere auf Analog-Digital-Wandler-Schaltungen (ADC-Schaltungen).
HINTERGRUND
Eine Analog-Digital-Wandler-Schaltung (ADC-Schaltung) kann verwendet werden, um ein analoges Signal in ein digitales Signal umzuwandeln, das dann weiterverarbeitet oder in der digitalen Domäne verwendet werden kann. Eine ADC-Schaltung mit sukzessiver Approximationsroutine (SAR) kann Bitversuche durchführen, um Teile des analogen Signals mit einer Referenzspannung zu vergleichen, um die digitalen Bitwerte eines digitalen Wortes zu bestimmen, das eine spezielle Abtastung des analogen Signals repräsentiert. Ein SAR-ADC kann ein Kondensatorarray eines Digital-Analog-Wandlers (DAC) zum Ausführen der Bitversuche zum Bestimmen der jeweiligen digitalen Bitwerte des digitalen Wortes verwenden.
KURZDARSTELLUNG DER OFFENBARUNG
Diese Offenbarung stellt Techniken vor, die die Geschwindigkeit eines SAR-ADC erhöhen und/oder seinen Leistungsverbrauch verringern können. Die vorliegenden Erfinder schlagen einen selbstanpassenden SAR-ADC-Ansatz vor, bei dem ein oder mehrere Bits aus einer Wandlung einer vorherigen Abtastung des analogen Eingangssignals auf eine DAC-Schaltung des ADC vorgeladen werden können. Falls bestimmt wird, dass die vorgeladenen Bits akzeptabel sind, können Bitversuche mit der aktuellen Abtastung durchgeführt werden, um die verbleibenden Bits zu bestimmen. Falls diese nicht akzeptabel sind, kann der ADC die vorgeladenen Bits verwerfen und Bitversuche für alle Bits durchführen. Der selbstanpassende SAR-ADC kann einen Regelkreis aufweisen, um die Anzahl der Bits, die in einem nachfolgenden Bitversuch unter Verwendung historischer Daten vorgeladen werden, abzustimmen, z. B. zu erhöhen oder zu verringern.
In einem Aspekt ist diese Offenbarung auf ein Verfahren zum Durchführen einer Analog-Digital-Wandlung unter Verwendung eines Analog-Digital-Wandlers (ADC) mit sukzessivem Approximationsregister (SAR) gerichtet. Das Verfahren weist Folgendes auf: Durchführen von Bitversuchen unter Verwendung einer Digital-Analog-Wandler(DAC)-Schaltung des SAR-ADC, um eine erste Abtastung eines analogen Eingangssignals in einen N-Bit-Ausgang umzuwandeln; vor dem Durchführen von Bitversuchen an einer zweiten Abtastung des analogen Eingangssignals, Vorladen von M Bits des N-Bit-Ausgangs von der ersten Abtastung auf die DAC-Schaltung, wobei M kleiner als N ist; vor einer Wandlung, Vergleichen der zweiten Abtastung mit einem Bereich, der eine Obergrenze und eine Untergrenze aufweist, wobei die Obergrenze und die Untergrenze auf einer Repräsentation der vorgeladenen M Bits basieren; wenn der Vergleich angibt, dass die zweite Abtastung innerhalb des Bereichs liegt, Durchführen von Bitversuchen an der zweiten Abtastung, um die verbleibenden (N-M) Bits zu bestimmen; wenn der Vergleich angibt, dass die zweite Abtastung nicht innerhalb des Bereichs liegt, Durchführen von Bitversuchen an der zweiten Abtastung, um alle N Bits zu bestimmen; und Steuern eines Werts von M unter Verwendung mindestens eines Ergebnisses eines vorherigen Bitversuchs.
In einem Aspekt ist diese Offenbarung auf ein Verfahren zum Durchführen einer Analog-Digital-Wandlung unter Verwendung eines ersten und zweiten Analog-Digital-Wandlers (ADC) mit sukzessivem Approximationsregister (SAR) gerichtet. Das Verfahren weist Folgendes auf: Wandeln einer ersten Abtastung eines analogen Eingangssignals in einen N-Bit-Ausgang; vor dem Durchführen von Bitversuchen an einer zweiten Abtastung des analogen Eingangssignals, Vorladen zumindest mancher der höchstwertigen Bits (MSBs) des N-Bit-Ausgangs von der ersten Abtastung auf eine DAC-Schaltung des ersten ADC; unter Verwendung des ersten ADC, Vergleichen der zweiten Abtastung mit einem ersten Bereich, der eine erste Obergrenze und eine erste Untergrenze aufweist, wobei die erste Obergrenze und die erste Untergrenze auf einer Repräsentation der vorgeladenen MSBs basieren; wenn der Vergleich angibt, dass die zweite Abtastung innerhalb des ersten Bereichs liegt, Vorladen von M Bits des N-Bit-Ausgangs von der ersten Abtastung auf eine DAC-Schaltung des zweiten ADC; vor der Wandlung, Vergleichen der zweiten Abtastung mit einem zweiten Bereich, der eine zweite Obergrenze und eine zweite Untergrenze aufweist, wobei die zweite Obergrenze und die zweite Untergrenze auf einer Repräsentation der vorgeladenen M Bits basieren; wenn der Vergleich angibt, dass die zweite Abtastung innerhalb des zweiten Bereichs liegt, Durchführen von Bitversuchen an der zweiten Abtastung, um die verbleibenden (N-M-vorgeladenen MSB) Bits zu bestimmen; und wenn der Vergleich angibt, dass die zweite Abtastung nicht innerhalb des zweiten Bereichs liegt, Durchführen von Bitversuchen an der zweiten Abtastung, um die (N-vorgeladenen MSB) Bits zu bestimmen.
In einem Aspekt ist diese Offenbarung auf einen selbstanpassenden Analog-Digital-Wandler (ADC) mit sukzessivem Approximationsregister (SAR) gerichtet, der Folgendes aufweist: eine Digital-Analog-Wandler(DAC)-Schaltung mit geschaltetem Kondensator, die mehrere Kondensatorelemente aufweist, wobei jedes Element eine erste Platte und eine zweite Platte aufweist und einer digitalen Bitposition entspricht, wobei die DAC-Schaltung dazu ausgebildet ist, ein analoges Eingangssignal abzutasten und eine erste Abtastung eines analogen Eingangssignals in einen N-Bit-Ausgang umzuwandeln; und eine Steuerschaltungsanordnung. Die Steuerschaltungsanordnung ist für Folgendes ausgebildet: Durchführen von Bitversuchen unter Verwendung der DAC-Schaltung, um die erste Abtastung des analogen Eingangssignals in den N-Bit-Ausgang umzuwandeln; vor dem Durchführen von Bitversuchen an einer zweiten Abtastung des analogen Eingangssignals, Vorladen von M Bits des N-Bit-Ausgangs von der ersten Abtastung auf die DAC-Schaltung, wobei M kleiner als N ist; vor einer Wandlung, Vergleichen der zweiten Abtastung mit einem Bereich, der eine Obergrenze und eine Untergrenze aufweist, wobei die Obergrenze und die Untergrenze auf einer Repräsentation der vorgeladenen M Bits basieren; wenn der Vergleich angibt, dass die zweite Abtastung innerhalb des Bereichs liegt, Durchführen von Bitversuchen an der zweiten Abtastung, um die verbleibenden (N-M) Bits zu bestimmen; wenn der Vergleich angibt, dass die zweite Abtastung nicht innerhalb des Bereichs liegt, Durchführen von Bitversuchen an der zweiten Abtastung, um alle N Bits zu bestimmen; und Steuern eines Werts von M unter Verwendung mindestens eines Ergebnisses eines vorherigen Bitversuchs.
Diese Übersicht soll eine Übersicht des Gegenstands der vorliegenden Patentanmeldung bereitstellen. Es ist nicht beabsichtigt, eine ausschließliche oder erschöpfende Erklärung der Erfindung bereitzustellen. Die ausführliche Beschreibung ist aufgenommen, um weitere Informationen über die vorliegende Patentanmeldung bereitzustellen.
Figurenliste
In den Zeichnungen, die nicht notwendigerweise maßstabsgetreu gezeichnet sind, können gleiche Ziffern ähnliche Komponenten in unterschiedlichen Ansichten beschreiben. Gleiche Ziffern mit unterschiedlichen Buchstabenzusätzen können unterschiedliche Fälle von ähnlichen Komponenten repräsentieren. Die Zeichnungen veranschaulichen allgemein verschiedene in dem vorliegenden Dokument besprochene Ausführungsformen als Beispiele und nicht als Beschränkungen.

1 ist ein Funktionsblockdiagramm eines Beispiels eines SAR-ADC, der verschiedene Techniken dieser Offenbarung implementieren kann.
2 ist ein Flussdiagramm, das ein Beispiel eines Verfahrens zum Betreiben einer integrierten Analog-Digital-Wandler(ADC)-Schaltungsvorrichtung mit sukzessivem Approximationsregister (SAR) zeigt.
3 ist ein Funktionsblockdiagramm eines Beispiels eines ADC mit einem Haupt-ADC und einem Hilfs-ADC.
4 ist ein Flussdiagramm, das ein Beispiel eines Verfahrens zum Betreiben einer integrierten Analog-Digital-Wandler(ADC)-Schaltungsvorrichtung mit sukzessivem Approximationsregister (SAR) zeigt, wobei der ADC einen Haupt-ADC und einen Hilfs-ADC aufweist.

AUSFÜHRLICHE BESCHREIBUNG
Ein SAR-ADC (Successive Approximation Routine - sukzessive Approximationsroutine) wandelt ein analoges Signal auf eine sukzessive Approximationsweise unter Verwendung einer binären Suche in ein digitales Wort um. Ein traditioneller SAR-ADC bestimmt zuerst das höchstwertige Bit (MSB), gefolgt vom MSB-1-Bit, dem MSB-2-Bit, bis zum niedrigstwertigen Bit (LSB). Für ein N-Bit-Wort verwendet der traditionelle SAR-ADC-Ansatz N-Bit-Versuchszyklen einer Digital-Analog-Wandler(DAC)-Schaltung, um die N Bits zu bestimmen. Die vorliegenden Erfinder haben erkannt, dass es bei diesem traditionellen Ansatz verschiedene Herausforderungen geben kann, einschließlich Einschränkungen der Geschwindigkeit des SAR-ADC und eines hohen Leistungsverbrauchs.
Diese Offenbarung beschreibt unter anderem Techniken, die die Geschwindigkeit des SAR-ADC erhöhen und/oder seinen Leistungsverbrauch verringern können. Wie nachstehend ausführlich beschrieben, schlagen die vorliegenden Erfinder einen selbstanpassenden SAR-ADC-Ansatz vor, bei dem ein oder mehrere Bits von einer Wandlung einer vorherigen Abtastung des analogen Eingangssignals auf die DAC-Schaltung vorgeladen werden können. Vor dem Durchführen von Bitversuchen an einer aktuellen Abtastung kann die aktuelle Abtastung mit einem Bereich verglichen werden, der eine Obergrenze und eine Untergrenze aufweist, die auf einer Repräsentation der vorgeladenen M Bits basieren. Falls bestimmt wird, dass die aktuelle Abtastung innerhalb des Bereichs liegt, können Bitversuche an der aktuellen Abtastung durchgeführt werden, um die verbleibenden Bits zu bestimmen.
Auf diese Weise kann eine Wandlungszeit um einen oder mehrere Bitversuchszyklen verringert werden, wodurch die Geschwindigkeit des ADC verbessert und sein Leistungsverbrauch für kleine Signale und große, sich aber langsam ändernde Signale verringert wird. Für den Fall, dass der Vergleich angibt, dass die aktuelle Abtastung nicht innerhalb des Bereichs liegt, kann der ADC die vorgeladenen Bits verwerfen und stattdessen Bitversuche an allen Bits durchführen. Der selbstanpassende SAR-ADC kann einen Regelkreis aufweisen, um die Anzahl der Bits, die in einem nachfolgenden Bitversuch unter Verwendung historischer Daten vorgeladen werden, abzustimmen, z. B. zu erhöhen oder zu verringern.
1 ist ein Funktionsblockdiagramm eines Beispiels eines SAR-ADC 100, der verschiedene Techniken dieser Offenbarung implementieren kann. In dem Beispiel wird eine differentielle analoge Eingangsspannung unter Verwendung einer Abtastschaltung 105 abgetastet und gehalten, und eine differentielle Ausgangsspannung einer DAC-Schaltung 110 wird mit der abgetasteten und gehaltenen Spannung unter Verwendung einer Komparatorschaltung 115 verglichen. Die Bitwerte der DAC-Schaltung 110 werden basierend auf dem Ausgang der Komparatorschaltung abgestimmt. Die Wandlung kann mit dem DAC auf Skalenmitte eingestellt beginnen. Der Komparator 115 bestimmt, ob der DAC-Ausgang größer oder kleiner als die abgetastete Eingangsspannung ist, und das Ergebnis wird als Eins oder Null für dieses Bit des DAC gespeichert. Die Wandlung geht dann zum nächsten Bitwert über, bis alle Bits des digitalen Werts bestimmt sind. Eine Iteration des Änderns des DAC-Ausgangs und des Vergleichens der Spannung mit dem abgetasteten Eingang kann als ein Bitversuch bezeichnet werden. Eine SAR-Logikschaltungsanordnung 120 steuert den ADC-Betrieb während der Bitversuche. Wenn die Bitversuche abgeschlossen sind, steht der digitale Wert der abgetasteten und gehaltenen Spannung am Ausgang Dout zur Verfügung.
In einigen beispielhaften Implementierungen kann die DAC-Schaltung 110 zwei DAC-Arrays mit geschaltetem Kondensator (CDAC-Arrays) enthalten, einen ersten CDAC, der als „P-DAC“ bezeichnet wird und mit einem nicht invertierenden Eingang des Komparators 115 verbunden ist, und einen zweiten CDAC, der als „N-DAC“ bezeichnet wird und mit einem invertierenden Eingang des Komparators 115 verbunden ist. Jeder CDAC weist mehrere Kondensatoren auf, wobei jeder Kondensator eine erste und eine zweite Platte aufweist.
Jeder der Kondensatoren des CDAC-Arrays weist einen assoziierten Schalter auf, der funktionsfähig ist, eine erste Platte, z. B. die unterste oder „untere“ Platte, in Abhängigkeit von dem Bitversuchsergebnis selektiv entweder mit der ersten Referenzspannung Vrefp oder mit der zweiten Referenzspannung „Vrefn“ zu verbinden. Im Allgemeinen entspricht Vrefn Masse und Vrefp ist relativ zu Vrefn positiv. In einigen Implementierungen kann der grundlegende SAR-Algorithmus eine „Schätzen-> Entscheiden -> Setzen“-Weise beim Schalten von Bitversuchskondensatoren beinhalten. Jedes Bit kann zu Beginn dieses speziellen Bitversuchs „gesetzt“, z. B. mit Vrefp verbunden, werden und basierend auf der Ausgabe des Bitversuchs kann diese Biteinstellung beibehalten oder „zurückgesetzt“, z. B. mit Vrefn verbunden, werden.
Wie oben erwähnt, beschreibt diese Offenbarung unter anderem einen selbstanpassenden SAR-ADC-Ansatz, bei dem ein oder mehrere Bits aus einer Wandlung einer vorherigen Abtastung des analogen Eingangssignals auf eine DAC-Schaltung des ADC vorgeladen werden können. Falls bestimmt wird, dass die vorgeladenen Bits akzeptabel sind, können Bitversuche mit der aktuellen Abtastung durchgeführt werden, um die verbleibenden Bits zu bestimmen. Falls diese nicht akzeptabel sind, kann der ADC die vorgeladenen Bitversuchskondensatoren entladen und Bitversuche an allen Bits durchführen. Der selbstanpassende SAR-ADC kann einen Regelkreis aufweisen, um die Anzahl der Bits, die in einem nachfolgenden Bitversuch unter Verwendung historischer Daten vorgeladen werden, abzustimmen, z. B. zu erhöhen oder zu verringern.
Zusätzlich zu der SAR-Logikschaltungsanordnung 120 und gemäß verschiedenen Techniken dieser Offenbarung kann die Steuerschaltungsanordnung 130 ferner Folgendes aufweisen: eine erste Speicherschaltung 132, die mit dem Ausgang der SAR-Logikschaltungsanordnung 120 gekoppelt und dazu ausgebildet ist, mindestens ein vorheriges digitales Ausgangsergebnis Dout zu speichern, eine zweite Speicherschaltung 134, z. B. Register, die mit dem Ausgang des Komparators 115 gekoppelt und dazu ausgebildet sind, eine Erfolgsindikation für vergangene Wandlungen zu speichern, und eine Vorladungsbreitensteuerungsschaltung 136, die dazu ausgebildet ist, in der zweiten Speicherschaltung 134 gespeicherte Informationen zu empfangen und eine vorzuladende Bitbreite zu bestimmen und zu steuern.
Der SAR-ADC 100 von 1 kann ein analoges Eingangssignal empfangen. Unter Verwendung der DAC-Schaltung 110 kann der SAR-ADC 100 Bitversuche durchführen, um eine erste Abtastung eines analogen Eingangssignals in einen N-Bit-Ausgang (Dout) umzuwandeln, wie oben beschrieben.
Gemäß dieser Offenbarung kann die Steuerschaltungsanordnung 130 den N-Bit-Ausgang in der ersten Speicherschaltung 132 speichern. Vor dem Durchführen von Bitversuchen an einer zweiten Abtastung des analogen Eingangssignals kann die Vorladungsbreitensteuerungsschaltung 136 M Bits des N-Bit-Ausgangs von der ersten Abtastung auf die DAC-Schaltung 110 vorladen, z. B. auf Kondensatorelemente eines kapazitiven DAC, wobei M kleiner als N ist. Beispielsweise kann die SAR-Logiksteuerschaltung 120 einen Wert von M von der Vorladungsbreitensteuerungsschaltung 136 empfangen und M Bits des N-Bit-Ausgangs von der ersten Abtastung auf die DAC-Schaltung 110 vorladen.
In einem nicht beschränkenden spezifischen Beispiel kann die Steuerschaltung einen 10-Bit-Ausgang in der ersten Speicherschaltung 132 speichern. Vor dem Durchführen von Bitversuchen an einer zweiten Abtastung des analogen Eingangssignals kann die SAR-Logiksteuerschaltung 120 einen Wert von M = 4 von der Vorladungsbreitensteuerungsschaltung (oder Vorladungstiefesteuerungsschaltung) 136 empfangen und 4 Bits (z. B. MSB, MSB-1, MSB-2 und MSB-3) des 10-Bit-Ausgangs von der ersten Abtastung auf die DAC-Schaltung 110 vorladen, z. B. auf Kondensatorelemente eines kapazitiven DAC.
Die vorliegenden Erfinder haben bestimmt, dass es vor einer Wandlung wünschenswert sein kann, die zweite Abtastung mit oberen und unteren Grenzen zu vergleichen, um zu bestimmen, ob ein Konvergieren möglich ist. Das heißt, die Vorladungsbreitensteuerungsschaltung 136 kann die zweite Abtastung mit einem Bereich vergleichen, der eine Obergrenze und eine Untergrenze aufweist, die auf einer Repräsentation der vorgeladenen M Bits basieren, z. B. den vorgeladenen Bits plus Offsets. Zum Beispiel kann die Vorladungsbreitensteuerungsschaltung 136 1) die zweite Abtastung mit einer Obergrenze vergleichen, die durch die vorgeladenen M Bits plus einen ersten Offset, z. B. einen positiven Offset, bestimmt wird, und 2) die zweite Abtastung mit einer Untergrenze vergleichen, die durch die vorgeladenen M Bits plus einen zweiten Offset, z. B. Nulloffset, bestimmt wird. Die Offsets können entweder unter Verwendung digitaler oder analoger Techniken bereitgestellt werden. In einigen beispielhaften analogen Implementierungen können der erste und zweite Offset bereitgestellt werden, indem die verbleibenden (N-M) Bits, z. B. Kondensatoren in der DAC-Schaltung 110 oder Kondensatoren, die mit der DAC-Schaltung 110 gekoppelt sind, zwischen High und Low geschaltet werden.
Beispielsweise kann die SAR-Logikschaltungsanordnung 120 die verbleibenden (N-M) Bits nach einer Vorladung auf „High“ setzen, und die Vorladungsbreitensteuerungsschaltung 136 kann die zweite Abtastung mit einer Obergrenze vergleichen, die durch die Repräsentation der vorgeladenen M Bits plus den Offset bestimmt wird, bereitgestellt durch die verbleibenden (N-M) Bits, die auf „High“ gesetzt sind. Dann kann die SAR-Logikschaltungsanordnung 120 die verbleibenden (N-M) Bits auf „Low“ setzen, und die Vorladungsbreitensteuerungsschaltung 136 kann die zweite Abtastung mit einer Untergrenze vergleichen, die durch die Repräsentation der vorgeladenen M Bits plus den Offset bestimmt wird, bereitgestellt durch die verbleibenden (N-M) Bits, die auf „Low“ gesetzt sind. In einigen beispielhaften Implementierungen können manche der verbleibenden (N-M) Bits auf „High“ und manche auf „Low“ gesetzt werden, um eine Ober- oder Untergrenze bereitzustellen, die kleiner als eine maximale Obergrenze und größer als eine untere Mindestgrenze ist.
Wenn der Vergleich angibt, dass die zweite Abtastung größer als die Untergrenze und kleiner als die Obergrenze ist, dann liegt die zweite Abtastung innerhalb des Bereichs, und die binäre Suche wird auf einen digitalen Ausgang für die Wandlung konvergieren. Wenn die Vorladungsbreitensteuerungsschaltung 136 aus dem Vergleich bestimmt, dass die zweite Abtastung innerhalb des Bereichs liegt, kann die SAR-Logikschaltungsanordnung 120 Bitversuche an der zweiten Abtastung durchführen, um die verbleibenden (N-M) Bits zu bestimmen. Auf diese Weise kann der SAR-ADC M Bitversuchszyklen als ein Ergebnis der vorgeladenen M Bits speichern. Mit dem obigen nicht beschränkenden spezifischen Beispiel fortfahrend kann die SAR-Logikschaltungsanordnung 120 Bitversuche an der zweiten Abtastung durchführen, um die verbleibenden 6 Bits des 10-Bit-Ausgangs zu bestimmen, wodurch 4 Bitversuchszyklen eingespart werden.
Falls der Vergleich angibt, dass die zweite Abtastung größer als die Obergrenze oder kleiner als die Untergrenze ist, dann liegt die zweite Abtastung nicht innerhalb des Bereichs, und die binäre Suche wird nicht auf einen digitalen Ausgang für die Wandlung konvergieren. Wenn die Vorladungsbreitensteuerungsschaltung 136 aus dem Vergleich bestimmt, dass die zweite Abtastung nicht innerhalb des Bereichs liegt, kann die SAR-Logikschaltungsanordnung 120 die vorgeladenen Bits nicht verwenden. Stattdessen kann die SAR-Logikschaltungsanordnung 120 Bitversuche an der zweiten Abtastung durchführen, um alle N Bits zu bestimmen.
Zusätzlich dazu, wie oben erwähnt, kann der SAR-ADC 100 von 1 selbstanpassend sein. Insbesondere kann der SAR-ADC einen Regelkreis aufweisen, um die Anzahl von M Bits, die in einem nachfolgenden Bitversuch unter Verwendung historischer Daten vorgeladen werden, zu steuern, z. B. zu erhöhen oder zu verringern. Beispielsweise kann die Vorladungsbreitensteuerungsschaltung 136 für zumindest manche vorherigen Abtastungen Daten in der zweiten Speicherschaltung 134 speichern, z. B. Register, die ein Ergebnis des Vergleichs der vorgeladenen M Bits zu einer jeweiligen Abtastung repräsentieren. Unter Verwendung der gespeicherten Daten kann die Vorladungsbreitensteuerungsschaltung 136 einen Wert von M steuern.
Als ein Beispiel kann die Vorladungsbreitensteuerungsschaltung 136 Daten in der zweiten Speicherschaltung 134 speichern, z. B. Register, die die Ergebnisse des Vergleichs der vorgeladenen M Bits zu K vorherigen Abtastungen repräsentieren. Die Vorladungsbreitensteuerungsschaltung 136 kann eine Erfolgsindikation unter Verwendung der gespeicherten Daten bestimmen und kann den Wert von M aus einem Satz von Werten von M basierend auf der Erfolgsindikation auswählen.
In einigen Beispielen kann die Vorladungsbreitensteuerungsschaltung 136 die Anzahl erfolgreicher Ergebnisse, die in dem zweiten Speicher 134 gespeichert sind, mit der Gesamtanzahl gespeicherter K vorheriger Abtastungen vergleichen, um eine Erfolgsindikation zu bestimmen. In anderen Beispielen kann die Vorladungsbreitensteuerungsschaltung 136 die Anzahl nicht erfolgreicher Ergebnisse, die in dem zweiten Speicher 134 gespeichert sind, mit der Gesamtanzahl gespeicherter K vorheriger Abtastungen vergleichen, um eine Erfolgsindikation zu bestimmen. In einigen Beispielen kann die Vorladungsbreitensteuerungsschaltung 136 die Anzahl erfolgreicher Ergebnisse, die in dem zweiten Speicher 134 gespeichert sind, mit der Anzahl nicht erfolgreicher Ergebnisse vergleichen, um eine Erfolgsindikation zu bestimmen.
Basierend auf der Erfolgsindikation kann die Vorladungsbreitensteuerungsschaltung 136 einen niedrigeren Wert von M auswählen, falls die Erfolgsindikation unter einer ersten Schwelle liegt, und kann einen höheren Wert von M auswählen, falls die Erfolgsindikation über einer zweiten Schwelle liegt. In einigen Beispielen können die erste und die zweite Schwelle den gleichen Wert aufweisen. In anderen Beispielen können die erste und die zweite Schwelle unterschiedliche Werte sein, um Hysterese bereitzustellen.
In einem nicht beschränkenden spezifischen Beispiel kann die Vorladungsbreitensteuerungsschaltung 136 die Ergebnisse von 20 vorherigen Vergleichen von vorgeladenen M Bits mit vorherigen Abtastungen in der zweiten Speicherschaltung 134 speichern. Zum Beispiel könnte ein Erfolg in einem Register als „1“ und ein Fehlschlag als „0“ gespeichert werden. Falls beispielsweise 15 Erfolge und 5 Fehlschläge aufgetreten sind, kann die Vorladungsbreitensteuerungsschaltung 136 die Anzahl der erfolgreichen Ergebnisse (15) mit der Gesamtzahl von gespeicherten vorherigen Abtastungen (20) vergleichen, um eine Erfolgsindikation von 75 % zu bestimmen. Unter der Annahme einer ersten Schwelle von 45 % und einer zweiten Schwelle von 55 % kann die Vorladungsbreitensteuerungsschaltung 136 einen höheren Wert von M auswählen, da die Erfolgsindikation über der zweiten Schwelle liegt. Zum Beispiel unter der Annahme, dass M anfänglich auf 4 gesetzt war, kann die Vorladungsbreitensteuerungsschaltung 136 beispielsweise einen Wert von 8 auswählen, sodass mehr Bits vorgeladen werden können. Auf diese Weise kann der ADC 100 seine Vorladungsbitbreite unter Verwendung historischer Daten ohne Benutzersteuerung anpassen und ist daher selbstanpassend.
In einigen beispielhaften Implementierungen kann die Vorladungsbreitensteuerungsschaltung 136 anstelle des Speicherns von Daten in der zweiten Speicherschaltung 134, z. B. von Registern, die nur die Ergebnisse des Vergleichs der vorgeladenen M Bits mit einer Anzahl von K vorherigen Abtastungen repräsentieren, zusätzlich oder alternativ dazu Daten, die den Maximalwert von M repräsentieren, berechnen und speichern, die dazu geführt hätten, dass die Abtastung in den Bereich der vorgeladenen M Bits fällt, der in dieser Offenbarung als „M_best“ bezeichnet wird. Der Wert von M_best kann für eine oder mehrere vorherige Abtastungen basierend auf den digitalisierten Werten dieser Abtastungen berechnet werden.
In einer beispielhaften Implementierung kann die Vorladungsbreitensteuerungsschaltung 136 nach der Wandlung und Verwendung des vorherigen Abtastwerts und des aktuellen Abtastwerts M_best bestimmen, indem bestimmt wird, wie viele Bits aus dem vorherigen Abtastwert vorgeladen worden sein könnten, während der aktuelle Abtastwert innerhalb des Bereichs der vorgeladenen Bits gehalten wird. Die Vorladungsbreitensteuerungsschaltung 136 kann Werte von M_best für mehrere Abtastungen in der zweiten Speicherschaltung 134 speichern. Wie unten beschrieben, kann der ADC 100 seine Vorladungsbitbreite M unter Verwendung der gespeicherten Werte von M_best anpassen.
In einigen Beispielen kann die Vorladungsbreitensteuerungsschaltung 136 einen nächsten Wert von M auf das minimale M_best über die vorherigen K Abtastungen setzen. In anderen Beispielen kann die Vorladungsbreitensteuerungsschaltung 136 einen nächsten Wert von M auf den M-Wert setzen, der die Gesamtbitversuche über die vorherigen K Abtastungen minimiert hätte. Die Gesamtanzahl von Bitversuchen, die für die vorherigen K Abtastungen beim Vorladen von M Bits erforderlich sind, können basierend auf den gespeicherten Werten von M_best berechnet werden.
In einigen Beispielen kann die Vorladungsbreitensteuerungsschaltung 136 M auf diesen nächsthöheren Wert inkrementieren, falls der nächsthöhere Wert von M eine Erfolgsindikationsrate über einer Schwelle für die vorherigen K Abtastungen gehabt hätte. In anderen Beispielen kann die Vorladungsbreitensteuerungsschaltung 136 M auf diesen niedrigeren Wert dekrementieren, falls der nächstniedrigere Wert von M eine geringere Gesamtzahl von Bitversuchen als der aktuelle Wert von M über die vorherigen K Abtastungen ergeben hätte.
2 ist ein Flussdiagramm, das ein Beispiel eines Verfahrens 200 zum Betreiben einer integrierten Analog-Digital-Wandler(ADC)-Schaltungsvorrichtung mit sukzessivem Approximationsregister (SAR) zeigt. Bei Block 202 kann ein ADC, z. B. der ADC 100 von 1, Bitversuche durchführen, z. B. unter Verwendung der DAC-Schaltung 110 von 1, um eine erste Abtastung eines analogen Eingangssignals in einen N-Bit-Ausgang, z. B. 10-Bit, umzuwandeln. Bei Block 204, vor dem Durchführen von Bitversuchen an einer zweiten Abtastung des analogen Eingangssignals, kann eine SAR-Logiksteuerschaltung, z. B. die SAR-Logik 120 von 1, einen Wert von M von einer Vorladungsbreitensteuerungsschaltung, z. B. der Schaltung 136 von 1, empfangen und kann M Bits, z. B. 4 Bits, des N-Bit-Ausgangs, z. B. 10 Bits, von der ersten Abtastung auf die DAC-Schaltung vorladen.
Bei Block 206, vor einer Wandlung, kann eine Vorladungsbreitensteuerungsschaltung, z. B. die Schaltung 136 von 1, die zweite Abtastung mit einem Bereich vergleichen, der eine Obergrenze und eine Untergrenze aufweist, wobei die Obergrenze und die Untergrenze auf einer Repräsentation der vorgeladenen M Bits basieren. Zum Beispiel kann die Vorladungsbreitensteuerungsschaltung 136 1) die zweite Abtastung mit einer Obergrenze vergleichen, die durch die Repräsentation der vorgeladenen M Bits plus einen ersten Offset, z. B. einen positiven Offset, bestimmt wird, und 2) die zweite Abtastung mit einer Untergrenze vergleichen, die durch die Repräsentation der vorgeladenen M Bits plus einen zweiten Offset, z. B. Nulloffset, bestimmt wird.
Wenn bei Block 208 der Vergleich angibt, dass die zweite Abtastung innerhalb des Bereichs liegt („JA“-Zweig von Block 208), kann die SAR-Logikschaltungsanordnung Bitversuche an der zweiten Abtastung durchführen, um die verbleibenden (N-M) Bits zu bestimmen (Block 210). Wenn der Vergleich angibt, dass die zweite Abtastung nicht innerhalb des Bereichs liegt („NEIN“-Zweig von Block 208), kann die SAR-Logikschaltungsanordnung Bitversuche an der zweiten Abtastung durchführen, um alle N Bits zu bestimmen (Block 212).
Falls der Vergleich angibt, dass die zweite Abtastung größer als die Untergrenze und kleiner als die Obergrenze ist, dann liegt die zweite Abtastung innerhalb des Bereichs, und die binäre Suche wird auf einen digitalen Ausgang für die Wandlung konvergieren. Wenn die Vorladungsbreitensteuerungsschaltung 136 aus dem Vergleich bestimmt, dass die zweite Abtastung innerhalb des Bereichs liegt, kann die SAR-Logikschaltungsanordnung 120 Bitversuche an der zweiten Abtastung durchführen, um die verbleibenden (N-M) Bits zu bestimmen. Auf diese Weise kann der SAR-ADC M Bitversuchszyklen als ein Ergebnis der vorgeladenen M Bits speichern. Mit dem obigen nicht beschränkenden spezifischen Beispiel fortfahrend kann die SAR-Logikschaltungsanordnung 120 Bitversuche an der zweiten Abtastung durchführen, um die verbleibenden 6 Bits des 10-Bit-Ausgangs zu bestimmen, wodurch 4 Bitversuchszyklen eingespart werden.
Falls der Vergleich angibt, dass die zweite Abtastung größer als die Obergrenze oder kleiner als die Untergrenze ist, dann liegt die zweite Abtastung nicht innerhalb des Bereichs, und die binäre Suche wird nicht auf einen digitalen Ausgang für die Wandlung konvergieren. Wenn die Vorladungsbreitensteuerungsschaltung 136 aus dem Vergleich bestimmt, dass die zweite Abtastung nicht innerhalb des Bereichs liegt, kann die SAR-Logikschaltungsanordnung 120 die vorgeladenen Bits nicht verwenden. Stattdessen kann die SAR-Logikschaltungsanordnung 120 Bitversuche an der zweiten Abtastung durchführen, um alle N Bits zu bestimmen. Bei Block 214 kann die Vorladungsbreitensteuerungsschaltung 136 einen Wert von M unter Verwendung mindestens eines Ergebnisses eines vorherigen Bitversuchs unter Verwendung einer oder mehrerer der verschiedenen oben beschriebenen Techniken steuern (oder selbst abstimmen).
Unter Verwendung verschiedener Techniken dieser Offenbarung kann eine Wandlungszeit um einen oder mehrere Bitversuchszyklen reduziert werden, indem M aus einer vorherigen Abtastung vorhergesagt wird. In einigen Implementierungen kann es wünschenswert sein, die Zeitverringerung zu verwenden, um die Geschwindigkeit zu erhöhen und den Leistungsverbrauch des ADC zu verringern. In anderen Implementierungen, bei denen Geschwindigkeit und Leistungsverbrauch weniger ein Problem darstellen, können die durch Vorhersage von M gespeicherten Bitversuchszyklen verwendet werden, um das Signal-Rausch-Verhältnis der Abtastung zu erhöhen. Beispielsweise kann der Komparator, z. B. der Komparator 115 von 1, mehrere Vergleiche mit derselben DAC-Spannung durchführen, und die Komparatorausgänge können zusammen gemittelt werden, um das thermische Rauschen des Komparators zu reduzieren.
In einigen Implementierungen kann es wünschenswert sein, die Zeitverringerung zu verwenden, um eine Hintergrundkalibration von ADC-Bitgewichtungen durchzuführen, um die Linearität zu verbessern. ADCs mit höherer Genauigkeit müssen möglicherweise wiederholt kalibriert werden, um zu gewährleisten, dass der ADC beispielsweise für die Temperaturdrift des Kondensatorspannungskoeffizienten und die Offsetdrift kompensiert wird.
Die Hintergrundkalibration arbeitet im Hintergrund und kann für den normalen ADC-Betrieb transparent sein, während dessen Analog-Digital-Signalwandlungen ausgeführt werden. Da die Hintergrundkalibration im Hintergrund des normalen Betriebs arbeitet, können auch die Auswirkungen von Versorgung und Temperatur auf die ADC-Bitgewichtungen verfolgt werden.
Ein Hintergrundkalibrationsansatz besteht darin, einen oder mehrere redundante ADC-Kanäle zu verwenden. Ein solcher Ansatz kann jedoch zu zusätzlicher Hardware, Leistungsverbrauch und Komplexität führen.
Bei einem anderen Ansatz kann dieselbe Abtastung zweimal gewandelt werden, und der (die) zu kalibrierende(n) Kondensator(en) kann (können) nach der ersten Wandlung moduliert werden. Beispielsweise kann nach der ersten Wandlung Dither hinzugefügt werden, um ein zweites Ergebnis zu bestimmen. In einem anderen Beispiel, anstatt Dither hinzuzufügen, können die DAC-Elemente, z. B. Kondensatoren usw., innerhalb eines DAC-Elementarrays „geshuffelt“ und neu gruppiert und dann ausgewählt werden, um eine Referenzspannung zu empfangen. Bei Verwendung eines dieser Ansätze kann die Differenz zwischen den Ergebnissen der ersten und zweiten Wandlung die Fehlerinformationen enthalten, die für die Kalibration verwendet werden können, und die Signalkomponente kann durch diesen Prozess entfernt werden.
Gemäß dieser Offenbarung können jegliche Bitversuchszyklen, die durch Vorhersagen von M aus einer vorherigen Abtastung gespeichert wurden, beispielsweise verwendet werden, um eine Hintergrundkalibration durchzuführen, nachdem der ADC zu einer N-Bit-Genauigkeit konvergiert. Falls beispielsweise 6 Bitversuchszyklen in der Wandlungszeit gespeichert wurden (im Vergleich zu einem herkömmlichen Wandlungsprozess), können zumindest manche dieser Bitversuchszyklen verwendet werden, um die Abtastung nach dem Hinzufügen von Dither oder Shuffling und Neugruppieren der DAC-Elemente erneut umzuwandeln. Die Steuerschaltungsanordnung kann eine Differenz zwischen den Ergebnissen der ersten und zweiten Wandlung bestimmen, die die Fehlerinformationen enthalten kann, die für die Kalibration verwendet werden können, und die Signalkomponente kann durch diesen Prozess entfernt werden.
Die vorliegenden Erfinder haben auch erkannt, dass es wünschenswert ist, sowohl einen Haupt-ADC als auch einen Hilfs-ADC (oder „Mini-ADC“) zu verwenden. Der Mini-ADC kann eine niedrige Auflösung unter Verwendung eines kleineren Abtastkondensators und eines relativ rauscharmen Komparators mit geringer Leistung bereitstellen, und ein Haupt-ADC kann eine hohe Auflösung bereitstellen.
Ein Mini-ADC kann dazu beitragen, höhere Eingangsspannungsbereiche unter Verwendung einer Niederspannungsversorgung umzuwandeln, und kann es dem Haupt-ADC ermöglichen, seinen Komparator während der Erfassungsphase auszuschalten. Der Mini-ADC kann die Eingangsspannung unter Verwendung eines binären Suchalgorithmus beispielsweise in 2-Bit-Genauigkeit wandeln. Der Mini-ADC kann diese Wandlung durchführen, bevor der Haupt-ADC eine Handlung ausführt. Dann kann der Mini-ADC die Ergebnisse der Wandlung mit niedriger Auflösung an den Haupt-ADC übertragen, der dann die verbleibenden Bits auflösen kann.
Für einen herkömmlichen ADC mit binärer Suche ist eine anfängliche Schätzung Vref/2, sodass der maximale Fehler in der anfänglichen Schätzung Vref/2 ist. Unter Verwendung des prädiktiven ADC dieser Offenbarung könnte die anfängliche Schätzung jedoch möglicherweise Vref sein, während die tatsächliche Eingangsspannung 0 sein könnte, was das Doppelte des maximalen Fehlers ergibt. Als solches haben die vorliegenden Erfinder erkannt, dass es wünschenswert sein kann, einen Mini-ADC zu verwenden, um zu verhindern, dass der Haupt-ADC eine anfängliche Schätzung hat, die zu weit von der tatsächlichen Eingangsspannung entfernt ist. In diesem Fall könnte die Spannung an gewissen Knoten im DAC des Haupt-ADC außerhalb der Grenzen liegen, was zu Genauigkeitsproblemen und möglicherweise zu Überspannung der Transistoren führen könnte.
3 ist ein Funktionsblockdiagramm eines Beispiels eines ADC-Systems 300 mit einem Haupt-ADC 100 und einem Hilfs-ADC 302. Die Haupt-ADC-Schaltung 100 weist Merkmale auf, die den oben in Bezug auf 1 beschriebenen ähnlich sind, und aus Gründen der Übersichtlichkeit werden diese Merkmale nicht noch einmal ausführlich beschrieben. Die Mini-ADC-Schaltung 302 kann zwischen einem Eingang IN des Haupt-ADC 100 und der Vorladungsbreitensteuerungsschaltung 136 gekoppelt sein.
Ähnlich wie oben beschrieben und gemäß dieser Offenbarung kann das System 300 eine erste Abtastung eines analogen Eingangssignals in einen N-Bit-Ausgang wandeln, und die Steuerschaltungsanordnung 130 kann den N-Bit-Ausgang in der ersten Speicherschaltung 132 speichern.
Vor dem Durchführen von Bitversuchen an einer zweiten Abtastung des analogen Eingangssignals kann die Vorladungsbreitensteuerungsschaltung 136 zumindest manche der MSBs von der ersten Abtastung auf eine DAC-Schaltung im Mini-ADC 302 vorladen, z. B. auf Kondensatorelemente eines kapazitiven DAC. Es kann wünschenswert sein, die zweite Abtastung mit Ober- und Untergrenzen zu vergleichen, um zu bestimmen, ob eine Konvergenz möglich ist. Das heißt, die Vorladungsbreitensteuerungsschaltung 136 kann die zweite Abtastung mit einem Bereich vergleichen, der eine Obergrenze und eine Untergrenze aufweist, die auf einer Repräsentation der vorgeladenen MSBs basieren, z. B. den vorgeladenen MSBs plus Offsets.
Zum Beispiel kann die Vorladungsbreitensteuerungsschaltung 136 1) die zweite Abtastung mit einer Obergrenze vergleichen, die durch die vorgeladenen MSBs plus einen ersten Offset, z. B. einen positiven Offset, bestimmt wird, und 2) die zweite Abtastung mit einer Untergrenze vergleichen, die durch die vorgeladenen MSBs plus einen zweiten Offset, z. B. Nulloffset, bestimmt wird. In einigen Beispielen können der erste und der zweite Offset bereitgestellt werden, indem die verbleibenden (N-M) Bits, z. B. Kondensatoren in der DAC-Schaltung des Mini-ADC 302, zwischen High und Low geschaltet werden.
Wenn der Vergleich angibt, dass die zweite Abtastung kleiner als die Untergrenze oder größer als die Obergrenze ist, dann liegt die zweite Abtastung nicht innerhalb des Bereichs, der durch die MSBs plus einen Offset definiert ist, und die binäre Suche wird nicht auf einen digitalen Ausgang für die Wandlung konvergieren. Infolgedessen kann das System 300 eine vollständige SAR-Wandlung durchführen, um ein Ergebnis zu bestimmen.
Wenn der Vergleich angibt, dass die zweite Abtastung größer als die Untergrenze und kleiner als die Obergrenze ist, dann liegt die zweite Abtastung innerhalb des Bereichs, der durch die MSBs plus einen Offset definiert ist, und die binäre Suche wird auf einen digitalen Ausgang für die Wandlung konvergieren. Wenn der Vergleich angibt, dass die zweite Abtastung innerhalb des Bereichs liegt, kann die Vorladebreitensteuerschaltung 136 M Bits des N-Bit-Ausgangs von der ersten Abtastung auf die DAC-Schaltung 110 des Haupt-ADC 100 vorladen. Beispielsweise kann die Vorladebreitensteuerschaltung 136 die Ladung von einem kapazitiven DAC des Mini-ADC auf den kapazitiven DAC des Haupt-ADC übertragen, wodurch die auf den Mini-ADC 302 vorgeladenen MSBs vorgeladen werden. Dann kann die Vorladungsbreitensteuerungsschaltung 136 zusätzliche Bits nach den Mini-ADC-MSB-Bits vorladen, sodass M Bits des N-Bit-Ausgangs jetzt auf den DAC des Haupt-ADC vorgeladen werden.
Ähnlich wie oben beschrieben, kann die Vorladungsbreitensteuerungsschaltung 136 vor einer Wandlung die zweite Abtastung mit einem anderen Bereich vergleichen, der eine Obergrenze und eine Untergrenze aufweist, wobei die Obergrenze und die Untergrenze auf einer Repräsentation der vorgeladenen M Bits, z. B. der vorgeladenen M Bits plus Offsets, basieren. Wenn der Vergleich angibt, dass die zweite Abtastung größer als die Untergrenze und kleiner als die Obergrenze ist, dann liegt die zweite Abtastung innerhalb des Bereichs, und die binäre Suche wird auf einen digitalen Ausgang für die Wandlung konvergieren. Wenn die Vorladungsbreitensteuerungsschaltung 136 aus dem Vergleich bestimmt, dass die zweite Abtastung innerhalb des Bereichs liegt, kann die SAR-Logikschaltungsanordnung 120 Bitversuche an der zweiten Abtastung durchführen, um die verbleibenden Bits zu bestimmen. Auf diese Weise kann der SAR-ADC M Bitversuchszyklen als ein Ergebnis der vorgeladenen M Bits speichern.
Wenn der Vergleich angibt, dass die zweite Abtastung nicht innerhalb des Bereichs liegt, kann die SAR-Logikschaltungsanordnung 120 die Bits nach den vorgeladenen MSB-Bits verwerfen und Bitversuche an der zweiten Abtastung durchführen, beginnend mit dem Bit nach dem letzten vom Mini-ADC 302 vorgeladenen Bit.
Zusätzlich dazu, wie oben erwähnt, kann der SAR-ADC 100 von 1 selbstanpassend sein. Insbesondere kann der SAR-ADC einen Regelkreis aufweisen, um beispielsweise die Anzahl von M Bits zu steuern, z. B. zu erhöhen oder zu verringern, die in einem nachfolgenden Bitversuch unter Verwendung historischer Daten vorgeladen werden, wie oben beschrieben, was aus Gründen der Übersichtlichkeit nicht nochmal ausführlich beschrieben wird.
4 ist ein Flussdiagramm, das ein Beispiel eines Verfahrens 400 zum Betreiben einer integrierten Analog-Digital-Wandler(ADC)-Schaltungsvorrichtung mit sukzessivem Approximationsregister (SAR) zeigt, wobei der ADC einen Haupt-ADC und einen Hilfs-ADC aufweist. Bei Block 402 kann ein ADC-System, z. B. das System 300 von 3, Bitversuche durchführen, z. B. unter Verwendung der DAC-Schaltung 110 von 3, um eine erste Abtastung eines analogen Eingangssignals in einen N-Bit-Ausgang, z. B. 10-Bit, umzuwandeln. Bei Block 404, vor dem Durchführen von Bitversuchen an einer zweiten Abtastung des analogen Eingangssignals, kann eine SAR-Logiksteuerschaltung, z. B. die SAR-Logik 120 von 3, zumindest manche der MSBs des N-Bit-Ausgangs von der ersten Abtastung auf die DAC-Schaltung eines Mini-ADC, z. B. des Mini-ADC von 3, vorladen.
Bei Block 406 kann die Vorladungsbreitensteuerungsschaltung 136 die zweite Abtastung mit einem ersten Bereich vergleichen, der eine Obergrenze und eine Untergrenze aufweist, die auf einer Repräsentation der vorgeladenen MSBs basieren, z. B. den vorgeladenen MSBs plus Offsets. Wenn der Vergleich nicht innerhalb des ersten Bereichs liegt („NEIN“-Zweig des Entscheidungsblocks 406), dann konvergiert die binäre Suche nicht auf einen digitalen Ausgang für die Wandlung, und das System, z. B. das System 300 von 3, kann Bitversuche an der zweiten Abtastung durchführen, um alle N Bits zu bestimmen (Block 408). Wenn der Vergleich angibt, dass die zweite Abtastung innerhalb des Bereichs liegt („JA“-Zweig des Entscheidungsblocks 406), kann die Vorladungsbreitensteuerungsschaltung 136 M Bits des N-Bit-Ausgangs von der ersten Abtastung auf die DAC-Schaltung 110 des Haupt-ADC 100 vorladen (Block 410).
Beispielsweise kann die Steuerschaltung 130 von 3 die Ladung von einem kapazitiven DAC des Mini-ADC 302 von 3 auf den kapazitiven DAC des Haupt-ADC 100 von 3 übertragen, wodurch die auf den Mini-ADC 302 vorgeladenen MSBs vorgeladen werden. Dann kann die Vorladungsbreitensteuerungsschaltung 136 zusätzliche Bits nach den MSBs vorladen, sodass M Bits des N-Bit-Ausgangs jetzt auf den DAC des Haupt-ADC vorgeladen werden.
Bei Block 412, vor einer Wandlung, kann die Vorladungsbreitensteuerungsschaltung 136 die zweite Abtastung mit einem zweiten Bereich vergleichen, der eine Obergrenze und eine Untergrenze aufweist, wobei die zweite Obergrenze und die zweite Untergrenze auf einer Repräsentation der vorgeladenen M Bits, z. B. der vorgeladenen M Bits plus Offsets, basieren.
Wenn die Vorladungsbreitensteuerungsschaltung 136 aus dem Vergleich bestimmt, dass die zweite Abtastung nicht innerhalb des Bereichs liegt („NEIN“-Zweig des Entscheidungsblocks 414), kann die SAR-Logikschaltungsanordnung 120 die Bits nach den vorgeladenen MSB-Bits verwerfen und dann Bitversuche an der zweiten Abtastung durchführen, beginnend mit dem Bit nach dem letzten vom Mini-ADC vorgeladenen Bit (Block 416). Mit anderen Worten kann die SAR-Logikschaltungsanordnung 120 die verbleibenden (N-(vorgeladenen MSB)) Bits bestimmen.
Wenn der Vergleich angibt, dass die zweite Abtastung größer als die Untergrenze und kleiner als die Obergrenze ist, bestimmt die Vorladungsbreitensteuerungsschaltung 136 aus dem Vergleich, dass die zweite Abtastung innerhalb des Bereichs liegt („JA“-Zweig des Entscheidungsblocks 414), und die SAR-Logikschaltungsanordnung 120 kann Bitversuche an der zweiten Abtastung durchführen, um die verbleibenden (N-M-(vorgeladenen MSB)) Bits zu bestimmen (Block 418). Auf diese Weise kann der SAR-ADC Bitversuchszyklen als ein Ergebnis der vorgeladenen M Bits speichern.
Bei Block 420 kann die Vorladungsbreitensteuerungsschaltung 136 einen Wert von M unter Verwendung mindestens eines Ergebnisses eines vorherigen Bitversuchs unter Verwendung einer oder mehrerer der verschiedenen oben beschriebenen Techniken steuern (oder selbst abstimmen).
Zusätzlich dazu können jegliche Bitversuchszyklen, die unter Verwendung der Techniken von 4 gespeichert wurden, verwendet werden, um das SNR zu erhöhen oder Hintergrundkalibrationstechniken durchzuführen, wie oben beschrieben.
Verschiedene Anmerkungen
Jeder/jedes der nicht beschränkenden Aspekte oder Beispiele, die hier beschrieben sind, kann für sich alleine stehen oder kann in verschiedenen Permutationen oder Kombinationen mit einem oder mehreren der anderen Beispiele kombiniert werden.
Die obige ausführliche Beschreibung weist Bezugnahmen auf die begleitenden Zeichnungen auf, die einen Teil der ausführlichen Beschreibung bilden. Die Zeichnungen zeigen spezifische Ausführungsformen, in denen die Erfindung realisiert werden kann, als Veranschaulichung. Diese Ausführungsformen werden hier auch als „Aspekte“ oder „Beispiele“ bezeichnet. Derartige Beispiele können Elemente zusätzlich zu jenen gezeigten oder beschriebenen beinhalten. Jedoch beabsichtigen die Erfinder der vorliegenden Erfindung auch Beispiele, bei denen lediglich jene gezeigten oder beschriebenen Elemente bereitgestellt sind. Zudem beabsichtigen die Erfinder der vorliegenden Erfindung auch Beispiele, die eine beliebige Kombination oder Permutation jener gezeigten oder beschriebenen Elemente (oder eines oder mehrerer Aspekte davon) verwenden, entweder mit Bezug auf ein bestimmtes Beispiel (oder einen oder mehrere Aspekte davon) oder mit Bezug auf andere Beispiele (oder einen oder mehrere Aspekte davon), die hier gezeigt oder beschrieben sind.
In dem Fall inkonsistenter Verwendungen zwischen diesem Dokument und beliebigen anderen Dokumenten, die durch Bezugnahme aufgenommen sind, gilt die Verwendung in diesem Dokument.
In diesem Dokument werden die Ausdrücke „ein“, „eine“ oder „einer“ so verwendet, wie in Patentdokumenten üblich, dass sie ein/eine/einen oder mehr als eines/eine/einen einschließen, unabhängig von beliebigen anderen Instanzen oder Verwendungen von „wenigstens einem/einer“ oder „einem/einer oder mehr“. In diesem Dokument wird der Ausdruck „oder“ verwendet, um auf ein nicht ausschließendes „oder“ zu verweisen, das „A oder B“, „A, aber nicht B“, „B, aber nicht A“ und „A und B“ einschließt, sofern nichts anderes angegeben ist. In diesem Dokument werden die Ausdrücke „einschließlich“ und „bei dem“ als die Äquivalente der jeweiligen Ausdrücke „aufweisend“ und „wobei“ in einfachem Deutsch verwendet. Außerdem sind die Ausdrücke „einschließlich“ und „aufweisend“ in den folgenden Ansprüchen offene Ausdrücke, das heißt, ein System, eine Vorrichtung, ein Artikel, eine Zusammensetzung, eine Formulierung oder ein Prozess, der/die/das Elemente zusätzlich zu jenen aufgelisteten nach einem solchen Begriff in einem Anspruch aufweist, wird immer noch als in den Schutzumfang dieses Anspruchs fallend erachtet. Zudem werden in den folgenden Ansprüchen die Begriffe „erster“, „zweiter“ und „dritter“ usw. lediglich als Kennzeichnungen verwendet, und sollen keine numerischen Anforderungen hinsichtlich ihrer Objekte auferlegen.
Hier beschriebene Verfahrensbeispiele können wenigstens teilweise maschinen- oder computerimplementiert sein. Manche Beispiele können ein computerlesbares Medium oder ein maschinenlesbares Medium beinhalten, das mit Anweisungen codiert ist, die dazu funktionsfähig sind, eine elektronische Vorrichtung zum Durchführen von Verfahren, wie in den obigen Beispielen beschrieben, zu konfigurieren. Eine Implementierung derartiger Verfahren kann Code, wie etwa Microcode, Assemblersprachencode, Code einer höheren Programmiersprache oder dergleichen beinhalten. Ein derartiger Code kann computerlesbare Anweisungen zum Durchführen verschiedener Verfahren beinhalten. Der Code kann Teile von Computerprogrammprodukten bilden. Ferner kann der Code bei einem Beispiel greifbar auf einem oder mehreren flüchtigen, nicht vergänglichen oder nicht flüchtigen greifbaren computerlesbaren Medien gespeichert werden, wie etwa während einer Ausführung oder zu anderen Zeiten. Beispiele für diese greifbaren computerlesbaren Medien können unter anderem Festplatten, entfernbare Magnetplatten, entfernbare optische Platten (z. B. Compact-Discs und Digital-Video-Discs), magnetische Kassetten, Speicherkarten oder -sticks, Direktzugriffsspeicher (RAMs), Nurlesespeicher (ROMs) und dergleichen beinhalten.
Die obige Beschreibung soll veranschaulichend und nicht beschränkend sein. Zum Beispiel können die oben beschriebenen Beispiele (oder ein oder mehrere Aspekte davon) in Kombination miteinander verwendet werden. Andere Ausführungsformen können, wie etwa von einem Durchschnittsfachmann bei der Durchsicht der obigen Beschreibung, verwendet werden. Die Zusammenfassung ist so bereitgestellt, dass sie 37 C. F. R. §1.72(b) entspricht, um dem Leser zu ermöglichen, das Wesen der technischen Offenbarung schnell herauszufinden. Sie ist mit dem Verständnis vorgelegt, dass sie nicht verwendet wird, um den Schutzumfang oder die Bedeutung der Ansprüche zu interpretieren oder zu beschränken. Auch können bei der obigen ausführlichen Beschreibung verschiedene Merkmale zusammen gruppiert werden, um die Offenbarung zu straffen. Dies sollte nicht als die Absicht interpretiert werden, dass ein nicht beanspruchtes offenbartes Merkmal für einen beliebigen Anspruch wesentlich ist. Vielmehr kann der Erfindungsgegenstand in weniger als allen Merkmalen einer speziellen offenbarten Ausführungsform liegen. Dementsprechend sind die folgenden Ansprüche in die ausführliche Beschreibung als Beispiele oder Ausführungsformen aufgenommen, wobei jeder Anspruch für sich alleine als eine getrennte Ausführungsform steht, und es ist beabsichtigt, dass solche Ausführungsformen miteinander in verschiedenen Kombinationen und Permutationen kombiniert werden können. Der Schutzumfang der Erfindung sollte unter Bezugnahme auf die angehängten Ansprüche zusammen mit dem vollen Schutzumfang von Äquivalenten, zu welchen solche Ansprüche berechtigen, bestimmt werden.
ZITATE ENTHALTEN IN DER BESCHREIBUNG
Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
Zitierte Patentliteratur

US 15700957 [0001]

Claims

Verfahren zum Durchführen einer Analog-Digital-Wandlung unter Verwendung eines Analog-Digital-Wandlers (ADC) mit sukzessivem Approximationsregister (SAR), wobei das Verfahren Folgendes aufweist: Durchführen von Bitversuchen unter Verwendung einer Digital-AnalogWandler(DAC)-Schaltung des SAR-ADC, um eine erste Abtastung eines analogen Eingangssignals in einen N-Bit-Ausgang umzuwandeln; vor dem Durchführen von Bitversuchen an einer zweiten Abtastung des analogen Eingangssignals, Vorladen von M Bits des N-Bit-Ausgangs von der ersten Abtastung auf die DAC-Schaltung, wobei M kleiner als N ist; vor einer Wandlung, Vergleichen der zweiten Abtastung mit einem Bereich, der eine Obergrenze und eine Untergrenze aufweist, wobei die Obergrenze und die Untergrenze auf einer Repräsentation der vorgeladenen M Bits basieren; wenn der Vergleich angibt, dass die zweite Abtastung innerhalb des Bereichs liegt, Durchführen von Bitversuchen an der zweiten Abtastung, um die verbleibenden (N-M) Bits zu bestimmen; wenn der Vergleich angibt, dass die zweite Abtastung nicht innerhalb des Bereichs liegt, Durchführen von Bitversuchen an der zweiten Abtastung, um alle N Bits zu bestimmen; und Steuern eines Werts von M unter Verwendung mindestens eines Ergebnisses eines vorherigen Bitversuchs.
Verfahren nach Anspruch 1, das ferner Folgendes aufweist: wenn der Vergleich angibt, dass die zweite Abtastung innerhalb des Bereichs liegt, Durchführen zusätzlicher Bitversuche an der zweiten Abtastung unter Verwendung eines oder mehrerer verbleibender Taktzyklen einer voreingestellten Anzahl von Taktzyklen, um die zweite Abtastung umzuwandeln, sodass ein Signal-Rausch-Verhältnis erhöht wird.
Verfahren nach Anspruch 1, das ferner Folgendes aufweist: wenn der Vergleich angibt, dass die zweite Abtastung innerhalb des Bereichs liegt, nachdem der ADC auf N-Bit-Genauigkeit konvergiert hat, Durchführen zusätzlicher Bitversuche unter Verwendung eines oder mehrerer verbleibender Taktzyklen, um eine ADC-Hintergrundkalibration durchzuführen.
Verfahren nach Anspruch 1, wobei das Vergleichen der zweiten Abtastung mit einem Bereich, der eine Obergrenze und eine Untergrenze aufweist, wobei die Obergrenze und die Untergrenze auf einer Repräsentation der vorgeladenen M Bits basieren, Folgendes aufweist: Vergleichen der zweiten Abtastung mit einer Obergrenze, die durch die Repräsentation der vorgeladenen M Bits plus einen ersten Offset bestimmt wird; und Vergleichen der zweiten Abtastung mit einer Untergrenze, die durch die Repräsentation der vorgeladenen M Bits plus einen zweiten Offset bestimmt wird.
Verfahren nach Anspruch 1, das ferner Folgendes aufweist: für zumindest manche vorherigen Abtastungen, Speichern von Daten, die ein Ergebnis des Vergleichs der vorgeladenen M Bits mit der jeweiligen Abtastung repräsentieren; und Steuern des Werts von M unter Verwendung der gespeicherten Daten.
Verfahren nach Anspruch 5, das ferner Folgendes aufweist: Bestimmen einer Erfolgsindikation unter Verwendung der gespeicherten Daten, wobei das Steuern des Werts von M unter Verwendung der gespeicherten Daten Folgendes aufweist: Auswählen des Werts von M aus einem Satz von Werten von M basierend auf der Erfolgsindikation.
Verfahren nach Anspruch 6, wobei das Auswählen des Werts von M aus einem Satz von Werten von M basierend auf der Erfolgsindikation Folgendes aufweist: Auswählen eines niedrigeren Werts von M, falls die Erfolgsindikation unter einer ersten Schwelle liegt; und Auswählen eines höheren Werts von M, falls die Erfolgsindikation über einer zweiten Schwelle liegt.
Verfahren nach Anspruch 1, das ferner Folgendes aufweist: für zumindest manche vorherige Abtastungen, Speichern von Daten, die einen Maximalwert von M („M_best“) repräsentieren, was dazu führt, dass eine jeweilige Abtastung innerhalb des Bereichs liegt, wobei M_best basierend auf einer Sequenz von Werten der vorherigen Abtastungen berechnet wird; und Steuern des Werts von M für die nächste Wandlung unter Verwendung der gespeicherten Daten, die M_best repräsentieren.
Verfahren zum Durchführen einer Analog-Digital-Wandlung unter Verwendung eines ersten und zweiten Analog-Digital-Wandlers (ADC) mit sukzessivem Approximationsregister (SAR), wobei das Verfahren Folgendes aufweist: Wandeln einer ersten Abtastung eines analogen Eingangssignals in einen N-Bit-Ausgang; vor dem Durchführen von Bitversuchen an einer zweiten Abtastung des analogen Eingangssignals, Vorladen zumindest mancher der höchstwertigen Bits (MSBs) des N-Bit-Ausgangs von der ersten Abtastung auf eine DAC-Schaltung des ersten ADC; unter Verwendung des ersten ADC, Vergleichen der zweiten Abtastung mit einem ersten Bereich, der eine erste Obergrenze und eine erste Untergrenze aufweist, wobei die erste Obergrenze und die erste Untergrenze auf einer Repräsentation der vorgeladenen MSBs basieren; wenn der Vergleich angibt, dass die zweite Abtastung innerhalb des ersten Bereichs liegt, Vorladen von M Bits des N-Bit-Ausgangs von der ersten Abtastung auf eine DAC-Schaltung des zweiten ADC; vor einer Wandlung, Vergleichen der zweiten Abtastung mit einem zweiten Bereich, der eine zweite Obergrenze und eine zweite Untergrenze aufweist, wobei die zweite Obergrenze und die zweite Untergrenze auf einer Repräsentation der vorgeladenen M Bits basieren; wenn der Vergleich angibt, dass die zweite Abtastung innerhalb des zweiten Bereichs liegt, Durchführen von Bitversuchen an der zweiten Abtastung, um die verbleibenden (N-M-vorgeladenen MSB) Bits zu bestimmen; und wenn der Vergleich angibt, dass die zweite Abtastung nicht innerhalb des zweiten Bereichs liegt, Durchführen von Bitversuchen an der zweiten Abtastung, um die (N-vorgeladenen MSB) Bits zu bestimmen.
Verfahren nach Anspruch 9, das ferner Folgendes aufweist: wenn der Vergleich angibt, dass die zweite Abtastung innerhalb des zweiten Bereichs liegt, Durchführen zusätzlicher Bitversuche an der zweiten Abtastung unter Verwendung eines oder mehrerer verbleibender Taktzyklen einer voreingestellten Anzahl von Taktzyklen, um die zweite Abtastung umzuwandeln, sodass ein Signal-Rausch-Verhältnis erhöht wird.
Verfahren nach Anspruch 10, das ferner Folgendes aufweist: für zumindest manche vorherigen Abtastungen, Speichern von Daten, die ein Ergebnis des Vergleichs der vorgeladenen M Bits mit der jeweiligen Abtastung repräsentieren; und Steuern eines Werts von M unter Verwendung der gespeicherten Daten.
Verfahren nach Anspruch 11, das ferner Folgendes aufweist: Bestimmen einer Erfolgsindikation unter Verwendung der gespeicherten Daten, wobei das Steuern eines Werts von M unter Verwendung der gespeicherten Daten Folgendes aufweist: Auswählen des Werts von M aus einem Satz von Werten von M basierend auf der Erfolgsindikation.
Verfahren nach Anspruch 12, wobei das Auswählen des Werts von M aus einem Satz von Werten von M basierend auf der Erfolgsindikation Folgendes aufweist: Auswählen eines höheren Werts von M, falls die Erfolgsindikation unter einer Schwelle liegt; und Auswählen eines niedrigeren Werts von M, falls die Erfolgsindikation über der Schwelle liegt.
Verfahren nach Anspruch 12, wobei das Vorladen von M Bits des N-Bit-Ausgangs von der ersten Abtastung auf eine DAC-Schaltung des zweiten ADC Folgendes aufweist: Vorladen von zumindest manchen der M Bits des N-Bit-Ausgangs unter Verwendung von zumindest manchen der MSBs von der DAC-Schaltung des ersten ADC.
Verfahren nach Anspruch 12, wobei der erste ADC eine niedrigere Auflösung als der zweite ADC aufweist.
Selbstanpassender Analog-Digital-Wandler (ADC) mit sukzessivem Approximationsregister (SAR), der Folgendes aufweist: eine Digital-Analog-Wandler(DAC)-Schaltung mit geschaltetem Kondensator, die mehrere Kondensatorelemente aufweist, wobei jedes Element eine erste Platte und eine zweite Platte aufweist und einer digitalen Bitposition entspricht, wobei die DAC-Schaltung dazu ausgebildet ist, ein analoges Eingangssignal abzutasten und eine erste Abtastung eines analogen Eingangssignals in einen N-Bit-Ausgang umzuwandeln; und eine Steuerschaltungsanordnung, die ausgebildet ist zum: Durchführen von Bitversuchen unter Verwendung der DAC-Schaltung, um die erste Abtastung des analogen Eingangssignals in den N-Bit-Ausgang umzuwandeln; vor dem Durchführen von Bitversuchen an einer zweiten Abtastung des analogen Eingangssignals, Vorladen von M Bits des N-Bit-Ausgangs von der ersten Abtastung auf die DAC-Schaltung, wobei M kleiner als N ist; vor einer Wandlung, Vergleichen der zweiten Abtastung mit einem Bereich, der eine Obergrenze und eine Untergrenze aufweist, wobei die Obergrenze und die Untergrenze auf einer Repräsentation der vorgeladenen M Bits basieren; wenn der Vergleich angibt, dass die zweite Abtastung innerhalb des Bereichs liegt, Durchführen von Bitversuchen an der zweiten Abtastung, um die verbleibenden (N-M) Bits zu bestimmen; wenn der Vergleich angibt, dass die zweite Abtastung nicht innerhalb des Bereichs liegt, Durchführen von Bitversuchen an der zweiten Abtastung, um alle N Bits zu bestimmen; und Steuern eines Werts von M unter Verwendung mindestens eines Ergebnisses eines vorherigen Bitversuchs.
Selbstanpassender Analog-Digital-Wandler (ADC) mit sukzessivem Approximationsregister (SAR) nach Anspruch 16, wobei, wenn der Vergleich angibt, dass die zweite Abtastung innerhalb des Bereichs liegt, die Steuerschaltungsanordnung ferner ausgebildet ist zum: Durchführen zusätzlicher Bitversuche an der zweiten Abtastung unter Verwendung eines oder mehrerer verbleibender Taktzyklen einer voreingestellten Anzahl von Taktzyklen, um die zweite Abtastung umzuwandeln, sodass ein Signal-Rausch-Verhältnis erhöht wird.
Selbstanpassender Analog-Digital-Wandler (ADC) mit sukzessivem Approximationsregister (SAR) nach Anspruch 16, wobei, wenn der Vergleich angibt, dass die zweite Abtastung innerhalb des Bereichs liegt, nachdem der ADC auf N-Bit-Genauigkeit konvergiert, die Steuerschaltungsanordnung ferner ausgebildet ist zum: Durchführen zusätzlicher Bitversuche unter Verwendung eines oder mehrerer verbleibender Taktzyklen, um eine ADC-Hintergrundkalibration durchzuführen.
Selbstanpassender Analog-Digital-Wandler (ADC) mit sukzessivem Approximationsregister (SAR) nach Anspruch 16, wobei die Steuerschaltungsanordnung, die dazu ausgebildet ist, die zweite Abtastung mit einem Bereich zu vergleichen, der eine Obergrenze und eine Untergrenze aufweist, wobei die Obergrenze und die Untergrenze auf einer Repräsentation der vorgeladenen M-Bits basieren, ausgebildet ist zum: Vergleichen der zweiten Abtastung mit einer Obergrenze, die durch die Repräsentation der vorgeladenen M Bits plus einen ersten Offset bestimmt wird; und Vergleichen der zweiten Abtastung mit einer Untergrenze, die durch die Repräsentation der vorgeladenen M Bits plus einen zweiten Offset bestimmt wird.
Selbstanpassender Analog-Digital-Wandler (ADC) mit sukzessivem Approximationsregister (SAR) nach Anspruch 16, wobei die Steuerschaltungsanordnung ferner ausgebildet ist zum: für zumindest manche vorherigen Abtastungen, Speichern von Daten, die ein Ergebnis des Vergleichs der vorgeladenen M Bits mit der jeweiligen Abtastung repräsentieren; und Steuern des Werts von M unter Verwendung der gespeicherten Daten.