DE102017102091B4

DE102017102091B4 - SAR-ADC-Leistungsoptimierung mit dynamischen Bitprüfungseinstellungen

Info

Publication number: DE102017102091B4
Application number: DE102017102091.8A
Authority: DE
Inventors: Junhua SHEN; Edward C. GUTHRIE
Original assignee: Analog Devices Inc
Current assignee: Analog Devices Inc
Priority date: 2016-02-09
Filing date: 2017-02-02
Publication date: 2022-06-15
Anticipated expiration: 2037-02-03
Also published as: DE102017102091A1; US9571114B1; CN107046423B; CN107046423A

Abstract

Analog-Digital-Wandler(ADC)-Schaltung (100), welche Folgendes umfasst:eine Digital-Analog-Wandler(DAC)-Schaltung (110), die wenigstens N + n gewichtete Schaltungskomponenten aufweist, wobei N und n positive ganze Zahlen größer als null sind und n eine Anzahl von Wiederholungsbits des niedrigstwertigen Bits (LSB) der ADC-Schaltung ist,eine Abtastschaltung (105), die dafür ausgelegt ist, eine Eingangsspannung an einem Eingang der ADC-Schaltung abzutasten und eine abgetastete Spannung an die gewichteten Schaltungskomponenten anzulegen,eine Vergleicherschaltung (115), die dafür ausgelegt ist, eine Ausgangsspannung des DACs während einer Bitprüfung mit einer spezifizierten Schwellenspannung zu vergleichen, undeine Logikschaltungsanordnung (120), die dafür ausgelegt ist, Bitprüfungen für die wenigstens N + n gewichteten Schaltungskomponenten auszuführen und einen oder mehrere Parameter für eine oder mehrere von N Bitprüfungen entsprechend Werten der n LSB-Wiederholungsbits einzustellen.

Description

HINTERGRUND
Aufeinanderfolgende-Näherungsregister(SAR)-Analog-Digital-Wandler (ADC) lösen typischerweise Bits für jede Wandlung sequenziell vom höchstwertigen Bit (MSB) zum niedrigstwertigen Bit (LSB) auf. Eine Herausforderung kann darin bestehen, die LSB eines ADCs höherer Genauigkeit genau zu bestimmen (beispielsweise wenn die Anzahl von Bits im ADC zwölf oder größer ist) und Wandlungsfehler zu minimieren. Die vorliegenden Erfinder haben einen Bedarf an SAR-ADC erkannt, die für die Bitprüfungen, die während der Wandlungsphase der SAR-ADC ausgeführt werden, robuster und wirksamer sind.
WO 2014 / 038 198 A1 betrifft einen A/D-Wandler vom Typ der sukzessiven Approximation mit: einem kapazitiven DAC, der mit Kapazitätswerten gewichtet ist; einem redundanten kapazitiven DAC, der zu redundanten Betriebszeiten arbeitet; einem Komparator, in den eine analoge Eingangsspannung und eine von dem kapazitiven DAC und dem redundanten kapazitiven DAC erzeugte Spannung eingegeben werden; und einer Steuereinheit für sukzessive Approximation, die den digitalen Eingangswert des kapazitiven DAC für das nächste Bit auf der Grundlage des Ergebnisses des Komparators bestimmt. Vergleichsergebnisse zu redundanten Betriebszeiten werden in einer Dekodiereinheit (8) gelesen, und es wird eine Summierungs-/Mittelwertbildung durchgeführt, bei der vor und nach einem bestimmten Muster unterschiedliche Gewichte vergeben werden.
ÜBERBLICK
Dieses Dokument betrifft allgemein Analog-Digital-Wandler(ADC)-Schaltungen und insbesondere SAR-ADC-Schaltungen. Ein Beispiel einer ADC-Schaltung weist Folgendes auf: eine Digital-Analog(DAC)-Schaltung, die wenigstens N + n gewichtete Schaltungskomponenten aufweist, wobei N und n positive ganze Zahlen größer als null sind und n eine Anzahl von Wiederholungsbits des niedrigstwertigen Bits (LSB) der ADC-Schaltung ist, eine Abtastschaltung, die dafür ausgelegt ist, eine Eingangsspannung an einem Eingang der ADC-Schaltung abzutasten und eine abgetastete Spannung an die gewichteten Schaltungskomponenten anzulegen, eine Vergleicherschaltung, die dafür ausgelegt ist, eine Ausgangsspannung des DACs während einer Bitprüfung mit einer spezifizierten Schwellenspannung zu vergleichen, und eine Logikschaltungsanordnung, die dafür ausgelegt ist, Bitprüfungen für die wenigstens N + n gewichteten Schaltungskomponenten auszuführen und einen oder mehrere Parameter für eine oder mehrere von N Bitprüfungen entsprechend Werten der n LSB-Wiederholungsbits einzustellen.
Dieser Abschnitt soll einen Überblick über den Gegenstand der vorliegenden Patentanmeldung bereitstellen. Es ist nicht beabsichtigt, eine ausschließliche oder erschöpfende Erklärung der Erfindung bereitzustellen. Die detaillierte Beschreibung ist aufgenommen, um weitere Informationen über die vorliegende Patentanmeldung bereitzustellen.
Figurenliste
In der Zeichnung, die nicht notwendigerweise maßstabsgerecht ist, können gleiche Bezugszahlen in den verschiedenen Ansichten ähnliche Komponenten beschreiben. Gleiche Bezugszahlen, die unterschiedliche Buchstabensuffixe aufweisen, können verschiedene Instanzen ähnlicher Komponenten repräsentieren. Die Zeichnung zeigt allgemein als Beispiel, jedoch ohne Einschränkung, verschiedene im vorliegenden Dokument erörterte Ausführungsformen. Es zeigen:

1 ein Funktionsblockdiagramm eines Beispiels eines SAR-ADCs,
2 ein Schaltungsdiagramm von Teilen eines Beispiels einer ADC-Schaltung,
3 ein Schaltungsschema für ein Bit der DAC-Schaltung,
die 4A - 4D Beispiele des Betriebs von ADC-Schaltungs-Bitprüfungen,
5 ein Beispiel von Teilen einer Vergleicherschaltung,
6 ein Flussdiagramm eines Beispiels eines Verfahrens zum Betrieb einer ADC-Schaltung und
7 ein Flussdiagramm eines anderen Beispiels eines Verfahrens zum Betrieb einer ADC-Schaltung.

DETAILLIERTE BESCHREIBUNG
Wie hier zuvor erklärt wurde, weisen SAR-ADC typischerweise sequenziell vom MSB zum LSB Auflösebits für jede Wandlung einer Eingangsspannung, die abgetastet und gehalten wird, auf. Anders als Pipeline-ADC, bei denen die Anforderung für die MSB-Wandlung strenger ist, ist die Leistung eines SAR-ADCs häufig durch die LSB-Wandlungen beschränkt und ist die Leistung von SAR-ADC für MSB-Fehler toleranter. Um diese Eigenschaft auszunutzen, können SAR-ADC mit MSB geringer Genauigkeit und LSB hoher Genauigkeit implementiert werden. Ein anderer Ansatz besteht darin, redundante Bits in den SAR-ADC aufzunehmen, so dass der SAR-ADC in früheren Bits (beispielsweise MSB) in der Wandlung toleranter für Entscheidungsfehler ist.
1 ist ein Funktionsblockdiagramm eines Beispiels eines SAR-ADCs 100. Bei diesem Beispiel wird eine differenzielle analoge Eingangsspannung unter Verwendung der Abtastschaltung 105 abgetastet und gehalten und wird eine differenzielle Ausgangsspannung einer DAC-Schaltung 110 unter Verwendung einer Vergleicherschaltung 115 mit der abgetasteten und gehaltenen Spannung verglichen. Die Bitwerte der DAC-Schaltung 110 werden auf der Grundlage der Ausgabe der Vergleicherschaltung angepasst. Die Wandlung kann mit dem in die Mitte der Skala gesetzten DAC beginnen. Der Vergleicher 115 stellt fest, ob die DAC-Ausgabe größer oder gleich der abgetasteten Eingangsspannung ist, und das Ergebnis wird für dieses Bit des DACs als eine eins oder eine null gespeichert. Die Umwandlung fährt dann mit dem nächsten Bitwert fort, bis alle Bits des digitalen Werts bestimmt wurden. Eine Iteration des Änderns der DAC-Ausgabe und des Vergleichens der Spannung mit der abgetasteten Eingabe kann als Bitprüfung bezeichnet werden. Die SAR-Logikschaltungsanordnung 120 steuert den ADC-Betrieb während der Bitprüfungen. Wenn die Bitprüfungen abgeschlossen sind, ist der Digitalwert der abgetasteten und gehaltenen Spannung am Ausgang Daus verfügbar.
2 ist ein Schaltungsdiagramm von Teilen eines Beispiels einer ADC-Schaltung 200. Die ADC-Schaltung weist eine 12-Bit-DAC-Schaltung 210 auf, die Anzahl N von Bits kann jedoch bei verschiedenen Implementationen variieren (beispielsweise 16 Bits). Im Beispiel ist aus Gründen der Einfachheit ein unsymmetrischer DAC dargestellt, die tatsächliche Implementation des ADC kann jedoch ein voll differenzieller DAC sein.
Die Bitpositionen des DAC sind durch gewichtete Schaltungskomponenten repräsentiert. Beim Beispiel sind die gewichteten Schaltungskomponenten Kondensatoren und stellt der Wert der Kapazität der Kondensatoren das Gewicht der Komponente bereit. Bei einigen Beispielen sind die Schaltungskomponenten entsprechend einem Nummerierungssystem zur Basis 2 gewichtet. Bei einigen Beispielen sind die Schaltungskomponenten entsprechend einem Nummerierungssystem gewichtet, das nicht zur Basis 2 ist (beispielsweise zur Basis 1,9 oder zur Basis 1,7).
Die DAC-Schaltung 210 weist eine Anzahl n von Wiederholungsbits des LSB-Bits b0 oder n LSB-Wiederholungen, die mit b0r1 bis bOrn bezeichnet sind, auf, und die Anzahl n der Wiederholungsbits kann bei verschiedenen Implementationen variieren. Die Anzahl von LSB-Wiederholungen kann variieren, und sie können auch anderen Bits folgen. Bei einigen Beispielen weist die DAC-Schaltung 210 Bitwiederholungen von Bits auf, die niedriger als das LSB der DAC-Schaltung sind. Beispielsweise könnten die Wiederholungsbits mit der Hälfte des Gewichts des LSBs (beispielsweise Sub-LSB bs11 ... bsln), einem Viertel des Gewichts des LSBs (Sub-LSB bs1, bs21 ... bs2n) oder einem Achtel des Gewichts des LSBs (Sub-LSB bs1, bs2, bs31 ... bs3n) gewichtet sein.
Bei einigen Beispielen weist die DAC-Schaltung r gewichtete Schaltungskomponenten auf, wobei r eine Anzahl von redundanten Bits für Bits höherer Ordnung als das LSB ist. Beim Beispiel aus 1 weist die DAC-Schaltung 210 redundante Bits für Bit acht und Bit vier auf, die mit b8r bzw. b4r bezeichnet sind, um anzugeben, dass die redundanten Bits ebenso gewichtet sind wie die Bits b8 und b4. Die Anzahl von redundanten Bits und die Positionen von ihnen sind nicht notwendigerweise auf das in 2 dargestellte Beispiel beschränkt.
Eine Abtastschaltung (nicht dargestellt) tastet die Eingangsspannung am Eingang der ADC-Schaltung ab und legt die abgetastete Eingangsspannung an die gewichteten Schaltungskomponenten an. Die ADC-Schaltung weist eine Vergleicherschaltung 215 auf, welche die Ausgangsspannung der DAC-Schaltung 210 während einer Bitprüfung mit einer spezifizierten Schwellenspannung vergleicht. Falls die DAC-Schaltung eine differenzielle DAC-Schaltung ist, tastet die Abtastschaltung eine differenzielle Eingangsspannung ab und vergleicht die Vergleicherschaltung eine differenzielle Ausgangsspannung der DAC-Schaltung mit der spezifizierten Schwellenspannung. Die ADC-Schaltung weist eine Logikschaltungsanordnung (nicht dargestellt) zum Steuern des Betriebs für die Bitprüfungen auf. Die Logikschaltungsanordnung kann eine Zustandsmaschine zum Vorwärtsleiten der ADC-Schaltung durch die Bitprüfungen aufweisen oder einen Prozessor aufweisen, der Befehle zum Vorwärtsleiten des ADC durch die Bitprüfungen ausführt. Die Bitprüfungen werden für die N Bits der DAC-Schaltung ausgeführt und können Bitprüfungen für eine oder beide der LSB-Wiederholungen und der r redundanten Bits aufweisen.
Weil SAR-ADC für die MSB-Prüfungen fehlertoleranter sind, können die Wiederholungsbits und die redundanten Bits verwendet werden, um sich von Entscheidungsfehlern von den früheren Prüfungen zu erholen. Die Entscheidungsfehler könnten von einem unvollständigen Bitprüfungseinschwingen, einer auf den Vergleichereingang bezogenen Offsetänderung von Prüfung zu Prüfung usw. herrühren. Eine Hartcode-Optimierung für Bitprüfungsparametereinstellungen für jedes Bit kann infolge von Prozess-, Temperatur- und Spannungsvariationen nicht praktisch ausführbar sein.
Die aus Wiederholungsbitentscheidungen und Redundante-Bits-Entscheidungen extrahierte Informationen können verwendet werden, um den ADC-Fehler zu minimieren und die SAR-ADC-Leistung zu optimieren. Die Logikschaltungsanordnung kann einen oder mehrere Parameter für einen oder mehrere von N Bitprüfungen entsprechend Werten von Bitentscheidungen einstellen, die für eines oder beide von den n LSB-Wiederholungsbits und den r redundanten Bits bestimmt werden. Die Leistung jeder Bitprüfung oder einer Untergruppe der N Bitprüfungen kann unabhängig optimiert werden. Die Parameteränderung kann eine oder mehrere von der Geschwindigkeit, der Leistung und dem Signal-Rausch-Verhältnis (SNR) einer oder mehrerer Bitprüfungen der ADC-Schaltung optimieren.
Zuerst wird der Betrieb der LSB-Wiederholungen der ADC-Schaltung beschrieben. Zur Verbesserung der Leistung werden das Bitmuster oder eine andere Statistik der LSB-Wiederholungsbitentscheidungen analysiert und verwendet, um Einstellungen für die Bitprüfungen anzupassen. Bei einigen Beispielen leitet die Logikschaltungsanordnung eine Anzahl von Wandlungen (beispielsweise P Wandlungen zur Erzeugung von P N- Bit-Digitalwerten (P > 1)) ein. Es wird dann die Statistik für die Wandlungsergebnisse bestimmt. Für eine ideale SAR-ADC-Schaltung bei Vorhandensein von Rauschen liegt nach allen regulären Bitprüfungen (b11:b0) der DAC-Ausgabe(oder Vergleichereingabe)-Rest nahe bei 0, wobei dieser eine Funktion des LSB-Betrags und des Rauschpegels ist. Falls es einen zu hohen Entscheidungsfehler anhand der regulären Bitprüfungen gibt, wäre der DAC-Ausgaberest im Durchschnitt größer als andernfalls, was im Wesentlichen zu einem verschlechterten SNR führt.
Zur Verbesserung der Leistung kann in den Ergebnissen einer Anzahl von Wandlungen nach Mustern aller Nullen oder aller Einsen für die ersten k LSB-Wiederholungen (k ≤ n, wobei n die Anzahl von LSB-Wiederholungsbits ist) gesucht werden. Die Muster können infolge eines unvollständigen Einschwingens der Bitprüfungen (wegen einer hohen Zeitkonstante, infolge eines unvollständigen Einschwingens einer Spannungsspitzenkopplung usw.) auftreten, woraus sich Bitentscheidungsfehler ergeben. Unter Verwendung der erkannten Muster kann die Einschwingzeit für die Bits b4r - b0 (oder eine andere Untergruppe der Bitprüfungen) eingestellt werden, bis die Frequenz, mit der das Bitmuster auftritt, unter eine vorgegebene Schwellenfrequenz abfällt.
Außer den Bitmustern ist ein anderes Beispiel einer Statistik die Standardabweichung der Summe der Entscheidungen der LSB-Wiederholungen über eine Anzahl der Wandlungen. Eine Kleinste-gemeinsame-Quadrate(LMS)-Schleife kann durch die Logikschaltungsanordnung bestimmt werden und verwendet werden, um die Standardabweichung herunterzuregeln, beispielsweise durch Steuern der Einschwingzeiten von b4r - b0. Wie zuvor erklärt wurde, kann die für die Wandlungen bestimmte Statistik verwendet werden, um die Biteinschwingung für eine oder mehrere Bitprüfungen zu optimieren. Beispielsweise kann die Einschwingzeit für die Bits b4r - b0 verringert werden, um die Geschwindigkeit zu verbessern, falls die Statistik für die LSB-Wiederholungen angibt, dass die Einschwingzeit mehr als ausreichend ist.
3 zeigt ein Schaltungsschema für ein Bit der DAC-Schaltung 210. Die Schaltung weist einen Kondensator 325 mit einer einstellbaren Kapazität, eine Schalterschaltung 330 und einen Einschwingzeit-Zeitgeber 335, der von einem Schaltersteuersignal gesteuert wird, auf. Wie aus 3 ersichtlich ist, kann die Bitprüfungs-Einschwingzeit geändert werden, indem eine oder mehrere von der Zeitsteuerung des Einschwingzeit-Zeitgebers, der Impedanz der Schalterschaltung 330 und der Kapazität des Kondensators geändert wird. Allerdings hat das Ändern der Kapazität des Kondensators Auswirkungen auf Bitgewichte und kann daher keine bevorzugte Option sein.
Der Betrieb der redundanten Bits der ADC-Schaltung 200 aus 2 wird nun beschrieben. Wie bei den LSB-Wiederholungsbits wird eine Statistik der Entscheidungen der redundanten Bitprüfungen für eine Anzahl von Wandlungen analysiert und verwendet, um Einstellungen für die Bitprüfungen anzupassen, um die Leistung zu verbessern. Bei einigen Beispielen besteht die Statistik darin, wie häufig die redundanten Bits tatsächlich verwendet werden, um frühere Bitentscheidungsfehler zu korrigieren. Ein redundantes Bit wird verwendet, wenn sein entsprechendes Bit eine inkorrekte Entscheidung liefert. Falls die redundanten Bits nicht häufig verwendet werden, können ein oder mehrere Parameter der früheren Bitprüfungen abgeschwächt werden, um die Geschwindigkeit, die Leistungsaufnahme oder sowohl die Geschwindigkeit als auch die Leistungsaufnahme zu verbessern.
Die 4A - 4D zeigen Beispiele des Betriebs einer ADC-Schaltung, die nützlich sind, um ein Beispiel einer Bestimmung zu zeigen, wenn ein redundantes Bit verwendet wird. Die Beispiele beziehen sich auf das redundante Bit b8r aus 2, wobei angenommen wird, dass die Kondensatoren binär gewichtet sind. Die 4A und 4B zeigen, dass nach dem Einschwingen des entsprechenden DAC-Bits b8 und falls der ADC ideal ist, der Rest der Wandlung effektiv innerhalb des b8-Gewichts des Eingangswerts Vein liegt (oder innerhalb der Summe der Gewichte von b7:b0). Andernfalls würde der ADC nicht ohne redundante Bits konvergieren, selbst wenn b7:b0 alle die gleiche Polarität entscheiden.
Mit dieser bekannten Eigenschaft wissen wir, dass, nachdem an b8r eine Prüfung ausgeführt wurde, die Restspannung die V_in entsprechende gepunktete Linie kreuzt. Demgemäß muss das Bit b7 das Gegenteil des Bits b8r entscheiden (beispielsweise 1 gegenüber 0), was auch in den 4A und 4B gezeigt ist. Andererseits treffen, falls eines von b11 - b8r die falsche Entscheidung trifft (beispielsweise trifft die Bitprüfung von b8 die falsche Entscheidung, wie in den 4C und 4D dargestellt ist), die Bits b8r und b7 unausweichlich die gleiche Entscheidung (beispielsweise beide Einsen oder beide Nullen). Auf diese Weise kann festgestellt werden, ob ein redundantes Bit verwendet wird, falls es mit dem DAC-Bit übereinstimmt, welches das DAC-Gewicht der niedrigeren Ordnung aufweist. Demgemäß besteht bei einigen Beispielen die Statistik, die bei der Einstellung der Bitprüfungen verwendet wird, in der Häufigkeit, mit der die Werte des redundanten Bits mit den Werten des Bits übereinstimmen, das in der Reihenfolge unmittelbar niedriger bestimmt wird als das redundante Bit.
Bei einem praktisch eingesetzten ADC, in dem Rauschen vorhanden ist und die Bitkondensatoren um ein Bit fehlangepasst sein können, wäre das vorstehend beschriebene Muster nicht 100 % der Zeit wahr. Selbst wenn es von b11 - b8r keine Entscheidungsfehler gibt, können b8r und b7 infolge von Rauschen noch die gleiche Entscheidung treffen, wenngleich die Wahrscheinlichkeit sehr gering ist, weil der Rauschpegel verglichen mit diesen Bitgewichten gewöhnlich fast vernachlässigbar ist. Informationen können aus diesen Mustern der Übereinstimmung oder Nichtübereinstimmung extrahiert werden. Falls b8r und b7 beispielsweise selten die gleiche Entscheidung treffen, wird das redundante Bit b8r überhaupt nicht häufig verwendet. Im anderen Extremfall wird das Bit b8r, falls b8r und b7 in den meisten Fällen die gleiche Entscheidung treffen, häufig verwendet, was darauf hinweisen kann, dass der Entscheidungsfehler von früheren Bitprüfungen zu hoch sein kann, um toleriert zu werden. Bei einigen Beispielen kann eine programmierbare Schwelle spezifiziert werden, wie häufig b8r und b7 die gleiche Entscheidung treffen, und die Parametereinstellung für die Bitprüfung eines oder mehrerer der Bits b11 - b8r kann für eine oder beide von der Geschwindigkeit und der Leistungsaufnahme optimiert werden (beispielsweise durch die Logikschaltungsanordnung), bis die Schwelle getroffen wird.
Die Geschwindigkeit und die Leistungsaufnahme einer Bitprüfung können durch Optimieren der Bitprüfungs-Einschwingzeit optimiert werden. Wie vorstehend mit Bezug auf 3 erklärt wurde, kann die Biteinschwingzeit geändert werden, indem eines oder mehrere von der Zeitsteuerung eines Einschwingzeit-Zeitgebers, der Impedanz der Schalterschaltung und der Kapazität des Kondensators geändert werden. Es können auch andere Verfahren zum Optimieren der Geschwindigkeit und der Leistungsaufnahme verwendet werden.
5 zeigt ein Beispiel von Teilen einer Vergleicherschaltung 515, die einen Vorverstärker 540 und eine Latch-Stufe 545 aufweist. Bei einigen Beispielen kann ein Vergleichervorstrom 550 eingestellt werden, um den Leistungsverbrauch zu minimieren, während falsche Bitentscheidungen minimiert werden. Bei einigen Beispielen kann eine Integrationszeitgeberschaltung 555 des Vergleichers 515 eingestellt werden, um die Geschwindigkeit zu verbessern, ohne das ADC-Rauschverhalten zu beeinträchtigen. Bei einigen Beispielen wird die Lastkapazität 560 des Vorverstärkers eingestellt, um die Leistungsaufnahme und die Geschwindigkeit zu optimieren. Die beschriebene Servoschleife kann mit beliebigen dieser drei Beispielknöpfe (Vorstrom, Integrationszeit und kapazitive Last) eingestellt werden, weil das Einstellen einer beliebigen von ihnen den Offset und das Rauschen des Vergleichereingangs beeinflussen würde und sich der Offset und das Rauschen typischerweise monoton ändern. Falls eines oder beide vom Offset und vom Rauschen ansteigen, steigt die Entscheidungsfehlerrate an, so dass b8r und b7 häufiger die gleiche Entscheidung treffen, wodurch es ermöglicht wird, dass die Leistung entweder automatisch oder manuell optimiert wird.
Das dynamische Bitprüfungs- und Parametereinstellverfahren kann auf jedes redundante Bit und das Bit nächstniedrigerer Ordnung sowie auf die LSB-Wiederholungsprüfungen angewendet werden. Beispielsweise können beim Beispiel aus 2 Bitprüfungseinstellungen für die Bits b11 - b8r entweder einzeln oder als Gruppe auf der Grundlage von Mustern der Bits b8r und b7 automatisch oder manuell optimiert werden. Bitprüfungen für die Bits b7 - b4r oder irgendwelche Bitprüfungen vor b3 können durch Beobachten der Muster für b4r und b3 und Bitprüfungen für b3 - b0 oder jegliche Bitprüfungen vor den LSB-Wiederholungsbits auf der Grundlage der LSB-Wiederholungsbitentscheidungen optimiert werden. Es ist zu verstehen, dass nicht bei allen Bitprüfungen Parameter eingestellt werden können. Wenngleich die vorstehend erwähnten Vergleichereinstellungen und Bitprüfungs-Einschwingzeiten für die Bits b3 - b0 eingestellt werden könnten, kann dies in der Praxis nicht erwünscht sein, weil sich ändernde Vergleichereinstellungen das ADC-Schaltungsrauschen beeinflussen könnten und die LSB-Prüfungen die Rauschempfindlichkeit des ADCs stark bestimmen.
6 ist ein Flussdiagramm eines Beispiels eines Verfahrens 600 zum Betrieb einer ADC-Schaltung. Bei 605 wird eine Eingangsspannung an einem Eingang der ADC-Schaltung abgetastet. Die ADC-Schaltung kann ein SAR-ADC sein. Bei einigen Beispielen ist die ADC-Schaltung eine differenzielle ADC-Schaltung und ist die abgetastete Eingangsspannung eine differenzielle Eingangsspannung.
Bei 610 wird die abgetastete Eingangsspannung unter Verwendung von wenigstens N Bitprüfungen, wobei N eine positive ganze Zahl ist, in einen N-Bit-Digitalwert gewandelt. Bei einigen Beispielen werden P Wandlungen von Eingangsspannungen ausgeführt, um P N-Bit-Digitalwerte zu erzeugen, wobei P eine positive ganze Zahl größer als eins ist (P > 1).
Bei 615 werden n LSB-Wiederholungsbits des LSBs der ADC-Schaltung unter Verwendung von n Wiederholungskondensatoren bestimmt, wobei n eine positive ganze Zahl größer als null ist. Bei 620 werden ein oder mehrere Parameter einer oder mehrerer der N Bitprüfungen entsprechend Werten der n LSB-Wiederholungsbits eingestellt.
Gemäß einigen Beispielen wird eine Statistik über die P Wandlungen für Werte der durch die P Wandlungen erzeugten n LSB-Wiederholungsbits berechnet und werden der eine oder die mehreren Parameter entsprechend der berechneten Statistik eingestellt. Bei einigen Beispielen weist die Statistik die Auftrittshäufigkeit von k aufeinander folgenden Eins-Bits oder k aufeinander folgenden Null-Bits in den n LSB-Wiederholungsbits auf, wobei k eine positive ganze Zahl größer als null und kleiner oder gleich n ist (0 < k ≤ n). Die Auftrittshäufigkeit kann mit einem Schwellenwert verglichen werden, und der eine oder die mehreren Parameter können eingestellt werden, wenn die Auftrittshäufigkeit den Schwellenwert erfüllt. Bei einigen Beispielen weist die Statistik eine Standardabweichung einer Summe zumindest eines Teils der Entscheidungen für die LSB-Wiederholungsbits auf, die für die P Wandlungen bestimmt wurden. Die Standardabweichung kann mit einem Schwellenwert verglichen werden, und der eine oder die mehreren Parameter können eingestellt werden, wenn die Standardabweichung den Schwellenwert erfüllt.
Bei einigen Beispielen wird ein Parameter einer oder mehrerer Bitprüfungen eingestellt, um eine oder beide von der Geschwindigkeit der Bitprüfung und der während der Bitprüfung verwendeten Leistung einzustellen. Bei einigen Beispielen wird die Einschwingzeit einer DAC-Schaltung, die für eine oder mehrere Bitprüfungen verwendet wird, entsprechend Werten der n LSB-Wiederholungsbits eingestellt. Bei einer Bitprüfung kann die abgetastete Eingangsspannung unter Verwendung einer Vergleicherschaltung mit einer Referenzspannung verglichen werden. Bei einigen Beispielen werden einer oder mehrere von einem Vorstrom der Vergleicherschaltung, einer Integrationszeit eines Vorverstärkers der Vergleicherschaltung und einer Lastkapazität des Vorverstärkers entsprechend der Statistik eingestellt, um eine oder beide von der Geschwindigkeit der Bitprüfung und der während der Bitprüfung verwendeten Leistung zu ändern.
7 ist ein Flussdiagramm eines anderen Beispiels eines Verfahrens 700 zum Betrieb einer ADC-Schaltung. Bei 705 wird eine Eingangsspannung an einem Eingang der ADC-Schaltung abgetastet. Die ADC-Schaltung kann ein SAR-ADC sein. Bei einigen Beispielen ist die ADC-Schaltung eine differenzielle ADC-Schaltung.
Bei 710 wird die abgetastete Eingangsspannung unter Verwendung von NBitprüfungen und r redundanten Bitprüfungen in einen N-Bit-Digitalwert gewandelt, wobei N eine positive ganze Zahl ist und r eine positive ganze Zahl kleiner als N und größer als null (N > r > 0) ist. Bei 715 werden P Wandlungen von Eingangsspannungen ausgeführt, um P N-Bit-Digitalwerte zu erzeugen, wobei P eine positive ganze Zahl größer als eins ist (P > 1).
Bei 720 wird eine Statistik über die P Wandlungen für Werte wenigstens eines redundanten Bits und Werte eines Bits, das in der Reihenfolge unmittelbar niedriger ist als das redundante Bit, berechnet. Bei einigen Beispielen ist die Statistik eine Anzahl von Häufigkeiten, mit denen die Werte des wenigstens einen redundanten Bits mit den Werten des Bits, das in der Reihenfolge unmittelbar niedriger festgelegt ist als das redundante Bit, übereinstimmen. Bei 725 wird die bestimmte Statistik mit einem Schwellenwert verglichen und werden der eine oder die mehreren Parameter der einen oder der mehreren Bitprüfungen eingestellt, wenn die bestimmte Anzahl den Schwellenwert erfüllt.
Bei 730 werden ein oder mehrere Parameter einer oder mehrerer Bitprüfungen eines oder mehrerer Bits, die in der Reihenfolge unmittelbar höher sind als das wenigstens eine redundante Bit, entsprechend der berechneten Statistik eingestellt. Bei einigen Beispielen wird ein Parameter geändert, um eine oder beide von der Geschwindigkeit der Bitprüfung und der während einer Bitprüfung verwendeten Leistung entsprechend der berechneten Statistik einzustellen. Bei einigen Beispielen weist die ADC-Schaltung eine für die Bitprüfungen verwendete DAC-Schaltung auf und wird die Einschwingzeit der DAC-Schaltung entsprechend der Statistik eingestellt. Bei den Bitprüfungen kann die Ausgangsspannung der DAC-Schaltung unter Verwendung einer Vergleicherschaltung aufeinander folgend mit einer spezifischen Schwellenspannung verglichen werden. Bei einigen Beispielen werden einer oder mehrere vom Vorstrom des Vergleichers, von einer Integrationszeit eines im Vergleicher enthaltenen Vorverstärkers und einer Lastkapazität des Vorverstärkers entsprechend der berechneten Statistik eingestellt. Bei einigen Beispielen werden die Verfahren aus den 6 und 7 kombiniert und werden Statistiken für die Wiederholungsbits und die redundanten Bits berechnet und können die Parameter entsprechend eingestellt werden.
Die Ergebnisse der Messungen der beschriebenen Verfahren und Vorrichtungen können verwendet werden, um Parameter einer oder mehrerer der Bitprüfungen einzustellen, um die Leistung zu optimieren. Die Parameter können automatisch (beispielsweise unter Verwendung einer Logikschaltungsanordnung) oder manuell eingestellt werden.
ZUSÄTZLICHE BESCHREIBUNG UND BEISPIELE
Beispiel 1 weist einen Gegenstand (in der Art einer ADC-Schaltung) auf, welcher Folgendes umfasst: eine Digital-Analog(DAC)-Schaltung, die wenigstens N + n gewichtete Schaltungskomponenten aufweist, wobei N und n positive ganze Zahlen größer als null sind und n eine Anzahl von Wiederholungsbits des niedrigstwertigen Bits (LSB) der ADC-Schaltung ist, eine Abtastschaltung, die dafür ausgelegt ist, eine Eingangsspannung an einem Eingang der ADC-Schaltung abzutasten und eine abgetastete Spannung an die gewichteten Schaltungskomponenten anzulegen, eine Vergleicherschaltung, die dafür ausgelegt ist, eine Ausgangsspannung des DACs während einer Bitprüfung mit einer spezifizierten Schwellenspannung zu vergleichen, und eine Logikschaltungsanordnung, die dafür ausgelegt ist, Bitprüfungen für die wenigstens N + n gewichteten Schaltungskomponenten auszuführen und einen oder mehrere Parameter für einen oder mehrere von N Bitprüfungen entsprechend Werten der n LSB-Wiederholungsbits einzustellen.
In Beispiel 2 weist der Gegenstand von Beispiel 1 optional auf, dass die Logikschaltungsanordnung dafür ausgelegt ist, Folgendes auszuführen: Einleiten von P Spannungswandlungen am Eingang der ADC-Schaltung, um P N-Bit-Digitalwerte zu erzeugen, wobei P eine positive ganze Zahl größer als eins ist (P > 1), Berechnen einer Statistik über die P Wandlungen für Werte der durch die P Wandlungen erzeugten n LSB-Wiederholungsbits und Einstellen des einen oder der mehreren Parameter entsprechend der berechneten Statistik.
In Beispiel 3 weist der Gegenstand eines oder beider Beispiele 1 und 2 optional auf, dass die Logikschaltungsanordnung dafür ausgelegt ist, als Statistik eine Auftrittshäufigkeit von k aufeinander folgenden Eins-Bits oder k aufeinander folgenden Null-Bits in den n LSB-Wiederholungsbits zu berechnen, wobei k eine positive ganze Zahl größer als null und kleiner oder gleich n ist (0 < k ≤ n).
In Beispiel 4 weist der Gegenstand von Beispiel 3 optional auf, dass die Logikschaltungsanordnung dafür ausgelegt ist, die Auftrittshäufigkeit mit einem Schwellenwert zu vergleichen und den einen oder die mehreren Parameter einzustellen, wenn die Auftrittshäufigkeit den Schwellenwert erfüllt.
In Beispiel 5 weist der Gegenstand eines oder einer Kombination der Beispiele 1 - 4 optional auf, dass eine Logikschaltungsanordnung dafür ausgelegt ist, als Statistik eine Standardabweichung einer Summe wenigstens eines Teils der Entscheidungen für die LSB-Wiederholungsbits, die für die P Wandlungen bestimmt wurden, zu berechnen.
In Beispiel 6 weist der Gegenstand von Beispiel 5 optional auf, dass die Logikschaltungsanordnung dafür ausgelegt ist, die Standardabweichung mit einem Schwellenwert zu vergleichen und den einen oder die mehreren Parameter einzustellen, wenn die Standardabweichung den Schwellenwert erfüllt.
In Beispiel 7 weist der Gegenstand eines oder einer Kombination der Beispiele 1 - 6 optional auf, dass die Logikschaltungsanordnung dafür ausgelegt ist, eine Einschwingzeit einer Digital-Analog-Wandler(DAC)-Schaltung, die für eine oder mehrere der N Bitprüfungen verwendet wird, entsprechend Werten der n LSB-Wiederholungsbits einzustellen.
In Beispiel 8 weist der Gegenstand eines oder einer Kombination der Beispiele 1 - 7 optional auf, dass die Logikschaltungsanordnung dafür ausgelegt ist, wenigstens eines von einem Vorstrom der Vergleicherschaltung, einer Integrationszeit eines Vorverstärkers der Vergleicherschaltung und einer Lastkapazität des Vorverstärkers entsprechend Werten der n LSB-Wiederholungsbits zu ändern.
In Beispiel 9 weist der Gegenstand eines oder einer Kombination der Beispiele 1 - 8 optional r gewichtete Schaltungskomponenten auf, wobei r eine Anzahl von redundanten Bits der N Bits ist und r eine positive ganze Zahl größer als null ist, und wobei die Logikschaltungsanordnung dafür ausgelegt ist, Folgendes auszuführen: Wandeln der Eingangsspannung in einen N Bit-Digitalwert unter Verwendung von wenigstens N Bitprüfungen und r redundanten Bitprüfungen, Einleiten von P Wandlungen von Eingangsspannungen, um P N-Bit-Digitalwerte zu erzeugen, wobei P eine positive ganze Zahl größer als eins ist (P > 1), Berechnen einer Statistik über die P Wandlungen für Werte wenigstens eines redundanten Bits und Werte eines Bits, das in der Reihenfolge unmittelbar niedriger festgelegt ist als das redundante Bit, Vergleichen der Statistik mit einer spezifizierten Statistikschwelle und Einstellen eines Parameters einer Bitprüfung eines oder mehrerer Bits, die in der Reihenfolge höher sind als das wenigstens eine redundante Bit entsprechend der berechneten Statistik und der Werte der n LSB-Wiederholungsbits.
Beispiel 10 weist einen Gegenstand (in der Art eines Verfahrens, eines Mittels zum Ausführen von Schritten oder eines vorrichtungslesbaren Mediums, das Befehle aufweist, die, wenn sie von der Vorrichtung ausgeführt werden, die Vorrichtung veranlassen, Schritte auszuführen) auf oder kann optional mit dem Gegenstand eines oder einer Kombination der Beispiele 1 - 9 kombiniert werden, um diesen Gegenstand aufzunehmen, welcher Folgendes umfasst: Abtasten einer Eingangsspannung an einem Eingang der ADC-Schaltung, Wandeln der Eingangsspannung in einen N-Bit-Digitalwert unter Verwendung von wenigstens N Bitprüfungen, wobei N eine positive ganze Zahl ist, Bestimmen von n Niedrigstwertiges-Bit(LSB)-Wiederholungsbits des LSBs der ADC-Schaltung unter Verwendung von n Wiederholungskondensatoren, wobei n eine positive ganze Zahl größer als null ist, und Einstellen eines oder mehrerer Parameter einer oder mehrerer der N Bitprüfungen entsprechend Werten der n LSB-Wiederholungsbits.
In Beispiel 11 weist der Gegenstand von Anspruch 10 optional Folgendes auf: Ausführen von P Wandlungen von Spannungen am Eingang der ADC-Schaltung, um P N-Bit-Digitalwerte zu erzeugen, wobei P eine positive ganze Zahl größer als eins ist (P > 1), Berechnen einer Statistik über die P Wandlungen für Werte der n LSB-Wiederholungsbits, die durch die P Wandlungen erzeugt wurden, und Einstellen des einen oder der mehreren Parameter entsprechend der berechneten Statistik.
In Beispiel 12 weist der Gegenstand von Beispiel 11 optional das Berechnen einer Statistik auf, welche die Auftrittshäufigkeit von k aufeinander folgenden Eins-Bits oder k aufeinander folgenden Null-Bits in den n LSB-Wiederholungsbits aufweist, wobei k eine positive ganze Zahl größer als null und kleiner oder gleich n ist (0 < k ≤ n).
In Beispiel 13 weist der Gegenstand von Beispiel 12 optional Folgendes auf: Vergleichen der Auftrittshäufigkeit mit einem Schwellenwert und Einstellen des einen oder der mehreren Parameter, wenn die Auftrittshäufigkeit den Schwellenwert erfüllt.
In Beispiel 14 weist der Gegenstand eines oder einer Kombination der Beispiele 11 - 13 optional Folgendes auf: Berechnen einer Statistik, die eine Standardabweichung einer Summe zumindest eines Teils der Entscheidungen für die LSB-Wiederholungsbits, die für die P Wandlungen bestimmt wurden, aufweist.
In Beispiel 15 weist der Gegenstand eines oder einer Kombination der Beispiele 10 - 14 optional eine Bitprüfung auf, die das Vergleichen der abgetasteten Eingangsspannung mit einer Referenzspannung unter Verwendung einer Vergleicherschaltung aufweist, wobei beim Einstellen eines oder mehrerer Parameter für eine oder mehrere der N Bitprüfungen eines oder mehrere von einem Vorstrom der Vergleicherschaltung, einer Integrationszeit eines Vorverstärkers der Vergleicherschaltung und einer Lastkapazität des Vorverstärkers eingestellt werden.
Beispiel 16 weist den Gegenstand (in der Art einer ADC-Schaltung) eines oder einer Kombination der Beispiele 1 - 15 auf oder kann optional mit dem Gegenstand eines oder einer Kombination der Beispiele 1 - 15 kombiniert werden, um diesen Gegenstand aufzunehmen, welcher Folgendes umfasst: eine Digital-Analog(DAC)-Schaltung, die wenigstens N + r gewichtete Schaltungskomponenten aufweist, wobei N und r positive ganze Zahlen größer als null sind und r eine Anzahl von redundanten Bits der N Bits ist, eine Abtastschaltung, die dafür ausgelegt ist, eine Eingangsspannung an einem Eingang der ADC-Schaltung abzutasten und eine abgetastete Spannung an die gewichteten Schaltungskomponenten anzulegen, eine Vergleicherschaltung, die dafür ausgelegt ist, eine Ausgangsspannung der DAC-Schaltung als Teil einer Bitprüfung mit einer spezifizierten Schwellenspannung zu vergleichen, und eine Logikschaltungsanordnung, die dafür ausgelegt ist, Folgendes auszuführen: Wandeln der Eingangsspannung in einen N-Bit-Digitalwert unter Verwendung von wenigstens N Bitprüfungen und r redundanten Bitprüfungen, Einleiten von P Wandlungen von Eingangsspannungen, um P N-Bit-Digitalwerte zu erzeugen, wobei P eine positive ganze Zahl größer als eins ist (P > 1), Berechnen einer Statistik über die P Wandlungen für Werte wenigstens eines redundanten Bits und Werte eines Bits, das in der Reihenfolge unmittelbar niedriger festgelegt ist als das redundante Bit, Vergleichen der Statistik mit einer spezifizierten Statistikschwelle und Einstellen eines Parameters einer Bitprüfung eines oder mehrerer Bits, die in der Reihenfolge höher sind als das wenigstens eine redundante Bit entsprechend der berechneten Statistik.
In Beispiel 17 weist der Gegenstand von Beispiel 16 optional auf, dass die Logikschaltungsanordnung dafür ausgelegt ist, als Statistik die Häufigkeit zu bestimmen, mit der die Werte des wenigstens einen redundanten Bits mit den Werten des in der Reihenfolge unmittelbar niedriger als das redundante Bit bestimmten Bits übereinstimmen.
In Beispiel 18 weist der Gegenstand eines oder beider der Beispiele 16 und 17 optional auf, dass die Logikschaltungsanordnung dafür ausgelegt ist, die bestimmte Häufigkeit mit einem spezifizierten Schwellenwert zu vergleichen und den einen oder die mehreren Parameter der einen oder der mehreren Bitprüfungen entsprechend dem Vergleich einzustellen.
In Beispiel 19 weist der Gegenstand eines oder einer Kombination der Beispiele 16 - 17 optional eine Einschwingzeit-Zeitgeberschaltung auf, die dafür ausgelegt ist, eine Einschwingzeitdauer der DAC-Schaltung zeitlich zu bestimmen, und wobei die Logikschaltungsanordnung dafür ausgelegt ist, die Einschwingzeitdauer entsprechend der berechneten Statistik einzustellen.
In Beispiel 20 weist der Gegenstand eines oder einer Kombination der Beispiele 16 - 19 optional auf, dass die Logikschaltungsanordnung dafür ausgelegt ist, eines oder mehrere von dem Vorstrom des Vergleichers, einer Integrationszeit eines Vorverstärkers, der im Vergleicher enthalten ist, und einer Lastkapazität des Vorverstärkers entsprechend der berechneten Statistik einzustellen.
Beispiel 21 kann einen Teil oder eine Kombination von Teilen eines oder mehrerer der Beispiele 1 - 20 aufweisen oder optional damit kombiniert werden, um einen Gegenstand aufzunehmen, der Mittel zum Ausführen einer oder mehrerer der Funktionen der Beispiele 1 - 20 oder ein maschinenlesbares Medium, das Befehle aufweist, die, wenn sie von einer Maschine ausgeführt werden, die Maschine veranlassen, eine oder mehrere der Funktionen der Beispiele 1 - 20 auszuführen, aufweisen kann.
Diese nicht einschränkenden Beispiele können in einer beliebigen Permutation oder Kombination kombiniert werden.
Die vorstehende detaillierte Beschreibung weist Bezüge auf die anliegende Zeichnung auf, die einen Teil der detaillierten Beschreibung bildet. In der Zeichnung sind zur Veranschaulichung spezifische Ausführungsformen dargestellt, in denen die Erfindung verwirklicht werden kann. Diese Ausführungsformen werden hier auch als „Beispiele“ bezeichnet. Alle Veröffentlichungen, Patente und Patentdokumente, auf die in diesem Dokument Bezug genommen wird, sind hier in ihrer Gesamtheit durch Verweis aufgenommen, als ob sie einzeln durch Verweis aufgenommen worden wären. Im Fall inkonsistenter Verwendungen zwischen diesem Dokument und jenen Dokumenten, die auf diese Weise durch Verweis aufgenommen sind, sollte die Verwendung im aufgenommenen Verweis (in den aufgenommenen Verweisen) als zu jener dieses Dokuments ergänzend angesehen werden, wobei bei unvereinbarten Inkonsistenzen die Verwendung dieses Dokuments gilt.
In diesem Dokument werden die Begriffe „ein/eine/eines“ verwendet, wie es in Patentdokumenten üblich ist, um ein oder mehr als ein Element aufzunehmen, unabhängig von anderen Instanzen oder Verwendungen von „wenigstens ein“ oder „ein oder mehrere“. In diesem Dokument wird der Begriff „oder“ verwendet, um ein nicht exklusives Oder anzugeben, so dass „A oder B“ „A aber nicht B“, „B aber nicht A“ und „A und B“ einschließt, sofern nichts anderes angegeben wird. In den anliegenden Ansprüchen werden die Begriffe „aufweisend“ und „wobei“ als gebräuchliche englische Entsprechungen der jeweiligen Begriffe „umfassend“ und „worin“ verwendet. Auch sind in den folgenden Ansprüchen die Begriffe „aufweisend“ und „umfassend“ einschließlich, so dass ein System, eine Vorrichtung, ein Artikel oder ein Prozess, worin Elemente zusätzlich zu jenen aufgenommen sind, die nach einem solchen Begriff in einem Anspruch aufgelistet sind, noch als in den Schutzumfang dieses Anspruchs fallend angesehen werden. Überdies werden in den folgenden Ansprüchen die Begriffe „erster“, „zweiter“ und „dritter“ usw. lediglich als Bezeichnungen verwendet und sollen für ihre Objekte keine zahlenmäßigen Anforderungen auferlegen. Hier beschriebene Verfahrensbeispiele können zumindest teilweise durch eine Maschine oder durch einen Computer implementiert werden.
Die vorstehende Beschreibung ist als erläuternd und nicht als einschränkend zu verstehen. Beispielsweise können die vorstehend beschriebenen Beispiele (oder ein oder mehrere Aspekte davon) in Kombination miteinander verwendet werden. Es können andere Ausführungsformen verwendet werden, beispielsweise von einem Fachmann auf dem Gebiet, nachdem er die vorstehende Beschreibung gelesen hat. Sie ist mit dem Verständnis eingereicht, dass sie nicht verwendet wird, den Schutzumfang oder die Bedeutung der Ansprüche zu interpretieren oder einzuschränken. Auch können in der vorstehenden Detaillierten Beschreibung verschiedene Merkmale miteinander gruppiert werden, um die Offenbarung zu vereinfachen. Dies sollte nicht so interpretiert werden, dass damit beabsichtigt ist, dass ein nicht beanspruchtes offenbartes Merkmal für einen Anspruch wesentlich ist. Vielmehr kann der Erfindungsgegenstand in weniger als allen Merkmalen einer bestimmten offenbarten Ausführungsform liegen. Demgemäß werden die folgenden Ansprüche hiermit in die Detaillierte Beschreibung aufgenommen, wobei jeder Anspruch für sich als eine getrennte Ausführungsform steht. Der Schutzumfang der Erfindung sollte mit Bezug auf die anliegenden Ansprüche, zusammen mit dem gesamten Äquivalenzbereich, auf den sich diese Ansprüche beziehen, bestimmt werden.

Claims

Analog-Digital-Wandler(ADC)-Schaltung (100), welche Folgendes umfasst: eine Digital-Analog-Wandler(DAC)-Schaltung (110), die wenigstens N + n gewichtete Schaltungskomponenten aufweist, wobei N und n positive ganze Zahlen größer als null sind und n eine Anzahl von Wiederholungsbits des niedrigstwertigen Bits (LSB) der ADC-Schaltung ist, eine Abtastschaltung (105), die dafür ausgelegt ist, eine Eingangsspannung an einem Eingang der ADC-Schaltung abzutasten und eine abgetastete Spannung an die gewichteten Schaltungskomponenten anzulegen, eine Vergleicherschaltung (115), die dafür ausgelegt ist, eine Ausgangsspannung des DACs während einer Bitprüfung mit einer spezifizierten Schwellenspannung zu vergleichen, und eine Logikschaltungsanordnung (120), die dafür ausgelegt ist, Bitprüfungen für die wenigstens N + n gewichteten Schaltungskomponenten auszuführen und einen oder mehrere Parameter für eine oder mehrere von N Bitprüfungen entsprechend Werten der n LSB-Wiederholungsbits einzustellen.
ADC-Schaltung nach Anspruch 1, wobei die Logikschaltungsanordnung (120) dafür ausgelegt ist, Folgendes auszuführen: Einleiten von P Spannungswandlungen am Eingang der ADC-Schaltung, um P N-Bit-Digitalwerte zu erzeugen, wobei P eine positive ganze Zahl größer als eins ist (P > 1), Berechnen einer Statistik über die P Wandlungen für Werte der durch die P Wandlungen erzeugten n LSB-Wiederholungsbits und Einstellen des einen oder der mehreren Parameter entsprechend der berechneten Statistik.
ADC-Schaltung nach Anspruch 2, wobei die Logikschaltungsanordnung (120) dafür ausgelegt ist, als Statistik eine Auftrittshäufigkeit von k aufeinander folgenden Eins-Bits oder k aufeinander folgenden Null-Bits in den n LSB-Wiederholungsbits zu berechnen, wobei k eine positive ganze Zahl größer als null und kleiner oder gleich n ist (0 < k ≤ n).
ADC-Schaltung nach Anspruch 3, wobei die Logikschaltungsanordnung (120) dafür ausgelegt ist, die Auftrittshäufigkeit mit einem Schwellenwert zu vergleichen und den einen oder die mehreren Parameter einzustellen, wenn die Auftrittshäufigkeit den Schwellenwert erfüllt.
ADC-Schaltung nach einem der vorhergehenden Ansprüche 2 bis 4, wobei die Logikschaltungsanordnung (120) dafür ausgelegt ist, als Statistik eine Standardabweichung einer Summe wenigstens eines Teils der Entscheidungen für die LSB-Wiederholungsbits, die für die P Wandlungen bestimmt wurden, zu berechnen.
ADC-Schaltung nach einem der Ansprüche 4 und 5, wobei die Logikschaltungsanordnung (120) dafür ausgelegt ist, die Standardabweichung mit einem Schwellenwert zu vergleichen und den einen oder die mehreren Parameter einzustellen, wenn die Standardabweichung den Schwellenwert erfüllt.
ADC-Schaltung nach einem der vorhergehenden Ansprüche, wobei die Logikschaltungsanordnung (120) dafür ausgelegt ist, eine Einschwingzeit einer Digital-Analog-Wandler(DAC)-Schaltung (110), die für eine oder mehrere der N Bitprüfungen verwendet wird, entsprechend Werten der n LSB-Wiederholungsbits einzustellen.
ADC-Schaltung nach einem der vorhergehenden Ansprüche, wobei die Logikschaltungsanordnung (120) dafür ausgelegt ist, wenigstens eines von einem Vorstrom der Vergleicherschaltung (115, 515), einer Integrationszeit eines Vorverstärkers (540) der Vergleicherschaltung (115, 515) und einer Lastkapazität des Vorverstärkers (540) entsprechend Werten der n LSB-Wiederholungsbits zu ändern.
ADC-Schaltung nach einem der vorhergehenden Ansprüche, welche Folgendes aufweist: r gewichtete Schaltungskomponenten, wobei r die Anzahl von redundanten Bits der N Bits ist und r eine positive ganze Zahl größer als null ist, und wobei die Logikschaltungsanordnung (120) dafür ausgelegt ist, Folgendes auszuführen: Wandeln der Eingangsspannung in einen N-Bit-Digitalwert unter Verwendung von wenigstens N Bitprüfungen und r redundanten Bitprüfungen, Einleiten von P Wandlungen von Eingangsspannungen, um P N-Bit-Digitalwerte zu erzeugen, wobei P eine positive ganze Zahl größer als eins ist (P > 1), Berechnen einer Statistik über die P Wandlungen für Werte wenigstens eines redundanten Bits und Werte eines Bits, das in der Reihenfolge unmittelbar niedriger festgelegt ist als das redundante Bit, Vergleichen der Statistik mit einer spezifizierten Statistikschwelle und Einstellen eines Parameters einer Bitprüfung eines oder mehrerer Bits, die in der Reihenfolge höher sind als das wenigstens eine redundante Bit entsprechend der berechneten Statistik und der Werte der n LSB-Wiederholungsbits.
Verfahren zum Betrieb einer Analog-Digital-Wandler(ADC)-Schaltung (100, 200), wobei das Verfahren Folgendes umfasst: Abtasten einer Eingangsspannung an einem Eingang der ADC-Schaltung (100, 200), Wandeln der Eingangsspannung in einen N-Bit-Digitalwert unter Verwendung von wenigstens N Bitprüfungen, wobei N eine positive ganze Zahl ist, Bestimmen von n Niedrigstwertiges-Bit(LSB)-Wiederholungsbits des LSBs der ADC-Schaltung (100, 200) unter Verwendung von n Wiederholungskondensatoren, wobei n eine positive ganze Zahl größer als null ist, und Einstellen eines oder mehrerer Parameter einer oder mehrerer der N Bitprüfungen entsprechend Werten der n LSB-Wiederholungsbits.
Verfahren nach Anspruch 10, welches Folgendes aufweist: Ausführen von P Wandlungen von Spannungen am Eingang der ADC-Schaltung, um P N-Bit-Digitalwerte zu erzeugen, wobei P eine positive ganze Zahl größer als eins ist (P > 1), Berechnen einer Statistik über die P Wandlungen für Werte der n LSB-Wiederholungsbits, die durch die P Wandlungen erzeugt wurden, und Einstellen des einen oder der mehreren Parameter entsprechend der berechneten Statistik.
Verfahren nach Anspruch 11, wobei die Statistik die Auftrittshäufigkeit von k aufeinander folgenden Eins-Bits oder k aufeinander folgenden Null-Bits in den n LSB-Wiederholungsbits aufweist, wobei k eine positive ganze Zahl größer als null und kleiner oder gleich n ist (0 < k ≤ n).
Verfahren nach Anspruch 12, welches Folgendes aufweist: Vergleichen der Auftrittshäufigkeit mit einem Schwellenwert und Einstellen des einen oder der mehreren Parameter, wenn die Auftrittshäufigkeit den Schwellenwert erfüllt.
Verfahren nach einem der Ansprüche 11 bis 13, wobei die Statistik eine Standardabweichung einer Summe wenigstens eines Teils der Entscheidungen für die LSB-Wiederholungsbits, die für die P Wandlungen bestimmt wurden, aufweist.
Verfahren nach einem der Ansprüche 10 bis 14, wobei eine Bitprüfung das Vergleichen der abgetasteten Eingangsspannung mit einer Referenzspannung unter Verwendung einer Vergleicherschaltung aufweist und wobei beim Einstellen eines oder mehrerer Parameter für eine oder mehrere der N Bitprüfungen eines oder mehrere von einem Vorstrom der Vergleicherschaltung, einer Integrationszeit eines Vorverstärkers der Vergleicherschaltung und einer Lastkapazität des Vorverstärkers eingestellt werden.
Analog-Digital-Wandler(ADC)-Schaltung (200), welche Folgendes umfasst: eine Digital-Analog(DAC)-Schaltung (210), die wenigstens N + r gewichtete Schaltungskomponenten aufweist, wobei N und r positive ganze Zahlen größer als null sind und r die Anzahl von redundanten Bits der N Bits ist, eine Abtastschaltung, die dafür ausgelegt ist, eine Eingangsspannung an einem Eingang der ADC-Schaltung abzutasten und eine abgetastete Spannung an die gewichteten Schaltungskomponenten anzulegen, eine Vergleicherschaltung (215), die dafür ausgelegt ist, eine Ausgangsspannung der DAC-Schaltung als Teil einer Bitprüfung mit einer spezifizierten Schwellenspannung zu vergleichen, und eine Logikschaltungsanordnung, die dafür ausgelegt ist, Folgendes auszuführen: Wandeln der Eingangsspannung in einen N-Bit-Digitalwert unter Verwendung von wenigstens N Bitprüfungen und r redundanten Bitprüfungen, Einleiten von P Wandlungen von Eingangsspannungen, um P N-Bit-Digitalwerte zu erzeugen, wobei P eine positive ganze Zahl größer als eins ist (P > 1), Berechnen einer Statistik über die P Wandlungen für Werte wenigstens eines redundanten Bits und Werte eines Bits, das in der Reihenfolge unmittelbar niedriger festgelegt ist als das redundante Bit, Vergleichen der Statistik mit einer spezifizierten Statistikschwelle und Einstellen eines Parameters einer Bitprüfung eines oder mehrerer Bits, die in der Reihenfolge höher sind als das wenigstens eine redundante Bit entsprechend der berechneten Statistik.
ADC-Schaltung nach Anspruch 16, wobei die Logikschaltungsanordnung dafür ausgelegt ist, als Statistik eine Häufigkeit zu bestimmen, mit der die Werte des wenigstens einen redundanten Bits mit den Werten des in der Reihenfolge unmittelbar niedriger als das redundante Bit bestimmten Bits übereinstimmen.
ADC-Schaltung nach Anspruch 17, wobei die Logikschaltungsanordnung dafür ausgelegt ist, die bestimmte Häufigkeit mit einem spezifizierten Schwellenwert zu vergleichen und den einen oder die mehreren Parameter der einen oder der mehreren Bitprüfungen entsprechend dem Vergleich einzustellen.
ADC-Schaltung nach einem der Ansprüche 16 bis 18, welche eine Einschwingzeit-Zeitgeberschaltung (335) aufweist, die dafür ausgelegt ist, eine Einschwingzeitdauer der DAC-Schaltung (210) zeitlich zu bestimmen, und wobei die Logikschaltungsanordnung dafür ausgelegt ist, die Einschwingzeitdauer entsprechend der berechneten Statistik einzustellen.
ADC-Schaltung nach einem der Ansprüche 16 bis 19, wobei die Logikschaltungsanordnung dafür ausgelegt ist, eines oder mehrere von dem Vorstrom des Vergleichers, einer Integrationszeit eines Vorverstärkers, der im Vergleicher enthalten ist, und einer Lastkapazität des Vorverstärkers entsprechend der berechneten Statistik einzustellen.