DE102020112909A1

DE102020112909A1 - Verbessertes verschachtelungsverfahren für analog-digital-wandler

Info

Publication number: DE102020112909A1
Application number: DE102020112909.2A
Authority: DE
Inventors: Rares Andrei Bodnar; Christopher Peter Hurrell; Asif Ahmad
Original assignee: Analog Devices International ULC
Current assignee: Analog Devices International ULC
Priority date: 2019-05-13
Filing date: 2020-05-13
Publication date: 2020-11-19
Also published as: CN111934685A; US10707889B1

Abstract

Eine Elektronikschaltung mit mehreren Analog-Digital-Wandler(ADC)-Schaltungen und einer Steuerlogikschaltungsanordnung. Die Steuerlogikschaltungsanordnung schaltet die mehreren ADC-Schaltungen durch mehrere zeitverschachtelte Umwandlungen vor, die zeitverschachtelte Erfassungsphasen, Umwandlungsphasen und Verfolgungsphasen aufweisen. Eine Erfassungsphase einer ersten ADC-Schaltung tastet das analoge Signal ab, eine Umwandlungsphase der ersten ADC-Schaltung wandelt das abgetastete analoge Signal in einen digitalen Wert um, und die Steuerlogikschaltungsanordnung ist dazu ausgebildet, die erste ADC-Schaltung mit den jüngsten A/D-Umwandlungsinformationen durch eine andere ADC-Schaltung während einer Verfolgungsphase der ersten ADC-Schaltung vor der Erfassungsphase der ersten ADC-Schaltung zu aktualisieren.

Description

HINTERGRUND
Elektroniksysteme können Analog-Digital(A/D)-Wandler (ADCs - Analog-to-Digital Converters) aufweisen. Das Umwandeln analoger Signale in digitale Größen gestattet Prozessoren von Elektroniksystemen, Signalverarbeitungsfunktionen für die Systeme durchzuführen. ADC-Schaltungen können aufgrund von Rückschlag (engl. Kickback) Rauschen aufweisen. Rückschlag entsteht, wenn eine Restladung auf Abtast- und Halte-Strukturen einer ADC-Schaltung während einer Abtastphase der A/D-Umwandlung zum Eingang zurückfließt. Ein Rückschlag kann zu Ungenauigkeiten bei den Umwandlungsergebnissen führen. Die Erfinder der vorliegenden Erfindung haben eine Notwendigkeit für verbesserte ADC-Schaltungen erkannt.
ÜBERBLICK
Dieses Dokument betrifft allgemein Analog-Digital-Wandler(ADC)-Schaltungen und insbesondere Verbesserungen an der verschachtelten Operation von ADC-Schaltungen. Eine beispielhafte ADC-Schaltung weist mehrere Analog-Digital-Wandler(ADC)-Schaltungen und eine Steuerlogiksteuerschaltungsanordnung auf. Die Steuerlogikschaltungsanordnung schaltet die mehreren ADC-Schaltungen durch mehrere zeitverschachtelte Umwandlungen vor, die zeitverschachtelte Erfassungsphasen, Umwandlungsphasen und Verfolgungsphasen aufweisen. Eine Erfassungsphase einer ersten ADC-Schaltung tastet das analoge Signal ab, eine Umwandlungsphase der ersten ADC-Schaltung wandelt das abgetastete analoge Signal in einen digitalen Wert um, und die Steuerlogikschaltungsanordnung ist dazu ausgebildet, die erste ADC-Schaltung mit den jüngsten A/D-Umwandlungsinformationen einer anderen ADC-Schaltung während einer Verfolgungsphase der ersten ADC-Schaltung vor der Erfassungsphase der ersten ADC-Schaltung zu aktualisieren.
Dieser Abschnitt soll einen Überblick über den Gegenstand der vorliegenden Patentanmeldung vermitteln. Er soll keine ausschließliche oder erschöpfende Erläuterung der Erfindung liefern. Die detaillierte Beschreibung ist enthalten, um weitere Informationen über die folgende Patentanmeldung zu vermitteln.
Figurenliste
In den Zeichnungen, die nicht notwendigerweise maßstabsgetreu gezeichnet sind, können gleiche Zahlen in unterschiedlichen Ansichten ähnliche Komponenten beschreiben. Gleiche Zahlen mit unterschiedlichen Buchstabensuffixen können unterschiedliche Instanzen von ähnlichen Komponenten darstellen. Die Zeichnungen veranschaulichen allgemein beispielhaft, aber nicht als Beschränkung, verschiedene, in dem vorliegenden Dokument erörterte Ausführungsformen.

1 ist ein Funktionsblockdiagramm eines Beispiels einer Annäherungsregister(SAR - Successive Approximation Register)-Analog-Digital-Wandler(SAR ADC)-Schaltung.
2A-2C sind Schaltungsdiagramme von Abschnitten eines Beispiels einer Digital-Analog-Wandler(DAC)-Schaltung einer ADC-Schaltung.
3 ist eine Veranschaulichung eines Beispiels eines unter Verwendung einer ADC-Schaltung abzutastenden Eingangssignals.
4A ist ein Blockdiagramm eines Beispiels von vier parallel geschalteten ADC-Schaltungen, um ein Eingangssignal abzutasten und umzuwandeln.
4B zeigt das Verschachteln der Arbeitszustände der vier ADC-Schaltungen von 4A.
5A ist ein Blockdiagramm eines Beispiels von drei parallel geschalteten ADC-Schaltungen, um ein Eingangssignal abzutasten und umzuwandeln.
5B zeigt die Verschachtelung der Arbeitszustände der drei ADC-Schaltungen von 5A.
6 ist eine Darstellung eines weiteren Beispiels eines unter Verwendung einer ADC-Schaltung abzutastenden Eingangssignals.
7 ist ein Diagramm eines Beispiels einer Filterschaltung und Treiberschaltung für eine ADC-Schaltung.
8 ist ein Diagramm einer Elektronikschaltung zum Verarbeiten analoger Signale.

AUSFÜHRLICHE BESCHREIBUNG
Die Rate der Analog-Digital(A/D)-Umwandlungen kann durch Verschachteln der Umwandlungen von mehreren ADC-Schaltungen erhöht werden. Beispielsweise kann eine erste ADC-Schaltung eine Umwandlung durchführen, während eine zweite ADC-Schaltung den Eingang abtastet. Dies eliminiert die Abtastzeit von der Zeitumwandlung. Mehr als zwei ADC-Schaltungen können verschachtelt werden, wobei die Phasen jeder der mehreren ADC-Schaltungen mit den Phasen der anderen ADC-Schaltungen versetzt sind, um eine Umwandlungs-„Pipeline“ zu erzeugen, in der ein Umwandlungsergebnis schneller erzeugt wird als die Umwandlungsrate irgendeiner ADC-Schaltung. Das Verschachteln von A/D-Umwandlungen kann jedoch zu Problemen mit Rauschen und Ungenauigkeiten in Ergebnissen führen.
1 ist ein Funktionsblockdiagramm eines Beispiels einer Annäherungsregister(SAR - Successive Approximation Register)-ADC-Schaltung 100. Die SAR-ADC-Schaltung weist eine Digital-Analog-Wandler(DAC)-Schaltung 110, eine Abtastschaltung 105, die in der DAC-Schaltung 110 enthalten sein kann, eine Vergleicherschaltung 115 und eine Logikschaltungsanordnung 120 auf. Die DAC-Schaltung 110 weist mindestens M gewichtete Schaltungskomponenten auf, wobei Meine positive ganze Zahl ist. In gewissen Beispielen ist M gleich 16 und die gewichteten Schaltungskomponenten weisen 16 Kondensatoren auf. Die Abtastschaltung 105 tastet eine Eingangsspannung an einem Eingang zu der ADC-Schaltung ab und hält eine abgetastete Spannung zum Vergleich mit den gewichteten Schaltungskomponenten. In gewissen Beispielen ist die DAC-Schaltung 110 eine differenzielle DAC-Schaltung, und eine differenzielle analoge Spannung wird abgetastet und umgewandelt.
Eine Ausgangsspannung der DAC-Schaltung 110 (Vdaco) wird mit der abgetasteten und gehaltenen Spannung unter Verwendung der Vergleicherschaltung 115 verglichen. Die Bitwerte der DAC-Schaltung 110 werden auf Basis des Ausgangs der Vergleicherschaltung verstellt. Die Umwandlungsschaltung kann starten, wobei der DAC auf Skalenmitte eingestellt ist. Die Vergleicherschaltung 115 bestimmt, ob der DAC-Ausgang größer oder kleiner als die abgetastete Eingangsspannung ist, und das Ergebnis wird als eine eins oder null für das Bit des DAC gespeichert. Die Umwandlung geht dann weiter zu dem nächsten Bitwert, bis alle Bits des digitalen Werts bestimmt sind. Eine Iteration des Änderns des DAC-Ausgangs und Vergleichens der Spannung mit der Eingangsspannung kann als ein Bitversuch bezeichnet werden.
Die SAR-Logikschaltungsanordnung 120 steuert den ADC-Betrieb während der Bitversuche. Die SAR-Logikschaltungsanordnung 120 initiiert eine Abtastung der Eingangsspannung, initiiert die erste Umwandlung der abgetasteten Eingangsspannung zu einem ersten Satz von Bitwerten unter Verwendung der Bitversuche und initiiert eine zweite Umwandlung der abgetasteten Eingangsspannung in einen zweiten Satz von Bitwerten. Die Logikschaltungsanordnung kann eine digitale Engine 122 aufweisen, um Funktionen wie etwa das Fortschreiten des ADC durch verschiedene Arbeitszustände durchzuführen und um die beschriebenen Berechnungen durchzuführen. Die Logikschaltungsanordnung 120 bestimmt den finalen digitalen M-Bitwert für die abgetastete Eingangsspannung, und der finale digitale M-Bitwert ist am Ausgang Dout verfügbar.
2A-2C sind Schaltungsdiagramme von Abschnitten eines Beispiels einer DAC-Schaltung 210 für einen 8-Bit-SAR ADC (M = 8). Die DAC-Schaltung 210 weist ein Array von gewichteten Kondensatoren auf und weist ein Array von Schaltern auf, die durch eine Logikschaltungsanordnung für eine Erfassungs- oder Abtastphase, eine Umwandlungsphase und eine Rücksetzphase der DAC-Schaltung ausgebildet sind. Die DAC-Schaltung in dem Beispiel von 2A ist in der Erfassungsphase gezeigt. 2B zeigt ein Beispiel einer DAC-Schaltung während eines Abschnitts der Umwandlungsphase und 2C zeigt ein Beispiel einer DAC-Schaltung in der Rücksetzphase.
Für eine SAR DAC-Schaltung gibt es zwei traditionelle Ansätze bezüglich des Zustands, in den der DAC versetzt wird, bevor die Schaltung zu der Erfassungsphase zurückkehrt. Welcher Ansatz verwendet wird, hängt von der Frequenz des Eingangssignals bezüglich der Frequenz des Abtastens durch die ADC-Schaltung ab.
3 ist eine Darstellung eines sich schnell bewegenden Eingangssignals mit einer Frequenz gleich einer Hälfte der Abtastfrequenz. Dies ist die Höchstfrequenz eines in dem digitalen Bereich erfassten und rekonstruierten Signals ohne Verlust an Informationen, auch als Nyquist-Frequenz des Eingangssignals bekannt. Ebenfalls in der Figur ist der Zustand der ADC-Schaltung gezeigt, die zwischen einer Erfassungsphase (ACQ) und einer Umwandlungsphase (CONV) wechselt. Die ADC-Schaltung tastet bei der Nyquist-Frequenz mit einer Phasenverschiebung von 90 Grad (90°) bezüglich des Eingangssignals ab. Das kapazitive Array der DAC-Schaltung wird immer auf Skalenmitte zurückgesetzt, bevor zur Erfassungsphase zurückgekehrt wird. Dieser erfolgt, um die Last auf dem ADC-Treiber zu reduzieren. Falls das kapazitive Array der DAC-Schaltung auf Skalenmitte zurückgesetzt wird, würde der ADC-Ansteuerverstärker eine elektrische Ladung proportional zu dem Strompegel des Signals liefern müssen: Q = A*C_IN, wobei Q die Ladung ist, A die Signalamplitude ist und C_IN die Eingangskapazität für das kapazitive Array der DAC-Schaltung ist.
Falls die Rücksetzphase die Ladung entsprechend der Skalenmitte verpassen würde, wäre die Ladung, die auf dem Kondensator gehalten wird, bevor zur Erfassung zurückgekehrt wird, eine digitale Darstellung des Eingangssignals (sehr nah an dem Signalpegel). Für das obige Nyquist-Abtastbeispiel würde der Ansteuerverstärker eine elektrische Ladung gleich Q' = 2*A*C_IN liefern müssen, wenn zur Erfassungsphase zurückgekehrt wird. Somit reduziert das Rücksetzen auf Skalenmitte den mit dem Abtasten nach einer Umwandlung assoziierten Rückschlag.
4A ist ein Blockdiagramm eines Beispiels von vier parallel geschalteten ADC-Schaltungen, um eine Eingangsspannung V_IN abzutasten und umzuwandeln. Die vier ADC-Schaltungen sind zeitverschachtelt und arbeiten als parallelverschobene parallele A/D-Wandler, um eine 4X-Abnahme bei der zum Vervollständigen einer Umwandlung benötigten Zeit zu liefern. Die Zunahme bei der Umwandlungsgeschwindigkeit kann für sich schnell bewegende Signal nützlich sein.
4B zeigt die Verschachtelung der Arbeitszustände der vier ADC-Schaltungen von 4A. In dem Beispiel sind die vier ADC-Schaltungen um 90° außer Phase (360°/N, wobei N = 4). Ein Nachteil bei der Verschachtelung ist, dass die kontinuierliche Sequenz der vier ADCs aufgrund von Fehlanpassungen zwischen den ADCs Verschachtelungsumwandlungsartefakte einführen kann. Diese Artefakte können zu Fehlern in der A/D-Umwandlung führen und bei f_CONV/N oder f_CONV/N-f_IN auftreten, wobei f_CONV die Umwandlungsfrequenz ist, N die Anzahl von ADC-Schaltungen ist und f_IN die Frequenz des Eingangssignals V_IN ist.
5A ist ein Blockdiagramm eines Beispiels von vier parallel geschalteten ADC-Schaltungen, um eine Eingangsspannung V_IN abzutasten und umzuwandeln. Die drei ADC-Schaltungen führen eine Verschachtelung durch, um eine 2X-Erhöhung bei der Umwandlungsgeschwindigkeit zu erzielen. 5B zeigt die Verschachtelung der Arbeitszustände der drei ADC-Schaltungen von 5A. Die ADC-Schaltungen sind um 180° außer Phase (N = 2), und die 2X-Verschachtelung kann als eine Ping-Pong-Verschachtelung bezeichnet werden.
Um die Umwandlungsartefakte zu reduzieren oder zu verhindern, kann eine als eine IDLE-Phase bezeichnete zusätzliche ADC-Phase zu der Verschachtelung hinzugefügt werden, und die ADC-Schaltungen können Umwandlungen in randomisierter Reihenfolge durchführen. Nach einer Umwandlung tritt eine ADC-Schaltung in die IDLE-Phase ein, wo sie in einem Rücksetzzustand (z.B. auf Skalenmitte eingestellt) gehalten wird, bis sie zu der Erfassungsphase zurückkehrt. Die ADC-Schaltungen in den Rücksetzzustand zu versetzen, ist nützlich, weil die unter Verwendung von Verschachtelung abgetasteten Signale üblicherweise sich schnell bewegende Signale sind und der Rücksetzzustand liefert einen hier zuvor bezüglich 3 erläuterten Vorteil. Die ADC-Schaltungen in den Rücksetzzustand zu versetzen, ist nützlich, wenn Randomisierung verwendet wird. Der abgetastete Wert der ADC-Schaltung, die in die Erfassungsphase für die aktuelle Umwandlung eintritt, kann je nach der Randomisierung das Ergebnis von einem, zwei oder drei Zyklen vor dem aktuellen Zyklus sein. Dieser zuvor abgetastete Wert kann ein nicht lineares Einschwingen des DAC des ADC einführen, was den Einschwingfehler vergrößern und zusätzliches Rauschen bewirken kann. Eine ADC-Schaltung in einen Rücksetzzustand vor der Erfassung zu versetzen, kann das nicht lineare Einschwingen der ADC-Schaltung reduzieren.
6 ist eine Darstellung eines sich langsam bewegenden Eingangssignals mit einer Frequenz unter der Abtastfrequenz. Eine ADC-Schaltung ohne eine Rücksetzphase zu betreiben, kann günstig sein, wenn die Signalfrequenz bezüglich der Abtastfrequenz klein ist. Das Beispiel in 6 zeigt, dass für den Fall mit einem langsamen Signal die Signalschwankung zwischen zwei Abtastwerten durch die ADC-Schaltung immer kleiner ist als die Signalamplitude, und die Signalschwankung zwischen zwei Abtastwerten ist kleiner als die Skalenmitte. Die Rücksetzphase zu überspringen und die Spannung nach der Umwandlung auf dem DAC zu der digitalen Darstellung des Signals (ungefähr der vorausgegangene abgetastete Grad) reduziert den Rückschlag im Vergleich zu dem Rücksetzen des DAC auf Skalenmitte.
7 ist ein Diagramm eines Beispiels einer Filterschaltung 705 und einer Treiberschaltung 710 für eine ADC-Schaltung. Das Filter ist zwischen der ADC-Schaltung und der Treiberschaltung angeordnet. Das Überspringen der Rücksetzphase ist auch unter dem Gesichtspunkt der Filterschaltung wünschenswert. Die durch die Filterschaltung benötigte Bandbreite wird hauptsächlich durch den Rückschlag des ADC-Abtastens oder die Schwankung zwischen zwei Abtastwerten des Eingangssignals bestimmt. Falls die ADC-Schaltung auf dem vorausgegangenen Abtastwert anstatt auf der Skalenmitte gehalten wird, wird der Rückschlag des ADC-Abtastens kleiner sein, wodurch die Bandbreite der Filterschaltung kleiner sein kann. Die geringere Bandbreite reduziert die Rauschbandbreite und erhöht das Signal-Rausch-Verhältnis (SRV). Das Überspringen der Rücksetzphase ist auch wünschenswert, weil der Treiber von niedrigerer Leistung sein kann. Weil der Eingang zu der ADC-Schaltung schneller einschwingen wird, muss der Treiber nicht so viel Strom liefern.
Das Überspringen der Rücksetzphase kann jedoch Probleme bei der Verschachtelung bewirken. Wie hier zuvor erläutert, werden die bei der 2X-Verschachtelung mit Randomisierung verwendeten ADC-Schaltungen für die IDLE-Phase zurückgesetzt und auf Skalenmitte gehalten, um den Rückschlag zu reduzieren. Das Überspringen der Rücksetzphase kann dazu führen, dass der abgetastete Wert der ADC-Schaltung, die für die Stromumwandlung in die Erfassungsphase eintritt, je nach der Randomisierung ein Ergebnis von ein, zwei oder drei Zyklen hält. Die IDLE-Phase wird von einer Rücksetzoperation zu einer Verfolgungsoperation geändert, in der die ADC-Schaltung in der IDLE-Phase die Arbeit der ADC-Schaltung in der CONVERSION-Phase verfolgt. Wenn eine ADC-Schaltung in der IDLE-Phase oder der TRACKING-Phase in die ACQUISITION-Phase geht, wird sie daher die Signalinformationen von dem vorausgegangenen Abtastwert halten, wodurch der Rückschlag aufgrund des Abtastens des Eingangs minimiert wird.
8 ist ein Diagramm einer Elektronikschaltung 800 zum Verarbeiten analoger Signale. Die Elektronikschaltung weist mehrere ADC-Schaltungen (815A-C) oder Unter-ADC-Schaltungen auf und führt A/D-Umwandlungen unter Verwendung von Zeitverschachtelung der Umwandlungen durch mehrere ADC-Schaltungen durch. Obwohl die ADC-Schaltungen so gezeigt sind, dass sie einseitige DAC-Schaltungen zeigen, können die Konzepte auf ADC-Schaltungen mit differenziellen DAC-Schaltungen angewendet werden. Die Elektronikschaltung 800 enthält auch eine Steuerlogikschaltungsanordnung 820, die die ADC-Schaltungen durch mehrere zeitverschachtelte Umwandlungen fortschreitet, die zeitverschachtelte Erfassungsphasen, Umwandlungsphasen und Verfolgungsphasen aufweisen. Während einer Erfassungsphase tastet eine ADC-Schaltung das analoge Signal ab. Während einer Umwandlungsphase wandelt die ADC-Schaltung das abgetastete analoge Signal in einen digitalen Wert um. Die Verfolgungsphase geht der Erfassungsphase voraus. Während der Verfolgungsphase ist die Steuerlogikschaltungsanordnung dazu ausgebildet, die Kondensatoren der ADC-Schaltung mit einer Ladung entsprechend dem digitalen Wert der jüngsten A/D-Umwandlung von einer anderen ADC-Schaltung zu aktualisieren, bevor die ADC-Schaltung zu der Erfassungsphase zurückkehrt.
Weil die Arbeit der ADC-Schaltungen verschachtelt ist, schaltet die Steuerlogikschaltungsanordnung die Phasen der ADC-Schaltungen vor, so dass eine Erfassungsphase einer beliebigen ADC-Schaltung nicht vollständig mit einer Erfassungsphase irgendeiner anderen ADC-Schaltung übereinstimmt, und so, dass eine Umwandlungsphase einer beliebigen ADC-Schaltung nicht vollständig mit einer Umwandlungsphase einer beliebigen anderen ADC-Schaltung übereinstimmt. Falls sich jeweils nur eine ADC-Schaltung in einer Umwandlungsphase befindet, kann die Vergleicherschaltung 825 unter den ADC-Schaltungen 815A-C geteilt werden.
Obwohl in 8 drei ADC-Schaltungen gezeigt sind, kann eine Umsetzung mehr als drei ADC-Schaltungen aufweisen. Bei einigen Beispielen folgt die Verschachtelung den in 4B gezeigten Phasen, wobei eine hinzugefügte TRACKING-Phase nach einer Umwandlungsphase und unmittelbar vor der Erfassungsphase einer ADC-Schaltung eingefügt ist. Bei einigen Beispielen weist das Verschachteln eine Randomisierung auf, wie in 6B, wo der Verfolgungsbetrieb während der IDLE-Phase durchgeführt wird. Die Steuerlogikschaltungsanordnung 820 verwendet Randomisierung, um zu bestimmen, welche ADC-Schaltung aus den mehreren ADC-Schaltungen als Nächstes einen Zyklus aus einer Erfassungsphase, einer Umwandlungsphase und einer Verfolgungsphase beginnt.
In einigen Beispielen kann mehr als eine vorausgegangene Umwandlung verwendet werden, um den Wert zu bestimmen, auf den die ADC-Schaltung für den Verfolgungsbetrieb eingestellt werden soll. In gewissen Beispielen werden die Ergebnisse von vorausgegangenen Umwandlungen gewichtet. Die Steuerlogikschaltungsanordnung 820 kann die erste ADC-Schaltung während der Verfolgungsphase der ersten ADC-Schaltung unter Verwendung von gewichteten A/D-Umwandlungsinformationen von N jüngsten A/D-Umwandlungen aktualisieren, wobei N eine positive ganze Zahl größer als 1 ist. Bei einem Beispiel, das veranschaulichend und nicht beschränkend sein soll, ist N = 3 und die Steuerlogikschaltungsanordnung verwendet die A/D-Umwandlungsinformationen der letzten drei Umwandlungen, um den Wert für die aktuelle Verfolgungsphase einer ADC-Schaltung einzustellen. Die Steuerung kann die letzten 3 Umwandlungen um 10%, 30% und 60% gewichten (z.B. multiplizieren), um den Wert der aktuellen Verfolgungsphase einzustellen.
Gemäß einigen Beispielen aktualisiert die Steuerlogikschaltungsanordnung möglicherweise die ADC-Schaltung nicht mit einer vollständigen A/D-Umwandlung von einer anderen ADC-Schaltung für den Verfolgungsbetrieb. Die A/D-Umwandlung kann die höchstwertigen Bits (MSBs) der A/D-Umwandlung zuerst auflösen. Das Warten auf die letzten Bits der Umwandlung reduziert möglicherweise nicht den Rückschlag um ein nennenswertes Ausmaß. Die Steuerlogikschaltung 820 aktualisiert möglicherweise eine ADC-Schaltung mit partiellen Umwandlungs-A/D-Informationen durch eine andere ADC-Schaltung. Dies kann nützlich sein, um die Dauer der Verfolgungsphase zu verkürzen.
In einigen Beispielen enthält der für die Verfolgungsphase einer ADC-Schaltung verwendete Wert die jüngsten A/D-Umwandlungsinformationen durch die andere ADC-Schaltung und ein spezifiziertes Offset. Das spezifizierte Offset kann ein digitaler Vorverzerrungswert sein, der zum Modifizieren der Umwandlungsinformationen verwendet wird. Randomisierung kann nützlich sein beim Bestimmen von Werten zur Verwendung in dem Verfolgungsbetrieb oder der Verfolgungsphase. Bei einigen Beispielen kann die Steuerlogikschaltungsanordnung 820 eine ADC-Schaltung während der Verfolgungsphase und vor der Erfassungsphase unter Verwendung der jüngsten A/D-Umwandlungsinformationen durch eine andere ADC-Schaltung und einen digitalen Zufallswert aktualisieren.
Der Verfolgungsbetrieb kann verwendet werden, um das Problem der dielektrischen Absorption von Kondensatoren zu behandeln, die unter Verwendung eines Materials mit einer niedrigen Dielektrizitätskonstante verwendet werden (low-K-Kondensator). Die dielektrische Absorption ist eine intrinsische Eigenschaft eines Kondensators, sich nach dem Entladen selbst aufzuladen. Dies kann bewirken, dass das Kondensatorarray einer DAC-Schaltung einer ADC-Schaltung irgendwie ein „Gedächtnis“ von zuvor abgetasteten Eingangsspannungen aufweist. Infolgedessen kann die dielektrische Absorption die Genauigkeit einer A/D-Umwandlung beschränken. Das für die Verfolgungsphase verwendete spezifische Offset kann ein digitaler Vorverzerrungswert sein, um dem Wiederaufladen der in der ADC-Schaltung verwendeten Kondensatoren entgegenzuwirken. Die dielektrische Absorption kann mit der Frequenz variieren. In einigen Beispielen stellt die Steuerlogikschaltungsanordnung 820 den spezifizierten Offsetwert oder den digitalen Vorverzerrungswert gemäß der Abtastzeit der ADC-Schaltungen ein.
In einigen Beispielen wird eine dedizierte ADC-Schaltung, die von den beim Verschachteln verwendeten ADC-Schaltungen getrennt ist, verwendet, um den spezifizierten Offsetwert oder einen digitalen Vorverzerrungswert zu bestimmen. Die Steuerlogikschaltungsanordnung 820 aktualisiert die erste ADC-Schaltung während der Verfolgungsphase und vor der Erfassungsphase durch die erste ADC-Schaltung unter Verwendung der jüngsten A/D-Umwandungsinformationen durch die andere ADC-Schaltung und einen durch die dedizierte ADC-Schaltung erzeugten digitalen Wert.
Die hierin beschriebenen verschachtelten ADC-Schaltungen arbeiten mit reduziertem Rückschlag aufgrund des Abtastens des Eingangssignals. Die verschachtelten ADC-Schaltungen können in einem elektronischen Datenerfassungssystem verwendet werden, wie etwa um Daten von einem oder mehreren Sensoren zu erfassen. Der Eingang zu den ADC-Schaltungen kann differenziell oder massebezogen sein und kann elektrisch an einen Puffer zwischen dem Sensor und dem ADC-Eingang gekoppelt sein, um falls notwendig eine Schnittstelle mit hoher Impedanz bereitzustellen.
ZUSÄTZLICHE BESCHREIBUNG UND ASPEKTE
Aspekt 1 kann einen Gegenstand (wie etwa eine Elektronikschaltung) aufweisend mehrere Analog-Digital-Wandler(ADC)-Schaltungen und eine Steuerlogikschaltungsanordnung aufweisen. Die Steuerlogikschaltungsanordnung schaltet die mehreren ADC-Schaltungen durch mehrere zeitverschachtelte Umwandlungen vor, die zeitverschachtelte Erfassungsphasen, Umwandlungsphasen und Verfolgungsphasen aufweisen. Eine Erfassungsphase einer ersten ADC-Schaltung tastet das analoge Signal ab, und eine Umwandlungsphase der ersten ADC-Schaltung wandelt das abgetastete analoge Signal in einen digitalen Wert um. Die Steuerlogikschaltungsanordnung ist dazu ausgebildet, die erste ADC-Schaltung mit den jüngsten A/D-Umwandlungsinformationen um eine andere ADC-Schaltung während einer Verfolgungsphase der ersten ADC-Schaltung vor der Erfassungsphase der ersten ADC-Schaltung zu aktualisieren.
In Aspekt 2 weist der Gegenstand von Aspekt 1 optional eine Steuerlogikschaltungsanordnung auf, die dazu ausgebildet ist, eine Erfassungsphase einer beliebigen ADC-Schaltung zu initiieren, um nicht vollständig mit einer Erfassungsphase einer beliebigen anderen ADC-Schaltung zusammenzufallen, und eine Umwandlungsphase einer beliebigen ADC-Schaltung zu initiieren, um nicht vollständig mit einer Umwandlungsphase einer beliebigen anderen ADC-Schaltung zusammenzufallen.
In Aspekt 3 weist der Gegenstand von einem oder beiden der Aspekte 1 und 2 optional eine Steuerlogikschaltungsanordnung auf, die dazu ausgebildet ist, die erste ADC-Schaltung während der Verfolgungsphase mit partiellen Umwandlungs-A/D-Informationen der jüngsten A/D-Umwandlung durch die andere ADC-Schaltung zu aktualisieren.
In Aspekt 4 weist der Gegenstand eines oder einer beliebigen Kombination von Aspekten 1-3 optional mehrere ADC-Schaltungen, die differenzielle ADC-Schaltungen sind, auf.
In Aspekt 5 weist der Gegenstand eines oder einer beliebigen Kombination der Aspekte 1-4 optional eine Steuerlogikschaltungsanordnung auf, die dazu ausgebildet ist, die erste ADC-Schaltung während der Verfolgungsphase und vor der Erfassungsphase durch die erste ADC-Schaltung unter Verwendung der jüngsten A/D-Umwandlungsinformationen durch die andere ADC-Schaltung und ein spezifiziertes Offset vor der Erfassungsphase durch die erste ADC-Schaltung zu aktualisieren.
In Aspekt 6 weist der Gegenstand eines oder einer beliebigen Kombination der Aspekte 1-5 optional eine Steuerlogikschaltungsanordnung auf, die dazu ausgebildet ist, die erste ADC-Schaltung während der Verfolgungsphase und vor der Erfassungsphase durch die erste ADC-Schaltung unter Verwendung der jüngsten A/D-Umwandlungsinformationen durch die andere ADC-Schaltung und einen digitalen Vorverzerrungswert, der die jüngsten Umwandlungsinformationen aktualisiert, zu aktualisieren.
In Aspekt 7 weist der Gegenstand von Aspekt 6 optional eine Steuerlogikschaltungsanordnung auf, die dazu ausgebildet ist, den digitalen Vorverzerrungswert gemäß einer Abtastzeit der mehreren ADC-Schaltungen zu bestimmen.
In Aspekt 8 weist der Gegenstand eines oder einer beliebigen Kombination der Aspekte 1-5 optional eine Steuerlogikschaltungsanordnung auf, die dazu ausgebildet ist, die erste ADC-Schaltung während der Verfolgungsphase und vor der Erfassungsphase durch die erste ADC-Schaltung unter Verwendung der jüngsten A/D-Umwandlungsinformationen durch die andere ADC-Schaltung und einen zufälligen digitalen Wert zu aktualisieren.
In Aspekt 9 weist der Gegenstand eines oder einer beliebigen Kombination der Aspekte 1-4 optional eine Steuerlogikschaltungsanordnung auf, die dazu ausgebildet ist, die erste ADC-Schaltung während der Verfolgungsphase und vor der Erfassungsphase durch die erste ADC-Schaltung unter Verwendung der jüngsten A/D-Umwandlungsinformationen durch die andere ADC-Schaltung und einem durch eine dedizierte ADC-Schaltung, von den mehreren zeitverschachtelten ADC-Schaltungen getrennt, erzeugten digitalen Wert zu aktualisieren.
In Aspekt 10 weist der Gegenstand eines oder einer beliebigen Kombination der Aspekte 1-4 optional eine Steuerlogikschaltungsanordnung auf, die dazu ausgebildet ist, die erste ADC-Schaltung während der Verfolgungsphase der ersten ADC-Schaltung unter Verwendung gewichteter A/D-Umwandlungsinformationen von N jüngsten A/D-Umwandlungen zu aktualisieren, wobei N eine positive ganze Zahl größer als 1 ist.
In Aspekt 11 weist der Gegenstand eines oder einer beliebigen Kombination die Aspekte 1-10 optional eine Steuerlogikschaltungsanordnung auf, die dazu ausgebildet ist zu randomisieren, welche ADC-Schaltung der mehreren ADC-Schaltungen als Nächstes einen Zyklus aus einer Erfassungsphase, einer Umwandlungsphase und einer Verfolgungsphase beginnt.
Aspekt 12 kann einen Gegenstand (wie etwa ein ein analoges Signal verarbeitendes Verfahren) aufweisen oder kann optional mit einem oder einer beliebigen Kombination der Aspekte 1-11 kombiniert werden, um einen derartigen Gegenstand aufzuweisen, aufweisend zeitverschachtelte Analog-Digital(A/D)-Umwandlungen, die unter Verwendung von mehreren Analog-Digital-Wandler(ADC)-Schaltungen durchgeführt werden. Die Zeitverschachtelung weist das Steuern jeder der ADC-Schaltungen auf, um eine Erfassungsphase, eine Umwandlungsphase und ein Verfolgungsphase durchzuführen.
Die Erfassungsphase einer ersten ADC-Schaltung tastet das analoge Signal ab, die Umwandlungsphase der ersten ADC-Schaltung wandelt das abgetastete analoge Signal in einen digitalen Wert um und die Verfolgungsphase der ersten ADC-Schaltung bildet die erste ADC-Schaltung unter Verwendung jüngster Umwandlungsinformationen durch eine andere ADC-Schaltung vor der Erfassungsphase durch die erste ADC-Schaltung aus.
In Aspekt 13 weist der Gegenstand von Aspekt 12 optional auf, dass eine Erfassungsphase einer beliebigen ADC-Schaltung nicht vollständig mit einer Erfassungsphase einer beliebigen anderen ADC-Schaltung übereinstimmt und die Umwandlungsphase einer beliebigen ADC-Schaltung nicht vollständig mit einer Umwandlungsphase einer beliebigen anderen ADC-Schaltung übereinstimmt.
In Aspekt 14 weist der Gegenstand von einem oder beiden der Aspekte 12 und 13 optional auf, dass die jüngsten Umwandlungsinformationen eine partielle A/D-Umwandlung sind, die durch die andere ADC-Schaltung durchgeführt wird.
In Aspekt 15 weist der Gegenstand eines oder einer Kombination von Aspekten 12-14 optional auf, dass zeitverschachtelte A/D-Umwandlungen unter Verwendung mehrerer differenzieller ADC-Schaltungen durchgeführt werden.
In Aspekt 16 weist der Gegenstand eines oder einer Kombination von Aspekten 12-15 optional auf, dass die Verfolgungsphase der ersten ADC-Schaltung die erste ADC-Schaltung unter Verwendung der jüngsten Umwandlungsinformationen durch eine andere ADC-Schaltung und ein spezifiziertes Offset vor der Erfassungsphase durch die erste ADC-Schaltung ausbildet.
In Aspekt 17 weist der Gegenstand von Aspekt 16 optional auf, dass das spezifizierte Offset einen digitalen Vorverzerrungswert aufweist, der die jüngsten Umwandlungsinformationen aktualisiert.
In Aspekt 18 weist der Gegenstand von Aspekt 17 optional auf, dass der digitale Vorverzerrungswert gemäß einer Abtastzeit der mehreren zeitverschachtelten ADC-Schaltungen bestimmt wird.
In Aspekt 19 weist der Gegenstand von Aspekt 16 optional auf, dass das spezifizierte Offset einen zufälligen digitalen Wert aufweist, der die jüngsten Umwandlungsinformationen aktualisiert.
In Aspekt 20 weist der Gegenstand von Aspekt 16 optional auf, dass das spezifizierte Offset unter Verwendung einer von den mehreren zeitverschachtelten ADC-Schaltungen getrennten dedizierten ADC-Schaltung bestimmt wird.
In Aspekt 21 weist der Gegenstand eines oder einer Kombination von Aspekten 12-20 optional auf, dass die Verfolgungsphase der ersten ADC-Schaltung die erste ADC-Schaltung unter Verwendung gewichteter Umwandlungsinformationen von N jüngsten A/D-Umwandlungen ausbildet, wobei N eine positive ganze Zahl größer als 1 ist.
In Aspekt 22 weist der Gegenstand eines oder einer Kombination von Aspekten 12-21 optional das Randomisieren auf, welche ADC-Schaltung der mehreren ADC-Schaltungen als Nächstes einen Zyklus aus einer Erfassungsphase, einer Umwandlungsphase und einer Verfolgungsphase beginnt.
Aspekt 23 kann einen Gegenstand (wie etwa eine verschachtelte Annäherungsregister(SAR - Successive Approximation Register)-Analog-DigitalWandler(ADC)-Schaltung) aufweisen oder kann optional mit einem oder einer Kombination von Aspekten 1-22 kombiniert werden, um einen derartigen Gegenstand aufzuweisen, aufweisend mehrere Teil-ADC-Schaltungen, eine Vergleicherschaltung und einen Steuerlogikschaltungsanordnung. Jede Teil-ADC-Schaltung weist eine Digital-Analog(DAC)-Schaltung auf, die gewichtete Schaltungskomponenten aufweist, und einen Schaltkreis, der ausgebildet ist zum Abtasten eines analogen Eingangssignals zur Umwandlung. Der Vergleicher ist dazu ausgebildet, eine Spannung von einer oder mehreren der gewichteten Komponenten der DAC-Schaltungen der mehreren Teil-ADC-Schaltungen mit dem abgetasteten analogen Eingangssignal als Teil eines Bitversuchs einer Analog-Digital(AD)-Umwandlung der Teil-ADC-Schaltungen zu vergleichen. Die Steuerlogikschaltungsanordnung ist dazu ausgebildet, die mehreren Teil-ADC-Schaltungen durch mehrere zeitverschachtelte Umwandlungen vorzuschalten, die zeitverschachtelte Erfassungsphasen, Umwandlungsphasen und Verfolgungsphasen aufweisen. Eine Erfassungsphase einer ersten Teil-ADC-Schaltung tastet das analoge Eingangssignal ab, und eine Umwandlungsphase der ersten Teil-ADC-Schaltung wandelt das abgetastete analoge Signal unter Verwendung von Bitversuchen in einen digitalen Wert um. Die Steuerschaltungsanordnung ist dazu ausgebildet, die erste Teil-ADC-Schaltung mit jüngsten A/D-Umwandlungsinformationen durch eine andere Teil-ADC-Schaltung während einer Verfolgungsphase der ersten Teil-ADC-Schaltung vor der Erfassungsphase der ersten Teil-ADC-Schaltung zu aktualisieren.
In Aspekt 24 weist der Gegenstand von Aspekt 23 optional auf, dass eine Steuerlogikschaltungsanordnung dazu ausgebildet ist, die erste ADC-Schaltung während der Verfolgungsphase mit partiellen Umwandlungs-A/D-Informationen der jüngsten A/D-Umwandlung durch die andere ADC-Schaltung zu aktualisieren.
Gemäß einem Aspekt weist eine Elektronikschaltung mehrere Analog-DigitalWandler(ADC)-Schaltungen und eine Steuerlogikschaltungsanordnung auf. Die Steuerlogikschaltungsanordnung schaltet die mehreren ADC-Schaltungen durch mehrere zeitverschachtelte Umwandlungen vor, die zeitverschachtelte Erfassungsphasen, Umwandlungsphasen und Verfolgungsphasen aufweisen. Eine Erfassungsphase einer ersten ADC-Schaltung tastet das analoge Signal ab, eine Umwandlungsphase der ersten ADC-Schaltung wandelt das abgetastete analoge Signal in einen digitalen Wert um, und die Steuerlogikschaltungsanordnung ist dazu ausgebildet, die erste ADC-Schaltung mit den jüngsten A/D-Umwandlungsinformationen um eine andere ADC-Schaltung während einer Verfolgungsphase der ersten ADC-Schaltung vor der Erfassungsphase der ersten ADC-Schaltung zu aktualisieren.
Diese nichtbeschränkenden Aspekte können in einer beliebigen Permutation oder Kombination kombiniert werden. Die obige ausführliche Beschreibung weist Referenzen auf die beiliegenden Zeichnungen auf, die einen Teil der ausführlichen Beschreibung bilden. Die Zeichnungen zeigen als Veranschaulichung spezifische Ausführungsformen, in denen die Erfindung praktiziert werden kann. Diese Ausführungsformen werden hierin auch als „Beispiele“ bezeichnet. Alle Veröffentlichungen, Patente und Patentdokumente, auf die in diesem Dokument Bezug genommen wird, sind hierin in ihrer Gänze aufgenommen, als wenn sie individuell durch Bezugnahme aufgenommen wären. Im Fall von uneinheitlichen Verwendungen zwischen diesem Dokument und jenen so unter Bezugnahme aufgenommenen Dokumenten sollte die Verwendung in der oder den aufgenommenen Referenzen als die dieses Dokuments ergänzend angesehen werden; bei unvereinbarenden Unstimmigkeiten ist die Verwendung in diesem Dokument bestimmend.
In diesem Dokument werden die Ausdrücke „ein/eine/einer“ verwendet, wie in Patentdokumenten üblich ist, um einen oder mehr als einen zu beinhalten, unabhängig von beliebigen anderen Instanzen oder Verwendungen von „mindestens ein“ oder „einer oder mehrere“. In diesem Dokument wird der Ausdruck „oder“ verwendet, um sich auf ein nicht-exklusives Oder zu beziehen, so dass „A oder B“ „A, aber nicht B“, „B, aber nicht A“ und „A und B“ beinhaltet, sofern nicht etwas Anderes angegeben ist. In den angehängten Ansprüchen werden die Ausdrücke „mit“ und „in denen“ als die Äquivalente der jeweiligen Ausdrücke „aufweisend“ und „wobei“ in einfachem Englisch verwendet. Außerdem sind in den folgenden Ansprüchen die Ausdrücke „mit“ und „aufweisend“ offen, das heißt, ein System, eine Einrichtung, ein Artikel oder ein Prozess, die Elemente zusätzlich zu jenen nach einem derartigen Ausdruck in einem Anspruch aufgeführten enthalten, werden immer noch so angesehen, dass sie in den Schutzbereich dieses Anspruchs fallen. Zudem werden in den folgenden Ansprüchen die Ausdrücke „erster“, „zweiter“ und „dritter“ usw. lediglich als Bezeichnungen verwendet und sollen ihren Objekten keine numerischen Anforderungen auferlegen. Hierin beschriebene Verfahrensbeispiele können zumindest teilweise maschinen- oder computerimplementiert sein.

Claims

Elektronikschaltung, aufweisend: mehrere Analog-Digital-Wandler(ADC)-Schaltungen; eine Steuerlogikschaltungsanordnung, die dazu ausgebildet ist, die mehreren ADC-Schaltungen durch mehrere zeitverschachtelte Umwandlungen, die zeitverschachtelte Erfassungsphasen, Umwandlungsphasen und Verfolgungsphasen aufweisen, vorzuschalten; und wobei eine Erfassungsphase einer ersten ADC-Schaltung das analoge Signal abtastet, eine Umwandlungsphase der ersten ADC-Schaltung das abgetastete analoge Signal in einen digitalen Wert umwandelt und die Steuerlogikschaltungsanordnung dazu ausgebildet ist, die erste ADC-Schaltung mit den jüngsten A/D-Umwandlungsinformationen durch eine andere ADC-Schaltung während einer Verfolgungsphase der ersten ADC-Schaltung vor der Erfassungsphase der ersten ADC-Schaltung zu aktualisieren.
Elektronikschaltung nach Anspruch 1, wobei die Steuerlogikschaltungsanordnung dazu ausgebildet ist, eine Erfassungsphase einer beliebigen ADC-Schaltung zu initiieren, um nicht vollständig mit einer Erfassungsphase einer beliebigen anderen ADC-Schaltung zusammenzufallen, und eine Umwandlungsphase einer beliebigen ADC-Schaltung zu initiieren, um nicht vollständig mit einer Umwandlungsphase einer beliebigen anderen ADC-Schaltung zusammenzufallen.
Elektronikschaltung nach Anspruch 1 oder 2, wobei die Steuerlogikschaltung dazu ausgebildet ist, die erste ADC-Schaltung während der Verfolgungsphase mit partiellen Umwandlungs-A/D-Informationen der jüngsten A/D-Umwandlung durch die andere ADC-Schaltung zu aktualisieren.
Elektronikschaltung nach einem der Ansprüche 1-3, wobei die mehreren ADC-Schaltungen differenzielle ADC-Schaltungen sind.
Elektronikschaltung nach einem der Ansprüche 1-4, wobei die Steuerlogikschaltungsanordnung dazu ausgebildet ist, die erste ADC-Schaltung während der Verfolgungsphase und vor der Erfassungsphase durch die erste ADC-Schaltung unter Verwendung der jüngsten A/D-Umwandlungsinformationen durch die andere ADC-Schaltung und ein spezifiziertes Offset vor der Erfassungsphase durch die erste ADC-Schaltung zu aktualisieren.
Elektronikschaltung nach einem der Ansprüche 1-5, wobei die Steuerlogikschaltungsanordnung dafür ausgebildet ist, die erste ADC-Schaltung während der Verfolgungsphase und vor der Erfassungsphase durch die erste ADC-Schaltung unter Verwendung der jüngsten A/D-Umwandlungsinformationen durch die andere ADC-Schaltung und einen digitalen Vorverzerrungswert, der die jüngsten Umwandlungsinformationen aktualisiert, zu aktualisieren.
Elektronikschaltung nach Anspruch 6, wobei die Steuerlogikschaltungsanordnung dazu ausgebildet ist, den digitalen Vorverzerrungswert gemäß einer Abtastzeit der mehreren ADC-Schaltungen zu bestimmen.
Elektronikschaltung nach einem der Ansprüche 1-7, wobei die Steuerlogikschaltungsanordnung dafür ausgebildet ist, die erste ADC-Schaltung während der Verfolgungsphase und vor der Erfassungsphase durch die erste ADC-Schaltung unter Verwendung der jüngsten A/D-Umwandlungsinformationen durch die andere ADC-Schaltung und einen zufälligen digitalen Wert zu aktualisieren.
Elektronikschaltung nach einem der Ansprüche 1-8, wobei die Steuerlogikschaltungsanordnung dafür ausgebildet ist, die erste ADC-Schaltung während der Verfolgungsphase und vor der Erfassungsphase durch die erste ADC-Schaltung unter Verwendung der jüngsten A/D-Umwandlungsinformationen durch die andere ADC-Schaltung und einem durch eine dedizierte ADC-Schaltung, von den mehreren zeitverschachtelten ADC-Schaltungen getrennt, erzeugten digitalen Wert zu aktualisieren.
Elektronikschaltung nach einem der Ansprüche 1-9, wobei die Steuerlogikschaltungsanordnung dazu ausgebildet ist, die erste ADC-Schaltung während der Verfolgungsphase der ersten ADC-Schaltung unter Verwendung gewichteter A/D-Umwandlungsinformationen von N jüngsten A/D-Umwandlungen zu aktualisieren, wobei N eine positive ganze Zahl größer als 1 ist.
Elektronikschaltung nach einem der Ansprüche 1-10, wobei die Steuerlogikschaltungsanordnung dazu ausgebildet ist zu randomisieren, welche ADC-Schaltung der mehreren ADC-Schaltungen als nächstes einen Zyklus aus einer Erfassungsphase, einer Umwandlungsphase und einer Verfolgungsphase beginnt.
Verfahren zum Verarbeiten eines analogen Signals, wobei das Verfahren aufweist: Zeitverschachteln von Analog-Digital(A/D)-Umwandlungen durchgeführt unter Verwendung von mehreren Analog-Digital-Wandler(ADC)-Schaltungen, aufweisend: Steuern jeder der ADC-Schaltungen, um eine Erfassungsphase, eine Umwandlungsphase und eine Verfolgungsphase durchzuführen; wobei die Erfassungsphase einer ersten ADC-Schaltung das analoge Signal abtastet, die Umwandlungsphase der ersten ADC-Schaltung das abgetastete analoge Signal in einen digitalen Wert umwandelt und die Verfolgungsphase der ersten ADC-Schaltung die erste ADC-Schaltung unter Verwendung jüngster Umwandlungsinformationen durch eine andere ADC-Schaltung vor der Erfassungsphase durch die erste ADC-Schaltung ausbildet.
Verfahren nach Anspruch 12, wobei eine Erfassungsphase einer beliebigen ADC-Schaltung nicht vollständig mit einer Erfassungsphase einer beliebigen anderen ADC-Schaltung übereinstimmt und die Umwandlungsphase einer beliebigen ADC-Schaltung nicht vollständig mit einer Umwandlungsphase einer beliebigen anderen ADC-Schaltung übereinstimmt.
Verfahren nach Anspruch 12 oder 13, wobei die jüngsten Umwandlungsinformationen eine partielle A/D-Umwandlung sind, durchgeführt durch die andere ADC-Schaltung.
Verfahren nach einem der Ansprüche 12-14, wobei die zeitverschachtelten A/D-Umwandlungen, unter Verwendung mehrerer ADC-Schaltungen durchgeführt, zeitverschachtelte A/D-Umwandlungen, unter Verwendung mehrerer differenzieller ADC-Schaltungen durchgeführt, beinhalten.