JP2007201899A - 半導体集積回路装置 - Google Patents
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Abstract
【課題】半導体集積回路に好適な積分回路及び高性能化を図ったカメラ用前処理LSIを提供する。
【解決手段】第1タイミング期間にオン状態にされる第1スイッチ及び第2スイッチにより第1キャパシタの第1端子と第2端子に入力電圧を供給する。上記第1タイミング期間と異なる第2タイミング期間にオン状態にされる第3スイッチ及び第4スイッチにより上記第1キャパシタの第1端子と第2端子を利得1のバッファアンプの入力端子と出力端子に接続する。上記バッファアンプの入力端子と固定電位との間に第2キャパシタを設ける。上記バッファアンプの入力端子又は出力端子の電圧を積分出力とする。固体撮像素子で形成された画素信号のフィードスルー部との差を表す信号部を相関二重サンプリング回路で取り出し、黒レベルクランプ信号を前記の積分回路により取り出して電圧保持回路で保持させる。
【選択図】図1
【解決手段】第1タイミング期間にオン状態にされる第1スイッチ及び第2スイッチにより第1キャパシタの第1端子と第2端子に入力電圧を供給する。上記第1タイミング期間と異なる第2タイミング期間にオン状態にされる第3スイッチ及び第4スイッチにより上記第1キャパシタの第1端子と第2端子を利得1のバッファアンプの入力端子と出力端子に接続する。上記バッファアンプの入力端子と固定電位との間に第2キャパシタを設ける。上記バッファアンプの入力端子又は出力端子の電圧を積分出力とする。固体撮像素子で形成された画素信号のフィードスルー部との差を表す信号部を相関二重サンプリング回路で取り出し、黒レベルクランプ信号を前記の積分回路により取り出して電圧保持回路で保持させる。
【選択図】図1
Description
本発明は、半導体集積回路装置に関し、例えば黒レベルクランプ信号を形成する積分回路や電圧保持回路を備えたカメラ用前処理LSI(AFE;Analog Front End) に利用して有効な技術に関するものである。
イメージセンサからの信号処理において、クランプオフセットをデジタル的に与えるようにしたフロンドエンド信号処理装置の例として、例えば特開2001−189892公報がある。この公報の技術では、イメージセンサからの輝度信号は輝度検出/デジタル部でデジタルコードに変換される。デジタル処理部は前段からのデジタルコードに乗算を行って、その結果をフロントエンド信号処理出力とする。一方、OBクランプ部は輝度検出/デジタル部からのデジタルコードを受け、帰還信号を輝度検出/デジタル部に与えることで、輝度信号の黒レベルを一定値にクランプする。アナログ的にクランプレベルを保持する必要が無い為に大きな容量は不要となる。
特開2001−189892公報
前記特許文献1では、最終出力よりも高い分解能のADCが必要となる。更にその分解能で、クランプレベルの最小設定レベルが決定されてしまう。またデジタル乗算器が必要となる為チップ面積や消費電力が増大するという問題が生じる。
図13は、本願発明者により本願発明に先立って検討されたカメラ用前処理LSIのブロック図である。カメラ用前処理LSIにおいては、イメージセンサCCDからの画素信号のフィードスルー部がS/H(サンプル/ホールド)アンプにサンプルされ、信号部がCDS(相関二重サンプリング;Correlated Double Sampling) アンプにサンプルされる。そして、フィードスルー部と信号部との差分がCDSアンプで所定のゲインで増幅され、フィードスルー部と信号部との差分がCDSアンプで所定のゲインで増幅され、更にPGA(Programmable Gain Amplifier)アンプで増幅され、ADC(アナログ/デジタル変換回路)でデジタルコードに変換される。上記PGA及びADCのオフセットはオフセットキャリブレーション期間中に上記ADCの出力信号を上記PGAに帰還することで補正される。
上記画素信号の信号部が黒レベルの時、理想的にはフィードスルー部と等しい電圧となるが、イメージセンサCCDやADCのオフセットにより一致しない。これらのオフセットは、イメージセンサCCDからの信号が光学的黒となる期間に、ADC出力を元に論理回路LogによりチャージポンプCPを制御して、上記SHアンプの入力に接続されているオフセット保持容量に補正電圧を蓄えることで補正される。この構成では、クランプオフセット引込みのループ遅延に、ADC出力をデジタル信号処理した遅延とADCの変換時間が加算される。したがって、クランプのループ遅延が大きくなる為、クランプループが発振しない様にクランプループのゲインを抑える必要があり、クランプオフセット引込み時間の短縮が困難となっている。また、イメージセンサCCDからの信号の少なくとも1ラインの期間は保持される必要がある為、大きな容量値の外付キャパシタC及びそれを接続するための外部端子Pが必要となる。
この発明の目的は、半導体集積回路に好適な積分回路及び高性能化を図ったカメラ用前処理LSIを提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。第1タイミング期間にオン状態にされる第1スイッチ及び第2スイッチにより第1キャパシタの第1端子と第2端子に入力電圧を供給する。上記第1タイミング期間と異なる第2タイミング期間にオン状態にされる第3スイッチ及び第4スイッチにより上記第1キャパシタの第1端子と第2端子を利得1のバッファアンプの入力端子と出力端子に接続する。上記バッファアンプの入力端子と固定電位との間に第2キャパシタを設ける。上記バッファアンプの入力端子又は出力端子の電圧を積分出力とする。
本願において開示される発明のうち他の代表的なものの概要を簡単に説明すれば、下記の通りである。固体撮像素子で形成された画素信号のフィードスルー部との差を表す信号部を相関二重サンプリング回路で取り出し、黒レベルクランプ信号を積分回路により取り出して電圧保持回路で保持させる。この積分回路として以下の回路を用いる。第1タイミング期間にオン状態にされる第1スイッチ及び第2スイッチにより第1キャパシタの第1端子と第2端子に入力電圧を供給する。上記第1タイミング期間と異なる第2タイミング期間にオン状態にされる第3スイッチ及び第4スイッチにより上記第1キャパシタの第1端子と第2端子を利得1のバッファアンプの入力端子と出力端子に接続する。上記バッファアンプの入力端子と固定電位との間に第2キャパシタを設ける。上記バッファアンプの入力端子又は出力端子の電圧を積分出力とする。
第1キャパシタに取り込まれた信号電荷の全てを第2キャパシタに転送させて第2キャパシタから積分出力を得ることができる。相関二重サンプリング回路から黒レベルクランプ信号を取り出すのでクランプオフセット引込み時間の短縮が可能となる。
図1には、この発明に係る積分回路の一実施例の回路図が示されている。入力信号Vinは、スイッチS1を通してキャパシタC1の一方の電極に供給される。このキャパシタC1の他方の電極は、スイッチS2を介して接地電位が与えられる。上記キャパシタC1の上記一方の電極は、スイッチS3を介してバッファアンプAMPの正相入力端子(+)に供給される。上記キャパシタC1の他方の電極は、スイッチS4を介して上記バッファアンプAMPの出力端子と接続される。バッファアンプAMPは、差動増幅回路の負相入力(−)と出力端子とが接続されることにより、100%負帰還のボルテージフォロワとして動作する。上記入力端子(+)と回路の接地電位との間には、キャパシタC2が設けられる。上記キャパシタC2の保持電圧が積分出力Vout とされる。
上記スイッチS1とS2は、タイミング信号φ1によりスイッチ制御される。上記スイッチS3とS4は、タイミング信号φ2によりスイッチ制御される。これらのタイミング信号φ1とφ2は、タイミング信号φ1によるスイッチS1とS2のオン期間と、上記タイミング信号φ2によるスイッチS3及びS4のオン期間とが異なるようノンオーバーラップ信号とされる。
図2には、図1の積分回路の動作の一例を説明するための波形図が示されている。初期状態としてキャパシタC1及びC2は、ディスチャージされた状態である。タイミング信号φ1がハイレベルのときにスイッチS1とS2がオン状態にされる。これにより、入力信号VinによりキャパシタC1に充電動作が行われる。タイミング信号φ1がロウレベルに変化してスイッチS1とS2がオフ状態にされ、タイミング信号φ2がハイレベルに変化してスイッチS3とS4がオン状態にされる。上記スイッチS3とS4のオンにより、バッファアンプAMPの入力(+)と出力端子との間に上記キャパシタC1が接続される。バッファアンプAMPは、入力端子(+)の入力電圧と出力電圧とを等しくするので、上記キャパシタC1に保持された電荷は、キャパシタC2に全て転送される。
例えば、キャパシタC1の容量値をC1とすると、Q=Vin×C1のような電荷QがキャパシタC1に保持される。キャパシタC2の容量値をC2とする。上記電荷QがキャパシタC2に転送されるから、上記1回の転送動作により、キャパシタC2の電圧はV=Q/C2=Vin×C1/C2となる。以下、同様に、入力電圧Vinが同じレベルなら、上記タイミング信号φ1とφ2の繰り返しに対応して、キャパシタC2の電圧は、上記容量比C1/C2に対応して階段状に高くなる。
上記キャパシタC2の電圧の上昇に対応して、例えば上記入力電圧Vinのレベルが階段状に順次に低くなると、タイミング信号φ1のハイレベルに対応して上記キャパシタC1の充電電圧も階段状に低くなり、それに対応して上記キャパシタC2に転送される電荷量も順次に減少し、キャパシタC2の電圧の上昇量も段階的に小さくなる。例えば、入力電圧Vinを所定の目標値の差分に対応した電圧とすることにより、積分出力が上記目標値に到達すると最終的に入力電圧Vinが零になり、上記キャパシタC2の電圧上昇も零になってその積分出力を維持する。もしも、積分出力が目標値に対して逆に大きくなると入力電圧Vinが負電圧になり、キャパシタC2に保持された電圧を低下させて目標値に戻すこともできる。
この実施例回路は、上記のように入力信号Vinの電圧をキャパシタC1でサンプリングし、上記電圧に対応した電荷をキャパシタC2に転送して保持させるので、積分動作を行うことができる。このような電荷転送動作は、入力キャパシタと出力キャパシタを並列接続したチャージシェアによりポンピング動作を行うチャージポンプ回路と異なり、入力側のキャパシタC1の電荷の全てを出力側のキャパシタC2に転送することができるものである。したがって、上記入力信号Vinを一定電圧とすると、上記タイミング信号φ1とφ2により、キャパシタC1とC2の容量比に対応した一定電圧だけ出力信号を階段状に増加させるという計数動作を行わせることができる。上記スイッチS1とS2に交差的に接続させる機能を付加し、入力電圧Vinの極性を切り換えてキャパシタC1を充電させるようにすれば、アップ/ダウンの計数動作も行わせることができる。
図1の積分回路を構成するバッファアンプAMPは、一定の電圧利得を持つものであってもよい。あるいは、ソースフォワロMOSFETのように入力電圧に対して出力電圧がしきい値電圧Vth低下するようなオフセットを持つものであってもよい。バッファアンプAMPが1以上の電圧利得を持つ場合、入力電圧に対応したキャパシタC1の電荷が上記キャパシタC2に転送される。かかる入力電圧に対して電圧増幅された出力電圧との差分の電圧はバッファアンプAMPの電圧増幅動作によってキャパシタC1にチャージされる。逆に、上記のようにオフオフセットを持つ場合には、上記オフセット電圧VthがキャパシタC1に残り、入力電圧とオフセット電圧の差分に対応した電荷がキャパシタC2に転送される。
図3には、この発明が適用されたカメラ用前処理LSIの一実施例のブロック図が示されている。イメージセンサCCDにより形成された画像信号のフィードスルー部と信号部がそれぞれ相関二重サンプリングアンプCDSによりサンプルされ、フィードスルー部と信号部との差分が取り出されて増幅されることにより雑音の除去が行われる。また、相関二重サンプリングアンプCDSにおいて、クランプオフセットの加算も行われる。この相関二重サンプリングアンプCDSの出力は、アナログ/デジタル変換器ADCによりデジタルコードに変換される。このデジタル化された画像信号は、デジタル信号処理回路DGBにおいて、デジタル・プログラマブル・ゲイン・アンプにより増幅され、ADCのオフセットキャンセルの補正動作も行われる。
上記イメージセンサCCDからの画素信号が光学的黒の期間、CDSアンプ出力はクランプレベルCLVを基準電圧とする誤差検出アンプEAに入力されて、その差分がオフセットと見做されて積分器INTGとローパスフィルタLPFを通して、電圧保持回路VHDに保持される。上記積分器INTGは、前記図1のような積分回路から構成される。上記CDS−EA−INTG−LPF−VHDの経路により、上記イメージセンサCCDとCDSアンプのオフセットを打ち消すような補正信号が生成されて、電圧保持回路VHDに保持される。このような帰還ループによって黒レベルクランプ引込みが行われる。バッファBAは、上記電圧保持回路VHDの保持電圧を加算器に伝える。加算器は、イメージセンサCCDから入力される画素信号に上記保持電圧を加えて上記イメージセンサCCDとCDSアンプのオフセットを打ち消すような動作を行う。上記のようなクランプ引込み終了時のクランプレベルは電圧保持回路VHDで映像期間の間保持される。
この構成では、前記図13に示したAEFのようにクランプオフセット引込みのループ遅延にADC出力をデジタル信号処理した遅延とADCの変換時間が加算されず、クランプのループ遅延を小さくすることができる。このため、クランプループが発振しない様にクランプループのゲインを抑える必要がなく、クランプオフセット引込み時間の短縮が可能になる。
上記のようにAEFにおいて、クランプ引込み終了後、タイミング信号φ1はロウレベルに固定され積分器INTGの入力のスイッチは切り離され、キャパシタC1とC2に蓄えられた引込み電圧は、映像期間中電圧保持回路VHDで保持される。タイミング信号φ2はロウレベル又はハイレベルどちらか一方に固定される。クランプ引込み動作の再開時、CDSアンプはクランプ引込み終了後の状態をサンプリングする。この出力を誤差検出アンプEAが増幅して積分器INTGが積分する。クランプ引込み動作の再開時、積分器INTGの出力はキャパシタC1とC2に蓄えられ、電圧保持回路VHDで保持されており、クランプ引込み終了後の状態が保存されている。CDSアンプはこの状態をサンプリングし、この出力を誤差検出アンプEAが増幅して積分器INTGが積分する。積分器INTGの入力には以前の引込み電圧が反映される為ほとんど電荷転送は起こらず、引込み電圧の変動は抑えられる。
図4には、この発明が適用されたカメラ用前処理LSIの他の一実施例のブロック図が示されている。この実施例では、クランプループの構成を完全差動形式とし、且つインタリーブ動作させたものである。積分器INTG1,INTG2、ローパスフィルタLPF1,LPF2及びバッファBA1,BA2、電圧保持回路VHD1,VHD2それぞれをODDとEVENの二組(VHD1o,VHD1eとVHD2o,VHD2e)使用し、インタリーブ動作を行う構成である。
光学的黒の期間、誤差検出アンプEAはCDSアンプ出力とクランプレベルCLVを比較し、誤差成分を積分器INTG1,INTG2に出力する。この誤差検出アンプEAの出力は、クロック制御によりODD(奇数)とEVEN(偶数)の回路にそれぞれ伝達され、引込まれた電圧がバッファBA1,BA2を通してCDSアンプの入力にオフセットとして加算される。ODDとEVENの動作は互いに重なり合わないようになっており、一方の積分器INTG1が誤差検出アンプEAの出力電圧をサンプリングしているときには、もう一方INTG2では積分動作を行うようになっている。クランプ引込み終了後、引込み電圧は電圧保持回路VHD1o,VHD1eとVHD2o,VHD2eで保持され、映像期間にバッファBA1,BA2を通してCDSアンプに加算される。
上記誤差検出アンプEAでは、上記クランプオフセット(黒レベル補正)を行う補正電圧の半分ずつを形成する。例えば、上記イメージセンサCCDとCDSアンプでのオフセットにより信号部の黒レベルをフィードスルー部と等しくさせる補正電圧が+ΔVであるとき、相関二重サンプリングアンプCDSの正相入力(+)に対応したバッファBA1とBA2からは+ΔV/2の電圧が形成される。これにより、相関二重サンプリングアンプCDSの正相入力(+)と負相入力(−)間に+ΔVのような補正電圧を加えることができる。この構成では、電圧保持回路VHD1o,VHD1eとVHD2o,VHD2eの保持電圧に同じノイズが載った場合でも、上記差動増幅を行う相関二重サンプリングアンプCDSによって相殺させることができる。つまり、1水平ラインの期間にわたって保持され補正電圧にコモンモードのノイズが乗ってもそれを相殺させることができるものとなる。このようなクランプオフセット(黒レベル補正)の補正方法を採ることにより、耐ノイズ性を向上させたカメラ用前処理LSIを得ることができる。
図5は、図4のクランプループの部分構成図が示されている。完全差動形式の誤差検出アンプEAと積分器INTG、及びローパスフィルタLPF、電圧保持回路VHDo,VHDe、バッファBAから構成される。積分器INTGは、スイッチS1〜S8、キャパシタC1〜C4及びバッファアンプAMPから構成される。誤差検出アンプEAの差動出力は、タイミング信号φ1がハイレベルのタイミングでサンプル容量C1にサンプルされ、タイミング信号φ2がハイレベルのタイミングで積分容量C2とローパスフィルタの容量CFに転送される。
このとき、インタリーブ動作のODD(奇数タイミング)のときには上記タイミング信号φ1に対応してスイッチS1とS2がオン状態になり、タイミング信号φ2に対応してスイッチS3とS4がオン状態にされ、上記サンプル動作と積分動作が行われ、その積分電圧は電圧保持回路VHDoに伝えられる。EVEN(偶数タイミング)のときには上記タイミング信号φ1に対応してスイッチS5とS6がオン状態になり、タイミング信号φ2に対応してスイッチS7とS8がオン状態にされ、上記サンプル動作と積分動作が行われ、その積分電圧は電圧保持回路VHDeに伝えられる。クランプ引込み動作の再開時、CDSアンプはクランプ引込み終了後の状態をサンプリングする。この出力を誤差検出アンプEAが増幅し、積分器INTGが積分する。この実施例でも、クランプループにADCを含まない為、ADCの変換遅延を削減できクランプループ遅延を低減できる。この為、ループゲインを高める事が出来、クランプ引込み動作を高速化できる。
そして、クランプ引込み動作の再開時、積分器出力はC2とCFの容量に蓄えられ、電圧保持回路VHDo,VHDeで保持されており、クランプ引込み終了後の状態が保存されている。CDSアンプはこの状態をサンプリングし、この出力を誤差検出アンプEAが増幅し、積分器INTGが積分する。積分器INTGの入力には以前の引込み電圧が反映される為ほとんど電荷転送は起こらず、引込み電圧の変動が抑えられる。
図6には、前記図3の電圧保持回路VHDの一実施例の基本的ブロック図が示されている。キャパシタCに対して、スイッチSWのa側接点を通して入力電圧Viが入力される。このキャパシタCの保持電圧は、利得1の増幅回路を通して出力電圧Voとして出力される。この電圧利得が低いような利得1の増幅回路は、例えばボルテージフォロワ形態の差動増幅回路等から構成される。上記出力電圧Voは、利得−A(Aは1以上)の反転増幅回路により増幅され、上記スイッチSWのb側接点を通して上記キャパシタCに帰還される。上記スイッチSWは、接点a又はbに接続される切り替えスイッチの形式で示されているが、実際の半導体集積回路においては、接点a側と入力電圧Viが供給される入力端子とを接続するMOSFETのような第1アナログスイッチと、接点b側と利得−Aの反転増幅回路の出力端子とを接続するMOSFETのような第2アナログスイッチから構成される。
同図において、上記スイッチSWを接点a側としてキャパシタCに入力電圧Viを供給し、その後にスイッチSWを接点b側にしたときの電圧保持状態はVo=Vi−A・Voであるから入出力伝達特性は式(1)の様になる。
Vo/Vi=1/(1+A) ・・・・・・・・・(1) 上記式(1)から1に比べてAを大きく(1≪A)設定すれば、入力変動の影響をほぼ1/Aのように大幅に減少させることができる。つまり、キャパシタCのリーク等による電圧変動を大幅に減少させて電圧保持時間を長くすることができる。
Vo/Vi=1/(1+A) ・・・・・・・・・(1) 上記式(1)から1に比べてAを大きく(1≪A)設定すれば、入力変動の影響をほぼ1/Aのように大幅に減少させることができる。つまり、キャパシタCのリーク等による電圧変動を大幅に減少させて電圧保持時間を長くすることができる。
例えば、入力変動が10mVの時、A=1000倍とすると出力変動は10μVとなる。つまり、出力電圧Voに所望の信号を保持した時、出力電圧Voの変動成分をキャパシタCの入力電圧Viへの入力とすればその変動が抑えられる事となる。これを定性的に説明するなら以下の通りである。上記キャパシタCの入力電圧Viがリーク電流等によって僅かでも減少しようとすると、それを補うようにA倍された帰還信号が上記キャパシタCに伝えられること、言い換えるならばリーク電流のA倍に増幅されたチャージ電流が流れるようにされる。このチャージ電流の補充によって上記キャパシタCの保持電圧Viの変動が抑えられる。
上記キャパシタCの保持電圧Viが僅かでも変化しようとすると増幅された電流がキャパシタCに補充される。この補充電流は、上記保持電圧Viをもとの電圧よりも高くするようには決してならないから結局上記保持電圧Viを維持するに止まるものとなる。この結果、キャパシタCを半導体集積回路に形成されるような容量値が小さくて僅かなリーク電流によっても保持電圧Viが変化しようとしてもそれを補う十分な電流が供給されるから上記電圧Viを長い時間にわたって保持することができるものとなる。
図7には、この発明に用いられる電圧保持回路の他の一実施例の基本的ブロック図が示されている。この実施例では、差動増幅回路を用いて、上記利得1の増幅回路と上記利得Aを持つ反転増幅回路との2つの役割を持つようにされる。差動増幅回路の非反転入力(+)には、差動増幅回路が動作するための所定のバイアス電圧Vrが供給される。差動増幅回路が電源電圧VDDと回路の接地電位0Vで動作するものでは、上記基準電圧Vrは、特に制限されないが、理想的にはVDD/2のような中間電圧に選ばれる。差動増幅回路が正の電源電圧+Vと負の電源電圧−Vの2電源で動作するものでは、上記基準電圧Vrは0Vのような回路の接地電位にすることができる。
上記差動増幅回路の反転入力端子(−)と出力端子との間には、第1スイッチS1が設けられる。上記差動増幅回路は、オープン利得Aが前記1000倍程度の大きな利得を持つようにされる。上記差動増幅回路の出力端子は、キャパシタC1の一方の電極に接続される。このキャパシタC1の他方の電極は出力電圧Voを取り出す出力端子に接続される。また、上記出力端子は 第2スイッチS2を通して入力電圧Viが供給される入力端子に接続される。上記出力端子は、またキャパシタC2の一方の電極に接続される。このキャパシタC2の他方の電極は、上記差動増幅回路の反転入力端子(−)に接続される。
入力電圧Viを取り込む第1タイミング期間では、上記第1スイッチS1と第2スイッチS2がオン状態にされて、入力電圧ViがキャパシタC1とキャパシタC2に伝えられる。上記第1スイッチS1のオン状態により、上記差動増幅回路は出力信号が100%負帰還されてボルテージフォロワ動作を行う。つまり、差動増幅回路は、基準電圧Vrを出力端子に利得1で出力するという正相増幅回路として動作する。これにより、キャパシタC1とC2には、上記基準電圧Vrと入力電圧Viの差分の電圧が保持される。
上記取り込まれた入力電圧Viを保持する第2タイミング期間では、上記第1スイッチS1と第2スイッチS2が共にオフ状態にされる。この状態では、差動増幅回路は、利得−Aのような反転増幅回路として動作する。つまり、上記基準電圧Vrに対してキャパシタC1,C2に保持された電圧がリーク電流によって変化し、反転入力端子(−)の電位が変化しようとすると、その変化分を利得A倍してキャパシタC1電流を供給して前記同様に出力電圧Voの電圧変動を抑制するように作用する。このとき、上記キャパシタC2は、利得1の信号伝達経路として動作するので等価的には前記図6に示した実施例回路と同様となる。
図8には、この発明に用いられる電圧保持回路の更に他の一実施例の基本的ブロック図が示されている。この実施例においては、図7の差動増幅回路に代えてインバータ回路を用いて−A利得を持つ反転増幅回路として動作させる。上記第1スイッチS1は、上記インバータ回路の入力端子と出力端子との間に設けられる。他の構成及び動作は、前記図7同様である。つまり、第1スイッチS1をオン状態にすると、インバータ回路の入力と出力とが短絡されてボルティージフォワと同様に利得1の増幅回路として動作するものである。
上記インバータ回路は、例えばPチャネルMOSFETとNチャネルMOSFETを動作電源間に直列に接続し、そのゲートを共通に接続して入力端子とし、PチャネルMOSFETとNチャネルMOSFETのドレインを共通接続して出力端子とするCMOSインバータ回路を用いることができる。この実施例では、前記差動増幅回路の供給されるような基準電圧Vrは不要である。しかし、上記インバータ回路の入力と出力とを第1スイッチS1により接続することにより入力電圧と出力電圧とが等しくなる論理しきい値電圧を基準電圧として上記入力電圧Viの取り込みが行われる。この論理しきい値電圧は、上記差動増幅回路における上記基準電圧Vrと同じ役割を果たす。
この実施例の電圧保持回路では、保持電圧に帰還をかけて補償することにより、半導体集積回路に形成されるような小さな容量値のキャパシタを用いても比較的長時間の電圧保持が可能となる。この結果、半導体集積回路に設けられる電圧保持回路において、外付けの大容量値のキャパシタが不要となり、それに伴い外部接続ピンも削減できる。
上記インタリーブ動作のためのタイミング信号φ1、φ2は、前記積分回路のタイミング信号φ1、φ2や電圧保持回路のタイミング信号と同じタイミング信号を用いて同期化させるようにしてもよい。ADCをインタリーブ動作させるときには、このタイミング信号も同様に共通化することができる。このようにすることにより、全てのタイミング信号の共通化ができ、動作に無駄がなく回路の簡素化を図ることができる。
図9には、この発明に用いられる差動増幅回路の一実施例の回路図が示されている。この実施例の差動増幅回路は、前記図1のバッファアンプAMPや、図6の利得1のアンプ、利得−Aのアンプや図7の差動増幅回路に用いられる。次の各回路素子により構成される。Pチャネル型のMOSFETMP6とMP7が差動形態に接続される。差動MOSFETMP6とMP7のゲートは、入力端子IN(+)とIN(−)に接続される。上記差動MOSFETMP6とMP7の共通ソースと電源電圧VDDとの間には、電流源を構成するPチャネルMOSFETMP4が設けられる。上記差動MOSFETMP6とMP7のドレインと回路の接地電位との間には、ダイオード形態のNチャネルMOSFETMN4とMN5が設けられる。上記ダイオード形態のNチャネルMOSFETMN4とMN5には、NチャネルMOSFETMN3とMN6が電流ミラー形態に設けられる。これにより、MOSFETMP6のドレイン電流に対応した電流が上記MOSFETMN3のドレインから出力される。
上記MOSFETMN3のドレイン電流は、Pチャネル型MOSFETMP2とMP3からなる電流ミラー回路を介して上記Nチャネル型MOSFETMN6のドレインと接続される。この結果、PチャネルMOSFETMP3とNチャネルMOSFETMN6のドレインが接続された出力端子OUTから、上記差動MOSFETMP6とMP7のドレイン電流の差電流に対応した出力信号が形成される。
電源電圧VDDと回路の接地電位との間に抵抗R1とダイオート形態のNチャネルMOSFETMN1が接続される。このMOSFETMN1に電流ミラー形態にNチャネルMOSFETMN2が接続される。このMOSFETMN2のドレインと電源電圧VDDとの間にはダイオード形態のPチャネルMOSFETMP1が設けられ、かかるMOSFETMP1と上記MOSFEMP4が電流ミラー形態に接続されることにより、上記抵抗R1で形成した電流に対応した電流が上記MOSFETMP6に流れるようにされる。上記PチャネルMOSFETをNチャネルMOSFETに代え、NチャネルMOSFETをPチャネルMOSFETに代えても同様な差動アンプを構成することができる。
図10には、この発明が適用されたカメラ用前処理LSIの一実施例の構成図が示されている。この実施例は、前記図4の実施例の相関二重サンプリングアンプCDSの構成を具体的に示したものである。前記図4のように黒レベルサンプル用と信号サンプル用の入力容量と帰還容量とオフセット加算用のバッファとスイッチ及び電圧保持回路をそれぞれ二組VDH1e,2e及びVHD1o,2o持つ構成として、一方の入力容量がサンプル動作をしている間、他方は増幅動作を行うインタリーブ動作が可能となっている。なお、上記スイッチや電圧保持回路に付された各記号の末尾の文字eはインタリーブ動作のEVEN(偶数)を表し、oはODD(奇数)を表している。
上記図10の相関二重サンプリングアンプCDSの動作を図11に示した波形図を参照して説明する。イメージセンサCCDで形成された画像信号が結合容量を介して入力端子CDSINに供給される。この入力端子CDSINから入力された画素信号のフィードスルー部f0は、スイッチp1eがオンすることで入力容量c1eにサンプルされる。続いて画素信号の信号部s0がスイッチp2eがオンすることで容量c2eにサンプルされる。ここで、イメージセンサCCDからの画素信号が光学的黒の期間(以下OBP期間)、即ちイメージセンサCCDからの信号が黒レベルを出力し続ける期間である場合、積分器INTGの入力スイッチ(obe)はオンしている状態であり、電圧保持回路VHD1e〜VHD2oを構成する差動アンプはセルフバイアスの状態となっている。
また、スイッチp2eがオフするまでのクロック一周期の期間で上記積分器INTGの入力スイッチ(pse)はオンしている状態であり、CDSアンプ出力とクランプレベルCLVを比較した誤差検出アンプEAが出力した誤差成分をサンプルする。スイッチp2eにより画素信号の信号部がサンプルされた後、スイッチpseがオフし、スイッチpaeがオンして積分動作が行われる。同時に積分器出力は電圧保持回路VHD1eとVHD2eの容量にオフセットが半分ずつサンプルされる。更にバッファBAを通して、フィードスルー部と信号部との差信号に、電圧v1eとv2eの差信号がオフセットとして加算され、それが入力容量と帰還容量との比(c2e/cfe及びc1e/cfe)で決まるゲインで増幅される。
一方、スイッチpaeがオンしている間、イメージセンサCCDからは次の画素信号が伝送されており、この画素信号のフィードスルー部f1は、スイッチp1oがオンすることによりサンプルされる。そして、信号部s1はスイッチp2oがオンすることによりサンプルされる。スイッチp2oがオフするまでのクロック一周期の間、積分器INTGの入力スイッチ(pso)はオンしており、CDSアンプ出力とクランプレベルCLVを比較した誤差検出アンプEAが出力した誤差成分をサンプルする。スイッチp2oにより画素信号の信号部がサンプルされた後、スイッチpsoがオフし、スイッチpaoがオンして積分動作が行われる。同時に積分器出力は電圧保持回路VHD1oとVHD2oの容量にオフセットが半分ずつサンプルされる。更にバッファBAを通して、フィードスルー部s1と信号部f1との差信号に電圧v1oとv2oの差信号がオフセットとして加算され、それが入力容量と帰還容量との比(c2o/cfo及びc1o/cfo)で決まるゲインで増幅される。OBP期間にある間、スイッチ(obo)がオンした状態であり、この間に所望の電圧レベルが電圧保持回路VHD1o,VDH2oにサンプルされる。上記OBP期間が終了した場合はスイッチoboとpso及びobeとpseがオフした状態となり、電圧保持回路VHD1eとVHD2e及びVHD1oとVDH2oにサンプルされたv1eとv2e及びv1oとv2oは保持される。
この発明に係る相関二重サンプリングアンプCDSでは、後段の誤差増幅器EA及び積分器INTGやアナログ/デジタル変換器ADCも含めてインタリーブ化する事で速度を半分に出来るために消費電流を低減できる。上記のようなカメラ前処理用LSI(AFE)の消費電力の大半を占めるアナログ/デジタル変換器ADCを、精度を犠牲にすることなく低電力化が出来ることで、AFEの精度を上げつつ消費電力を大幅に低減することが出来る。CDSアンプ本体に容量を二組設けてインタリーブ化することで、アンプは常に増幅を行うことになり、その増幅時間はサンプルとホールド時間が等しい場合、インタリーブ化していない場合の2倍となる。これによりアンプの速度を半分に出来る。アンプの速度はアンプの入力トランジスタの自己コンダクタンスgm比例し、gmは電流の平方根に比例する為に速度が半分になると電流は1/4となる。
図12には、この発明に用いられる差動アンプの一実施例の回路図が示されている。この実施例の差動アンプは、入力信号としてVIN1、VIN2、出力としてVO1 、VO2 がある完全差動型増幅器であり、フォールデッドカスコードアンプの初段と、出力段、及びコモンモードフィードバックアンプ、コモンモードセンス回路からなる構成である。端子VCMIは差動アンプの出力中心を決めるバイアス電圧で、VSHBN1、VSHBN2及びVSHBP1、VSHBP2は差動アンプの電流源に印加されるバイアス電圧である。この差動アンプは、図10に示した相関二重サンプリングアンプCDSやエラーアンプ、及び図5に示したようなバッファアンプAMPに用いることができる。
差動アンプの初段は、入力信号VIN1、VIN2がゲートに入力されるNチャネルMOSFETMN71、MN72と、その共通ソースと回路の接地電位VSSとの間に設けられた電流源としてのNチャネルMOSFETMN7と、ドレインと電源電圧VDDとの間に設けられた電流源負荷としてのPチャネルMOSFETMP71、MP72、PチャネルMOSFETMP6、MP8とPチャネルMOSFETMP60、MP80とNチャネルMOSFETMN60、MN80とNチャネルMOSFETMN6、MN8で構成されるフォールデッドカスコード形式とされる。
差動アンプの出力段は初段の出力o3、o4がゲートに入力されるNチャネルMOSFETMN61、MN81と、電流源負荷となるPチャネルMOSFETMP61、MP81とMP62、MP82からなり、出力信号VO1、VO2を出力する。NチャネルMOSFETMN41、MN42、MN4、PチャネルMOSFETMP41、MP42は差動アンプの出力中心を決めるコモンモードフィードバックアンプを構成する。NチャネルMOSFETMN43、MN44と容量C3、C4は差動アンプ出力のコモンモード電圧を検出するコモンモードセンス回路を構成する。
上記コモンモードセンス回路はクロック信号VSMPL がハイレベルの時に出力VO1 、VO2 をNチャネルMOSFETMN43、MN44で短絡し、センスしたコモンモード電圧を容量C3、C4に保存する。NチャネルMOSFETMN91、MN92と容量C1、C2は位相補償をする為の回路である。位相補償回路のNチャネルMOSFETMN91、MN92は、NチャネルMOSFETMN9、MN90、MP9、MP90で発生する電圧でバイアスされる。
以上本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。例えば、積分回路は、前記のようなAFEに用いられるもの他、積分回路やアナログ的なカウンタ回路やチャージポンプ回路としても利用できる。CCDは、従来のように1水平ライン毎に水平帰線期間及び1フレーム毎に垂直帰還期間が設けられるもの他、水平帰還期間を省略して1フレーム毎に一定のブランキング期間を設け、フレーム周波数を高くした画素信号を形成するものであってもよい。この場合でも、前記図3、図10のような帰還ループ及び積分回路により対応できる。電圧保持回路は、前記のような半導体集積回路に形成されるもの他、外部端子に接続された容量素子を用いるものであってもよい。スイッチは、MOSFETを用いたアナログスイッチ等種々の実施形態を採ることができる。この発明は、積分回路を内蔵する半導体集積回路装置に広く利用することができる。
AMP…バッファアンプ、AMP,BA1,BA2…バッファアンプ、INTG,INTG1,2…積分器、LPF,LPF1,2…ローパスフィルタ、CDS…相関二重サンプリングアンプ、C1〜C4,CF…キャパシタ、S1〜S8,SW…スイッチ、ADC…アナログ/デジタル変換器、DGB…デジタル信号処理回路、CCD…イメージセンサ、VDH,VHD1,2,VHD1e〜VDH2o…電圧保持回路、p1e〜p2o,pao,pae,obe,obo…スイッチ、c1o〜c2o,cfe,cfo…キャパシタ。
Claims (10)
- 第1端子及び第2端子を有する第1キャパシタと、
第1タイミング期間にオン状態にされる第1スイッチ及び第2スイッチと、
上記第1タイミング期間とは異なる第2タイミング期間でオン状態にされる第3スイッチ及び第4スイッチと、
入力端子と出力端子を有するのバッファアンプと、
上記入力端子と固定電位との間に設けられた第2キャパシタとを有し、
上記第1タイミング期間において上記第1スイッチ及び第2スイッチにより上記第1端子と第2端子に入力電圧を供給し、
上記第2タイミング期間において上記第3スイッチにより上記第1端子を上記入力端子に接続し、かつ上記第4スイッチにより上記第2端子を上記出力端子に接続し、
上記入力端子又は出力端子の電圧を積分出力とする積分回路を備えた半導体集積回路装置。 - 請求項1において、
上記入力電圧は、所定の基準電圧と上記積分出力に基づいて形成される電圧信号との差分を検出するエラーアンプにより形成される半導体集積回路装置。 - 請求項1において、
上記積分回路は、第1回路と第2回路を有し、
上記第1回路の上記第1スイッチ及び第2スイッチがオン状態のときに上記入力信号が第1回路に取り込まれ、第2回路の第3スイッチと第4スイッチがオン状態となって第2回路の積分出力を形成し、
上記第2回路の上記第1スイッチ及び第2スイッチがオン状態のときに上記入力信号が第2回路に取り込まれ、第1回路の第3スイッチと第4スイッチがオン状態となって第1回路の積分出力を形成するという動作を行う半導体集積回路装置。 - 請求項2において、
第3タイミング期間に上記積分出力を第3キャパシタに取り込む回路と、
第4タイミング期間に上記第3キャパシタに取り込まれた電圧を受け、その受けた電圧の増幅信号を上記第3キャパシタに伝える所定の電圧利得を持つ電圧増幅器とを含む電圧保持回路を更に備えた半導体集積回路装置。 - 請求項4において、
上記第1タイミング期間及び第2タイミング期間と、上記第3タイミング期間及び第4タイミング期間とは、同じクロックにより設定されてなる半導体集積回路装置。 - 請求項5において、
上記第3タイミング期間に上記積分出力を第3キャパシタに取り込む回路は、上記第3タイミング期間にオン状態となって上記第3キャパシタに積分出力を伝える第5スイッチと、上記第3キャパシタの保持電圧を出力させる電圧利得が低い電圧増幅器とを有し、
上記電圧増幅器は、上記第4タイミング期間にオン状態となる第6スイッチにより上記電圧増幅器の出力信号に対応した反転増幅信号を上記第3キャパシタに伝えるものである半導体集積回路装置。 - 固体撮像素子で形成された画素信号のフィードスルー部の黒レベルに対応した信号をサンプルホールドし、上記画素信号の信号部との差分信号に対応した出力信号を形成する相関二重サンプリング回路と、
上記相関二重サンプリング回路の出力信号と黒レベルクランプ信号との差分を形成するエラーアンプと、
上記エラーアンプの出力信号を受ける積分回路と、
上記積分回路の積分出力を保持する電圧保持回路とを備え、
上記積分回路は、
第1タイミング期間にオン状態にされる第1スイッチ及び第2スイッチにより第1キャパシタの第1端子と第2端子に入力電圧が供給される第1キャパシタと、
上記第1タイミング期間と異なる第2タイミング期間にオン状態にされる第3スイッチにより上記第1キャパシタの第1端子が入力端子に接続され、オン状態にされる第4スイッチにより上記第1キャパシタの第2端子が出力端子に接続されるのバッファアンプと、
上記バッファアンプの入力端子と回路の接地電位との間に設けられた第2キャパシタとを含み、
上記バッファアンプの入力端子又は出力端子の電圧を積分出力とする半導体集積回路装置。 - 請求項7において、
上記電圧保持回路は、
第3タイミング期間に上記黒レベルクランプ信号をキャパシタに取り込む回路と、 第4タイミング期間に上記キャパシタに保持された上記黒レベルクランプ信号を受け、上記黒レベルクランプ信号の増幅信号を上記キャパシタに伝える所定の電圧利得を持つ電圧増幅器とにより構成されてなる半導体集積回路装置。 - 請求項8において、
上記相関二重サンプリング回路の出力信号を受けて、デジタル信号に変換するA/D変換器を更に備えた半導体集積回路装置。 - 請求項9において、
上記相関二重サンプリング回路は、差動入力端子を備え、
上記エラーアンプ、積分回路及び電圧保持回路は、上記相関二重サンプリング回路の差動入力端子に対して設けられた第1回路と第2回路とを有し、
上記第1回路と第2回路は、インタリーブ動作しそれぞれ入力端子の極性に合わせた黒レベルクランプ信号を形成するためのものである半導体集積回路装置。
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JP2012004989A (ja) * | 2010-06-18 | 2012-01-05 | Canon Inc | Ad変換器及びそれを複数用いた固体撮像装置 |
JP2018152839A (ja) * | 2016-12-05 | 2018-09-27 | 株式会社テックイデア | A/d変換器およびこれを用いたセンサ装置 |
CN112671409A (zh) * | 2019-10-16 | 2021-04-16 | 亚德诺半导体国际无限责任公司 | 在sar量化器中嵌入eld dac的方法 |
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