JP2002218324A - 比較装置を有するｃｍｏｓイメージセンサ及びそのオフセット電圧除去方法 - Google Patents

Abstract

(57)【要約】 【課題】 ＣＭＯＳイメージセンサでオフセット電圧を
効率的に低減しながらも電流消費及びチップのサイズを
減らすことのできる比較装置を有するＣＭＯＳイメージ
センサ及びそのオフセット電圧除去方法を提供する。 【解決手段】 被写体のイメージに対応するアナログ信
号を捕獲するためのイメージ捕獲手段１２０と、ランプ
信号を利用して、アナログ信号をデジタル信号に変換す
るアナログ−デジタル（Ａ−Ｄ）変換手段２２０と、Ａ
−Ｄ変換手段にランプ信号を出力するランプ信号発生手
段４１０とを備え、Ａ−Ｄ変換手段は、アナログ信号、
ランプ信号を入力されるチョッパ比較器と、ＣＭＯＳイ
メージセンサのオフセット電圧をなくすため、リセット
モード時、ランプ信号の開始電圧が入力されて開始電圧
のレベルを誘起し、カウンタモード時、ランプ信号に該
当するレベルの電圧を誘起する入力キャパシタとを備え
る。

Description

【発明の詳細な説明】

【０００１】

【発明が属する技術分野】本発明は、ＣＭＯＳイメージ
センサに関し、特に、アナログ相互連関された二重サン
プリング機能を行う比較装置を有するＣＭＯＳイメージ
センサに関する。

【０００２】

【従来の技術】一般に、イメージセンサとは光に反応す
る半導体の性質を利用してイメージを捕獲（ｃａｐｔｕ
ｒｅ）する装置であって、今まで開発されたイメージセ
ンサの殆どがＣＣＤ（Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ
Ｄｅｖｉｃｅ）を利用したものであった。しかし、近年
ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ
Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）技術が飛躍
的に発達することに伴って、ＣＭＯＳトランジスタを利
用したイメージセンサが活発に開発されているが、この
ようなＣＭＯＳイメージセンサは、従来のＣＣＤイメー
ジセンサとは異なって、アナログ及びデジタル制御回路
をイメージセンサ集積回路上に直接搭載できる長所を持
っており、ＣＣＤイメージセンサでは別の集積回路によ
り構成されたアナログ−デジタル変換機を内部に備えて
いる。一方、このようなＣＭＯＳイメージセンサ内のア
ナログ−デジタル変換機は、イメージセンサ内のピクセ
ルアレイのコラム数ほど比較器を有するが、この比較器
はピクセル信号をデジタル信号に変換する機能を行うの
で、出力イメージの画質に大きい影響を及ぼす構成要素
である。

【０００３】図１は、デジタル相互連関された二重サン
プリング（ＣｏｒｒｅｌａｔｅｄＤｏｕｂｌｅ Ｓａｍ
ｐｌｉｎｇ、以下、ＣＤＳという）方式を支援するＣＭ
ＯＳイメージセンサの全体ブロック構成図である。図１
を参照しながら説明すれば、ＣＭＯＳイメージセンサは
複数の単位ピクセルがベイヤパターン（ｂａｙｅｒ ｐ
ａｔｔｅｒｎ）にアレイされたピクセルアレイ１００
と、ランプ信号を生成して比較器に出力するランプ信号
生成部４００と、ピクセル信号をデジタル電圧信号に変
換するために、ピクセルアレイ１００より出力されるア
ナログ出力電圧をランプ信号と比較する比較器アレイ部
２００と、比較器アレイ２００より出力される信号によ
り決定されるデジタル信号を格納するためのラッチアレ
イから構成されたラインバッファ３００と、上記のブロ
ックに対する制御信号及びデータを外部に出力するデジ
タル制御部５００と、デジタル制御部５００の制御信号
によってピクセルアレイの特定行（ＲＯＷ）を選択する
信号を出力するローデコーダ６００からなる。

【０００４】ここで、比較器アレイ２００は、ピクセル
アレイ１００のコラム数ほどの比較器から構成され、そ
れぞれの比較器は比較器が位置したコラムのアナログピ
クセル値をデジタルコードに変換する機能を行う。変換
されたデジタル信号は、ピクセルアレイ１００のコラム
数ほど備えられたラインバッファ３００に格納される。
一つのコラムには、ピクセルアレイのコラム数ほどのラ
ッチがアレイ形態になってラインバッファ３００として
構成される。ラインバッファ３００に格納されたデジタ
ルピクセル信号がＣＭＯＳイメージセンサのデジタル制
御部５００によってイメージプロセシングされた後に、
順に一つずつセンサチップの出力ピンに出力される。一
方、ローデコーダ６００は、ピクセルアレイの１ライン
を選択して比較器アレイ２００にピクセル値を印加する
ようにする機能を行う。一方、ランプ信号生成部４００
は、アナログランプ信号を発生して比較器アレイ２００
にある全ての比較器に印加し、この場合、印加されたラ
ンプ信号がピクセル値と比較される。

【０００５】図２は、図１のＣＭＯＳイメージセンサの
全体的なブロックの中から単位ピクセルの画素信号をデ
ジタル信号に変換して格納するための経路を示す回路図
であり、図３は、ＣＤＳ方式を説明するための波形図で
ある。以下、図２及び図３を参照しながらＣＭＯＳイメ
ージセンサにおけるアナログピクセル値を、ＣＤＳ方式
を介してデジタルコードで格納する過程をさらに詳しく
説明する。

【０００６】まず、図２を参照すれば、単位ピクセルに
対応する信号処理経路は、外部からの光の強さに応じて
電圧を出力する単位ピクセル１１０と、ランプ信号と単
位ピクセル１１０の出力信号とを比較する比較器２１０
と、比較器２１０の出力によってカウンタ（図示せず）
でカウンティングされたデジタル値を格納するラッチア
レイセル３１０からなる。

【０００７】一方、単位ピクセル１１０は、外部からの
光によって電圧が印加されるフォトダイオード３２と、
フォトダイオード３２に印加された電圧を伝達する伝達
トランジスタＴｘと、伝達トランジスタＴｘを介してフ
ォトダイオード３２に印加された電圧をゲートで入力さ
れて、その電圧に応じてソースドレインの間に一定の電
流を発生させるソースフォロア（ｓｏｕｒｃｅ ｆｏｌ
ｌｏｗｅｒ）トランジスタＤｘと、ソースフォロアトラ
ンジスタＤｘのゲートにリセット電圧を印加するリセッ
トトランジスタＲｘと、ソースフォロアで生成された電
流を後段の比較器２１０に伝達するセレクショントラン
ジスタＳｘと、セレクショントランジスタＳｘと接地電
源との間の電流源Ｉｓとから構成される。

【０００８】ここで、まず、単位ピクセル１１０のリセ
ットトランジスタＲｘがターンオン（ｔｕｒｎ−ｏｎ）
され、伝達トランジスタＴｘがターンオフ（ｔｕｒｎ−
ｏｆｆ）され、セレクショントランジスタＳｘはターン
オンされて、リセットレベルに該当する信号が比較器２
１０の正（＋）入力端に入力され、第１番目のランプ信
号が比較器２１０の負（‐）入力端に入力される。一
方、比較器２１０は、入力された両信号を引き続き比較
して、正（＋）入力端に入力されたリセットレベルに該
当する信号の電圧よりランプ信号が低くなる場合、ラン
プ信号に該当するデジタルコードをラッチアレイセル３
１０に記録する。ランプ信号とは、クロックに応じて一
定の傾斜（傾き）を有し、等間隔に電圧が低くなる信号
である。

【０００９】デジタルコードは、第１番目のランプ信号
が出力されればカウンタ（図示せず）でクロックをカウ
ンティングを開始して比較器２１０より出力信号が出力
されれば、その時までカウンティングされたデジタル値
を該当するラッチアレイセル３１０に記録することにな
る値である。図３のＡ地点からカウントが開始され、
Ａ’地点までカウンティングされたデジタル値をラッチ
アレイセル３１０に格納することになる。

【００１０】次いで、単位ピクセル１１０のリセットト
ランジスタＲｘがターンオフされ、伝達トランジスタＴ
ｘとセレクショントランジスタＳｘとがターンオンさ
れ、フォトダイオード３２で外部光の強さに応じて電荷
を誘起する。この場合、フォトダイオード３２で誘起さ
れた電荷を読み出して得られたデータ電圧が比較器２１
０の正（＋）入力端に入力され、一方、第２番目のラン
プ信号が比較器２１０の負（−）入力端に入力されて比
較される。この場合にもランプ信号がデータ電圧より低
くなる時、比較器２１０より出力される信号によりその
時までカウンティングされたデジタル値をラッチアレイ
セル３１０に記録することになる。カウンタは、図３の
Ｂ地点からカウントを開始し、比較器から信号が出力さ
れるＢ’地点までカウンティングする。

【００１１】最終的にイメージセンサから出力されるイ
メージ値は、リセットレベルの電圧とデータレベルの電
圧を記録したラッチアレイの値を互いに引いた値を利用
する。このようにすることにより、ピクセルアレイの工
程誤差、あるいは単位ピクセルから出力されるアナログ
値をアナログ−デジタル変換する過程で発生し得るオフ
セット（例えば、比較器などで有し得るオフセット）を
除去することができる。すなわち、図３に示すランプ信
号のうち、第１番目のランプ信号は各ピクセルをリセッ
トさせた時に単位ピクセルが出力する電圧と一致するデ
ジタル値を得るための信号であり、第２番目のランプ信
号は各ピクセルの画像データ出力電圧に該当するデジタ
ル値を得るための信号である。

【００１２】図４は、通常的な比較器の回路図である。
図示した比較器は、ＣＭＯＳ差動増幅器の構成を採用し
ているので、その構成及び動作に対する説明は省略す
る。通常にＣＭＯＳ差動増幅器は、比較的大きいオフセ
ット（ｏｆｆｓｅｔ）電圧を有しており、ＣＭＯＳイメ
ージセンサの比較器を上記のようなＣＭＯＳ差動増幅器
により構成する場合、数百個に達する比較器のオフセッ
ト電圧が全て互いに異なる値を有することになるため、
オフセット電圧値が出力イメージの固定パターン雑音
（Ｆｉｘｅｄ Ｐａｔｔｅｒｎ Ｎｏｉｓｅ）として現
れる問題点がある。勿論、前述したＣＤＳがこのような
問題を一部補完するが、ＣＤＳ方式はオフセット電圧自
体をデジタル信号に変換しデジタル引き算器を利用して
固定パターン雑音を除去するため、雑音を除去すること
に限界があり、またデジタル信号に変換されたオフセッ
ト電圧を保管するためのメモリを追加的に必要とするの
で、イメージセンサ全体の構成面積を増加させる短所が
ある。

【００１３】図５は、図１のラインバッファ３００のブ
ロック構成図である。図５を参照すれば、従来のＣＤＳ
方式によりピクセルの電圧をデジタル信号に変換しよう
とすると、単位ピクセル一つに二つのラッチセルが必要
である。若し、解像度を高めるためメモリを追加するな
らば、一つのデジタル値が増加する時ごとに２個のメモ
リが追加されなければならない。

【００１４】そして、二重サンプリングのための制御信
号が追加されるため、イメージセンサの動作が非常に複
雑となり、これを実現するための制御信号を発生させる
デジタル回路が複雑となる。また、比較器として用いら
れるＣＭＯＳ差動増幅器が動作しない時もスタティック
（Ｓｔａｔｉｃ）電流を続いて流すため、電力消費が多
くてバッテリにより作動する電子装置に好適ではなく、
低電圧で設計する場合、ダイナミックレンジ（Ｄｙｎａ
ｍｉｃ Ｒａｎｇｅ）が小さいため使用上の制限があ
る。このような問題以外にも、ＣＤＳ方式を使用するイ
メージセンサの場合、サンプリングのため多くのクロッ
ク数を使用するため、アナログ−デジタル変換機の解像
度を高めることが困難であり、各比較器のランプ開始電
圧が比較器のオフセット電圧により変わることによっ
て、ピクセルアナログ信号の単一なγ補正が不可能であ
るという問題があった。

【００１５】

【発明が解決しようとする課題】そこで、本発明は、上
記従来の技術の問題点に鑑みてなされたものであって、
ＣＭＯＳイメージセンサでオフセット電圧を効率的に低
減しながらも電流消費及びチップのサイズを減らすこと
のできる比較装置を有するＣＭＯＳイメージセンサ及び
そのオフセット電圧除去方法を提供することにその目的
がある。

【００１６】

【課題を解決するための手段】上記目的を達成するため
になされた本発明による比較装置を有するＣＭＯＳイメ
ージセンサは、被写体のイメージに対応するアナログ信
号を捕獲するためのイメージ捕獲手段と、基準クロック
に応じて一定の傾きで減少するランプ信号を利用して、
前記アナログ信号をデジタル信号に変換するアナログ−
デジタル変換手段と、前記アナログ−デジタル変換手段
に前記ランプ信号を出力するランプ信号発生手段とを備
え、前記アナログ−デジタル変換手段は、前記アナログ
信号及び前記ランプ信号を入力されるチョッパ比較器
と、ＣＭＯＳイメージセンサのオフセット電圧をなくす
ため、リセットモードである時、前記ランプ信号の開始
電圧が入力されて前記開始電圧のレベルを誘起し、カウ
ンタモードである時には、基準クロックに応じて減少す
る前記ランプ信号に該当するレベルの電圧を誘起する入
力キャパシタとを備えることを特徴とする。

【００１７】また、上記目的を達成するためになされた
本発明による比較装置を有するＣＭＯＳイメージセンサ
のオフセット電圧除去方法は、請求項１の比較装置を有
するＣＭＯＳイメージセンサを駆動させるための方法に
おいて、前記ランプ信号の開始電圧を前記入力キャパシ
タに充電させ、これと同時に前記イメージ捕獲手段のリ
セット電圧を前記チョッパ比較器へ充電させるリセット
モードステップと、前記イメージ捕獲手段から出力され
るアナログ信号を前記チョッパ比較器に伝達させる電荷
移動モードステップと、基準クロックに応じて減少する
前記ランプ信号を前記チョッパ比較器に伝達するカウン
タモードステップとを含むことを特徴とする。

【００１８】本発明は、イメージセンサのピクセルから
出力されるアナログ信号をデジタル信号に変換すること
に使用されてきたデジタル相互連関された二重サンプリ
ング方式（Ｃｏｒｒｅｌａｔｅｄ Ｄｏｕｂｌｅ Ｓａ
ｍｐｌｉｎｇ）を使用せず、アナログ相互連関された二
重サンプリング方式を使用する比較器を提供する。

【００１９】本発明において、アナログ相互連関された
二重サンプリング方式とは、ＣＭＯＳイメージセンサの
ピクセルから出力されるアナログ信号とオフセット電圧
とを第１入力キャパシタに格納し、ランプ信号とオフセ
ット電圧とを第２入力キャパシタに格納した後、スイッ
チングによってオフセット電圧を相殺させ、ランプ信号
とピクセルのアナログ電圧差を比較する方式をいう。こ
のようにすることによって、個別ピクセル間に存在する
オフセット電圧を除去して固定パターン雑音を大幅に減
らすことができ、ランプ信号が一回のみ必要となるた
め、デジタル制御アルゴリズムが簡単になることによっ
て、従来に使われたデジタル引き算器が不要となり、回
路をさらに簡単に構成することができる。また、ＣＭＯ
Ｓイメージセンサの解像度を高める場合に追加されるメ
モリもデータを格納するための一つのメモリのみ追加的
に必要となる。

【００２０】また、本発明の比較装置は、入力オフセッ
ト格納方式の各端を一連に連結した簡単な構造を有し、
ＣＭＯＳインバータを使用するので低い電圧でも動作で
きるチョッパ型（Ｃｈｏｐｐｅｒ ｔｙｐｅ）電圧比較
器にキャパシタを追加した形態により構成される。チョ
ッパ型比較器は増幅器としてインバータを用いるので、
入力値の比較時にのみ電流が流れるため、電流消費が低
減するという長所を有している。

【００２１】

【発明の実施の形態】次に、本発明にかかる比較装置を
有するＣＭＯＳイメージセンサ及びそのオフセット電圧
除去方法の実施の形態の具体例を図面を参照しながら説
明する。図６は、通常のチョッパ型電圧比較器の回路図
である。図６を参照しながら説明すれば、チョッパ型比
較器は二つの入力信号端子Ｖｎ、Ｖｐを比較ノードＡと
選択的に連結させるための第１及び第２スイッチＳ１、
Ｓ２と、第１インバータＩＮ１及び第１インバータＩＮ
１両端に連結された第３スイッチＳ３からなる第１ステ
ージ１０と、比較ノードＡと第１ステージ１０を連結す
る第１キャパシタＣ１と、第２インバータＩＮ２及び第
２インバータＩＮ２両端に連結された第４スイッチＳ４
からなる第２ステージ２０により構成される。ここで、
第１キャパシタＣ１は、第１ステージ１０のクランプ
（Ｃｌａｍｐ）電圧を、第２キャパシタＣ２は第２ステ
ージ２０のクランプ電圧を各々記憶する。

【００２２】図７は、クランプ電圧を誘起するインバー
タの動作波形である。図７を参照すれば、インバータの
入力と出力にスイッチを設けて、短絡させればインバー
タの動作点に該当するクランプ電圧が誘起されることが
分かる。前述したように、チョッパ型比較器は、ＭＯＳ
トランジスタにより構成される複数のスイッチＳ１、Ｓ
２、Ｓ３、Ｓ４を備えるが、この場合、電荷インジェク
ション（Ｉｎｊｅｃｔｉｏｎ）等によって、下記の数式
１のようなオフセット電圧を発生させることができる
が、これは相対的に差動増幅器により構成された比較器
に比べて極めて小さい値である。

【００２３】また、数式１に表すように、インバータ端
を大きく設計すれば、オフセット電圧をさらに小さく減
らすことができる。

【数式１】Ｖｏｆｆｓｅｔ＝Ｖｔｈ／（Ａ_１×Ａ_２） ここで、Ｖｔｈはチョッパ型比較器の次の端のデジタル
回路に対するロジックしきい電圧値を、Ａ_１及びＡ_２は
第１、２ステージ１０、２０の利得を各々表す。第１、
２ステージの利得を大きくするほど回路設計上、オフセ
ット電圧を減らすことができ、このような極めて小さい
オフセット電圧の特性のため、オフセット電圧による固
定パターン雑音を大幅に減らすことができるようにな
る。

【００２４】図８は、本発明の好ましい一実施例による
比較装置を有するＣＭＯＳイメージセンサの内部回路図
であって、周辺ブロックと共に示す。図８を参照すれ
ば、比較器２２０、単位ピクセル１２０、ランプ信号生
成部４１０、ラッチセル３２０及びアナログ信号に対応
するデジタル値を計算するカウンタ５１０（ＣＭＯＳイ
メージセンサのデジタル制御部内に存在）が共に示され
ている。ここで、比較器２２０はチョッパ型比較器のラ
ンプ信号入力側にキャパシタＣ３を追加してアナログ相
互連関された二重サンプリング機能を行うことができる
ように構成することによって、ピクセル間に存在し得る
固定パターン雑音を除去して画質を改善し得るように構
成しているが、以下の動作説明でさらに詳しく説明す
る。

【００２５】図９は、図８に示された比較器の動作タイ
ミング図である。図８、図９を参照しながら比較器２２
０の動作をステップ別に説明する。第一ステップでピク
セル１２０のリセットレベルの電圧をキャパシタＣ３に
貯蔵し、第２ステップでピクセル１２０の実際データ値
に該当する電圧をキャパシタＣ２に貯蔵し、Ｃ２と、Ｃ
３に貯蔵した電圧をクランプさせてキャパシタＣ１にそ
の動作点における電圧を貯蔵する。次いで、第３ステッ
プでランプ信号生成部４１０とカウンタ５１０が動作し
て、二つの入力信号Ｖｐ、Ｖｒａｍｐを比較した後、比
較された結果をラッチセル３２０に格納する。図９に各
々のステップ別に波形が示されており、以下、各ステッ
プ別に詳細に説明する。

【００２６】まず、第１ステップ（ｒｅｓｅｔ ｍｏｄ
ｅ）を説明する。伝達トランジスタＴｘをターンオフに
セッティングし、リセットトランジスタＲｘをターンオ
ンにセッティングし、セレクショントランジスタＳｘを
ターンオンにセッティングすればリセットレベルの電圧
ＶｒｅｓｅｔがソースフォロアトランジスタＤｘゲート
に誘起され、ノードＮ１には‘Ｖｔ’ほど落ちた電圧、
すなわち‘Ｖｐ＝Ｖｒｅｓｅｔ−Ｖｔｈ’が誘起され
る。しかし、普通のＶｔｈにオフセット電圧が存在する
ことになるので、さらに正確には‘Ｖｐ＝Ｖｒｅｓｅｔ
−（Ｖｔｈ＋Ｖｏｆｆｓｅｔ）’となる。一方、ノード
Ｎ２にはランプ信号生成部４１０から出力されるランプ
電圧Ｖｒａｍｐの開始電圧Ｖｓｔａｒｔが印加される。
従って、この場合には、‘Ｖｒａｍｐ＝Ｖｓｔａｒｔ’
である。

【００２７】また、第１ステップで、スイッチＳ１、Ｓ
２がオンされてキャパシタＣ３に下記数式２のような電
圧が格納され、以後スイッチＳ２は直ちにオフされる。

【数式２】Ｖ_Ｃ３＝Ｖｒｅｓｅｔ−（Ｖｔｈ＋Ｖｏｆｆ
ｓｅｔ）−Ｖｓｔａｒｔ

【００２８】次いで、第２ステップ（ｃｈａｒｇｅ ｔ
ｒａｎｓｆｅｒ ｍｏｄｅ）では、単位ピクセル１２０
の実際データ値に該当する電圧を比較器２２０に印加す
べきであるため、リセットトランジスタＲｘをターンオ
フにしておき、第１、第２伝達トランジスタＴｘをター
ンオンして、フォトダイオードＰＤにより発生された電
荷をソースフォロアトランジスタＤｘのゲートに電送す
る。この場合のゲート電圧は、‘Ｖｐｉｘｅｌ’となる
ため、ノードＮ１の電圧は‘Ｖ_Ｎ１＝Ｖｐｉｘｅｌ−
（Ｖｔｈ＋Ｖｏｆｆｓｅｔ）’となり、一方、２個のス
イッチＳ３、Ｓ４がスイッチオンされて２個のインバー
タＩＮ１、ＩＮ２の動作点に該当する電圧をキャパシタ
Ｃ２、Ｃ３が誘起されるようにする。キャパシタＣ２、
Ｃ３に誘起される電圧は、各々‘Ｖｃｌａｍｐ１’、
‘Ｖｃｌａｍｐ２’となる。

【００２９】ここで、スイッチＳ１が第１ステップから
続いてスイッチオンされているため、キャパシタＣ２に
は下記数式３の電圧が貯蔵され、キャパシタＣ１には下
記数式４の電圧が貯蔵される。そして、この格納された
電圧を保持させるためにスイッチＳ１、Ｓ３、Ｓ４は直
ちにスイッチオフされる。

【数式３】Ｖ_Ｃ２＝Ｖｐｉｘｅｌ−（Ｖｔｈ＋Ｖｏｆｆ
ｓｅｔ）−Ｖｃｌａｍｐ１

【数式４】Ｖ_Ｃ１＝Ｖｃｌａｍｐｌ−Ｖｃｌａｍｐ２

【００３０】第１と第２ステップの動作を整理すれば、
第１ステップにおいてキャパシタＣ３に‘Ｖｒｅｓｅｔ
−（Ｖｔｈ＋Ｖｏｆｆｓｅｔ）−Ｖｓｔａｒｔ’の電圧
値がサンプリングされ、第２ステップにおいてキャパシ
タＣ２に‘Ｖｐｉｘｅｌ−（Ｖｔｈ＋Ｖｏｆｆｓｅｔ）
−Ｖｃｌａｍｐ１’の電圧がサンプリングされる。以
後、スイッチング動作により上記のキャパシタＣ３、Ｃ
２が有しているオフセット値が互いに相殺されて除去さ
れ、従って前記の方式をアナログ相互連関された二重サ
ンプリング方式という。

【００３１】次いで、第３ステップ（ｃｏｕｎｔ ｍｏ
ｄｅ）において、ランプ信号生成部４１０から出力され
るランプ信号と単位ピクセル１２０とに格納された電圧
値を比較するためにスイッチＳ２をスイッチオンする。
ここで、スイッチＳ２がオンされても、残りのスイッチ
Ｓ１、Ｓ３、Ｓ４がオフ状態にあるため、キャパシタＣ
１、Ｃ２、Ｃ３の電圧は続いて保持される。

【００３２】この場合、第１インバータＩＮ１の入力電
圧Ｎ３は、下記数式５によって決められ、数式５に数式
２と数式３を代入すれば、下記の数式６となる。また、
ランプ信号生成部４１０から出力されるランプ電圧Ｖｒ
ａｍｐの開始電圧が‘Ｖｓｔａｒｔ’であるため、これ
をさらに数式６に代入すれば、下記の数式７となる。

【数式５】Ｖ_Ｎ３＝Ｖｒａｍｐ＋Ｖ_Ｃ３−Ｖ_Ｃ２

【数式６】Ｖ_Ｎ３＝Ｖｒａｍｐ−Ｖｓｔａｒｔ＋Ｖｒｅ
ｓｅｔ−Ｖｐｉｘｅｌ＋Ｖｃｌａｍｐ１

【数式７】 Ｖ_Ｎ３＝Ｖｒｅｓｅｔ−Ｖｐｉｘｅｌ＋Ｖｃｌａｍｐ１

【００３３】上記数式７を説明すれば、Ｖ_Ｃ３とＶ_Ｃ２
に存在していたＶｔｈとＶｏｆｆｓｅｔとが除去された
ことが分かるが、これは既にアナログ相互連関された二
重サンプリングがなされたことを表すものである。ここ
で、残っている値は、‘Ｖｒｅｓｅｔ−Ｖｐｉｘｅｌ’
であるが、この値は純粋なアナログピクセルデータ値を
表す。そして、電圧Ｖｃｌａｍｐ１は、第１インバータ
ＩＮ１の動作点であるため、第１インバターＩＮ１の入
力電圧が‘Ｖｃｌａｍｐ１’となる瞬間が比較瞬間とな
る。

【００３４】一方、この第３ステップにおいてラッチセ
ル３２０を作動させるためにラッチイネーブル信号Ｌａ
ｔｃｈ＿ＥＮがＨｉｇｈにセッティングされ、ランプ信
号生成部４１０から出力されるランプ信号が段階的に減
少することに伴って、毎クロック毎にカウンタ５１０の
値も一つずつ増加することになる。ランプ信号生成部４
１０により生成されるランプ信号は、下記数式８のよう
に表すことができる。ΔＶは、クロックに応じて変化す
るランプ信号の電圧値を表す。

【数式８】Ｖｒａｍｐ＝Ｖｓｔａｒｔ−ΔＶ

【００３５】数式８を数式６に代入すれば、第１インバ
ータＩＮ１の入力電圧は下記の数式９のように表すこと
ができる。

【数式９】Ｖ_Ｎ３＝（Ｖｒｅｓｅｔ−Ｖｐｉｘｅｌ）−
ΔＶ＋Ｖｃｌａｍｐ１ ランプ信号により数式９のΔＶ値が増加することになる
が、時間が経過すれば‘Ｖｒｅｓｅｔ−Ｖｐｉｘｅｌ’
と同じくなる時がある。この場合、第１インバータＩＮ
１の入力電圧が‘Ｖｃｌａｍｐ１’となると同時に第２
インバータＩＮ２の入力電圧も動作電圧である‘Ｖｃｌ
ａｍｐ２’となって２個のインバータが動作点にあるこ
とになる。

【００３６】この時点が比較される瞬間であり、この場
合ランプ信号が少しでもさらに落ちることになれば、そ
の信号が第１、２インバータの利得に増幅され、Ｖｏが
接地電源（ｇｒｏｕｎｄ）に落ちる。このようにＶｏが
接地電源に落ちれば、その間追跡してきたカウンタ５１
０の値が最終的にラッチセル３２０に格納される。この
格納された値が単位ピクセルのデータによるデジタル値
である。最後に、ラッチセル３２０に格納されたデータ
がデジタル制御部（図１の５００）に伝達されるまで保
管するために、ラッチイネーブル信号Ｌａｔｃｈ＿ＥＮ
をローにセッティングする。

【００３７】前述したように、本発明の比較装置は、比
較される瞬間のみに第１、第２インバータＩＮ１、ＩＮ
２に電流が流れるようになるので、スタティック電流が
ほとんどないので、全体電力消耗を大幅に低減すること
ができる。そして、本発明の比較器はリセットレベルが
アナログ信号形態でキャパシタＣ３に格納されるため、
ランプ信号生成部４１０がランプ信号を一回のみ発生す
れば良いので全体チップの動作が簡単になり、デジタル
制御アルゴリズムを単純化させることができる。また、
リセットレベルの値をデジタル値に変換してその結果を
格納する必要がないので、全体メモリの大きさを半分に
減らすことができる。

【００３８】尚、本発明は、本実施例に限られるもので
はない。本発明の技術的範囲から逸脱しない範囲内で多
様に変更実施することが可能である。例えば、前述した
実施ではＣＭＯＳイメージセンサにおける比較器を例と
して説明したが、本発明の比較装置は低電圧で作動する
アナログ集積回路、またはオフセットが除去された比較
装置が必要な集積回路の設計時に適用可能である。

【００３９】

【発明の効果】上述したように、本発明にかかる比較装
置を有するＣＭＯＳイメージセンサ及びそのオフセット
電圧除去方法は、アナログ相互連関された二重サンプリ
ング動作を行って個別ピクセル間に存在するオフセット
電圧を除去することによって、固定パターン雑音を大幅
に低減しながらもランプ信号が一回のみ必要であるの
で、制御信号が簡単になりデジタル引き算器が不要とな
るので、回路を簡単に構成することができるという効果
がある。そして、本発明は、アナログ相互連関された二
重サンプリングを行うことによって、ＣＭＯＳイメージ
センサ具現の時、デジタル相互連関された二重サンプリ
ングを行うＣＭＯＳイメージセンサより小さい面積で実
現できる。また、本発明の比較装置は、比較される瞬間
のみに反転増幅器で電流が流れるため、全体平均電流の
量を大幅に減らして電力の消費を減らすことができる。

【図面の簡単な説明】

【図１】従来のデジタル相互連関された二重サンプリン
グ（ＣＤＳ）方式を支援するＣＭＯＳイメージセンサの
全体ブロック構成図である。

【図２】図１のＣＭＯＳイメージセンサの全体的なブロ
ックの中から単位ピクセルの画素信号をデジタル信号に
変換して格納するための経路を示す回路図及びブロック
図である。

【図３】従来のデジタル二重サンプリング方式を説明す
るための波形図である。

【図４】図２の比較器を構成する差動増幅器の回路図で
ある。

【図５】図１のラインバッファのブロック構成図であ
る。

【図６】通常のチョッパ型電圧比較器の回路図である。

【図７】図６のチョッパクランプ電圧を誘起するインバ
ータの動作波形である。

【図８】本発明の好ましい一実施例にかかる比較装置を
有するＣＭＯＳイメージセンサの内部回路図及び周辺ブ
ロック図である。

【図９】図８に示された本発明にかかる比較装置を有す
るＣＭＯＳイメージセンサの動作タイミング図である。

【符号の説明】

１２０ 単位ピクセル ２２０ 比較器 ３２０ ラッチセル ４１０ ランプ信号生成部 ５１０ カウンタ

Claims (9)

【特許請求の範囲】
1. 【請求項１】 被写体のイメージに対応するアナログ信
   号を捕獲するためのイメージ捕獲手段と、 基準クロックに応じて一定の傾きで減少するランプ信号
   を利用して、前記アナログ信号をデジタル信号に変換す
   るアナログ−デジタル変換手段と、 前記アナログ−デジタル変換手段に前記ランプ信号を出
   力するランプ信号発生手段とを備え、 前記アナログ−デジタル変換手段は、前記アナログ信号
   及び前記ランプ信号を入力されるチョッパ比較器と、 ＣＭＯＳイメージセンサのオフセット電圧をなくすた
   め、リセットモードである時、前記ランプ信号の開始電
   圧が入力されて前記開始電圧のレベルを誘起し、カウン
   タモードである時には、基準クロックに応じて減少する
   前記ランプ信号に該当するレベルの電圧を誘起する入力
   キャパシタとを備えることを特徴とする比較装置を有す
   るＣＭＯＳイメージセンサ。
2. 【請求項２】 前記チョッパ比較器は、インバーティン
   グ手段からなる複数個の反転増幅器と、 デジタル制御部により制御される複数のスイッチと複数
   のキャパシタとを備えることを特徴とする請求項１に記
   載の比較装置を有するＣＭＯＳイメージセンサ。
3. 【請求項３】 前記アナログ−デジタル変換手段により
   変換されるデジタル値を格納し、該デジタル値を格納す
   るための複数のラインバッファからなるラッチ手段をさ
   らに備えることを特徴とする請求項１に記載の比較装置
   を有するＣＭＯＳイメージセンサ。
4. 【請求項４】 前記チョッパ比較器は、前記イメージ捕
   獲手段に連結する第１スイッチと、 前記ランプ信号発生手段に連結される第２スイッチと、 第１スイッチング手段に連結される第１キャパシタと、 前記第１キャパシタに連結される第１反転増幅器と、 前記第１反転増幅器の入力と出力とを連結する第３スイ
   ッチと、 前記第１反転増幅器に連結される第２キャパシタと、 前記第２キャパシタに連結される第２反転増幅器と、 前記第２反転増幅器の入力と出力とを連結する第４スイ
   ッチとを備え、 前記入力キャパシタは、前記第１スイッチ及び前記第２
   スイッチの間に備えられ、前記ラッチ手段に前記第２反
   転増幅器の出力が連結されることを特徴とする請求項２
   又は３に記載の比較装置を有するＣＭＯＳイメージセン
   サ。
5. 【請求項５】 前記第１スイッチは、前記デジタル制御
   部の制御信号に応答して、前記リセットモードである場
   合と、前記被写体のイメージに対応するアナログ信号を
   前記アナログ−デジタル変換手段に伝達する電荷移動モ
   ードである場合、ターンオンされることを特徴とする請
   求項４に記載の比較装置を有するＣＭＯＳイメージセン
   サ。
6. 【請求項６】 前記第１、３、４スイッチは、前記電荷
   移動モードである場合、前記デジタル制御部の制御信号
   に応答してターンオンされることを特徴とする請求項５
   に記載の比較装置を有するＣＭＯＳイメージセンサ。
7. 【請求項７】 請求項１に記載の比較装置を有するＣＭ
   ＯＳイメージセンサを駆動させるための方法において、 前記ランプ信号の開始電圧を前記入力キャパシタに充電
   させ、これと同時に前記イメージ捕獲手段のリセット電
   圧を前記チョッパ比較器へ充電させるリセットモードス
   テップと、 前記イメージ捕獲手段から出力されるアナログ信号を前
   記チョッパ比較器に伝達させる電荷移動モードステップ
   と、 基準クロックに応じて減少する前記ランプ信号を前記チ
   ョッパ比較器に伝達するカウンタモードステップとを含
   むことを特徴とする比較装置を有するＣＭＯＳイメージ
   センサのオフセット電圧除去方法。
8. 【請求項８】 前記チョッパ比較器は、インバーティン
   グ手段からなる複数個の反転増幅器と、 前記デジタル制御部により制御される複数のスイッチと
   複数のキャパシタとからなることを特徴とする請求項７
   に記載の比較装置を有するＣＭＯＳイメージセンサのオ
   フセット電圧除去方法。
9. 【請求項９】 前記アナログ−デジタル変換手段により
   変換されるデジタル値を格納し、該デジタル値を格納す
   るための複数のラインバッファからなるラッチ手段をさ
   らに含むことを特徴とする請求項７に記載の比較装置を
   有するＣＭＯＳイメージセンサのオフセット電圧除去方
   法。