DD218980A1

DD218980A1 - Schaltungsanordnung zur ad/da-umsetzung

Info

Publication number: DD218980A1
Application number: DD25169083A
Authority: DD
Inventors: Norbert Hirt; Jacek Szopa; Michael Roth
Original assignee: Ilmenau Tech Hochschule
Priority date: 1983-06-03
Filing date: 1983-06-03
Publication date: 1985-02-20

Abstract

Die Erfindung betrifft eine Schaltungsanordnung zur Analog-Digital-Umsetzung und/oder Digital-Analog-Umsetzung, wobei im Falle der Analog-Digital-Wandlung in (n 1) Taktphasen aus einer Bezugsspannung der n-Bit breite Digitalwert einer analogen Eingangsspannung bzw. im Falle der Digital-Analog-Umsetzung in (n 2) Taktphasen das Analogspannungsaequivalent eines n-Bit-Digitalwertes abgeleitet werden. Die vorgeschlagene Schaltungsanordnung nutzt das Prinzip der Ladungsverteilung in geschalteten Kapazitaetsnetzwerken und ist unter Verwendung gleichartiger Teilstrukturen ausgelegt, was einer Realisierung in integrierter Technik entgegenkommt. Die Wahl zwischen unipolarer und bipolarer Betriebsart und die Festlegung der Laenge der Umsetzungsperiode, also die Anzahl der Bits, koennen mit Hilfe der Schaltersteuerung auf einfache Weise bestimmt werden. Die Erfindung ist anwendbar auf den Gebieten der Nachrichten und Datenuebertragung, der Mess-, Regel- und Steuerungstechnik und kann insbesondere im analogen Interface von Mikroprozessor- und Mikrorechnersystemen eingesetzt werden.

Description

Titel der Erfindung Schaltungsanordnung zur AD/DA-Umsetzung

Anwendungsgebiet der Erfindung

Die .Erfindung betrifft eine Schaltungsanordnung zur Analog-Digital-Umsetzung und/oder Digital-Analog-Umsetzung, wobei das Prinzip der Ladungsverteilung in geschalteten Kapazitätsnetzwerken genutzt wird.

Die Erfindung .ist anwendbar auf den Gebieten der Nachrichten- und Datenübertragung, der Meß-, Regel- und Steuerungstechnik und kann insbesondere im analogen Interface von Mikroprozessor- und -rechnersystemen eingesetzt werden. · '

Charakteristik der bekannten technischen Lösung

Es ist bekannt, AD/DA-Umsetzer unter Verwendung von geschalteten Kapazitätsnetzwerken aufzubauen. Als Umsetzerprinzip wird dabei häufig das Verfahren de'r sukzessiven Approximation angewendet. Ein solcher AD— Umsetzer wird in der Patentschrift DE 29 42 940 A1 beschrieben. ;

Gegenüber bekannten anderen Lösungen erlaubt -die dort angegebene Schaltungsanordnung eine AD-Umsetzung von η-Bit in n-Iterationsschritten anstelle von n²/2-Iterati'onsschritten. Nachteilig an dieser Anordnung ist, daß die Iteratipnsschritte nicht identisch mit den Ansteuersignalen der Schalter, den Taktphasen, sind, denn jeder Iterationsschritt besteht aus vier Taktphasen. .

Ziel der Erfindung

Ziel der Erfindung ist es, eine neue Schaltungsanord- '-nung derart anzugeben, daß die Analog-Digital-Umsetzung und zugleich die Digital-Analog-Umsetzung mit einer geringeren Anzahl von Taktphasen ausgeführt und somit höhere Ümsetzungsgeschwind.igkeiten erreicht werden können, wobei gleichzeitig eine einfache Schalteransteuerung ermöglicht wird.

Darlegung des Wesens der Erfindung

Der Erfindung liegt die Aufgabe zugrunde, eine Schaltungsanordnung anzugeben, mit deren Hilfe eine Analog-Digital-Umsetzung und zugleich eine Digital-Analog-Umsetzung ermöglicht wird, die gegenüber bekannten Lö- -' sungen mit einer geringeren Anzahl von Taktphasen (=, Iterationsschritten) auskommt und somit eine'höhere Umsetzungsgeschwindigkeit und eine einfache Schaltersteuerung erlaubt.

Erfindungsgemäß wird die Aufgabe dadurch gelöst, daß in einem ersten Iterationsschritt die Spannungen U1(1) und U2(1) eingestellt werden. Dabei entspricht die Spannung U1(1) der Bezugsspannung U_R und die Spannung U2(1) der analogen Eingangs spannung U-n, im Falle der AD—Umsetzung bzw. dem Spannungswert Null im Falle der DA-Umsetzung, Die beiden Spannungen werden von einem Komparator verglichen und abhängig vom Ergebnis des Vergleiches das erste Bit X1 gesetzt und in einem digitalen Speicher abgelegt. Bei der DA-Umsetzung entfällt dieser Schritt.

Bei jedem folgenden Iterationsschritt wird von der .Analogspannung U2(.k,) abhängig von dem Bitwert Xk der Referenzwert U1(k) oder Null subtrahiert. Danach wird der Referenzwert Ü1 (k) halbiert und für den nächsten Iterationsschritt zur Verfügung gestellt. Dieser Vorgang wird solange wiederholt, bis der η-Bit breite . Wert ermittelt bzw. abgearbeitet ist. Im (n+1J-ten ' Schritt bei der- AD-Wandlung bzw. im (n+2)-ten Schritt bei der DA-Umseitzung werden die Spannungen U1 und U2 zurückgesetzt und ein neuer Umsetzzyklus kann gestartet werden. Das Verfahren kann durch das Ablaufschema in Figur 1 prinzipiell beschrieben werden. Zur Durchführung dieses Verfahrens wird eine Schaltungsanordnung vorgeschlagen, deren Prinzip in Figur 2 dargestellt ist. Die Schaltung wird um zwei grundsätzlich gleichartige analoge Speicherschaltungen AS1 und AS2 aufgebaut. Der Bezugsspannungswert U_R und die analoge Eingangsspannung U™ bzw. einej diesen Werten äquivalente Ladung werden über die Eingabe-Netzwerke Έ1 und E2 aufgenommen und an die Eingänge des zugeordneten analogen

Speichers übertragen. Danach werden die Eingänge U_R und Uy für den weiteren Umsetzzyklus von der Schaltung abgetrennt. Am Ausgang.der Speicher entstehen die Spannungen U1(1) und U2(1), die gleich dem Bezugsspannungs— wert U_D bzw. dem analogen'Wert der Eingangs spannung U₁, sind. ^R ^E

Im Falle der DA-Wandlung wird die analoge Spannung U„ gleich Null gesetzt.

Der vorzugsweise taktsynchronisierte Komparator. K vergleicht die an seinen Eingängen anliegenden Spannungswerte UI(IJ und Ü2(.1;, erzeugt das erste Bit X1 und hält diese Belegung bis zum nächsten Takt. Bei der JJA-Umsetzung entfällt.dieser Schritt. Bei jedem folgenden Iterationsschritt wird abhängig von der Bitbewertung XIc der Referenzwert U1 (k) vom Netzwerk KE2 und Analogschalter Tu an den Eingang des zweiten analogen Speichers so übertragen, daß an dessen Ausgang die Differenz U2(k.) - UHk) entsteht, welche im darauffolgenden Schritt k+1 als neue Vergleichsspannung am komparator K verwendet wird. Die zweite Vergleichsspannung U1(k+1) wird mit Hilfe des Koppelnetzwerkes KE1 gewonnen, welches sich in der Rückführung des ersten analogen Speichers befindet, indem der Spannungswert U1(k) aufgenommen, durch zwei dividiert und am Summiereingang des Analogspeichers AS1 wieder aufgeschaltet wird.

Im (n+1)-ten Schritt bei der AD-Wandlung bzw. im (n+2)-ten Schritt bei der DA—Wandlung werden die Spannungen U1 und U2 mittels Rücksetzvor'richtungen vorzugsweise auf Null zurückgesetzt und ein neuer Umsetzvorgang kann gestartet werden.

Ausführungsbeispiel .

Die Erfindung "soll anhand eines Ausführungsbeispieles näher erläutert werden. Die zugehörigen Zeichnungen zeigen:

. in Figur 1 das Ablaufschema des Verfahrens, .in Figur 2 die prinzipielle Schaltungsanordnung, . in Figur 3 eine bevorzugte Prinzipschaltung' unter Anwendung von geschalteten Kapazitätsnetzwerken nach der Erfindung.

Im Interesse der Übersichtlichkeit wurde die digitale Speicher- und Steuereinheit in Figur 3 nicht gezeigt.

Die Funktionsweise der Schaltungsanordnung in Figur 3 wird im folgenden beschrieben. Dabei wird angenommen,- daß die Anfangsiadung auf den Kondensatoren C1 und Ü2 gleich Null ist. . ' . ,

In der ersten Taktphase werden Schalter S1, S2 bzw. S1.'',. S2' geschlossen, alle anderen Schalter sind geöffnet und somit die Spannungen U1 und U2 an den Ope— rati onsvers tärkerausgängen auf die Werte U_R un£ ü„ gebracht. Danach werden für den.weiteren Umsetzvorgang die Schalter S1 , S2 und S1 ' ,., S2' geöffnet und die Schalter S3, S4 und S3¹, S,4' geschlossen, wodurch die Signalverarbeitungseinheit von den Sigrialquellen U_R und U-n-abgetrennt wird und-gleichzeitig die Kondensatoren C3, C3' entladen werden. Im Falle der/ DA-Wandlung bleibt der Schalter S1' in der ersten Taktphase geöffnet, wodurch der gewünschte Anfangszustand U2(1) = 0 erhalten bleibt. -

Diese¹ ,Art'der Umsetzung erfordert das Zurücksetzen der beiden Spannungen, UI und U2 in der letzten Taktphase der vorhergehenden Umsetzungsperiode mit Hilfe der Schalter S11 und S11¹, die den Rücksetzanordnungen entsprechen. Die Schalter S1 . bis--S4' und Kondensator C3 , entsprechen der Vorrichtung E1 aus Figur 2, während S1 ' bis S4.¹ und C3¹ der Vorrichtung B2 entsprechen.

Die Schalter S5 bi's S8 und die Kondensatoren C4, C5 . entsprechen der Vorrichtung KE1 aus Figur 2 und bewirken, daß am'Ausgang des Operationsverstärkers 1 jeweils die Hälfte des Signalwertes aus der vorhergehenden Taktphase auftritt. Dazu werden die Kapazitäten G4=C5=1/2 U1 multiplex angesteuert. Während eine Kapazität die Ladung vom Operationsverstärkerausgang aufnimmt, gibt die andere in der gleichen Taktphase ihre vorher aufgenommene Ladung am Eingang ab. Daraus resultiert auch die einfache Ansteuerung für die Schalter, sie erfolgt paarweise für S5, S8 und S6,.S7.

Grundsätzlich gleichartig ist die Anordnung und Wirkungsweise der Schalter S5' bis S8^! und C4¹, C5', welche der Vorrichtung KE2 aus Figur -2 entsprechen. Dieses Schalter-Kondensator-Netzwerk bewirkt^ die vom !Bitwert Xk gesteuerte Übertragung der Spannung Ui(k) an den Eingang des zweiten Operationsverstärkers 2 und an dessen Ausgang die notwendige Differenzbildung .

U2(k+t> = U2(k) - Xk.U1(k) für Dabei gilt hier C4'=C5'=U2. .

Diese Abhängigkeit der Signalübertragung vom Bitwert Xk wird erreicht, indem die Steuersignale für die. Schalter 36' und So¹ aus der Bitbelegung abgeleitet werden.

Nach jedem Iterationsschritt wird-der.Bitwert Xk in die .direkt mit dem taktphasensynchronisierten: Komparator K. verbundene, vorzugsweise als Schieberegister ausgebildete digitale Üpeichereinheit eingespeichert bzw. im falle des DA-Umsetzers vom Schieberegister bereitgestellt

Die Schalter S9, S10 bzw. S9⁽, S10¹ dienen-zum Entladen der zugeordneten Kondensatoren.

Ein zu/oben- entgegengesetztes Vorzeichen der Spannungswerte an den beiden Operationsverstärkerausgängen, kann im ersten Iterationsschritt durch entsprechende Schaltersteuerung erreicht werden. Dazu müssen während der Rücksetzphase der vorhergehenden Umsetzperiode die Schalter S1, S4 geschlossen und S2, S3 geöffnet werden und in der ersten Taktphase die Ansteuersignale an diesen Schaltern negiert erscheinen- Für die weitere Umsetzung, gelten die Ansteuersignale wie oben beschrieben. Diese·Eigenschaft der angegebenen Schaltungsanordnung gestattet den bipolaren Betrieb des AD/DA-Umsetzers . . ' .·.· ' ' .

Die Schaltung ist weitgehend symmetrisch und unter Verwendung gleichartiger Teilstrukturen ausgelegt, was einer Realisierung in integrierter Technik entgegenkommt ... . . . . ,

Die Wahl zwischen unipolarer oder bipolarer Betriebs^ art ist genau wie die Festlegung der Länge der Umsetzungsperiode, 'also der Anzahl der Bits, problemlos möglieh, und erfordert nur eine geringfügige Änderung der Steuerung bzw. kann in Mikroprozessorgeräten programmgesteuert realisiert werden.

Claims

,Erfindungsanspruch -

,1. Schaltungsanordnung zur AD/DA-Umsetzung nach.der Iterationsmethode, welche im Falle der Analog-Digital-Umsetzung in (n+1 ) Taktphasen aus einer Bezugsspannung U_R den η-Bit breiten Digitalwert einer analogen Eingangs spannung U-g bzw. im Falle der Digital-Analog-Umsetzung in (n+2) Taktphäsen das'Analogspannungsäquivalent eines n-Bit-Digitalwertes ableitet, wobei

. ein Analogspannungswert U2(k) mit einem Bezugsspannungswert U1(k) verglichen wird, welcher in der er-

• sten Taktphase gleich dem Bezugsspannungswert U„ ist und in den folgenden Taktphasen durch Division des Bezugsspannungswertes der vorhergehenden Taktphase durch zwei gebildet wird, so daß

= ± U_R

_U1(k),₌

im Falle der Analog-Digital-Umsetzung das k-te Bit Xk den logischen ffer't 1 hat, falls der aktuelle Be-* zugs spannungs wert. U1 (k)· kleiner als, der entsprechende Analogspannungswert U2(k) ist,und den Wert 0 hat, falls der Bezugsspannungswert UI (k) größer als die Analogspännung U2(k) ist, wobei das k—te Bit jeweils^ ab der (k+1)-ten Taktphase zur Verfügung gestellt wird und , *

im Falle der Digital-Analog-Umsetzung der η-Bit breite Eingangswert bitweise beginnend mit"dem höchstwertigen Bit (MSB) ab der. zweiten Taktphase zugeführt wird und . - ,

der Bezugsspannungswert U1(k) vom Spannungswert U2(k), der in der ersten Taktphase im Falle der Analog-Digital-Umsetzung dem analogen Eingangswert U„ entspricht und.im Falle der Digital-Analog-Wandlung gleich Null ist, in Abhängigkeit von der Bitbewertung Xk subtrahiert, und somit der Analogspannungswert U2(k+1) für die nächste Taktphase gebildet wird:

fu2(k) - UKk), falls Xk = V, -\U2(k) falls Xk = 0,

unter Verwendung an sich bekannter i'unktionsbl.öcke Analogspeicher, Komparator, behälter, digitale Speicher- und Steuereinheit, gekennzeichnet dadurch, daß zwei analoge Speichereinheiten .(AS1; AS2), welche über jeweils eine-Eingabevorrichtung (.in ; JSÜJ an ihrem Summiere ingang auf die Bezugsspannung (U_RJ bzw. die analoge Eingangsspannung (Up) aufgeladen werden können und außerdem über Rückselzanordnungen verfügen, ausgangsseitig einzeln auf die beiden Eingänge einer vor-" zugsweise taktsynchronisierten Komparatoranordnung (K) geführt sind, die eine O/1-Entscheidung bildet und diese als entsprechenden Bitwert (Xk) an. eine digitale Speicher- und Steuereinheit (SSE) überträgt, welche dieses Signal abspeichert und gleichzeitig als Steuersignal an einer analogen Toreinheit (TE) bereitstellt und der Ausgang der ersten analögen Speichereinheit (AS1) außerdem über je eine Koppeleinheit (KE1 ; KE2). auf die .Summiereingänge der beiden Analogspeicher geführt wird, wobei die eine Koppeleinheit (KE1) das Ausgangssignal des:Analogspeichers aufnimmt und in der nächsten Taktphase den halbierten Wert am Eingang derselben Speichereinheit (AS1) in entgegengesetzter Phasenlage zur Verfügung, stellt und die andere Koppelein— heit (KE2) das Ausgangssignal des ersten Analogspeichers ('ASi) in der Phase dreht und über die analoge Toreinheit (TE) in Abhängigkeit vom Ergebnis des Vergleiches in der Komparatoranordnung (K) an^Aden Summiereingang des zweiten Analogspeichers (ASi) überträgt oder nicht überträgt. ,
2. Schaltungsanordnung zur AD/DA-Umsetzung nach Anspruch 1, gekennzeichnet dadurch, daß die analogen Speicher (AS2; AS2) aus kapazitiv rückgekoppelten Operationsverstärkern und die Eingabe— und Koppelnetzwerke (E1; E2 und KE1; KE2) aus Schalter-Kondensator—Netzwerken bestehen.
3· Koppeleinheit in einer Schaltungsanordnung zur ν AD/DA-Wandlung nach Punkt" 1 und 2, welche das Ausgangssignal eines~Xna±ogspeichers aufnimmt, den Signalwert halbiert und im nächsten Takt phasengedreht wieder ausgibt, gekennzeichnet dadurch, daß zwei gleichartige Schalter-Kondensator-Anordnungen, bestehend aus je zwei in Reihe liegenden Analog-

. ^: schaltern und einem.vom gemeinsamen Anschluß der beiden Schalter zum Bezugspunkt geschalteten Kondensator, parallelgeschaltet werden und die vier Schalter dieser Anordnung paarweise zeitmultiplex vom Taktsignal angesteuert werden, so daß der eine Kondensator das Ausgangssignal aufnimmt, während der andere das im Takt vorher aufgenommene Signal wieder ausgibt. , '
4. Koppelei^neit zur Übertragung eines Signals in einer¹ Schaltungsanordnung zur AU/DA-Wandlung nach Anspruch 1 und 2, wobei das Signal in der einen Taktphase aufgenommen und'in der darauffolgenden Taktphase phasengedreht und in Abhängigkeit von einem digitalen Steuersignal und dem Taktsignal wieder ausgegeben wird, gekennzeichnet dadurch, daß zwei gleichartige Schalter-Kondensator-Anordnungen parallel— geschaltet werden, welche jeweils aus zwei in Reihe liegenden Schaltern und einem Kondensator bestehen, der'vom gemeinsamen Anschluß der beiden Analogschalter zum Bezugspunkt geschaltet ist, wobei die je—'· . weils am gemeinsamen Anschluß-.der Parallelschaltung'¹ und die in Reihe liegenden Schalter zeitmultiplex vom Taktsignal angesteuert werden, wobei das Steuersignal des am Ausgang der parallelen Schalter-Kondensator-Anordnung befindlichen Schalterpaares zusätzlich mit einer Bedingungsaussage logisch UND— verknüpft ist.

Hierzu .3 ... Seiten Zeichnungen