DE69520048T2

DE69520048T2 - Sigma delta modulator mit reduzierter verzögerung vom eingang zum ausgang

Info

Publication number: DE69520048T2
Application number: DE69520048T
Authority: DE
Inventors: Dru Cabler
Original assignee: Advanced Micro Devices Inc
Current assignee: Advanced Micro Devices Inc
Priority date: 1994-12-09
Filing date: 1995-11-02
Publication date: 2001-05-23
Anticipated expiration: 2015-11-03
Also published as: EP0796525B1; JP3452200B2; JPH10510405A; US5648779A; EP0796525A1; WO1996018242A1; DE69520048D1

Description

Hintergrund der Erfindung

1. Gebiet der Erfindung

Die Erfindung betrifft einen Sigma-Delta-Modulator zweiter Ordnung für einen Digital-Analog-Wandler, entsprechend dem Oberbegriff des Anspruchs 1.

2. Kurze Beschreibung der einschlägigen Technologie und des Standes der Technik

Die Verwendung von Sigma-Delta-Modulatoren in Analog-Digital-(A/D-) und Digital-Analog-(D/A-)Wandlerschaltungen nimmt zu. Es ist bekannt, daß sogenannte Sigma-Delta-Modulatoren höherer Ordnung einen inhärent höheren Rauschabstand aufweisen als Sigma-Delta-Modulatoren niedrigerer Ordnung. Für zahlreiche praktische Anwendungen sind Sigma-Delta- Modulatoren vierter Ordnung die Wahl als Modulator höherer Ordnung deshalb geworden, weil sie das richtige Gleichgewicht zwischen der Komplexität der Analogschaltung und der Komplexität der dazugehörigen digitalen Filterung bieten. Verschiedene Sigma-Delta-Modulatoren vierter Ordnung für A/D-Schaltungen sind in folgenden Anmeldungen der Anmelderin der vorliegenden Erfindung beschrieben: US-A-5 414 924, veröffentlicht am 09105/1995 mit dem Titel "Fourth-Order Cascaded Sigma- Delta Modulator", US-A-S 446 460 vom 29/08/1995 mit dem Titel "Fourth-Order Cascaded Sigma-Delta Modulator", und US-A-5 442 354 vom 15/08/1995 mit dem Titel "Fourth-Order Cascaded Sigma-Delta Modulator". Ein weiterer Sigma-Delta-Modulator vierter Ordnung ist von Karema, et al. in dem US-Patent 5 061 928 beschrieben. Die vorerwähnten Anmeldungen beschreiben Sigma-Delta-Modulatoren, die gebildet sind durch Verbinden von zwei Sigma-Delta-Modulatoren zweiter Ordnung, von denen jeder Modulator dadurch gekennzeichnet ist, daß er zwischen Eingang und Ausgang zwei zugeordnete Einheits-Verzögerungen aufweist. In jeder der obigen Anmeldungen kombiniert ein einzigartiges Nach- Quantisiernetzwerk das Ausgangssignal der beiden Sigma-Delta- Modulatoren zweiter Ordnung in der Weise, daß ein einzelner modulierter, mehrere Bits umfassender Datenstrom mit einer Formgebung vierter Ordnung entsteht. Die Modulatoren sämtlicher genannter Beispiele sind dadurch gekennzeichnet, daß sie zwischen dem Eingang bis hin zu dem abschließenden Ausgang vier Einheitsverzögerungen enthalten.
Es hat sich Bedarf an einem Sigma-Delta-Modulator vierter Ordnung mit weniger als vier Einheitsverzögerungen zwischen Eingang und Ausgang ergeben, um Nachteile zu überwinden, die sich bei diesen Modulatoren vierter Ordnung mit vier Einheitsverzögerungen zwischen Eingang und Ausgang ergeben. Zum Stand der Technik gehörige, als A/D-Wandler implementierte Sigma-Delta-Modulatoren vierter Ordnung leiden an erhöhter Operationsverstärker- und Nach-Quantisiernetzwerk-Komplexität. Wenn derartige Sigma-Delta-Modulatoren in der Rückkopplungsschleife solcher Schaltungen als Echokompensatoren eingesetzt werden, läßt sich möglicherweise nur schwierig Stabilität erzielen, bedingt durch die beträchtliche Verzögerung zwischen Eingang und Ausgang des Sigma-Delta- Modulators.
Der in Fig. 1 gezeigte Sigma-Delta-Modulator ist ein Beispiel für einen Sigma-Delta-Modulator vierter Ordnung, der gebildet wird durch Verbinden von zwei Sigma-Delta-Modulatoren zweiter Ordnung. Dies ähnelt dem in dem US-Patent 5 061 928 von Karema et al. beschriebenen Modulator vierter Ordnung. Dieser Modulator ist gekennzeichnet durch die Anordnung einer Kaskade aus zwei Modulatoren zweiter Ordnung. Diese Modulatoren zweiter Ordnung enthalten in charakteristischer Weise zwei Integratoren, von denen jeder durch folgende Übertragungsfunktion gekennzeichnet werden kann:
H(z) = z&supmin;¹/(1 - z&supmin;¹)
Wie sich aus obiger Gleichung ersehen läßt, gibt es in einem derartigen Integrator durch den z&supmin;¹-Term im Zähler eine einzige Einheitsverzögerung. Außerdem sind solche Modulatoren zweiter Ordnung noch dadurch gekennzeichnet, daß sie einen Quantisierer aufweisen, der typischerweise dazu dient, nur das Vorzeichen des an seinem Eingang anstehenden Signals zu quantisieren. Dies wird üblicherweise nachgebildet als Summierknoten, bei dem ein Eingang das Eingangssignal des Quantisierers (Q) und der andere Eingang eine Rauschquelle (E) ist, welche das Quantisierungsrauschen des Quantisierers repräsentiert. Ein derartiges Modell ist in Fig. 1 bei Q&sub1; und Q&sub2; dargestellt. Die Gesamt-Übertragungsfunktion eines solchen Modulators zweiter Ordnung ist typischerweise durch folgende Gleichung gegeben:
y(z) = z&supmin;²x(z) + E(z)(1 - z&supmin;¹)²
wobei y(z) das Ausgangssignal des Modulators, x(z) das abgetastete Eingangssignal des Modulators und E(z) das Quantisierungsrauschen des Quantisierers innerhalb des Modulators ist.
Werden zwei derartige Modulatoren zweiter Ordnung gemäß Fig. 1 zusammengeschaltet, so läßt sich die Übertragungsfunktion am Ausgang y1(z) durch folgende Gleichung angeben:
y&sub1;(z) = z&supmin;²x(z) + E&sub1;(z)(1 - z&supmin;¹)²
wobei x(z) das abgetastete Eingangssignal des Modulators und E&sub1;(z) das Quantisierungsrauschen des Quantisierers Q&sub1; ist. Das Ausgangssignal y&sub2;(z) läßt sich durch folgende Gleichung beschreiben:
y&sub2;(z) = z&supmin;²E&sub1;(z) + KE&sub2;(z)(1 - z&supmin;¹)²
wobei E&sub1;(z) das auf den Quantisierer Q&sub1; zurückgehende Quantisierungsrauschen ist, K eine Konstante ist, die häufig als Skalierungsfaktor für die Verbindung zwischen dem ersten und dem zweiten Modulator verwendet wird, und E&sub2;(z) das durch den Quantisierer Q&sub2; bedingte Quantisierungsrauschen ist.
Die zwei Modulatorausgangssignale y&sub1;(z) und y&sub2;(z) werden typischerweise mit Hilfe eines Nachquantisier-Netzwerks kombiniert, was zu einem endgültigen Modulator-Ausgangssignal yout(z) führt. Ein für die Schaltung nach Fig. 1 geeignetes Nachquantisierungs-Netzwerk ist in Fig. 2 gezeigt. Diese Schaltung führt im Verein mit den zwei in Fig. 1 gezeigten Sigma-Delta-Modulatoren zweiter Ordnung zu einem Sigma-Delta- Modulator insgesamt vierter Ordnung, der sich durch folgende Gleichung beschreiben läßt:
yout(Z) = z&supmin;&sup4;x(z) + KE&sub2;(z)(1 - z&supmin;¹)&sup4;.
Im wesentlichen beseitigt die in Fig. 2 gezeigte Nachquantisierschaltung das Quantisierungsrauschen E&sub1;(z) des Quantisierers Q&sub1;. Sie führt außerdem zu einer Hochpaßfilterfunktion insgesamt vierter Ordnung für das Quantisierungsrauschen E&sub2;(z), das auf den Quantisierer Q&sub2; zurückgeht. Wie aus obiger Gleichung ersichtlich ist, besitzt ein solcher Modulator eine konstante Gesamtgruppenverzögerung von vier Abtastperioden, bedingt durch den z&supmin;&sup4;-Term vor dem x(z)-Term.
In der vorerwähnten Anmeldung mit dem Aktenzeichen 08/147 062 wird ein Sigma-Delta-Modulator vierter Ordnung dadurch gebildet, daß zwei Sigma-Delta-Modulatoren zweiter Ordnung derart zusammengeschaltet sind, daß nur der Eingang des ersten Quantisierers in den zweiten Sigma- Delta-Modulator zweiter Ordnung eingespeist wird. Das Ausgangssignal des Quantisierers für jeden Sigma-Delta-Modulator zweiter Ordnung wird dann einem Nachquantisier-Netzwerk eingegeben, welches das Quantisierungsrauschen des ersten Sigma-Delta-Modulators zweiter Ordnung beseitigt und das Quantisierungsrauschen des zweiten Sigma-Delta-Modulators zweiter Ordnung mit Hilfe einer Hochpaßfilterfunktion vierter Ordnung formt. Ein solcher Sigma-Delta-Modulator ist in den Fig. 3 und 4 dargestellt, er läßt sich durch die gleiche Gleichung kennzeichnen, die auch den Betrieb des von Karema et al. beschriebenen Sigma-Delta-Modulators vierter Ordnung kennzeichnet. Das heißt: das Ausgangssignal des in der vorerwähnten Anmeldung beschriebenen Sigma-Delta-Modulators vierter Ordnung besitzt ebenfalls eine konstante Gruppenverzögerung von vier Abtastperioden.
Es ist außerdem ein Ziel der Erfindung, einen Sigma-Delta-Modulator vierter Ordnung zu schaffen, der eine hohe Auflösung besitzt, jedoch eine konstante Gesamtgruppenverzögerung von zwei Abtastperioden aufweist. Dies wird dadurch erreicht, daß zwei Sigma-Delta-Modulatoren zweiter Ordnung miteinander verbunden werden, von denen jeder dadurch gekennzeichnet ist, daß er eine konstante Gesamtgruppenverzögerung von einer Abtastperiode aufweist. Ein Beispiel für einen bekannten Modulator zweiter Ordnung mit Einheitsverzögerungen von weniger als Eins nach dem Oberbegriff des Anspruchs 1 ist beschrieben in IEEE Journal of Solid State Circuits, Vol. 25, Nr. 4, August 1990, Seiten 979-986 in dem Artikel "The Implementation of Digital Echo Cancellation in Codecs" von Friedman et 30 al. Friedman beschreibt einen Modulator zweiter Ordnung mit Integratoren, die Verzögerungen von einer halben Einheit zwischen Eingang und Ausgang aufweisen. Außerdem ist der Sigma-Delta-Modulator zweiter Ordnung nach Friedman dadurch gekennzeichnet, daß er zwei Flip-Flops erfordert, um Verzögerungsfunktionen in dem Rückkopplungszweig des Modulators zu übernehmen und damit die gewünschte Übertragungsfunktion zu erhalten. Ein solcher Sigma-Delta-Modulator zweiter Ordnung ist in Fig. 5 gezeigt.
Es ist daher ein weiteres Ziel der vorliegenden Erfindung, einen Sigma- Delta-Modulator zweiter Ordnung anzugeben, der keine zwei Flip-Flops im Rückkopplungszweig des Sigma-Delta-Modulators erfordert und damit die Fertigungskosten eines solchen Sigma-Delta-Modulators verringert.
Es ist ein weiteres Ziel der Erfindung, zwei derartige Sigma-Delta- Modulatoren zweiter Ordnung in Zusammenschaltung dazu zu verwenden, einen Teil eines Sigma-Delta-Modulators vierter Ordnung zu bilden.
Ein weiteres Ziel der Erfindung besteht darin, zwei solche Modulatoren zweiter Ordnung an ein Nachquantisier-Netzwerk anzuschließen, um einen Sigma-Delta-Modulator vierter Ordnung insgesamt mit Verzögerungen von insgesamt zwei Abtasteinheiten zu bilden.
Ein weiteres Ziel der Erfindung ist die Schaffung eines Sigma-Delta- Modulators, der mit Hilfe einer Schaltung mit geschalteten Kondensatoren derart hergestellt werden kann, daß ein A/D-Wandler gebildet wird.
Ein noch weiteres Ziel der Erfindung ist die Schaffung eines Sigma-Delta- Modulators, der als Digital-Rauschformer für einen D/A-Wandler eingesetzt werden kann.
Der Sigma-Delta-Modulator zweiter Ordnung für einen A/D-Wandler gemäß der Erfindung ist im Anspruch 1 angegeben.
Der Sigma-Delta-Modulator vierter Ordnung gemäß der Erfindung nach Anspruch 5 verwendet zwei zusammengeschaltete Sigma-Delta- Modulatoren zweiter Ordnung. Jeder Sigma-Delta-Modulator zweiter Ordnung ist dadurch gekennzeichnet, daß er Integratoren mit einer Verzögerung von 1/2 Abtastperioden zwischen Eingang und Ausgang aufweist. Ein Sigma-Delta-Modulator zweiter Ordnung mit derartigen Integratoren macht eine Verzögerung von einer einzigen Abtastperiode zwischen Eingang und Ausgang. Ein Sigma-Delta-Modulator vierter Ordnung, der zwei solche Sigma-Delta-Modulatoren zweiter Ordnung enthält, macht eine Verzögerung von insgesamt zwei Abtastperioden zwischen Eingang und Ausgang.
In einer bevorzugten Ausführungsform wird ein Analog-Digital-Wandler vierter Ordnung beschrieben, erhalten durch zwei solche Sigma-Delta- Modulatoren zweiter Ordnung, welche die Besonderheit aufweisen, daß sämtliche Kondensatoren, die an den Ausgang jedes Operationsverstärkers innerhalb des Sigma-Delta-Modulators angeschlossen sind, mit der gleichen Taktphase geladen werden. Aufgrund dieser Besonderheiten werden Schwankungen zwischen Taktphasen vermieden, die Leistungsfähigkeit des Analog-Digital-Wandlers wird gesteigert.
Bei einer weiteren Ausführungsform sind die Sigma-Delta-Modulatoren zweiter Ordnung und ein Teil des Nachquantisier-Netzwerks als digitale Schaltung aufgebaut, die als digitaler Rauschformer für einen D/A- Wandler eingesetzt werden kann. Die erhaltenen Ausgangssignale des Nachquantisier-Netzwerks können dann in mehrere D/A-Wandler eingegeben werden, dessen Ausgangssignale zur Bildung eines einzigen Analog-Ausgangssignals summiert werden.

Kurze Beschreibung der Zeichnungen

Fig. 1 ist ein Blockdiagramm eines zum Stand der Technik zählenden Sigma-Delta-Modulators vierter Ordnung;
Fig. 2 ist ein Blockdiagramm einer Nachquantisierschaltung gemäß Stand der Technik;
Fig. 3 ist ein Blockdiagramm eines Sigma-Delta-Systems vierter Ordnung gemäß Stand der Technik;
Fig. 4 ist ein Blockdiagramm einer Nachquantisierschaltung gemäß Stand der Technik;
Fig. 5 ist ein Blockdiagramm eines Sigma-Delta-Modulators zweiter Ordnung gemäß Stand der Technik;
Fig. 6 ist ein Blockdiagramm des Sigma-Delta-Modulators zweiter Ordnung gemäß der Erfindung;
Fig. 7 ist eine Ausführungsform von zwei Integratoren, die jeweils eine Verzögerung von einer halben Einheit aufweisen;
Fig. 8 ist eine Ausführungsform von zwei Integratoren, die jeweils eine Verzögerung von einer Einheit besitzen;
Fig. 9 ist ein Impulsdiagramm der Zeitsteuersignale Φ&sub1; und Φ&sub2;, die bei geschalteten Kondensatoren gemäß der Erfindung verwendet werden;
Fig. 10 ist ein Blockdiagramm eines Sigma-Delta-Modulators vierter Ordnung gemäß der Erfindung;
Fig. 11 ist ein Blockdiagramm eines Nachquantisier-Netzwerks gemäß der Erfindung;
Fig. 12 ist ein Blockdiagramm eines Sigma-Delta-Modulators zweiter Ordnung gemäß der Erfindung;
Fig. 13 ist ein Blockdiagramm eines Sigma-Delta-Modulators vierter Ordnung gemäß der Erfindung;
Fig. 14 ist eine Ausführungsform eines Sigma-Delta-Modulators vierter Ordnung gemäß der Erfindung unter Einsatz von Summierintegratoren;
Fig. 15 ist ein Impulsdiagramm, welches die Relation zwischen den Schaltkondensator-Zeitsteuersignalen Φ&sub1; und Φ&sub2; einerseits und den Ausgangssignalen y1a, y1b, y2a und y2b gemäß Fig. 14 nach der Erfindung veranschaulicht;
Fig. 16 zeigt eine alternative Ausführungsform einer Integrationsstufe eines erfindungsgemäßen Sigma-Delta-Modulators;
Fig. 17 zeigt eine zusätzliche Ausführungsform einer Integrationsstufe eines Sigma-Delta-Modulators gemäß der Erfindung;
Fig. 18 ist ein Zeitsteuerdiagramm, welches den zeitlichen Betriebsablauf der Schalter der in Fig. 19 gezeigten Sigma-Delta-Ausführungsform veranschaulicht;
Fig. 19 ist eine Ausführungsform einer Integrationsstufe eines erfindungsgemäßen Sigma-Delta-Modulators;
Fig. 20 ist eine graphische Darstellung einer Aufzeichnung von simulierten Signalrausch- und Verzerrungspegeln (SNDR) bei einem Überabtastverhältnis von 64 bei einem Sigma-Delta-Modulator gemäß der Erfindung; und
Fig. 21 ist ein Nachquantisier-Netzwerk für einen D/A-Modulator gemäß der Erfindung.

Detaillierte Beschreibung der bevorzugten Ausführungsform

Fig. 6 ist ein funktionelles Blockdiagramm eines Sigma-Delta- Modulators zweiter Ordnung, 5, gemäß der vorliegenden Erfindung. Integratoren 12 und 14 mit jeweils einer Verzögerung von 1/2 Einheiten und folgender Transferfunktion werden eingesetzt:
H&sub1;(z) = z-1/2/(1 - z&supmin;¹).
Eine gängigere Form von Integrator ist durch folgende Übertragungsfunktion gekennzeichnet:
H&sub2;(z) = z&supmin;¹/(1 - z&supmin;¹).
Fig. 7 zeigt schematisch eine Eintakt-Implementierung von zwei in Reihe geschalteten Integratoren mit jeweils einer Verzögerung einer halben Einheit in jedem Integrator. Fig. 8 ist eine Eintakt-Implementierung von zwei in Reihe geschalteten Integratoren mit Verzögerungen von einer Einheit in jedem Integrator. In Fig. 7 und 8 sind Φ&sub1; und Φ&sub2; zweiphasige, einander nicht überlappende Taktsignale, gekennzeichnet sind sie dadurch, daß kein Takt eine logische "1" gleichzeitig mit dem anderen Takt bildet. Fig. 9 zeigt ein Beispiel für derartige Taktsignale. Wenn Φ&sub1; eine logische "1" bildet, wird jeder entsprechend bezeichnete Schalter von Φ&sub1; in die Schließstellung gesteuert. Zu den übrigen Zeiten ist ein solcher Schalter stets offen. In ähnlicher Weise gilt: wenn Φ&sub2; eine logische "1" bildet, ist jeder von Φ&sub2; gesteuerte Schalter geschlossen. Zu den übrigen Zeiten ist dieser Schalter immer geöffnet.
In Fig. 8 wird Ladung in den Kondensator C&sub2; gebracht, während Φ&sub2; eine logische "1" bildet. Sobald Φ&sub2; eine logische "0" bildet und Φ&sub1; zu einer logischen "1" wird, muß der Operationsverstärker 16a den Kondensator C&sub3; auf diejenige Spannung aufladen, die der Ausgang des Operationsverstärkers 16a während der Zeit der logischen "1" von Φ&sub2; erreicht hat. Da praktische Implementierungen von Operationsverstärkern eine endliche Ausgangsimpedanz, Verstärkung und Bandbreite aufweisen, sinkt das Ausgangssignal des Operationsverstärkers 16a zu Beginn der Zeit, zu der Φ&sub1; logisch "1" ist. Dies ist unerwünscht und kann zu einer verschlechterten Leistung dann führen, wenn eine derartige Struktur in einem Sigma-Delta- Modulator verwendet wird, der eine Analog-Digital-Umsetzung ausführt.
In Fig. 7 werden der Kondensator 24 und der Kondensator 22 bei der gleichen Taktphase aufgeladen. Aus diesem Grund sinkt der Ausgangsknoten 28 des Operationsverstärkers zwischen den Taktphasen nicht ab. Eine derartige Struktur hat den zusätzlichen Vorteil einer gesteigerten Leistungsfähigkeit bei Verwendung in einem Sigma-Delta-Modulator, der als A/D-Wandlerschaltung ausgebildet ist.
Aus bereits angegebenen Gründen ist es wünschenswert, eine Sigma- Delta-Modulatorschaltung zweiter Ordnung mit nur einer Verzögerung von einer Einheit zu haben. Ein derartiger Modulator, wie er in Fig. 6 gezeigt ist, hat dann die gewünschte Übertragungsfunktion gemäß folgender Gleichung A:
Gleichung A: y(z) = z&supmin;¹x(z) + E(z)(1 - z&supmin;¹)².
In der Gleichung A bedeutet E(z) das Quantisierungsrauschen eines Quantisierers Q&sub1;, modelliert als Summierknoten 30 in Fig. 6, und y(z) repräsentiert das Ausgangssignal 6 des Modulators 5, während x(z) ein abgetastetes analoges Eingangssignal 7 bedeutet.
Nach Fig. 6 läßt sich y(z) durch folgende Gleichung darstellen:
Gleichung 1: y(z) = E(z) + C(z)
Löst man das Blockdiagramm nach Fig. 6 nach C(z) auf, so erhält man folgende Gleichung:
Gleichung 2: C(z) = {z&supmin;¹x(z) - y(z)[z-(Q+1) + 2z-(P+1/2) - 2z-(P+3/2)]/(1 - z&supmin;¹)²}.
Nach dem Einsetzen von C(z) gemäß Gleichung 2 in die Gleichung 1 und algebraisches Auflösen ergibt sich folgende Gleichung:
y(Z)(1 - z&supmin;¹)² = E(1 - z&supmin;¹)² + z&supmin;¹x(z) - y(z)[z-(Q+1) + 2z-(P+1/2) - 2z-(P+3/2).
Die obige Gleichung läßt sich algebraisch zu folgender Gleichung umordnen:
y(z) [1 - 2z&supmin;¹ + z&supmin;² + z-(Q+1) + 2z-(P+1/2) - 2z-(P+3/2)] = z&supmin;¹x(z) + E(z)(1 - z&supmin;¹)².
Die rechte Seite der obigen Gleichung ist identisch mit der rechten Seite der obigen Gleichung A. Algebraisch gilt das nur, wenn folgende Identität gilt:
1 - 2z&supmin;¹ + z&supmin;² + z-(Q+1) + 2z(P+1/2) - 2z-(P+3/2) = 1.
Umordnen der obigen Gleichung ergibt:
-2z&supmin;¹ + z&supmin;² + z-(Q+1) + 2z-(P+1/2) - 2z-(P+3/2) = 0
Für Q = 1 und P = 1/2 ist die obige Gleichung exakt erfüllt. Folglich ist die gewünschte Gleichung, nämlich y(z) = z&supmin;¹x(z) + E(z)(1 - z&supmin;¹)² die Übertragungsfunktion für das in Fig. 6 gezeigte Blockdiagramm, wenn Q = 1 und P = 1/2. In anderen Worten: um die gewünschte Übertragungsfunktion zu erfüllen, gäbe es eine Verzögerung von 1/2 Abtastperioden zwischen dem Ausgang des Quantisierers Q&sub1; bis zum Eingang des eine Verstärkung von 2 aufweisenden Blocks 15. Außerdem gäbe es eine Verzögerung einer vollen Abtastperiode zwischen dem Ausgang des Quantisierers Q&sub1; bis zum Eingang des Summierknotens 10.
Fig. 10 veranschaulicht das funktionelle Blockdiagramm der vorliegenden Erfindung, dargestellt anhand eines Sigma-Delta-Modulators vierter Ordnung, 9, gebildet durch Verbinden von zwei Sigma-Delta-Modulatoren zweiter Ordnung, 11 und 13, die jeweils zugehörige Integratoren mit einer Verzögerung von 1/2 Einheiten haben. Das Ausgangssignal 15, y&sub1;(z) in Fig. 10 wird durch folgende Gleichung dargestellt:
y&sub1;(z) = z&supmin;¹x(z) + E&sub1;(z)(1-z&supmin;¹)².
Die Gleichung für das Ausgangssignal 17, y&sub2;(z), läßt sich durch folgende Gleichung darstellen:
y&sub2;(z) = (1/C)z&supmin;¹y&sub1;(z) - (1-C)z&supmin;¹E&sub1;(z).
Der Term E&sub1;(z) wird in den Gleichungen für y&sub1;(z) und y&sub2;(z) entfernt, so daß die folgende gewünschte Ausgangsgleichung vierter Ordnung für den Modulator vierter Ordnung gemäß Fig. 10 erhalten wird:
yout(z) = z&supmin;²x(z) + CE&sub2;(z)(1-z&supmin;¹)&sup4;.
Um dies zu erreichen, finden folgende Schritte statt: als erstes wird die Gleichung für y&sub2;(z) mit C - dieses C ist eine Konstante - multipliziert, wodurch sich y&sub3;(z) folgendermaßen ergibt:
y&sub3;(z) = z&supmin;¹y1(z) - z&supmin;¹E&sub1;(z) + CE&sub2;(z)(1 - z&supmin;¹)².
Zweitens wird von y&sub3;(z) der Term z&supmin;¹y&sub1;(z) subtrahiert, was y&sub4;(z) liefert:
y&sub4;(z) = -z&supmin;¹E&sub1;(z) + CE&sub2;(z)(1 - z&supmin;¹)².
Sodann wird y&sub4;(z) mit dem Term (1 - z&supmin;¹)² multipliziert, was für y&sub5;(z) folgende Gleichung liefert:
y&sub5;(z) = -z&supmin;¹(1 - z&supmin;¹)²E&sub1;(z) + C(1 - z&supmin;¹)&sup4;E&sub2;(z).
Die Gleichung y&sub1;(z) wird dann mit dem Term z&supmin;¹ multipliziert, was für y&sub6; folgende Gleichung liefert:
y&sub6;(z) = z&supmin;²(z) + z&supmin;¹E&sub1;(z)(1 - z&supmin;¹)².
Schließlich wird die Gleichung für y&sub5;(z) auf die Gleichung für y&sub6;(z) addiert, was folgende Gleichung für yout(z) liefert:
Yout(z) = z&supmin;²x(z) + CE&sub2;(z)(1 - z&supmin;¹)&sup4;.
Fig. 11 veranschaulicht das Nachquantisier-Netzwerk 23 entsprechend den obigen Gleichungen, welches sich aus der obigen Gleichung für yout(z) bei 21 ergibt. Ausgangssignale 15 und 17 gemäß Fig. 10, nämlich y&sub1;(z) und y&sub2;(z), werden in die Anordnung nach Fig. 11 eingegeben.
Auf diese Weise wird bei einer A/D-Umsetzer-Anwendung das Ausgangssignal 21, yout(z) in Fig. 11 als Eingangssignal für eine weitere Schaltung, beispielsweise ein Dezimator-Filter, verfügbar.
Fig. 12 veranschaulicht, wie von einer Skalierung beim Entwurf des Modulators 25 zweiter Ordnung Gebrauch gemacht wird, damit die Integratoren 36 und 38 an einer Signalverstümmelung gehindert werden, wobei gleichzeitig die Übertragungsfunktion des Sigma-Delta-Modulators zweiter Ordnung, 25, nicht abträglich beeinflußt wird. Die Skalierung erfolgt mit Hilfe von Konstanten K&sub1; und K&sub2;. Dementsprechend ist der Integrator nach Fig. 12 innerhalb des gestrichelten Bereichs 36 dargestellt, der einen Summierknoten 10, einen Integratorblock 12 mit einer Verzögerung von einer halben Einheit und einen Skalenfaktor 1/K&sub1; enthält. In ähnlicher Weise enthält der weitere Integrator gemäß Fig. 5, dargestellt innerhalb des gestrichelten Bereichs 38, einen Summierknoten 11, einen Integratorblock 14 mit einer Verzögerung von einer halben Einheit, und Konstanten K&sub1;, 1/K&sub2; und 2. Wegen 1/K&sub1; wird der Integrator 36 mit dem Faktor K&sub1; innerhalb des Integrators 38 kompensiert, und es ergibt sich keine Nettoänderung in der Übertragungsfunktion aufgrund des Skalenfaktors 1/K&sub1;. Der durch den Summierknoten 13 bezeichnete Quantisierer Q&sub1; mit dem Rauschen E&sub1;(z) als Eingangsgröße ist typischerweise ein Vergleicher, der lediglich das Vorzeichen des eingegebenen Signals quantisiert. Damit kann der Term 1/K&sub2; beliebige Größe aufweisen und hat keinen abträglichen Einfluß auf die Übertragungsfunktion des Sigma-Delta-Modulators zweiter Ordnung, 25.
Wenn gemäß Fig. 13 zwei Sigma-Delta-Modulatorabschnitte zweiter Ordnung zusammengeschaltet werden, um einen Modulator vierter Ordnung zu bilden, dient der Term 1/K&sub2; als 1/C-Skalenfaktor gemäß Fig. 10. Der resultierende Modulator vierter Ordnung, 27, ist in Fig. 13 gezeigt. Das Nachquantisier-Netzwerk, welches Ausgangsgrößen y&sub1;(z) und y&sub2;(z) für den in Fig. 13 gezeigten Sigma-Delta-Modulator 27 kombiniert, ist identisch mit dem Nachquantisier-Korrekturnetzwerk 23 gemäß Fig. 11, wobei die Konstante C in Fig. 11 durch die Konstante K&sub2; ersetzt ist.
Fig. 14 zeigt eine Ausführungsform des Analogteils des erfindungsgemäßen Sigma-Delta-A/D-Wandlers vierter Ordnung. Die dargestellte Implementierung ist eine Eintakt-Konfiguration. Wenn das Ausgangssignal CMP&sub1; den logischen Wert "1" hat, und das Ausgangssignal CMP&sub1;* den logischen Wert "0" hat, wird die negative Referenzspannung DNEG als Eingangsgröße für den Summier-Integrator 40 gewählt, und die positive Referenzspannung DPOS wird als Eingangsgröße für den Summier- Integrator 41 gewählt. Wenn das Ausgangssignal CMP&sub1; eine logische "0" und das Ausgangssignal CMP&sub1;* eine logische "1" ist, wird die Referenzspannung DPOS als Eingangsgröße für den Summier-Integrator 40 und die Referenzspannung DNEG als Eingangsgröße für den Summier-Integrator 41 gewählt.
Wenn das Ausgangssignal CMP&sub2; eine logische "2" ist und das Ausgangssignal CMP&sub2;* eine logische "0" ist, so wird die Referenzspannung DNEG als Eingangsgröße für den Summier-Integrator 42 und die Referenzspannung DPOS als Eingangsgröße für den Summier-Integrator 43 gewählt. Ähnlich gilt: wenn CMP&sub2; eine logische "0" und CMP&sub2;* eine logische "1" ist, wird die Referenzspannung DPOS als Eingangsgröße für den Summier-Integrator 42 und die Referenzspannung DNEG als Eingangsgröße für den Summier-Integrator 43 gewählt.
Fig. 15 ist ein Impulsdiagramm was das zeitliche Verhalten zwischen den folgenden in Fig. 14 gezeigten Signalen veranschaulicht: Φ&sub1;, Φ&sub2;, das Ausgangssignal y&sub1;a(z) des Integrators 40, das Ausgangssignal y&sub1;b(z) des Integrators 41, das Ausgangssignal y&sub2;a(z) des Integrators 42 und das Ausgangssignal y&sub2;b(z) des Integrators 43.
Die Übertragungsfunktion des Summier-Integrators 40 aus Fig. 14 läßt sich durch folgende Gleichung angeben:
y&sub1;a(z) = [(C&sub1;/C&sub3;)x(z) - z&supmin;¹(C&sub2;/C&sub3;)y&sub1;(z)]z-1/2/(1 - z&supmin;¹).
Da das Ausgangssignal y&sub1;(z) mit Φ&sub2; abgetastet wird, gibt es in dem Vorwärtszweig des Integrators, der in obiger Gleichung durch den Term z-1/2 dargestellt wird, eine Verzögerung von 1/2 Abtastperioden. Der logische Wert von CMP&sub1; und CMP&sub1;* legt fest, ob DPOS oder DNEG an den Eingang A des Integrators 40 in Fig. 14 gelegt wird. Da CMP&sub1; (was y&sub1;(z) entspricht) die Referenzspannung DNEG an den Eingang A des Integrators 40 legt, wird y&sub1;(z) mit einer inhärenten Negation beaufschlagt, wenn es in den Eingang A des Integrators 40 eingegeben wird. Damit fungiert der Summier-Integrator 40 in der Weise, daß er effektiv die skalierte Differenz zwischen dem Eingangssignal y&sub1;(z) und dem Ausgangssignal y&sub1;(z) berechnet. Da außerdem der aktuelle Wert von y&sub1;(z), der in dem Subtraktionsprozeß verwendet wird, und dessen Ausgang während der Taktphase Φ&sub2; abgetastet wird, tatsächlich der Ausgang y&sub1;(z) ist, der in der vorausgehenden Φ&sub2;-Taktphase berechnet wurde, gibt es eine inhärente Verzögerung von 1 im Rückkopplungszweig von y&sub1;(z) zu dem Eingang A des Integrators 40. Dargestellt wird dies durch den z&supmin;¹-Term vor dem y&sub1;(z)-Term in der obigen Gleichung. Da es eine inhärente Verzögerung in dem Rückkopplungsweg von y&sub1;(z) zu dem Eingang A des Integrators 40 gibt, wird kein besonderer Zwischenspeicher für diese Funktion benötigt.
Das Ausgangssignal y&sub1;(z), welches im wesentlichen y&sub1;b(z) entspricht, abgetastet während des Takts Φ&sub2;, läßt sich durch folgende Gleichung darstellen:
y&sub1;(z) = [(C&sub4;/C&sub6;)y&sub1;a(z) - (C&sub5;/C&sub6;)z-1/2y&sub1;(z)]z-1/2/(1 - z&supmin;¹).
Vor dem y&sub1;(z)-Term in der obigen Gleichung gibt es eine Extraverzögerung von einer halben Abtastperiode, dargestellt durch den z-1/2-Term. Dies deshalb, weil der aktuelle Wert von y&sub1;(z), welcher verwendet wird, derjenige Wert von y&sub1;(z) ist, der während des Φ&sub1;-Zyklus vor dem Φ&sub2;- Zyklus vorlag, während dem das Ausgangssignal y&sub1;b(z) abgetastet wird.
Bezugnehmend auf das Blockdiagramm in Fig. 12 läßt sich ersehen, daß die gewünschte Gleichung für y&sub1;d&sub1;(z) folgende ist:
y&sub1;d&sub1;(z) = (1/K&sub1;)[x(z) - z&supmin;¹y&sub2;d&sub1;(z)]z-1/2 (1 - z&supmin;¹).
Es ist ersichtlich, daß die obige Gleichung von der gleichen Form ist wie die zuvor angegebene Gleichung für y&sub1;a(z). In der obigen Gleichung wird der Term 1/K&sub1; durch das Kondensatorverhältnis C&sub1;/C&sub3; sowie das Verhältnis C&sub2;/C&sub3; in Fig. 14 realisiert.
Gleichermaßen läßt sich gemäß Fig. 12 die gewünschte Gleichung für y&sub2;d&sub1;(z) durch folgende Gleichung darstellen:
y&sub2;d&sub1;(z) = [(K&sub1;/K&sub2;)y&sub1;d(z) - (2/K&sub2;)z-1/2y&sub2;d&sub1;(z)]-1/2/(1 - z&supmin;¹).
Diese Gleichung hat die gleiche Form wie die zuvor angegebene Gleichung für y&sub1;(z). In diesem Fall wird das Verhältnis K&sub1;/K&sub2; durch das Kondensatorverhältnis C&sub4;/C&sub6; in Fig. 14 realisiert. Gleichermaßen wird der Term 2/K&sub2; durch das Kondensatorverhältnis C&sub5;/C&sub6; realisiert. Wie bereits oben in dieser Darstellung erläutert wurde, hat jedwelche Skalierung unmittelbar vor dem Quantisierer keinerlei Einfluß auf die Gesamt- Übertragungsfunktion, da ein Ein-Bit-Quantisierer nur das Vorzeichen der Signale an seinem Eingang quantisiert. Damit läßt sich der Sigma-Delta- Modulator zweiter Ordnung gemäß Fig. 14, welcher den Integrator 40, den Integrator 41 und den Vergleicher 47 enthält, durch folgende Gleichung darstellen:
y&sub1;(z) = z&supmin;¹ x(z) + E&sub1;(z)(1 - z&supmin;¹)²
In der obigen Gleichung ist y&sub1;(z) das Ausgangssignal des Vergleichers 47, x(z) ist das abgetastete Analog-Eingangssignal des Sigma-Delta- Modulators, und E&sub1;(z) ist das durch den Vergleicher 47 hervorgerufene Quantisierungsrauschen.
Mit ähnlichen Argumenten, wie sie für die obige Diskussion verwendet wurden, lassen sich passende Gleichungen für den zweiten Modulator zweiter Ordnung gemäß Fig. 14, der den Integrator 42, den Integrator 43 und den Vergleicher 49 enthält, entwickeln. Man kann also sehen, daß die beiden in Fig. 14 gezeigten Sigma-Delta-Modulatoren eine passende praktische Ausführungsform der zwei in Fig. 10 in Blockdiagramm dargestellten Sigma-Delta-Modulatoren sind.
Ein bevorzugtes Verfahren zum Implementieren des Analogteils des Schaltungsaufbaus besteht darin, auf Voll-Differenz-Entwurfsmethoden zurückzugreifen. Beispiele für differenzierende Differenz-Integratoren, welche die Summier-Integratoren 40-43 nach Fig. 14 ersetzen, sind in den Fig. 16 und 17 gezeigt. Der in Fig. 16 und 17 dargestellte zeitliche Ablauf ist dort bevorzugt, wo die differenzierenden Differenz-Integratoren die Summier-Integratoren 40 und 42 in Fig. 14 ersetzen. Dort, wo die Integratoren nach Fig. 16 und 17 für die Integratoren 41 und 43 in Fig. 14 eingesetzt sind, sind die Taktsignale Φ&sub1; und Φ&sub2;, die in dem gestrichelten Bereich A in Fig. 16 und 17 dargestellt sind, umgekehrt (das heißt: die Takte Φ&sub1; werden zu Φ&sub2;, und umgekehrt).
In der Literatur sind weitere Integratoren beschrieben, darunter korrelierte und doppelt abgetastete sowie mittels Zerhacker stabilisierte Integratoren. Auch von diesen Methoden kann Gebrauch gemacht werden, um die vorerwähnten Integratoren zu implementieren. Man kann auch von einer dreiphasigen Taktgebung Gebrauch machen, was eine Doppelabtastung sowohl des Eingangssignals als auch der DPOS/DNEG-Signale ermöglichen würde.
Um die signalabhängige Ladungsinjektion und das damit einhergehende Klirren zu verringern, können die Taktphasen Φ&sub1; und Φ&sub2; durch vier Takte gemäß Fig. 18 implementiert werden. Diese Methode wird von Kuang-Lu Lee und Robert G. Meyer beschrieben in IEEE JSSC, Dezember 1985, Band SC-20, Nr. 6, Seiten 1103-1113 mit dem Titel "Low-Distortion Switched Capacitor Filter Design Techniques", hier für sämtliche Zwecke inkorporiert.
Wie in Fig. 19 gezeigt ist, werden bei Einsatz der Vier-Takt-Methode nach Fig. 18 durch S&sub3; gesteuerte Schalter etwas eher geöffnet als die von S&sub1; gesteuerten Schalter, und durch S&sub4; gesteuerte Schalter werden etwas früher geöffnet als von S&sub2; gesteuerte Schalter. Wenn durch S&sub3; gesteuerte Schalter offen sind, wird in die Kondensatoren C&sub1;A und C&sub1;B Ladung injiziert. Da durch S&sub3; gesteuerte Schalter zuvor einen Belag von C&sub1;A und einen Belag von C&sub1;B mit einem Referenzpunkt gekoppelt haben, ist die Ladung, die durch von S&sub3; geöffnete Schalter injiziert wird, nicht vom Eingangssignal abhängig. Wenn durch S&sub1; gesteuerte Schalter öffnen, schwimmt bereits ein Belag der Kapazitäten C&sub1;A und C&sub1;B. Damit kann die Aktion von durch S&sub1; gesteuerten Schaltern keine Ladung in C&sub1;A oder C&sub1;B injizieren. In ähnlicher Weise gilt: da durch S&sub4; gesteuerte Schalter vor dem Öffnen bereits mit einem virtuellen Masseknoten verbunden waren, wird in die Kondensatoren C&sub1;A, C&sub1;B, C&sub3;A oder C&sub3;B keine eingangssignalabhängige Ladung injiziert. Wenn durch S&sub2; gesteuerte Schalter öffnen, schwimmt bereits ein Belag der Kondensatoren C&sub1;A und C&sub1;B. Damit kann die Aktion des Öffnens von durch S&sub2; gesteuerten Schaltern keine Ladung in die Kondensatoren C&sub1;A und C&sub1;B injizieren.
Fig. 20 zeigt graphisch die Darstellung der simulierten Pegel des Rauschabstands einschließlich Verzerrung (SNDR) für K&sub1; = 4, K&sub2; = 8, K&sub3; = 4 und K&sub4; = 8 bei einem Überabtastverhältnis von 64. Null dB ist definiert als eine dem vollen Amplitudenumfang entsprechende Eingangsspannung, was der halben D/A-Wandler-Referenzspannung entspricht, bei der Differenz-Implementierung nach Fig. 16 und 17 also die durch DPOS-DNEG definierte Spannung.
Bei einer weiteren Ausführungsform kann die hier offenbarte Erfindung als digitaler Rauschformer für eine D/A-Wandler-Implementierung eingesetzt werden. In diesem Fall würden die beiden Sigma-Delta-Modulatoren zweiter Ordnung, die gemäß Fig. 10 zusammengeschaltet sind, als Digitalschaltung implementiert, bestehend aus geeigneten Addierern, Subtrahierern, Akkumulatoren, Multiplizierern und Quantisierern. Die in Fig. 11 dargestellte Nachquantisierschaltung würde gemäß Fig. 21 modifiziert. Das digitale Signal y&sub6;(z) würde von dem D/A-Wandler 32 in ein Analogsignal umgesetzt. In ähnlicher Weise würde eine Digitalsignal y&sub5;(z) von dem D/A-Wandler 34 in ein Analogsignal umgewandelt. Die erhaltenen Signale y&sub6;a(z) und y&sub5;a(z) werden von einem Analog-Summierknoten 72 summiert. Es gibt zahlreiche Verfahren, mit denen zwei Analogsignale zusammenaddiert werden können, und die dem Fachmann bekannt sind. In ähnlicher Weise gibt es dem Fachmann bekannte zahlreiche Verfahren, mit deren Hilfe ein digitales Signal in ein Analogsignal umgewandelt werden kann. Jedes dieser Verfahren ist für die D/A-Wandler 32 und 34 aus Fig. 21 geeignet.
Wenn der Quantisierer Q&sub1; des Sigma-Delta-Modulators zweiter Ordnung, 11, der in. Fig. 10 gezeigt ist, nur das Vorzeichen des in ihn eingegebenen Signals quantisiert, so würde das Signal y&sub1;(z) und damit auch das Signal y&sub6;(z) durch ein 1-Bit-Digitalsignal dargestellt. Ein D/A-Wandler, der ein 1-Bit-Digitalsignal in ein Analogsignal umwandelt, liefert ein Analogsignal mit nur zwei Ausgangsspannungen oder Strompegeln. Ein solcher D/A-Wandler wäre inhärent linear und würde dem endgültigen Analogsignal yout keinen Verzerrungsterm hinzufügen. Wenn der Quantisierer Q&sub2; in dem Sigma-Delta-Modulator zweiter Ordnung, 13, nach Fig. 10 in ähnlicher Weise nur das Vorzeichen des in ihn eingegebenen Signals quantisiert, wäre auch das Signal y&sub2;(z) von einem 1-Bit umfassenden Digitalsignal dargestellt. Nach der Verarbeitung entsprechend den oben angegebenen Gleichungen, wie dies im Blockdiagramm nach Fig. 21 dargestellt ist, ist deutlich, daß das Signal y&sub5;(z) durch mehrere Bits für jeden Wert von C größer als Eins dargestellt wird. Damit würde der D/A-Wandler 34 ein durch mehrere Bits dargestelltes Signal in ein Analogsignal mit mehreren möglichen Ausgangsspannungen oder Strömen umwandeln, entsprechend jeglichem möglichen Code, der durch y&sub5;(z) repräsentiert wird.
Wie zuvor erwähnt wurde, läßt sich das Signal y&sub5;(z) durch folgende Gleichung darstellen:
y&sub5;(z) = -z&supmin;¹(1 - z&supmin;¹)²E&sub1;(z) + C(1 - z&supmin;¹)&sup4;E&sub2;(z).
Wie in der obigen Gleichung dargestellt ist, enthält y&sub5;(z) keinerlei Terme, die das Eingangssignal x(z) darstellen. Dementsprechend fügt der D/A- Wandler 34 in Fig. 21 keinerlei Terme hinzu, die ein Klirren des endgültigen Ausgangssignals yout verursachen könnten, falls es irgendwelche Abweichungen vom Idealzustand in dem D/A-Wandler 34 gäbe. Wenn der D/A-Wandler 34 nicht-ideal ist, läßt sich das Signal y&sub5;a(z) durch folgende Gleichung darstellen:
y&sub5;a(z) = R[-z&supmin;¹(1 - z&supmin;¹)²E&sub1;(z) + C(1 - z&supmin;¹)&sup4;E&sub2;(z)].
In der obigen Gleichung ist R ein Term für jegliche Nicht- Idealbedingungen oder Nicht-Linearitäten in dem D/A-Wandler 34 in Fig. 21. Wenn der D/A-Wandler 32 in Fig. 21 ideal ist, so würde folgende Gleichung repräsentativ für y&sub6;a(z) sein:
y&sub6;a(z) = z&supmin;²x(z) + z&supmin;¹E&sub1;(z)(1 - z&supmin;¹)².
Das endgültige Ausgangssignal yout(z) wäre dann die Summe von y&sub5;a(z) und y&sub6;a(z) und würde durch folgende Gleichung dargestellt:
yout(z) = z&supmin;²x(z) + E&sub1;(z)z&supmin;¹(1 - z&supmin;¹)²(1 - R) + RCE&sub2;(z)(1 - z&supmin;¹)&sup4;.
Aus obiger Gleichung ist ersichtlich, daß, wenn der D/A-Wandler 34 in Fig. 4a nicht perfekt ist, das Quantisierungsrauschen des ersten Sigma- Delta-Modulators zweiter Ordnung nicht vollständig gelöst würde und somit ein gewisses Quantisierungsrauschen E&sub1;(z) in dem endgültigen Ausgangssignal yout(z) enthalten wäre. Außerdem wäre das Quantisierungsrauschen E&sub2;(z) etwas modifiziert. Man sieht also, daß bei Einführung zusätzlichen Rauschens aufgrund von Nicht-Idealzuständen ein zusätzliches Klirren nicht hervorgerufen wird.
Die obige Offenbarung und Beschreibung der Erfindung ist lediglich beispielhaft und anschaulich gemäß bevorzugten Ausführungsformen; Änderungen der einzelnen Komponenten, Elemente oder Verschaltungen sind möglich, ohne vom Schutzumfang der Erfindung gemäß beigefügten Ansprüchen abzuweichen.

Claims

1. Sigma-Delta-Modulator zweiter Ordnung für einen A/D-Wandler, umfassend:

einen Eingang für ein analoges Eingangssignal (7);

einen Ausgang für ein digitales Ausgangssignal (6);

einen ersten Summierknoten (10), der mit einem ersten Eingang an das analoge Eingangssignal angeschlossen ist und mit einem zweiten Eingang an einen ersten Rückkopplungs-Verzögerungsblock angeschlossen ist, und mit einem Ausgang an einen Eingang eines ersten Integrators (12) angeschlossen ist, der eine Verzögerung um eine halbe Einheit beinhaltet; und

einen zweiten Summierknoten mit einem ersten Eingang, der an einen Ausgang des eine Verzögerung um eine halbe Einheit enthaltenden ersten Integrators (12) angeschlossen ist, der mit einem zweiten Eingang an einen Ausgang eines zweiten Rückkopplungs-Verzögerungsblocks angeschlossen ist, und der mit einem Ausgang an einen Eingang eines zweiten Integrators (14) angeschlossen ist, welcher eine Verzögerung um eine halbe Einheit enthält, dadurch gekennzeichnet, daß der erste Rückkopplungs- Verzögerungsblock ein Rückkopplungs-Verzögerungsblock mit einer Verzögerungseinheit ist, der zweite Rückkopplungs-Verzögerungsblock ein Rückkopplungs-Verzögerungsblock mit einer halben Verzögerungseinheit ist; und

ein Quantisierer (Q1) vorgesehen ist, der mit einem Eingang an einen Ausgang des zweiten, eine halbe Verzögerungseinheit aufweisenden Integrators angeschlossen ist, und der mit einem Ausgang direkt an einen Eingang des eine halbe Verzögerungseinheit aufweisende Rückkopplungs- Verzögerungsblocks, direkt an einen Eingang des eine Verzögerungseinheit aufweisenden Rückkopplungs-Verzögerungsblocks und an das digitale Ausgangssignal (6) angeschlossen ist;

und der Ausgang des eine halbe Verzögerungseinheit aufweisenden Rückkopplungs-Verzögerungsblocks um einen Faktor Zwei (15) multipliziert wird, bevor er in den zweiten Eingang des zweiten Summierknotens eingespeist wird.

2. Modulator nach Anspruch 1, bei dem der erste Integrator beinhaltet:

einen ersten geschalteten Kondensator (C&sub2; in Fig. 14), der selektiv an eine von zwei Referenzspannungen ankoppelbar ist;

einen zweiten geschalteten Kondensator (C&sub1; in Fig. 14), der selektiv an das analoge Eingangssignal (7) anschaltbar ist, wobei der erste und der zweite geschaltete Kondensator außerdem selektiv mit einem ersten Eingang eines ersten Summier-Integrators gekoppelt werden und ein zweiter Eingang des ersten Summier-Integrators auf Masse gelegt ist;

wobei der zweite Integrator beinhaltet:

einen dritten geschalteten Kondensator (C&sub5; in Fig. 14), selektiv an eine der zwei Referenzspannungen gekoppelt;

einen vierten geschalteten Kondensator (C&sub4; in Fig. 14), selektiv an einen Ausgang des ersten Summier-Integrators angeschlossen, wobei der dritte und der vierte Schaltkondensator außerdem selektiv an einen ersten Eingang eines zweiten Summier-Integrators angeschlossen sind und ein zweiter Eingang des zweiten Summier-Integrators auf Masse gelegt ist;

einen Vergleicher (47) mit einem Differenzausgang, wobei ein Ausgang des zweiten Summier-Integrators in den Vergleicher eingegeben wird.

3. Modulator nach Anspruch 2, weiterhin umfassend:

einen ersten Rückkopplungskondensator (C&sub3; in Fig. 14), der zwischen den ersten Eingang des ersten Summier-Integrators und den Ausgang des ersten Summier-Integrators gelegt ist, und einen zweiten Rückkopplungskondensator (C&sub6; in Fig. 14) zwischen dem ersten Eingang des zweiten Summier-Integrators und dessen Ausgang.

4. Modulator nach Anspruch 3, bei dem während eines ersten Taktsignals φ&sub1;:

der erste geschaltete Kondensator an eine der zwei Referenzspannungen angeschlossen ist, der zweite geschaltete Kondensator an das analoge Eingangssignal gekoppelt ist, der dritte geschaltete Kondensator an die eine der zwei Referenzspannungen geschaltet ist, und der dritte und der vierte geschaltete Kondensator an den ersten Eingang des zweiten Summier- Integrators angeschlossen sind; und

wobei während eines zweiten Taktsignals Φ&sub2;, dessen Vorderflanke zeitlich nach einer Vorderflanke des ersten Taktsignals Φ&sub1; auftritt:

der erste und der zweite geschaltete Kondensator an den ersten Eingang des ersten Summier-Integrators angeschlossen sind, der Ausgang des ersten Summier-Integrators an den vierten geschalteten Kondensator angeschlossen ist, und der Differenzausgang des Komparators gültig ist.

5. Sigma-Delta-Modulator vierter Ordnung für einen A/D-Wandler, enthaltend einen Sigma-Delta-Modulator zweiter Ordnung nach Anspruch 2, wobei der Modulator vierter Ordnung weiterhin umfaßt:

einen zweiten Sigma-Delta-Modulator zweiter Ordnung, enthaltend:

einen dritten Integrator (42), mit

einem fünften geschalteten Kondensator (C&sub8; in Fig. 14), selektiv an eine der zwei Referenzspannungen angeschlossen;

einem sechsten geschalteten Kondensator (C&sub7; in Fig. 14), selektiv an den Ausgang des zweiten Summier-Integrators angeschlossen, wobei der fünfte und der sechste geschaltete Kondensator auch selektiv an einen ersten Eingang eines dritten Summier-Integrators anschließbar sind und ein zweiter Eingang des dritten Summier-Integrators auf Masse gelegt ist;

einen vierten Integrator (43) mit

einem siebten geschalteten Kondensator (C&sub1;&sub1; in Fig. 14), selektiv an eine der zwei Referenzspannungen angeschlossen;

einem achten geschalteten Kondensator (C&sub1;&sub0; in Fig. 14), selektiv an einen Ausgang des dritten Summier-Integrators angeschlossen, wobei der siebte und der achte geschaltete Kondensator außerdem selektiv an einen ersten Eingang eines vierten Summier-Integrators angeschlossen sind und ein zweiter Eingang des vierten Summier-Integrators auf Masse gelegt ist;

einen zweiten Vergleicher (49) mit einem Differenzausgang, wobei ein Ausgang des vierten Summier-Integrators in den zweiten Vergleicher eingegeben wird.

6. Modulator vierter Ordnung nach Anspruch 5, umfassend:

einen ersten Rückkopplungskondensator (C&sub3; in Fig. 14) zwischen dem ersten Eingang des ersten Summier-Integrators und dem Ausgang des ersten Summier-Integrators, einen zweiten Rückkopplungskondensator (C&sub6; in Fig. 14) zwischen dem ersten Eingang des zweiten Summier- Integrators und dessen Ausgang, einen dritten Rückkopplungskondensator (C&sub9; in Fig. 14) zwischen dem ersten Eingang des dritten Summier- Integrators und dessen Ausgang, und einen vierten Rückkopplungskondensator (C&sub1;&sub2; in Fig. 14) zwischen dem ersten Eingang des vierten Summier- Integrators und dessen Ausgang.

7. Modulator vierter Ordnung nach Anspruch 6, bei dem während eines ersten Taktsignals Φ&sub1;:

der erste geschaltete Kondensator mit einer der zwei Referenzspannungen verbunden ist, der zweite geschaltete Kondensator mit dem analogen Eingangssignal gekoppelt ist, der dritte geschaltete Kondensator mit einer der zwei Referenzspannungen gekoppelt ist, der dritte und der vierte geschaltete Kondensator mit dem ersten Eingang des zweiten Summier-Integrators verbunden sind, der fünfte geschaltete Kondensator mit einer der zwei Referenzspannungen verbunden ist, der sechste geschaltete Kondensator an den Ausgang von dem ersten Vergleicher angeschlossen ist, der siebte geschaltete Kondensator an eine der zwei Referenzspannungen angeschlossen ist, und der siebte und der achte geschaltete Kondensator an den ersten Eingang des vierten Summier-Integrators angeschlossen ist; und

wobei während eines zweiten Taktsignals Φ&sub2;, dessen Vorderflanke zeitlich im Anschluß an eine Vorderflanke des Taktsignals Φ&sub1; auftritt:

der erste und der zweite geschaltete Kondensator an den ersten Eingang des ersten Summier-Integrators angeschlossen sind, der Ausgang des ersten Summier-Integrators an den vierten geschalteten Kondensator angeschlossen ist, der Differenzausgang des ersten Vergleichers gültig ist, der fünfte und der siebte geschaltete Kondensator an den ersten Eingang des dritten Summier-Integrators angeschlossen sind, dessen Ausgang an den achten geschalteten Kondensator angeschlossen ist, und der Differenzausgang des zweiten Vergleichers gültig ist.

8. Sigma-Delta-Modulator vierter Ordnung für einen A/D-Wandler, umfassend einen Sigma-Delta-Modulator zweiter Ordnung nach Anspruch 1, wobei der Modulator vierter Ordnung aufweist:

ein zweites digitales Ausgangssignal (17);

einen dritten Summierknoten, der mit einem ersten Eingang an den Eingang des Quantisierers angeschlossen ist, der mit einem zweiten Eingang an einen zweiten Verzögerungs-Rückkopplungsblock mit einer Verzögerung von Eins gekoppelt ist, und der mit einem Ausgang an einen Eingang eines dritten Integrators angeschlossen ist, der eine Verzögerung von einer halben Einheit aufweist;

einen vierten Summierknoten, der mit einem ersten Eingang an einen Ausgang eines eine Verzögerung einer halben Einheit aufweisenden dritten Integrators angeschlossen ist, der mit einem zweiten Eingang an einen Ausgang eines zweiten, eine Verzögerung von einer halben Einheit aufweisenden Rückkopplungsblocks angeschlossen ist, und der mit einem Ausgang an einen Eingang eines vierten Integrators gekoppelt ist, der eine Verzögerung von einer halben Einheit (ihm zugehörig) aufweist;

einen zweiten Quantisierer (13), der mit einem zweiten Quantisierereingang an einen Ausgang des eine Verzögerung von einer halben Einheit aufweisenden vierten Generators angeschlossen ist, der mit einem zweiten Quantisiererausgang an einen Eingang des zweiten, eine Verzögerung von einer halben Einheit aufweisenden Rückkopplungsblocks, an einen Eingang des zweiten, eine Verzögerung einer Einheit aufweisenden Rückkopplungsblocks und an das zweite digitale Ausgangssignal angeschlossen ist.

9. Modulator vierter Ordnung nach Anspruch 8, bei dem der Ausgang des zweiten, eine Verzögerung von einer halben Einheit aufweisenden Verzögerungsblocks mit dem Faktor Zwei multipliziert wird, bevor er in den zweiten Eingang des vierten Summierknotens eingespeist wird.

10. Modulator nach Anspruch 1, bei dem der erste Integrator eine erste differenzierende Differenz-Integratorschaltung ist, welche enthält: einen ersten geschalteten Kondensator (C2A), selektiv an eine von zwei Referenzspannungen anschließbar;

einen zweiten geschalteten Kondensator (C1A), selektiv an ein erstes Analog-Differenzeingangssignal angeschlossen, wobei der erste und der zweite geschaltete Kondensator außerdem selektiv an einen ersten Eingang eines ersten differenzierenden Differenz-Integrators angeschlossen sind;

einen dritten geschalteten Kondensator (C2B), selektiv an eine der beiden Referenzspannungen angeschlossen;

einen vierten geschalteten Kondensator (C1B), selektiv an ein zweites Differenz-Analogeingangssignal angeschlossen, wobei der dritte und der vierte geschaltete Kondensator außerdem selektiv an einen zweiten Eingang des ersten differenzierenden Differenz-Integrators angeschlossen sind; und

wobei der zweite Integrator eine zweite differenzierende Differenz- Integratorschaltung ist, welche beinhaltet:

einen fünften geschalteten Kondensator, selektiv an eine der zwei Referenzspannungen angeschlossen;

einen sechsten geschalteten Kondensator, selektiv an einen ersten Differenzausgang des ersten differenzierenden Integrators angeschlossen, wobei der fünfte und der sechste geschaltete Kondensator außerdem selektiv an einen ersten Eingang eines zweiten differenzierenden Differenz-Integrators angeschlossen sind;

einen siebten geschalteten Kondensator, selektiv an eine der zwei Referenzspannungen angeschlossen;

einen achten geschalteten Kondensator, selektiv an einen zweiten Differenzausgang des ersten differenzierenden Integrators angeschlossen, wobei der siebte und der achte geschaltete Kondensator außerdem selektiv an einen zweiten Eingang des zweiten Differenz-Integrators angeschlossen sind; und

einen Vergleicher mit einem Differenzeingang und -ausgang, wobei ein Differenzausgang des zweiten differenzierenden Integrators in den Vergleicher-Differenzeingang eingegeben wird und der Ausgang des Vergleichers ein Ein-Bit-Digitalsignal ist

11. Modulator zweiter Ordnung nach Anspruch 10, bei dem während eines ersten Taktsignals Φ&sub1;:

der erste geschaltete Kondensator an eine der beiden Referenzspannungen angeschlossen ist, der zweite geschaltete Kondensator an das erste analoge Differenz-Eingangssignal angeschlossen ist, der dritte geschaltete Kondensator an eine der zwei Referenzspannungen angeschlossen ist, der vierte geschaltete Kondensator an das zweite analoge Differenz-Eingangssignal angeschlossen ist, der fünfte und der siebte geschaltete Kondensator an eine der zwei Referenzspannungen angeschlossen sind, der fünfte und der sechste geschaltete Kondensator an den ersten Eingang des zweiten differenzierenden Integrators angeschlossen sind, der siebte und der achte geschaltete Kondensator an den zweiten Eingang des zweiten differenzierenden Integrators angeschlossen sind; und

wobei während eines zweiten Taktsignals Φ&sub2;, dessen Vorderflanke zeitlich nachfolgend bezüglich einer Vorderflanke des Taktsignals Φ&sub1; auftritt:

der erste und der zweite geschaltete Kondensator an den ersten Eingang des ersten differenzierenden Integrators gekoppelt sind, der dritte und der vierte geschaltete Kondensator an den zweiten Eingang des ersten differenzierenden Integrators gekoppelt sind, der erste und der zweite Differenzausgang des ersten differenzierenden Integrators an den sechsten bzw. den achten geschalteten Kondensator gekoppelt sind, und der Differenzausgang des ersten Vergleichers gültig ist.

12. Sigma-Delta-Modulator vierter Ordnung für einen A/D-Wandler mit einem Sigma-Delta-Modulator zweiter Ordnung gemäß Anspruch 10, wobei der Modulator vierter Ordnung außerdem beinhaltet:

einen zweiten Sigma-Delta-Modulator zweiter Ordnung, umfassend:

eine dritte differenzierende Differenz-Integratorschaltung, mit:

einem neunten geschalteten Kondensator, selektiv an eine der zwei Referenzspannungen angeschlossen;

einen zehnten geschalteten Kondensator, selektiv an den Differenzausgang des zweiten differenzierenden Integrators angeschlossen, wobei der neunte und der zehnte geschaltete Kondensator außerdem selektiv an einen ersten Eingang eines dritten differenzierenden Differenz-Integrators angeschlossen sind,

einem elften geschalteten Kondensator, selektiv mit einer der zwei Referenzspannungen verbunden;

einem zwölften geschalteten Kondensator, selektiv an den Differenzausgang des zweiten Differenz-Integrators angeschlossen, wobei der elfte und der zwölfte geschaltete Kondensator außerdem selektiv an einen zweiten Eingang des dritten differenzierenden Differenz-Integrators angeschlossen sind;

eine vierte differenzierende Differenz-Integratorschaltung mit

einem dreizehnten geschalteten Kondensator, selektiv an eine der zwei Referenzspannungen angeschlossen;

einem vierzehnten geschalteten Kondensator, selektiv an einen ersten Differenzausgang des dritten differenzierenden Integrators angeschlossen, wobei der dreizehnte und der vierzehnte geschaltete Kondensator außerdem selektiv an einen ersten Eingang eines vierten differenzierenden Differenz-Integrators angeschlossen sind;

einem fünfzehnten geschalteten Kondensator, selektiv an eine der zwei Referenzspannungen angeschlossen;

einem sechszehnten geschalteten Kondensator, selektiv an einen zweiten Differenzausgang des dritten differenzierenden Integrators angeschlossen, wobei der fünfzehnte und der sechzehnte geschaltete Kondensator außerdem selektiv an einen zweiten Eingang des vierten differenzierenden Integrators angeschlossen sind; und

einem zweiten Vergleicher mit einem Differenzeingang und einem Ausgang, wobei ein Differenzausgang des vierten differenzierenden Integrators in den Differenzeingang des ersten Vergleichers eingegeben wird und der Ausgang des zweiten Vergleichers ein Ein-Bit-Digitalsignal ist.

13. Sigma-Delta-Modulator vierter Ordnung nach Anspruch 12, bei dem während eines ersten Taktsignals Φ&sub1;:

der erste geschaltete Kondensator an eine der beiden Referenzspannungen angeschlossen ist, der zweite geschaltete Kondensator an das erste analoge Differenz-Eingangssignal angeschlossen ist, der dritte geschaltete Kondensator an eine der zwei Referenzspannungen angeschlossen ist, der vierte geschaltete Kondensator an das zweite analoge Differenz-Eingangssignal angeschlossen ist, der fünfte und der siebte geschaltete Kondensator an eine der zwei Referenzspannungen angeschlossen sind, der fünfte und der sechste geschaltete Kondensator an den ersten Eingang des zweiten differenzierenden Integrators angeschlossen sind, der siebte und der achte geschaltete Kondensator an den zweiten Eingang des zweiten differenzierenden Integrators angeschlossen sind, und der neunte geschaltete Kondensator an eine der beiden Referenzspannungen angeschlossen ist, und der zehnte geschaltete Kondensator an den Differenzausgang des zweiten differenzierenden Integrators angeschlossen ist, der elfte geschaltete Kondensator an eine der zwei Referenzspannungen angeschlossen ist, der zwölfte geschaltete Kondensator an den Differenzausgang des zweiten differenzierenden Integrators angeschlossen ist, der dreizehnte und der fünfzehnte geschaltete Kondensator an eine der zwei Referenzspannungen angeschlossen sind, der dreizehnte und der fünfzehnte geschaltete Kondensator an den ersten Eingang des vierten differenzierenden Integrators angeschlossen sind, und der fünfzehnte und der sechzehnte geschaltete Kondensator an den zweiten Eingang des vierten differenzierenden Integrators angeschlossen sind; und

der erste und der zweite geschaltete Kondensator an den ersten Eingang des ersten differenzierenden Integrators gekoppelt sind, der dritte und der vierte geschaltete Kondensator an den zweiten Eingang des ersten differenzierenden Integrators gekoppelt sind, der erste und der zweite Differenzausgang des ersten differenzierenden Integrators an den sechsten bzw. den achten geschalteten Kondensator gekoppelt sind, und der Differenzausgang des ersten Vergleichers gültig ist, der neunte und der zehnte geschaltete Kondensator an den ersten Eingang des dritten differenzierenden Integrators angeschlossen sind, der elfte und der zwölfte geschaltete Kondensator an den zweiten Eingang des dritten differenzierenden Integrators angeschlossen sind, der erste und der zweite Differenzausgang des dritten differenzierenden Integrators an den vierzehnten bzw. den sechzehnten geschalteten Kondensator angeschlossen sind, und der Differenzausgang des zweiten Vergleichers gültig ist.

14. Sigma-Delta-Modulator zweiter Ordnung nach Anspruch 1, bei dem

der erste Integrator eine erste differenzierende Differenz-Integratorschaltung ist, welche beinhaltet:

einen ersten geschalteten Kondensator, selektiv an eine der beiden Referenzspannungen angeschlossen;

einen zweiten geschalteten Kondensator, selektiv an ein erstes oder ein zweites Analog-Differenzeingangssignal angeschlossen, wobei der erste und der zweite geschaltete Kondensator außerdem selektiv an einen ersten Eingang eines ersten differenzierenden Differenz-Integrators angeschlossen sind;

einen dritten geschalteten Kondensator, selektiv an eine der beiden Referenzspannungen angeschlossen;

einen vierten geschalteten Kondensator, selektiv an das erste oder das zweite Differenz-Analogeingangssignal angeschlossen, wobei der dritte und der vierte geschaltete Kondensator außerdem selektiv an einen zweiten Eingang des ersten differenzierenden Differenz-Integrators angeschlossen sind; und

wobei der zweite Integrator eine zweite differenzierende Differenz- Integratorschaltung ist, welche enthält:

einen sechsten geschalteten Kondensator, selektiv an einen ersten oder einen zweiten Differenzausgang des ersten differenzierenden Integrators angeschlossen, wobei der fünfte und der sechste geschaltete Kondensator auch selektiv mit einem ersten Eingang eines zweiten differenzierenden Differenz-Integrators verbunden sind;

einen siebten geschalteten Kondensator, selektiv an eine der beiden Referenzspannungen angeschlossen;

einen achten geschalteten Kondensator, selektiv an den ersten oder den zweiten Differenzausgang des ersten differenzierenden Integrators angeschlossen, wobei der siebte und der achte geschaltete Kondensator außerdem selektiv an einen zweiten Eingang des zweiten differenzierenden Integrators angeschlossen sind; und

einen Vergleicher mit einem Differenzeingang und einem -ausgang, wobei ein Differenzausgang des zweiten differenzierenden Integrators in den Vergleicher-Differenzeingang eingegeben wird und der Vergleicher- Ausgang ein Ein-Bit-Digitalsignal ist.

15. Sigma-Delta-Modulator zweiter Ordnung nach Anspruch 14, bei dem während eines ersten Taktsignals Φ&sub1;:

der erste geschaltete Kondensator an eine der zwei Referenzspannungen angeschlossen wird, der zweite geschaltete Kondensator an das erste analoge Differenz-Eingangssignal angeschlossen wird, der dritte geschaltete Kondensator an eine der beiden Referenzspannungen angeschlossen wird, der vierte geschaltete Kondensator an das zweite analoge Differenz- Eingangssignal angeschlossen wird, der fünfte und der siebte geschaltete Kondensator an eine der beiden Referenzspannungen angeschlossen wird, der fünfte und der sechste geschaltete Kondensator an den ersten Eingang des zweiten differenzierenden Integrators angeschlossen wird, der sechste geschaltete Kondensator an das zweite analoge Differenz-Eingangssignal angeschlossen wird, der siebte und der achte geschaltete Kondensator an den zweiten Eingang des zweiten differenzierenden Integrators angeschlossen werden, und der achte geschaltete Kondensator an das erste analoge Differenz-Eingangssignal angeschlossen wird; und

bei dem während eines zweiten Taktsignals Φ&sub2;, dessen Vorderflanke zeitlich später auftritt als eine Vorderflanke des Taktsignals Φ&sub1;:

der erste und der zweite geschaltete Kondensator am den ersten Eingang des ersten differenzierenden Integrators angeschlossen werden, der zweite geschaltete Kondensator an das zweite analoge Differenz-Eingangssignal geschaltet wird, der dritte und der vierte geschaltete Kondensator an den zweiten Eingang des ersten differenzierenden Integrators angeschlossen werden, der vierte geschaltete Kondensator an das erste analoge Differenz- Eingangssignal angeschlossen werden, der erste und der zweite Differenzausgang des ersten differenzierenden Integrators an den sechsten bzw. den achten geschalteten Kondensator angeschlossen werden, und der Differenzausgang des Vergleichers gültig ist.

16. Sigma-Delta-Modulator vierter Ordnung für einen A/D-Wandler, umfassend den Sigma-Delta-Modulator zweiter Ordnung nach Anspruch 14, wobei der Modulator vierter Ordnung umfaßt:

einen zweiten Sigma-Delta-Modulator zweiter Ordnung, enthaltend:

eine dritte differenzierende Differenz-Integratorschaltung mit

einem neunten geschalteten Kondensator, selektiv an eine der beiden Referenzspannungen angeschlossen;

einem zehnten geschalteten Kondensator, selektiv an ein erstes oder ein zweites analoges Differenz-Eingangssignal angeschlossen, wobei der neunte und der zehnte geschaltete Kondensator außerdem selektiv an einen ersten Eingang eines dritten differenzierenden Differenz-Integrators angeschlossen sind;

einem elften geschalteten Kondensator, selektiv an eine der beiden Referenzspannungen angeschlossen;

einem zwölften geschalteten Kondensator, selektiv an das erste oder das zweite analoge Differenz-Eingangssignal angeschlossen, wobei der elfte und der zwölfte geschaltete Kondensator außerdem selektiv an einem zweiten Eingang des dritten differenzierenden Differenz-Integrators angeschlossen sind;

eine vierte differenzierende Differenz-Integratorschaltung mit:

einem dreizehnten geschalteten Kondensator, selektiv an eine der beiden Referenzspannungen angeschlossen;

einem vierzehnten geschalteten Kondensator, selektiv an einen ersten oder einen zweiten Differenzausgang des dritten differenzierenden Integrators angeschlossen, wobei der dreizehnte und der vierzehnte geschaltete Kondensator außerdem selektiv an einen ersten Eingang eines vierten differenzierenden Differenz-Integrators angeschlossen sind;

einem fünfzehnten geschalteten Kondensator, selektiv an eine der beiden Referenzspannungen angeschlossen;

einem sechzehnten geschalteten Kondensator, selektiv an den ersten oder den zweiten Differenzausgang des dritten differenzierenden Integrators angeschlossen, wobei der fünfzehnte und sechzehnte geschaltete Kondensator außerdem selektiv an einen zweiten Eingang des vierten differenzierenden Integrators angeschlossen sind; und

einem zweiten Vergleicher mit einem Differenzeingang und -ausgang, wobei ein Differenzausgang des vierten differenzierenden Integrators in den Differenzeingang des zweiten Vergleichers eingeht und das Ausgangssignal des zweiten Vergleichers ein Ein-Bit-Digitalsignal ist.

17. Sigma-Delta-Modulator vierter Ordnung nach Anspruch 16, bei dem während eines ersten Taktsignals Φ&sub1;:

der erste geschaltete Kondensator an eine der zwei Referenzspannungen angeschlossen wird, der zweite geschaltete Kondensator an das erste analoge Differenz-Eingangssignal angeschlossen wird, der dritte geschaltete Kondensator an eine der beiden Referenzspannungen angeschlossen wird, der vierte geschaltete Kondensator an das zweite analoge Differenz- Eingangssignal angeschlossen wird, der fünfte und der siebte geschaltete Kondensator an eine der beiden Referenzspannungen angeschlossen wird, der fünfte und der sechste geschaltete Kondensator an den ersten Eingang des zweiten differenzierenden Integrators angeschlossen wird, der sechste geschaltete Kondensator an das zweite analoge Differenz-Eingangssignal angeschlossen wird, der siebte und der achte geschaltete Kondensator an den zweiten Eingang des zweiten differenzierenden Integrators angeschlossen werden, und der achte geschaltete Kondensator an das erste analoge Differenz-Eingangssignal angeschlossen wird, der neunte geschaltete Kondensator an eine der beiden Referenzspannungen angeschlossen ist, der zehnte geschaltete Kondensator an den Differenzausgang des zweiten differenzierenden Integrators angeschlossen ist, der elfte geschaltete Kondensator an eine der beiden Referenzspannungen angeschlossen ist, der zwölfte geschaltete Kondensator an den Differenzausgang des zweiten differenzierenden Integrators angeschlossen ist, der dreizehnte und der fünfzehnte geschaltete Kondensator an eine der beiden Referenzspannungen angeschlossen sind, der dreizehnte und vierzehnte geschaltete Kondensator an den ersten Eingang des vierten differenzierenden Integrators angeschlossen sind, der vierzehnte geschaltete Kondensator an das zweite analoge Differenz-Eingangssignal angeschlossen ist, der fünfzehnte und sechzehnte geschaltete Kondensator an den zweiten Eingang des vierten differenzierenden Integrators angeschlossen sind, der sechzehnte geschaltete Kondensator an das erste analoge Differenzeingangssignal angeschlossen ist; und

wobei während eines zweiten Taktsignals Φ&sub2;, dessen Vorderflanke zeitlich später als eine Vorderflanke des Taktsignals Φ&sub1; auftritt:

der erste und der zweite geschaltete Kondensator am den ersten Eingang des ersten differenzierenden Integrators angeschlossen werden, der zweite geschaltete Kondensator an das zweite analoge Differenz-Eingangssignal geschaltet wird, der dritte und der vierte geschaltete Kondensator an den zweiten Eingang des ersten differenzierenden Integrators angeschlossen werden, der vierte geschaltete Kondensator an das erste analoge Differenz- Eingangssignal angeschlossen werden, der erste und der zweite Differenzausgang des ersten differenzierenden Integrators an den sechsten bzw. den achten geschalteten Kondensator angeschlossen werden, und der Differenzausgang des Vergleichers gültig ist, wobei der neunte und der zehnte geschaltete Kondensator an den ersten Eingang des dritten differenzierenden Kondensators angeschlossen sind, der zehnte geschaltete Kondensator an das zweite analoge Differenz-Eingangssignal angeschlossen sind, der elfte und der zwölfte geschaltete Kondensator an den zweiten Eingang des dritten differenzierenden Integrators angeschlossen sind, der zwölfte geschaltete Kondensator an das erste analoge Differenz-Eingangssignal angeschlossen ist, der erste und der zweite Differenzausgang des dritten differenzierenden Integrators an den vierzehnten bzw. den sechzehnten geschalteten Kondensator angeschlossen sind, und das Differenzausgangssignal des zweiten Vergleichers gültig ist.

18. Modulator vierter Ordnung nach Anspruch 8, weiterhin umfassend:

einen ersten Nach-Quantisiernetzwerk-Eingang (15) als Ausgang von dem Quantisierer;

einen zweiten Nach-Quantisiernetzwerk-Eingang (17) als Ausgang von dem zweiten Quantisierer; und

einen Nach-Quantisiernetzwerk-Digitalausgang (21);

wobei der erste Netzwerkeingang an einen Eingang eines Netzwerk- Verzögerungsblocks angeschlossen ist und der zweite Netzwerkeingang mit einer Konstanten multipliziert wird;

wobei ein Ausgang des Netzwerk-Verzögerungsblock an einen ersten Eingang eines ersten Netzwerk-Summierknotens und an einen ersten Eingang eines zweiten Netzwerk-Summierknotens angeschlossen ist;

wobei der multiplizierte zweite Netzwerkeingang an einen zweiten Eingang des ersten Netzwerk-Summierknotens angeschlossen ist;

wobei ein Ausgang des zweiten Netzwerk-Summierknotens an einen Eingang eines Differenzierglieds gegeben wird;

wobei ein Ausgang des Differenzierglieds an einen zweiten Eingang des zweiten Netzwerk-Summierknotens gegeben wird; und

wobei der Netzwerk-Digitalausgang an einen Ausgang des zweiten Summier-Netzwerkknotens angeschlossen ist.

19. Modulator vierter Ordnung nach Anspruch 18, mit einem Nach- Quantisiernetzwerk, umfassend:

einen ersten Nachquantisier-Digitaleingang, ausgegeben von dem Quantisierer;

einen zweiten Nachquantisier-Digitaleingang, ausgegeben von dem zweiten Quantisierer; und

einen Analogausgang;

wobei der erste Nachquantisier-Digitaleingang auf einen Eingang eines Nachquantisier-Verzögerungsblocks gegeben wird;

wobei der zweite Nachquantisier-Digitaleingang mit einer Konstanten multipliziert und dann an einen ersten Eingang eines ersten Nachquantisier-Summierknotens gegeben wird;

wobei ein Ausgang des Nachquantisier-Verzögerungsblocks an einen zweiten Eingang des ersten Nachquantisier-Summierknotens und einen Eingang eines ersten Nachquantisier-D/A-Wandlers (32) gegeben wird;

wobei ein Ausgang des ersten Nachquantisier-Summierknotens an einen Eingang eines Differenzierglieds angeschlossen ist;

wobei ein Ausgang des Differenzierglieds in einen zweiten Nachquantisier-D/A-Wandler (34) eingegeben wird;

wobei ein Ausgang des ersten Nachquantisier-D/A-Wandlers auf einen ersten Eingang eines zweiten Nachquantisier-Summierknotens (72) gegeben und ein Ausgang des zweiten Nachquantisier-D/A-Wandlers an einen zweiten Eingang des zweiten Nachquantisier-Summierknotens gegeben wird; und

wobei ein Analogausgang an einen Ausgang des zweiten Nachquantisier- Summierknotens angeschlossen ist.

20. Netzwerk nach Anspruch 19, bei dem der erste D/A-Wandler ein Ein- Bit-D/A-Wandler ist.

21. Netzwerk nach Anspruch 19, bei dem der zweite D/A-Wandler ein Mehrfach-Bit-D/A-Wandler ist.

22. Sigma-Delta-Modulator vierter Ordnung nach Anspruch 8, bei dem der digitale Eingang durch einen Analogeingang ersetzt ist, damit der Modulator als digitaler Rauschformer für einen D/A-Wandler arbeiten kann.