JP2585395B2

JP2585395B2 - 分離伝送路における多ビットディジタルワ−ド信号用インピ−ダンス変換回路

Info

Publication number: JP2585395B2
Application number: JP63250053A
Authority: JP
Inventors: アンドリュー・ゴードン・フランシス・ディングウォル
Original assignee: General Electric Co
Current assignee: General Electric Co
Priority date: 1987-10-05
Filing date: 1988-10-05
Publication date: 1997-02-26
Anticipated expiration: 2012-02-26
Also published as: JPH01165212A; US4783643A; FR2621432A1; FR2621432B1; NL8802427A

Description

【発明の詳細な説明】［発明の分野］本発明は信号供給回路の出力インピーダンスを、所定
の異なる負荷インピーダンスを駆動するのに適したイン
ピーダンス・レベルに変換する回路に関するものであ
る。更に詳しく述べると、本発明は並列信号伝送路の多
ビット・ディジタル・ワード信号に対するこのような変
換回路に関するものである。

［発明の背景］古典的なインダクタンス性のインピーダンス変換装置
はあまりにかさばるので殆んどの半導体集積回路システ
ムに用いるのに適していない。また、それと同等の電子
回路はかなり複雑であるので、多くの用途では実現する
のにコストがかかり過ぎる。トランジスタのエミッタ・
ホロワのような、インピーダンス変換に使用され得る他
の能動電子回路では、トランジスタ接合電圧のオフセッ
トや比較的大きいエミッタ回路抵抗の取扱いに問題があ
る。

システムによっては、出力インピーダンスが比較的高
い信号源ラッチ・レジスタから出力インピーダンスが比
較的低い負荷に並列に多ビット・ワードを表わすディジ
タル信号を送らなければならない。このような状況はた
とえばアナログ信号フォーマットとディジタル信号フォ
ーマットとの間の変換を行なうための回路およびトラッ
クホールド回路で生じ得る。

単一の信号伝送路でインピーダンス変換を行なうた
め、CMOSトランジスタ・スイッチのようなトランジスタ
・スイッチを縦続接続したチェーンを使うことが知られ
ている。しかし、並列信号路の多ビット信号伝送で必要
となるようなインピーダンス変換マトリックスに上記の
ようなスイッチ・チェーンを複数個設けた場合、種々の
トランジスタ特性によってチェーンの間に通常許容でき
ない信号伝搬遅延の差と望ましくない利用回路の動作現
象が生じることがわかった。

［発明の要約］本発明の一面では、インピーダンス変換のために縦続
接続されたトランジスタ・スイッチの複数のチェーンを
用いて、各チェーンの信号伝送路に同数のトランジスタ
・スイッチを含めることにより上記の遅延の差異等の影
響を軽減する。チェーン内のスイッチの状態は各チェー
ンの伝送路内でスイッチに印加される入力信号の２進信
号状態によって制御される。スイッチ出力インピーダン
スの実部はチェーンに沿ってほぼ一様にスケーリング
（scaling）される。

本発明の別の１つの面では、被駆動段出力コンダクタ
ンスと駆動段スイッチ出力コンダクタンスとのスケーリ
ング比Ｆをスイッチの複数のチェーンのすべてにわたっ
て用いる。比Ｆがすべての段の対で一様に使用しようと
して選ばれた値よりも小さい値になるようなチェーンの
段対では、スイッチ対の被駆動段の出力コンダクタンス
が伝送路内スイッチと少なくとも１個のダミー負荷スイ
ッチに分けられる。この際、伝送路内スイッチとダミー
負荷スイッチのコンダクタンスの組み合わせと同じチェ
ーンの前段の駆動スイッチのコンダクタンスとの比Ｆが
所望の値となるように伝送路内スイッチのコンダクタン
スが設定される。

少なくとも相補導電型トランジスタスイッチが採用さ
れ、かつ、インピーダンス整合されたディジタルワード
信号のアナログ変換信号に高い精度が要求される用途で
は、偶数のスイッチ段が採用される。その方法では、各
スイッチのトランジスタの導電型によって出力コンダク
タンスの対称性が失われるが、信号が全スイッチチェー
ンを伝搬することによってその対称性の欠除が相殺され
る。同様に、もっと高い精度が必要な用途では、少なく
とも１つのダミー負荷スイッチが選択された比Ｆに合う
少なくとも２つの縦続スイッチ段を含むことによって第
１の継続ダミー負荷スイッチが適切に装荷される。

［具体的な説明］第１図には本発明の一実施例によるインピーダンス変
換回路17の一つの適用例を説明するためにディジタル・
アナログ変換器（DAC）10を示してある。DAC10の個別主
要ブロックを簡単に説明することによりDACの環境に於
けるそれらの相互関係を示した後、これらのブロックの
各々について更に詳細に説明することにより本発明のい
くつかの特徴と利点を示す。

DAC10はデータ信号源11を含み、データ信号源11はア
ースを基準とした複数ビットのディジタル信号をビット
並列の２進コードのワードフォーマットで出力する都合
のよい任意のものでよい。図示例では８ビットのワード
（本明細書では時に「サンプル」または「サンプル値」
と呼ぶ）が用いられ、これは並列信号N0乃至N7を含む。
N0からN7に向う程、２進の上位となる。２進からバーへ
のデコーダ12（以後簡単にバーデコーダと呼ぶ）もアー
スを基準とし、データ信号源11の２ビット以上、図示例
では３ビットの最上位ビット（MSB）をラッチ・セット1
3に結合する。デコーダ12の性質と目的について以下更
に説明する。ラッチ・セット13は、デコーダ12からの並
列な７つの出力ビットの各々に対し、またデータ信号源
11からの入力信号の５個の最下位ビット（LSB）の各々
に対して、周知のＤ形フリップフロップ回路のようなア
ースを基準としたラッチ回路を含む。クロック信号源16
から周期的信号がラッチ回路の入力に与えられるので、
ラッチ回路はデータ信号源11またはデコーダ12からの各
入力を同時にサンプリングする。各ラッチ回路の出力イ
ンピーダンスは実質的に同じであり、通常500オーム以
上である。

ラッチ・セット13のラッチ回路はインピーダンス変換
のために使用されるトランジスタ・スイッチ・チェーン
のセット17に対する入力接続回路として動作する。ラッ
チの出力はセット17のそれぞれのチェーンを介して出力
接続回路、図示例ではＲ−2R抵抗はしご形回路網18のそ
れぞれの並列枝路に結合される。チェーン４のような各
チェーンには複数のトランジスタ・スイッチ、図示例で
は第１図のスイッチ５のような反転スイッチが複数個含
まれる。複数のトランジスタ・スイッチは縦続接続され
て、ラッチ・セット13から回路網18への１ビット位置の
信号の非同期伝搬のための伝送路を形成する。後で示す
ように、各スイッチとしてCMOS反転スイッチを用いるこ
とが好ましい。しかし、チェーン内の１つ以上のスイッ
チをナンド・ゲート、ノア・ゲート、伝送ゲート等の他
の形式の論理スイッチで構成してもよい。

回路網18は受けたビット並列のディジタル信号ワード
を対応する相次ぐアナログ信号サンプルまたはアナログ
信号値に変換し、これはディジタル・アナログ変換器の
出力端子19に現われる。回路網18は基本的に周知のＲ−
2R構成の回路網であるが、後で述べるように変換器の直
線性の改良とバーデコーダ12の機能の両方が得られるよ
うに修正されている。

出力端子19の信号は二重終端された同軸ケーブル20の
ような伝送線路を介して出力すなわち利用回路（図示し
ない）に結合される。同軸ケーブルを介して利用回路を
駆動する多ビットで低出力インピーダンスのDACに高い
速度と精度を必要とするような典型的な利用回路には、
機械制御のためのロボット型の用途と遠隔位置からのテ
レメータ精密データの結合が含まれる。終端抵抗21およ
び22はそれぞれケーブル20の中心導体の入力端と出力端
をアースに接続し、それらの抵抗値はたとえば特性イン
ピーダンスが75オームのケーブルの場合には75オームで
ある。

再びバーデコーダ12について考えると、これはスイッ
チ・チェーン・セット17にトランジスタ・スイッチを用
いることによって生ずるアナログ出力信号歪の影響を低
減すると共に、完全２進符号化信号の場合のインピーダ
ンス変換と比べてスイッチ・チェーンを具現するのに必
要な半導体の面積を小さくするために設けられる。上記
の歪減少は、最悪条件のもとで、すなわちDACのレンジ
中央のレベルを横切る２進コード表示の伝送に於いて状
態を変化しなければならないチェーン・セット17の最終
段スイッチの数を減らすことによって得られる。図示例
で用いられる反転CMOSトランジスタ・スイッチは後で詳
しく説明するように非対称スイッチング特性を示すこと
が知られている。これらの非対称特性によって、変換器
のアナログ出力に望ましくない信号レベルの伝送時間お
よび振幅のエクスカーション（excursion）が生じるこ
とがある。しばしばDACは非常に高いワード伝送速度の
ディジタル信号に対して動作しなければならないので、
それらのエクスカーションの影響が各サンプル時間のか
なりの部分を費した後に消散し、その結果アナログ出力
に望ましくない歪が生じる。最新のCMOSスイッチを使っ
たときのこのような高ワード伝送速度は、数十メガヘル
ツの範囲のワード伝送速度、たとえば40×10⁶ワード／
秒の速度である。

今述べた伝送時間のエクスカーションの影響を軽減す
るには、データ信号源11からの信号の最上位の少なくと
も何ビットか、図示例では３ビットをいわゆる「バー
（bar）」フォーマットに復号して、入力情報がその可
能な値の範囲を順次進むときに状態が変わるビットの数
を最小限にする。出力端子19に与えられる電流の大きな
変化は２進符号化された最上位の３ビット位置で生じ
る。端子19のアナログ信号のステップ状変化にとって、
チェーン・セット17の最終段スイッチは、３つの２進符
号化ビット位置に対応するバー符号化位置において、す
べてソースあるいはシンクであり、ソースとシンクの組
み合わせにはならない。このことは第４図から明らかで
ある。第４図はバー符号化ビットに関係するようなDAC
入力振幅の増大により１ビット以上が高レベルになるこ
と、すなわち電流のソースを必要とすることを示してい
る。同様に、入力振幅の減少により１ビット以上が低レ
ベルになること、すなわち電流のシンクを必要とする。
これに対して同じ３ビットが２進符号化されている場合
には、シーケンスのレンジ中央の点を通過する増加に対
して３ビット全部が同時に状態を変え、第３図に示すよ
うに１つのソースの電流と２つのシンクの電流との差を
出力端子19に与える。バーコードは周知の交差結合（ツ
イスト）型リングカウンタ、ジョンソン（Johnson）カ
ウンタまたはメビウス（Moebius）カウンタの出力の１
サイクルに類似している。これらはすべて、最下位のす
べてが“0"のパターンから始まって、サイズが大きくな
るすべてが“1"のパターンがLSB位置からMSB位置に向っ
て動くように見える信号状態の逐次パターンに特徴があ
る。

第２図は２進符号化ビットN5、N6およびN7を対応する
７つのバー符号化ビットB5A、B6B、B6A、B7D、B7C、B7
B、B7A（後の方ほど上位）に復号するデコーダ12を構成
する論理回路の一形式の回路図である。各バー符号化ビ
ットに対して２段階の論理を使用することにより、デコ
ーダのすべてのビット回路の径路で信号伝搬遅延が実質
的に等しくなる。バー符号化ビットに３桁の参照符号を
用いることにより、バー符号化ビットとはしご回路網18
のそれに対応する２進レベルの並列枝路回路の処理との
対応性を容易にしている。

各バー符号化ビットを求めるためのブール代数式は次
の通りとなる。これは下位から上位へのビット順に記し
てあり、第２図の論理回路の動作も表わしている。

B5A＝N7＋N6＋N5 B6B＝N7＋N6 B6A＝N7＋（N6・N5） B7D＝N7 B7C＝N7・（N6＋N5） B7B＝N7・N6 B7A＝N7・N6・N5 第３図および第４図はそれぞれデコーダ12への２進符
号化ビット状態入力およびデコーダからのバー符号化ビ
ット状態出力をそれぞれDAC入力振幅サンプル値に対し
て示す信号状態図である。第４図からわかるようにどの
サンプル値に対するバーコード・パターンでも、“1"の
ビットが連続し、“0"のビットが連続する。与えられた
どのサンプル値表現でもビット状態“1"と“0"の間の遷
移は１つ以下であり、表現し得る値のシーケンスでは１
つの値から隣接の値への変化には１つのビット状態の遷
移しか含まれない。特に注意すべきことは、（２進の場
合の）最悪状態、すなわち図示の８ビットの例で値127
と128との間のレンジ中央での遷移において、状態を変
えるバー符号化ビットがビットB7Dのみであることであ
る。もちろん相次ぐ２つのサンプル時点の間に入力サン
プル値が31（すべてのビットが“0"）から255（すべて
のビットが“1"）に変った場合、１回の動作で７つのバ
ー符号化が状態を変えるのに対して、２進符号化ビット
は１回の動作で３ビットしか状態を変えない。しかしこ
こに述べる形式の多ビットの信号によるインピーダンス
変換を必要とするシステムでは、ディジタル入力の上位
の３つの２進符号化ビットに対するバーコード・シーケ
ンスで逐次的な２レベル・ステップ以上を含むような単
一ステップ・アナログ・サンプル・レベル変化を含む大
きなエクスカーションの発生が通常、帯域制限によって
防止される。

前に述べたように、ラッチ・セット13は12個のクロッ
ク作動式Ｄ形フリップフロップ回路（図示していない）
を含む。このような各フリップフロップはデータ入力接
続部、このデータ入力の信号をサンプリングするように
フリップフロップを作動するためのクロック入力接続
部、および真とその反転の出力接続部が設けられ、セッ
ト13では真の出力接続部だけが用いられる。これらのフ
リップフロップ回路の各々の出力インピーダンスの実部
すなわちコンダクタンス部は通常500オームのオーダで
ある。しかし、二重終端された同軸ケーブルを駆動する
のに増幅器を必要としない低抵抗はしご形回路網では、
インピーダンス不整合によって反射の問題が生じないよ
うにケーブルを駆動するために出力インピーダンスがず
っと小さくなければならない。この低抵抗回路網はその
個々の並列枝路にとっての対応低出力インピーダンス源
から、すなわちDACの本質的に単調動作による直線性を
損なわないインピーダンスを用いて駆動しなければなら
ない。したがって、各チェーンの伝搬遅延を実質的に等
しくしながら低抵抗はしごの各並列枝路を駆動するため
に必要な電流レベルを作るためにCMOSスイッチ・チェー
ンのセット17が設けられる。最終段のすべてのスイッチ
をほぼ同時に動作させるため伝搬遅延が等しくなければ
ならない。

スイッチ・チェーンの説明を続ける前に、ここでは抵
抗はしご形回路網18について若干詳しく説明する。回路
網18は基本的には通常のＲ−2Rはしご形回路網であっ
て、それにバーデコーダ12が使用できるようにいくつか
の変更を加えたものである。このようなはしご形回路網
では相対抵抗値Ｒのレール抵抗（32,36等）が回路網の
アナログ出力端子19とアースとの間に直列に接続され
る。このようなレール抵抗はDACに対する２進符号化さ
れた入力ワード・ビット信号の各隣接対に対する並列枝
路抵抗接続点の間に１つづつ設けられる。更に、Ｒ−2R
はしご形回路網で通常行なわれるように、最下位のレー
ル抵抗49とアースとの間に2Rの抵抗51が設けられる。

はしご回路網の相対抵抗値2Rの各並列枝路（50,56
等）はレール直列接続部内の共通回路点に接続された１
つ以上の抵抗として実現される。２進符号化された各デ
ィジタル入力は、２つのレール抵抗端子のうちアースか
ら電気的により離れた方のレール抵抗端子に接続された
相対抵抗値2Rの並列枝路抵抗に印加される。ケーブル20
の終端抵抗21および22がそれぞれ75オームである（ケー
ブル20の両端を75オームで終端して37.5オームの静的負
荷に相当する）用途では、はしご形回路網のレール抵抗
Ｒの値は約150オームであり、並列枝路抵抗2Rの値は300
オームであり、基準電圧源は５ボルトであり、このため
はしご形回路網は二重終端された75オームのケーブル20
に１ボルトのフルスケール電圧を供給する。

第１図に示すように、場合によっては2Rの実効並列枝
路抵抗を形成するために複数の並列の抵抗を用いること
により７つのバー符号化ビットをはしご重み付け方式に
適合させる。これらの抵抗は等価回路で見ればそれぞれ
並列回路内にあると考えられる。というのは、各抵抗が
常にその駆動スイッチ・トランジスタの一方または他方
および基準電源接続部を介してアース帰線に接続される
からである。したがって、チェーン・セット17の出力に
現われる４つの最上位のバー符号化ビットB7A乃至B7Dは
４個のレール抵抗31に結合される。この４個のレール抵
抗31はそれぞれ抵抗値が8Rであり、これらの抵抗は全て
同じ電気的な点、すなわち出力端子19に隣接し、且つレ
ール抵抗32の（図面上の）最上部にある点でレール抵抗
の直列回路組合せに接続される。同様に、チェーン・セ
ット17の出力に現われるバー符号化ビットB6AおよびB6B
はそれぞれ抵抗値が4Rの２個の並列枝路抵抗33を介して
レール抵抗32と36の間の共通電気点でレール抵抗の直列
回路組合わせに接続される。最後に、チェーン・セット
17の出力に現われるバー符号化ビットB5Aは抵抗値2Rの
通常の並列枝路抵抗37を介してレール抵抗36と38との間
の共通電気点でレール抵抗の直列回路組合わせに接続さ
れる。バー符号化機能を追加した場合のはしご形回路網
のＲ−2R抵抗関係は、図示のバー符号化を介在させるこ
となく入力の２進符号化ビットの８ビット全部を印加す
るようにしたものと変らない。

低抵抗Ｒ−2Rはしご形回路網の個々の抵抗の製造許容
差は並列枝路抵抗とレール（直列枝路）抵抗との間のＲ
−2R比が精密に維持されている限り厳しくない。この比
は集積回路製造プロセスで維持するのは通常比較的容易
であるが、並列枝路を駆動するために接続されたスイッ
チの出力インピーダンスが並列枝路の相対抵抗値2R＝30
0オームに対してかなりの大きさの抵抗を含んでいる場
合には乱される。８ビットに対して512分の１より良い
全体の直線性が要求されるとき、この例で使用されるMO
Sトランジスタは、上記の300オームの並列枝路抵抗と比
べてまだかなり大きい５乃至20オームの最大導通抵抗を
持つ。2R＝300オーム（最大抵抗）の例では、LSBスイッ
チ55は相対抵抗値32rを持つ。この相対抵抗値32rは2R＝
300と同じオーダの大きさとなるべきである。この例で
は、正確さをあまり損なうことなく20オームまでのスイ
ッチ抵抗を使うことができる。

第１図に於いて、適切にDAC全体を動作させるため、
はしご形回路網18の各並列枝路抵抗は使用する２進コー
ドまたはバーコードのいずれかによるディジタル信号情
報状態に応じて所定の電流レベルまたは低インピーダン
ス接地（ゼロ電流レベル）を受ける。したがってDAC動
作中常に各並列枝路抵抗と直列にスイッチ抵抗が存在す
る。図示例で用いているCMOSトランジスタの場合、この
スイッチ抵抗はトランジスタのデバイス幅Ｗすなわちゲ
ート端子幅の関数である。デバイス半導体材料の上に設
置されているゲート端子の幅が広い程、デバイスの導通
抵抗ｒが小さくなり、デバイスのコンダクタンスＧが大
きくなる。第５図および第６図は代表的なMOSトランジ
スタについてその幅寸法を示し、第７図はこのようなト
ランジスタを用いて縦続接続した反転スイッチを構成し
た例を示す。

第５図および第６図はそれぞれ、トランジスタの本体
39にＰ形の導電形の材料を使用し、２つの隣接したＮ形
材料の拡散領域40および41、すなわちドレーンとソース
の拡散領域を有するMOSトランジスタの上面図と断面図
である。絶縁材料の層42がデバイスの拡散領域側の上に
重なり、それぞれの拡散領域に対するドレーンとソース
のリード用の窓があけられている。図示しないがたとえ
ば二酸化シリコンのような絶縁材料の一部の上のゲート
金属化部43がトランジスタ本体を囲み、デバイス幅Ｗを
規定する。デバイス幅Ｗはデバイスの導通抵抗と種々の
デバイス寄生容量をきめる。これらの抵抗値および容量
値は出力インピーダンスが異なるが信号伝搬遅延が実質
的に等しいインピーダンス変換を達成するためにチェー
ン・セット17を構成する際に都合よく用いられる。Ｎ形
トランジスタは第５図および第６図に示すのと同じ構成
であるが、Ｐ形材料とＮ形材料の位置が入れかわってい
る。

第７図はチェーン・セット17で用いられるような任意
の１対のCMOSスイッチ46および47を示す。スイッチ46は
直列に接続されたＰ形トランジスタ69とＮ形トランジス
タ70で構成される。スイッチ47は直列に接続されたＰ形
トランジスタ64とＮ形トランジスタ65で構成される。CM
OSトランジスタのかわりに相補的なバイポーラ・トラン
ジスタを用いることもできる。更にこの２個のスイッチ
はリード58および59により正の基準電圧源＋REFとアー
スとの間に接続される。この基準電圧源とアースは第１
図のセット17の各スイッチに含まれているものである。
寄生ゲート・ソース容量C_gsおよびゲート・ドレーン容
量C_gd、ならびに図示した駆動スイッチ46および被駆動
スイッチ47の出力インピーダンスの導通抵抗部r_drおよ
びr_dnは第７図に破線で概略表現されている。各スイッ
チの信号入力はスイッチ47について「60」で示したよう
な入力リードを介してトランジスタ・ゲート端子に並列
に与えられる。出力はトランジスタ・ドレーン端子から
並列に出力リード61に与えられる。

スイッチの入力信号は実質的に開放回路の高入力抵抗
を持つトランジスタ・ゲート端子に与えられ、基準電圧
と比べて高い２値信号状態また低い２値信号状態をと
る。入力が高信号状態のとき、Ｎ形トランジスタはター
ンオンし、Ｐ形トランジスタはターンオフする。この導
通状態により、両トランジスタよりなるスイッチが別の
１つのスイッチを駆動するものである場合にはその出力
リード61はアース電位になり、また該スイッチがはしご
形回路網の並列枝路抵抗を駆動するものである場合には
その導通しているトランジスタの内部導通抵抗ｒによる
電圧降下分に対応する僅かに正の電圧がその出力リード
61に現われる。他方、入力が低信号状態のときは、Ｐ形
トランジスタはターンオンし、Ｎ形トランジスタはター
ンオフする。この導通状態のとき、そのスイッチが別の
１つのスイッチを駆動するものである場合にはその出力
リード61は基準電圧レベルとなり、また該スイッチがは
しご形回路網の並列枝路抵抗を駆動するものである場合
にはその導通しているトランジスタの導通抵抗ｒによる
電圧降下分だけ基準電圧より低い電圧が出力リード61に
現われる。

周知のようにPMOSトランジスタとNMOSトランジスタは
若干異なる方法で製造されるので、それぞれの導通抵抗
は少し違っていることが多い。この差はデバイスの各製
造バッチを通じ、また各バッチの各チップのすべてのト
ランジスタを通じて一様であるが、各バッチにおいてPM
OSトランジスタとNMOSトランジスタでどちらがより大き
い導通抵抗を持つか予測することはできない。MOSトラ
ンジスタの全出力抵抗ｒもトランジスタのゲート幅Ｗに
正比例して変化し、コンダクタンスＧは逆比例して変化
する。同様にトランジスタの容量C_gsおよびC_gdもトラン
ジスタのゲート幅Ｗに正比例して変化する。

次にそれぞれの並列枝路を駆動するスイッチに対する
はしご形回路網の動作をより詳細に調べて、スイッチの
抵抗がＲ−2R比の精度に及ぼす静的な影響について検討
する。線形はしご形変換機能について、スイッチ抵抗を
無視した場合を考えると、第１図でレール端子たとえば
レール端子48からはしご回路の接地端に向って見た抵抗
値は一対の並列枝路の大きさ（2R）の抵抗、すなわち抵
抗50および51を並列にした実効抵抗値である。この実効
抵抗値は次の形で表わすことができる。

これは抵抗50と51の値が等しいので次のようにレール抵
抗値Ｒとなる。

R_e48＝Ｒはしごの次の上の段のレール端子52から見た新しい実効
抵抗値は次のように表わされる。

これは、前の実効抵抗値R_e48と抵抗値R₄₉の和が並列枝
路の抵抗値2Rと等しくなり、かつ抵抗56の抵抗値と等し
くなるので、次のようにレール抵抗値となる。

R_e52＝Ｒ同様に、出力端子19を含む他のレール端子に於ける実効
抵抗値はスイッチ出力抵抗を無視するとＲの値に等しく
なる。

現在の技術状態に於ける最大の幅の実用的なスイッチ
の導通抵抗ｒすなわちスイッチ出力インピーダンスの実
部は約１オーム乃至３オームである。この値は上記の並
列枝路の抵抗値2Rの300オームに対して明らかにかなり
大きな値である。はしご形関数の直線性は、必要なＲ−
2R関係を歪ませるこのようにかなり大きいスイッチ抵抗
によって損なわれることがわかった。しかし以下に述べ
るようにこの悪影響は適切な補償回路構成によってかな
り低減することができる。

１つの補償ステップは、はしご形回路網のレール抵抗
51とアースとの間にＮ形トランジスタ57を接続して、そ
の導通抵抗値r₅₇を、並列枝路抵抗50を駆動するチェー
ンの最終段スイッチ55の導通抵抗値r₅₅と等しくするこ
とである。トランジスタ57のゲート端子は第６図のスイ
ッチのＮ形トランジスタをターンオンするために使用さ
れるのと同じ電圧の正の電圧源58によって永久的にバイ
アスされる。これによって実効抵抗の並列組み合わせR
_e48を作り、実効枝路抵抗は等しいスイッチ抵抗を含
み、その等しいスイッチ抵抗はここで便宜的にr₄₈とさ
れることによりレール端子と関係づけられ、そのレール
端子から最下位用の実効抵抗を考えることができる。し
たがって、端子48からアース端に向って見た実効抵抗値
R_e48は次のようになる。

この場合、R₅₀＝R₅₁＝2Rでr₅₅＝r₅₇＝r₄₈であるので、 R_e48＝（Ｒ＋（r₄₈）/2）次に、はしごの次の上の段の端子52から見たときに同様
な実効抵抗値R_e52を作る並列回路において抵抗値の対称
性を維持するため、並列枝路抵抗56に接続されたスイッ
チ54の抵抗値は端子48から見た実効抵抗値のスイッチ抵
抗成分（r₄₈）/2に等しい値を持たなければならないこ
とがわかる。並列枝路抵抗56と直列のスイッチ抵抗の値
はこのときr₄₈/2でなければならない。そして端子52に
於ける新しい実効抵抗値R_e52は R_e52＝Ｒ＋r₄₈/4 となる。並列枝路の相対抵抗2Rを駆動する各スイッチに
対してそのスイッチ抵抗がどんな値でなければならない
かをきめるために、上述のようなスイッチ抵抗スケーリ
ング・アルゴリズムを反復的に適用する。その結果、並
列枝路の位置が１つ上位に上るごとにスイッチ抵抗に対
する相対抵抗値が半減し、はしご形回路網に沿った各ス
テップで実効並列抵抗値の対称性が維持される。

実用的なスイッチ抵抗値の範囲は、ある用途で採用す
ることが実用的である最も幅の広いスイッチの抵抗によ
って制限される。実用性を決定する２つの要因はチップ
上に充分に大きな個別のトランジスタを形成する際に使
用される半導体材料の面積と製造の困難さである。抵抗
値の範囲は、また、製造することが実用的である最小の
スイッチの抵抗によって制限される。第１図で、上記の
ようにスイッチ抵抗スケーリング・アルゴリズムを適用
した例を、はしご形回路網の抵抗に接続されたそれぞれ
のスイッチ、たとえばスイッチ54および55に隣接した所
“r"を付した参照記号によって示してある。“r"の左の
数字はセット17の最終段の他のスイッチの抵抗値と比べ
た抵抗値の相対的な大きさを表わす。この形式の表示法
では、“1r"は単位抵抗値であって、上記の範囲内で最
下位の並列枝路のスイッチに対するレベルに達するまで
各並列枝路のスイッチが下位になるごとにその値を倍増
できる実用的な最小の抵抗値すなわち実用的に用い得る
最も広いゲートを持つスイッチの抵抗値に等しい。この
ようにして第１図では最下位の並列枝路に対するスイッ
チ55はその出力インピーダンスの実部すなわちその出力
抵抗として抵抗値32rを有する。次に上位の並列枝路の
スイッチ54の出力抵抗の値は16rとなる。以下同様にし
て、はしごを上に１段あがるごとに並列枝路駆動スイッ
チの出力抵抗値が前の半分になり、やがてバー符号化ビ
ットに対するスイッチに達する。

バー符号化ビットの中では、はしご形回路網の抵抗を
駆動するすべてのスイッチの抵抗値が1rである。すべて
のバー符号化ビットに対して同じ大きさのスイッチを用
いるのははしご形回路網に於けるそれらのスイッチの前
述した処理の結果である。すなわち、バー符号化された
最下位ビットB5Aは上述の２進符号化ビット位置でのス
イッチ抵抗スケーリングの自然の頂点として単位出力抵
抗値1rをそなえ、値2Rの単一並列枝路抵抗を駆動する。
バー符号化ビットB6AおよびB6Bは通常の大きさの２倍
（4R）の並列接続された並列枝路抵抗を駆動する。そし
て上述のスケーリング・アルゴリズムに従ってそれらの
２個の駆動スイッチは両者の組み合わされたスイッチ出
力抵抗値がr/2、すなわちビットB5Aのスイッチのスイッ
チ抵抗値1rの半分でなければならない。したがって、B6
AおよびB6Bのバー符号化ビットに対する並列枝路駆動ス
イッチの個別の出力抵抗値はそれぞれ1rにして、それら
の並列組合わせのスイッチ抵抗がr/2になるようにしな
ければならない。同様に、バー符号化ビットB7A乃至B7D
は通常の並列枝路抵抗の大きさの４倍（8R）の並列接続
された並列枝路抵抗を駆動する。そしてそれらの４個の
駆動スイッチの組合わせスイッチ出力抵抗値はr/4、す
なわちビットB6AとB6Bのスイッチの組合わせスイッチ抵
抗値r/2の半分になるように、それらの個々のスイッチ
出力抵抗値はすべて単位値1rにされる。

今述べたようなはしご形回路網の並列枝路を駆動する
スイッチの抵抗のスケーリングによって、回路網は実質
的に線形のディジタル変換を行う。すなわち、信号源11
からの８個の入力２進符号化ビットN0−N7によって表わ
すことができる全範囲の値にわたって、それらの２進符
号化ビットによって表わされる値の増分毎に、DACアナ
ログ端子19の信号に対応する増分が同じ方向に生じる。
バー符号化を用いない場合、正しいスケーリングのため
に必要とされるスイッチ抵抗値の範囲は信号源11から与
えられる７ビットの２進符号化ディジタル信号に対して
1rから128rまで拡大すること、およびこのようにスイッ
チ出力抵抗値の範囲がより大きくなるということによ
り、それらの駆動スイッチおよびセット17内の対応する
スイッチ・チェーンの関連する他のスイッチを具現する
のに必要な半導体材料の面積がずっと大きくなることに
注意されたい。

スイッチ・チェーンのセット17を更に詳しく検討す
る。並列枝路駆動点に於ける上述のスイッチ抵抗スケー
リングははしご形回路網の動作の直線性を維持するが、
必ず生ずる並列枝路駆動スイッチのコンダクタンスの差
異により対応する寄生容量の影響に差異が生ずる。した
がって、スイッチは異なる動的な動作特性を示し、これ
は以下に述べるようにチェーンの出力に無視できない影
響を生じる。

動的な動作特性の差異の第１はスイッチのコンダクタ
ンスの差異から生ずるスイッチ動作の時定数の差異であ
る。時定数の差異に対応してセット17のチェーン間で信
号伝搬遅延に差異が生じる。ディジタル信号ワードのビ
ット信号に対する実質的に一様な駆動源出力インピーダ
ンスからそれらの信号に対するかなり低くて異なる変換
出力インピーダンスへの所望のインピーダンス変換を行
なうために、そのセットには複数段のスイッチが設けら
れる。更に、変換動作を過度に遅らせることなく、また
変換出力に支障をきたすレベルのスプリアス信号エクス
カーションを生ずることなく変換を行なわなければなら
ない。チェーンのセットは、任意の所定の段内のチェー
ン間で、および任意の所定のチェーンに沿って異なる出
力コンダクタンスを持ち得るスイッチのマトリックスで
ある。それらの異なるコンダクタンスはそれに対応して
異なる寄生容量を持ち、これはスイッチのマトリックス
を通じてスイッチ動作に異なる時定数の影響を及ぼす。
時定数の差異はそれぞれのチェーンの間に伝搬遅延の差
異、したがってセットの出力段スイッチの動作の不一致
を生じさせやすい。ある段のスイッチ動作の不一致はセ
ット17によって駆動される回路に種々の問題が生じる。
DACの場合には、これらの問題の１つは忠実に再生しな
ければならない線形出力からアナログ出力が歪むことで
ある。

第１図では、スイッチのチェーン間の遅延を大体等し
くするために各スイッチ・チェーンに同数の段が用いら
れる。CMOS反転スイッチを使用する実施例では、各スイ
ッチに使用される相補的な導電形のトランジスタの製造
に固有のコンダクタンスの対称性の欠如を打消す傾向を
持たせるためにこのようなスイッチを偶数段用いる。非
対称性はそれに対応した動作時定数の非対称性を生じる
が、これは偶数段の反転スイッチにより平均化されて除
かれる。

更に、各チェーンのスイッチ出力インピーダンスの出
力コンダクタンス部はチェーンに沿ってスケーリングさ
れて、出力コンダクタンスの段間比Ｆが一様になるよう
にする。これにより、所望の信号伝搬速度に対して最小
段数で所望のインピーダンス変換を実現することができ
る。一様な比Ｆはスイッチ動作時定数を均等化し、した
がってチャンネル間の伝搬遅延を均等化する。代数的に
表わすと、Ｆ＝G_0dn／G_0dr となる。但し、G_0dnとG_0drはそれぞれスイッチ・チェー
ンに於ける被駆動段と駆動スイッチの出力コンダクタン
スである。セット内のスケーリングの全体的な様子を示
すため、セット17内の各スイッチを表わす三角形の表示
の中に数字が記入してある。これから、チェーン内のコ
ンダクタンス・スケーリングの開始点が回路網18に対す
るセット17の出力段についての上記の抵抗スケーリング
によって設定されることが理解されよう。すなわち、バ
ー符号化ビットに関連した最終段のスイッチはすべて単
位出力抵抗1rであり、したがってこれらは三角形のスイ
ッチ表示の中の数字32で表わした最大コンダクタンスを
持つ。その点から最終段スイッチの抵抗値は32rまでス
ケールアップされるが、その対応する最終段のコンダク
タンスはスイッチ55の単位コンダクタンス“1"までスケ
ールダウンされる。

使用すべき比Ｆの正確な値は余り重要ではなく、チェ
ーン・セット17の用途が異なれば違ってもよい。Ｆの値
が大きいと、より大きなグリッチ（glitch）が生じやす
い。すなわち、更に詳しく説明するように、ディジタル
・アナログ変換器に望ましくないアナログ出力信号エク
スカーションが生じやすい。サンプル期間の一部の間に
グリッチが消散し得るほど低い動作速度では、グリッチ
の大きさはあまり問題とならない。低速動作たとえば約
１メガヘルツの場合、10近くのＦの値で充分である。セ
ット17が約40メガヘルツのサンプル速度で動作するDAC
の一部である実施例の場合、２のＦの値で良好に動作す
ることがわかった。セット17の三角形のスイッチ表示の
中の数字によって示すように、バー符号化ビットに関連
したチェーンのすべてのスイッチは、コンダクタンスが
出力段の“32"から中間の４段を通って入力段で“1"と
なるようにスケーリングされて、比Ｆ＝２を満足する。
バイポーラ・トランジスタのスイッチを用いた場合に
は、どんな用途でもCMOSスイッチの場合よりＦの値は高
くなる。

セット17のすべての入力段スイッチたとえばスイッチ
５は単位コンダクタンス“1"が割り当てられるので、２
進符号化ビット位置に対するチェーンでは、比Ｆ＝２を
一様に使用し、かつ前に述べた出力段についてのコンダ
クタンス（抵抗）のスケーリングを満足するように何ら
かの処置をとらなければならない。この問題はチェーン
内のＦ＝２を満足しない対の段、たとえばビットN4のチ
ェーンの対のスイッチ62および63で生じる。これを解決
するため、被駆動段にダミー負荷スイッチ66を付加し、
その段のコンダクタンスを伝送路内のスイッチ63とダミ
ー負荷スイッチに分割する。ダミー負荷スイッチ66の入
力はスイッチ62から並列に駆動されるように接続される
が、その出力は同じチェーン伝送路の他のどの伝送路内
スイッチも駆動しない。後述するようにダミー負荷スイ
ッチにそれ自信のスイッチ負荷を設けてもよいが、チェ
ーンの入力と出力との間のチェーン伝送路の中ではな
い。第１図でわかるように、スイッチ63の出力コンダク
タンスはその被駆動スイッチ67に対して比Ｆ＝２を満足
する。スイッチ63のチェーン段の全出力コンダクタン
ス、すなわちスイッチ63および66の全コンダクタンスは
その駆動段スイッチ62に対して比Ｆ＝２を満足する。ダ
ミー負荷スイッチを適用するこの手法はどんなチェーン
が与えられても必要な回数だけ同様に適用される。LSB
のスイッチ55のチェーンでは５箇所で使用されているこ
とは明らかである。

用途によっては、チェーン・セットの出力段の動作の
付加的な精度が必要であり、これは各ダミー負荷スイッ
チにもう１つのスイッチ段、すなわちスイッチ66によっ
て駆動されるスイッチ68を付加することによって得られ
る。その理由はスイッチ動作の速度がその負荷の容量に
よって部分的にきまるからである。したがって、スイッ
チ62の負荷を精密に固定するため、その被駆動スイッチ
63および66の負荷をともにほぼ同一にする。更に精度を
上げるためスイッチ68に付加的な負荷を設けることもで
きるが、通常は必要でない。

時定数の影響の差異とは別の、もう１つの動的な動作
特性は、やはり製造工程の差異の結果として各スイッチ
のNMOSトランジスタとPMOSトランジスタのスイッチング
速度が通常かなり異なり、デバイスのどの製造バッチで
もどちらが早いか予測できないという事実から生ずる。
スイッチング時間の差異の影響は、これらのトランジス
タが各スイッチ動作で交互に導通するチェーン・セット
17の最終段スイッチの出力に注意すると明らかであろ
う。この交互の導通によりはしご形回路網18とアナログ
出力端子19を通って流れる電流が著しく変化する。最悪
状態はDACの全範囲の中央点、図示例では127と128の値
の間に於けるディジタル・ワード値の変化の時点に生じ
る。というのは全２進符号化表現の場合には最上位のス
イッチは一方向すなわちオン（またはオフ）に128単位
の電流を変化させ、下位の７個のスイッチはともに他方
の方向すなわちオフ（またはオン）に127単位の電流を
変化させるからである。たとえば第７図のスイッチ47が
最終段スイッチであるとすれば、Ｐ形トランジスタがタ
ーンオンして導通したとき、このＰ形トランジスタ64は
基準電源リード58からの電流をリード61に供給する。Ｎ
形トランジスタ65はターンオンして導通したときスイッ
チ出力リード61からアース接続リード59に電流を「引き
込む」。入力リード60の正の信号はＮ形トランジスタ65
をターンオンし、Ｐ形トランジスタ64をターンオフす
る。入力リード60のアース電位の信号はＮ形トランジス
タ65をターンオフし、Ｐ形トランジスタ64をターンオン
する。

上記２つの形式のMOSトランジスタ・スイッチが同時
に起動されれば、過渡現象の影響が相殺して、残る雑音
差は許容できる。しかし、実際のトランジスタは形式に
よってスイッチング速度に差異がある。１サンプル時間
において多数のユニットのDAC出力電流をもたらすトラ
ンジスタのオンは、それが散逸する前に単一のサンプル
時間の大部分を必要とする単一のLSBのサイズのエクス
カーションの８倍あるいはそれ以上の大きな過渡時間の
アナログ信号のエクスカーションをもたらす。時にグリ
ッチ（glitch）とも呼ばれるこのようなエクスカーショ
ンが、全２進符号化ワードの場合に値が127と128との間
の両方向の遷移を行ったときに生じる様子を第８図に示
してある。このようなエクスカーションの最終的な影響
は遷移の方向とケーブル20の出力に結合された利用回路
の種類によって左右されるが、少なくとも真のディジタ
ル入力サンプル値を表わす平均アナログ信号を大幅に変
化させる。ディスプレー装置に結合されたビデオ信号の
場合には、その影響は輝度のブルーミングまたは類似し
た色のディスプレーされる物の間の分割線の強度の不自
然な増加または減少となる。チェーン・セット17を通し
て結合する前の最上位の２ビット以上のバー符号化によ
り、最悪状態の範囲中央の遷移時点および他の大きな２
進情報遷移時点に対してターンオフしなければならない
セット17内の最終段スイッチの数が大幅に減る。この減
少によりスイッチ動作の上記ビデオ・ディスプレーに対
する影響が除去され、DACの殆んどの用途に於いて平均
アナログ信号値の変化が許容できるレベルにまで下るこ
とがわかった。

本発明は特定の用途に関して説明されたが、異なった
論理伝送路がそれぞれのスイッチを動作させるために必
要とされる他の用途において有用的に採用され得るもの
であることを理解されるべきであり、また、スイッチは
常に同時に動作する必要はないが、同時に動作する必要
があるとき、スイッチはできるだけ同時に近づくように
動作しなければならない。

【図面の簡単な説明】

第１図は本発明によるディジタル・アナログ変換器の回
路図である。第２図は第１図の変換器に有用な２進から
バーへのデコーダ回路の論理回路図である。第３図およ
び第４図は第２図の２進からバーへのデコーダの動作を
示す信号状態図である。第５図および第６図は本発明を
実施するために用いられるCMOSトランジスタの反転スイ
ッチの上面図と断面図である。第７図は第１図の変換器
に用いられるCMOSスイッチ回路対を示す回路図である。
第８図はディジタル信号を変換器の抵抗はしご形回路に
結合するスイッチの非同時動作による振幅エクスカーシ
ョンを例示するためのディジタル・アナログ変換器のア
ナログ出力を示す波形図である。［主な符号の説明］ 10……ディジタル・アナログ変換器、11……データ信号
源、12……２進からバーへのデコーダ、13……ラッチ・
セット、17……トランジスタ・スイッチ・チェーンのセ
ット、18……抵抗はしご形回路網、19……アナログ出力
端子、20……ケーブル、66……ダミー負荷スイッチ。

Claims

(57)【特許請求の範囲】

【請求項１】分離された伝送路において多ビットディジ
タルワード信号を伝送するインピーダンス変換回路であ
り、前記伝送路の各伝送路に接続された第１の出力インピー
ダンスを有した入力接続回路（13）と、前記第１の出力インピーダンスより小さい第２の出力イ
ンピーダンスを有した前記各伝送路に接続された出力接
続回路（18）と、前記入出力接続回路の間に接続され、加えられるディジ
タル信号の２進信号によって状態が制御され、等しい数
の縦続接続された電気スイッチ（5,62,63,・・・）を含
んだ複数のチェーン（17）を備え、前記伝送路は実質的に等しい伝搬遅延を有してディジタ
ル信号を伝送し、前記複数のチェーンの各チェーンの前
記縦続接続された電気スイッチは前記第１および第２の
出力インピーダンス間のインピーダンス変換を実現する
ために前記各チェーンに沿ってスケールされたスイッチ
出力インピーダンスの実部を有し、前記伝送路の少なく
とも幾つかの伝送路の出力インピーダンスは前記伝送路
の他の伝送路の出力インピーダンスと相違し、前記伝送
路の更に他の複数の伝送路は等しい抵抗部（31,33）を
有した出力インピーダンスを有するとともに２進的に重
み付けされた数の伝送路を有した少なくとも２群（B7A
〜B7Dの一群,B6AおよびB6Bの一群）に分けられ、それに
よって各群の伝送路に接続された並列の前記等しい抵抗
部（31,33）は２進的に重み付けされた抵抗スケールに
合致するように構成されたことを特徴とする分離伝送路
における多ビットディジタルワード信号用インピーダン
ス変換回路。
【請求項２】前記少なくとも幾つかの伝送路は、２進的
に上位の伝送路に対して２進的に減少した重み付けでス
ケールされた出力インピーダンスの抵抗部分を有する構
成の請求項１記載の分離伝送路における多ビットディジ
タルワード信号用インピーダンス変換回路。
【請求項３】前記スイッチの各スイッチにおいて、第１
および第２のスイッチ状態間で両方向へスイッチ動作を
制御するために前記伝送路の１つでディジタル信号を受
けるための入力接続と、第１および第２の電圧値を受け
る第１および第２の電源接続と、前記入力接続のディジ
タル信号に応答して前記第１のスイッチ状態において出
力接続を前記第１の電源接続に結合し、前記第２のスイ
ッチ状態において前記出力接続を前記第２の電源接続に
結合する結合手段であって、ソース，ゲート，およびド
レイン端子をそれぞれ有した異なった導電形の第１およ
び第２の相補型金属酸化物半導体トランジスタを含む結
合手段と、前記入力ディジタル信号の異なったレベルに
応答して前記トランジスタの１つあるいは他の１つを導
通状態にバイアスするため前記各スイッチの前記入力接
続に前記第１および第２のトランジスタのゲート端子を
接続する手段と、前記第１および第２の電源接続間で直
列に前記トランジスタのソース・ドレイン通路を接続す
る手段と、前記入力接続における信号の反転を前記出力
接続に提供するため前記各スイッチの前記出力接続に前
記トランジスタの両方の前記ドレイン端子を接続する手
段を含む構成の請求項１記載の分離伝送路における多ビ
ットディジタルワード信号用インピーダンス変換回路。
【請求項４】前記スイッチの各スイッチは、それぞれの
前記伝送路の縦続接続において所定の連続した位置を有
し、前記チェーンの各チェーンは偶数のスイッチを有す
る構成の請求項３記載の分離伝送路における多ビットデ
ィジタルワード信号用インピーダンス変換回路。
【請求項５】前記各チェーンの前記縦続接続されたスイ
ッチの出力コンダクタンスは駆動されるスイッチの出力
コンダクタンス（ａ）と手前の駆動するスイッチの出力
コンダクタンス（ｂ）の一定のコンダクタンス比Ｆを実
現するためにスケールされており、前記駆動するスイッ
チは並列に駆動される入力を有した少なくとも２つのス
イッチ分岐に分けられており、前記２つのスイッチ分岐
は前記駆動されるスイッチに対してコンダクタンス比Ｆ
を有したスイッチを前記伝送路に有する伝送路分岐、お
よび所定の出力コンダクタンスのスイッチを有したダミ
ー負荷分岐を含み、前記所定の出力コンダクタンスは前
記伝送路分岐と前記ダミー負荷分岐を並列に駆動するス
イッチに対して前記伝送路分岐のスイッチの出力コンダ
クタンスによりコンダクタンス比Ｆを形成する合計コン
ダクタンスを含み、前記ダミー負荷分岐は前記伝送路の
スイッチを駆動せず、前記コンダクタンス比Ｆは２つの
値を有する構成の請求項１記載の分離伝送路における多
ビットディジタルワード信号用インピーダンス変換回
路。