JPH11284491A - ハイブリッドｆｉｒ／ｉｉｒアナログフィルタ - Google Patents
ハイブリッドｆｉｒ／ｉｉｒアナログフィルタInfo
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- JPH11284491A JPH11284491A JP11026382A JP2638299A JPH11284491A JP H11284491 A JPH11284491 A JP H11284491A JP 11026382 A JP11026382 A JP 11026382A JP 2638299 A JP2638299 A JP 2638299A JP H11284491 A JPH11284491 A JP H11284491A
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- filter
- fir
- hybrid
- switching
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H15/00—Transversal filters
Landscapes
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Filters That Use Time-Delay Elements (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】
【課題】 Ｄ／Ａ変換器の量子化雑音を減らすための、
構造が簡単でコストの低いアナログフィルタを提供す
る。 【解決手段】 ディジタル・アナログ変換用のシグマ・
デルタ変調器の粗い量子化出力を濾波するハイブリッド
ＦＩＲ／ＩＩＲアナログフィルタである。ＦＩＲフィル
タ機能とＩＩＲフィルタ機能を組み合わせて１つの回路
にして両者の利点を備えることにより、必要なタップ数
は従来のＦＩＲ方式より少なく、必要な領域はＩＩＲフ
ィルタより少ない。
構造が簡単でコストの低いアナログフィルタを提供す
る。 【解決手段】 ディジタル・アナログ変換用のシグマ・
デルタ変調器の粗い量子化出力を濾波するハイブリッド
ＦＩＲ／ＩＩＲアナログフィルタである。ＦＩＲフィル
タ機能とＩＩＲフィルタ機能を組み合わせて１つの回路
にして両者の利点を備えることにより、必要なタップ数
は従来のＦＩＲ方式より少なく、必要な領域はＩＩＲフ
ィルタより少ない。
Description
【０００１】
【発明の属する技術分野】本発明は集積回路アナログフ
ィルタ構造に関するものである。
ィルタ構造に関するものである。
【０００２】
【従来の技術】背景： 混合信号処理 信号処理装置が高いレベルに集積されるに従って、殆ど
の領域がディジタル回路で占められているチップ上にア
ナログ機能を集積する必要が生じる。アナログ回路が占
める領域がチップの全領域のわずかな部分に過ぎないと
きは、ディジタル回路が必要としない大きな値のコンデ
ンサを製作するなどの処理を追加することは経済的でな
いので制限される。
の領域がディジタル回路で占められているチップ上にア
ナログ機能を集積する必要が生じる。アナログ回路が占
める領域がチップの全領域のわずかな部分に過ぎないと
きは、ディジタル回路が必要としない大きな値のコンデ
ンサを製作するなどの処理を追加することは経済的でな
いので制限される。
【０００３】背景： 切替えコンデンサ構造 モノリシックアナログフィルタを設ける必要に迫られ
て、回路設計者は従来のアクティブＲＣフィルタに代わ
るフィルタを検討した。実用的な代替品としては切替え
コンデンサ（ＳＣ）がある。元の考え方は抵抗器の代わ
りに抵抗器をシミュレートするＳＣを用いることであっ
た。等価な抵抗器は、１個のコンデンサと、２つのクロ
ック相で動作する２個のスイッチを用いて実現すること
ができる。ＳＣ回路を構成する基本的な素子はコンデン
サとスイッチとオペアンプであって、これらを用いて、
電圧利得増幅器や積分器や二次フィルタなどの高次のブ
ロックを作ることができる。これらは連続時間フィルタ
と同様に動作する離散時間フィルタであるが、スイッチ
を用いることにより容量値を非常に小さくすることがで
きる。したがってＳＣフィルタはＶＬＳＩ応用に適して
いる。
て、回路設計者は従来のアクティブＲＣフィルタに代わ
るフィルタを検討した。実用的な代替品としては切替え
コンデンサ（ＳＣ）がある。元の考え方は抵抗器の代わ
りに抵抗器をシミュレートするＳＣを用いることであっ
た。等価な抵抗器は、１個のコンデンサと、２つのクロ
ック相で動作する２個のスイッチを用いて実現すること
ができる。ＳＣ回路を構成する基本的な素子はコンデン
サとスイッチとオペアンプであって、これらを用いて、
電圧利得増幅器や積分器や二次フィルタなどの高次のブ
ロックを作ることができる。これらは連続時間フィルタ
と同様に動作する離散時間フィルタであるが、スイッチ
を用いることにより容量値を非常に小さくすることがで
きる。したがってＳＣフィルタはＶＬＳＩ応用に適して
いる。
【０００４】連続時間フィルタは微分方程式で表される
がこのフィルタは差分方程式で表される。ｚ変換は数学
的オペレータであって、ＳＣ回路などのサンプル値系を
定義する線形定係数差分方程式を解くのに用いられる。
がこのフィルタは差分方程式で表される。ｚ変換は数学
的オペレータであって、ＳＣ回路などのサンプル値系を
定義する線形定係数差分方程式を解くのに用いられる。
【０００５】切替えコンデンサフィルタ構造について
は、以下の本に詳細に述べられている。すなわち、R. J
acob Bakerの「ＣＭＯＳ：回路設計、レイアウト、シミ
ュレーション (CMOS - Circuit Design, Layout, and S
imulation)」、(IEEE Press, 1998年)や、Wai-Kai Chen
の「回路およびフィルタハンドブック (The Circuits a
nd Filters Handbook)」、(CRC Press および IEEE Pre
ss, 1995年)や、S. Norsworthy の「デルタ・シグマ・
データ変換器 (Delta-Sigma Data Converters)」、(IEE
E Press, 1997年)や、R. Gregorianの「信号処理用のア
ナログＭＯＳ集積回路 (Analog MOS Integrated Circui
ts for Signal Processing)」、(John Wiley & Sons, 1
986年)などである。これら全てを引例としてここに挙げ
る。
は、以下の本に詳細に述べられている。すなわち、R. J
acob Bakerの「ＣＭＯＳ：回路設計、レイアウト、シミ
ュレーション (CMOS - Circuit Design, Layout, and S
imulation)」、(IEEE Press, 1998年)や、Wai-Kai Chen
の「回路およびフィルタハンドブック (The Circuits a
nd Filters Handbook)」、(CRC Press および IEEE Pre
ss, 1995年)や、S. Norsworthy の「デルタ・シグマ・
データ変換器 (Delta-Sigma Data Converters)」、(IEE
E Press, 1997年)や、R. Gregorianの「信号処理用のア
ナログＭＯＳ集積回路 (Analog MOS Integrated Circui
ts for Signal Processing)」、(John Wiley & Sons, 1
986年)などである。これら全てを引例としてここに挙げ
る。
【０００６】背景： ＦＩＲフィルタ セミディジタルＦＩＲフィルタはＳＣ技術を用いて実現
することができる。セミディジタル再構成フィルタは、
ディジタルサンプルをアナログレベルに変換する（ディ
ジタル機能）他に、離散時間信号を連続時間に変換する
（アナログ再構成機能）。セミディジタル再構成フィル
タの機能は、前段で入った帯域外の量子化雑音と、オー
バーサンプリング周波数の倍数で残るスペクトル像を減
衰させることである。ＳＣ方式ではアナログ信号はコン
デンサに蓄積された電荷で表され、これはＳＣ加算係数
器(summing amplifier)を用いて加算することができ
る。このような方式の個々のコンデンサは、コンデンサ
の両端の電圧が０かＶrefなので低電圧係数を持つ必要
がない。したがって、これらは適当にバイアスされたＭ
ＯＳゲート構造で簡単に実現することができる。しか
し、加算操作が変換器全体を線形性にするという要求を
満たすためには、加算計数器内のフィードバックコンデ
ンサは低電圧係数を持たなければならない。
することができる。セミディジタル再構成フィルタは、
ディジタルサンプルをアナログレベルに変換する（ディ
ジタル機能）他に、離散時間信号を連続時間に変換する
（アナログ再構成機能）。セミディジタル再構成フィル
タの機能は、前段で入った帯域外の量子化雑音と、オー
バーサンプリング周波数の倍数で残るスペクトル像を減
衰させることである。ＳＣ方式ではアナログ信号はコン
デンサに蓄積された電荷で表され、これはＳＣ加算係数
器(summing amplifier)を用いて加算することができ
る。このような方式の個々のコンデンサは、コンデンサ
の両端の電圧が０かＶrefなので低電圧係数を持つ必要
がない。したがって、これらは適当にバイアスされたＭ
ＯＳゲート構造で簡単に実現することができる。しか
し、加算操作が変換器全体を線形性にするという要求を
満たすためには、加算計数器内のフィードバックコンデ
ンサは低電圧係数を持たなければならない。
【０００７】セミディジタル再構成フィルタについて
は、「電流モードのセミディジタル再構成フィルタを持
つＣＭＯＳオーバーサンプリングＤ／Ａ変換器 (A CMOS
Oversampling D/A Converter with a Current-Mode Se
midigital Reconstruction Filter)」、IEEE Journal o
f Solid-state Circuits, Vol. 28, No. 12, 1993年12
月、に詳細に述べられており、これを引例としてここに
挙げる。
は、「電流モードのセミディジタル再構成フィルタを持
つＣＭＯＳオーバーサンプリングＤ／Ａ変換器 (A CMOS
Oversampling D/A Converter with a Current-Mode Se
midigital Reconstruction Filter)」、IEEE Journal o
f Solid-state Circuits, Vol. 28, No. 12, 1993年12
月、に詳細に述べられており、これを引例としてここに
挙げる。
【０００８】背景： 量子化雑音 シグマ・デルタ変調器すなわちアナログ・ディジタル変
換器（ＡＤＣ）の中心部はフィードバックループを有す
る量子化器である。量子化器は実数を可能な代表値の有
限集合にマッピングする。量子化操作は本来非線形なの
で量子化雑音を生成する。量子化雑音は、それぞれ割り
当てられた（量子化された）値で表される有限数の小範
囲にアナログ波形を分割する過程で発生する雑音であ
る。この雑音成分は所望の信号と共に存在するので、デ
ィジタル・アナログ変換器（ＤＡＣ）内で最小にする
（濾波する）必要がある。フィードバックループは雑音
を整形して信号の帯域幅の外に出すので、雑音は最終的
に濾波により除くことができる。
換器（ＡＤＣ）の中心部はフィードバックループを有す
る量子化器である。量子化器は実数を可能な代表値の有
限集合にマッピングする。量子化操作は本来非線形なの
で量子化雑音を生成する。量子化雑音は、それぞれ割り
当てられた（量子化された）値で表される有限数の小範
囲にアナログ波形を分割する過程で発生する雑音であ
る。この雑音成分は所望の信号と共に存在するので、デ
ィジタル・アナログ変換器（ＤＡＣ）内で最小にする
（濾波する）必要がある。フィードバックループは雑音
を整形して信号の帯域幅の外に出すので、雑音は最終的
に濾波により除くことができる。
【０００９】
【課題を解決するための手段】ハイブリッドＦＩＲ／Ｉ
ＩＲアナログフィルタ 本発明は、ディジタル・アナログ（Ｄ／Ａ）変換用のシ
グマ・デルタ変調器の粗い量子化出力を濾波する手段を
開示する。シグマ・デルタ変調器は雑音を一切減衰せ
ず、逆に、高周波で非常に大きな量子化雑音を追加す
る。しかし殆どの雑音は帯域外（すなわち信号帯域幅の
外）にあり、濾波して除くことができるので、信号の帯
域幅内に残るのはほんの一部である。本発明はシグマ・
デルタ変調器により生成される帯域外の量子化雑音を減
らしてきれいなアナログ信号を生成する。有限インパル
ス応答（ＦＩＲ）技術と無限インパルス応答（ＩＩＲ）
技術を同じアナログフィルタ内で組み合わせて、それぞ
れの利点を生かしながらそれぞれの問題点を軽減させる
ものである。これまではＦＩＲ濾波方式とＩＩＲ濾波方
式は別々に用いられており、本発明のように組み合わせ
て用いられたことはない。
ＩＲアナログフィルタ 本発明は、ディジタル・アナログ（Ｄ／Ａ）変換用のシ
グマ・デルタ変調器の粗い量子化出力を濾波する手段を
開示する。シグマ・デルタ変調器は雑音を一切減衰せ
ず、逆に、高周波で非常に大きな量子化雑音を追加す
る。しかし殆どの雑音は帯域外（すなわち信号帯域幅の
外）にあり、濾波して除くことができるので、信号の帯
域幅内に残るのはほんの一部である。本発明はシグマ・
デルタ変調器により生成される帯域外の量子化雑音を減
らしてきれいなアナログ信号を生成する。有限インパル
ス応答（ＦＩＲ）技術と無限インパルス応答（ＩＩＲ）
技術を同じアナログフィルタ内で組み合わせて、それぞ
れの利点を生かしながらそれぞれの問題点を軽減させる
ものである。これまではＦＩＲ濾波方式とＩＩＲ濾波方
式は別々に用いられており、本発明のように組み合わせ
て用いられたことはない。
【００１０】ここに開示する方法と構造の利点は、必要
なタップ数が従来のＦＩＲ方式に比べて少ないので構造
が簡単になることである。別の利点は、ＩＩＲフィルタ
ほど大きな領域を必要としないのでコストが低いことで
ある。例えば、従来の方法は積分器内に多くのフィルタ
段と高いコンデンサ比を用いているが、本発明の方式で
は必要とするコンデンサ比は小さく（例えば、約１０／
１程度）、段数も少ない。別の利点は、本発明の実施の
形態は多重レベルの量子化構成にも適用できることであ
る。
なタップ数が従来のＦＩＲ方式に比べて少ないので構造
が簡単になることである。別の利点は、ＩＩＲフィルタ
ほど大きな領域を必要としないのでコストが低いことで
ある。例えば、従来の方法は積分器内に多くのフィルタ
段と高いコンデンサ比を用いているが、本発明の方式で
は必要とするコンデンサ比は小さく（例えば、約１０／
１程度）、段数も少ない。別の利点は、本発明の実施の
形態は多重レベルの量子化構成にも適用できることであ
る。
【００１１】
【実施例】本発明のいろいろの新規な教示について、好
ましい実施の形態を参照して説明する。しかしここに説
明する実施の形態は本発明の新規な教示の多くの優れた
応用のほんの一例に過ぎない。一般に、本明細書の記述
は本発明の内容を制限するものではない。また、或る記
述は或る新規な特徴に適用されるが他の特徴には適用さ
れない。
ましい実施の形態を参照して説明する。しかしここに説
明する実施の形態は本発明の新規な教示の多くの優れた
応用のほんの一例に過ぎない。一般に、本明細書の記述
は本発明の内容を制限するものではない。また、或る記
述は或る新規な特徴に適用されるが他の特徴には適用さ
れない。
【００１２】シングルエンド形ハイブリッドＦＩＲ／Ｉ
ＩＲフィルタ ハイブリッド（セミディジタル）ＦＩＲ／ＩＩＲフィル
タは切替えコンデンサ構成であって、ＤＡＣとＦＩＲフ
ィルタとＩＩＲフィルタを同時に実現する。全体の構成
は基本的に多重入力の切替えコンデンサ積分器である。
ＩＲフィルタ ハイブリッド（セミディジタル）ＦＩＲ／ＩＩＲフィル
タは切替えコンデンサ構成であって、ＤＡＣとＦＩＲフ
ィルタとＩＩＲフィルタを同時に実現する。全体の構成
は基本的に多重入力の切替えコンデンサ積分器である。
【００１３】ハイブリッドＦＩＲ／ＩＩＲフィルタの動
作を明らかにするため、埋込みＤＡＣを持たないシング
ルエンド形を図１に示す。この方式は２相の重ならない
クロックを用いる（したがってスイッチ１と２は同時に
閉じない）。「１」で示すスイッチは第１クロック相の
ときに閉じ、「２」で示すスイッチは第２クロック相の
ときに閉じる。
作を明らかにするため、埋込みＤＡＣを持たないシング
ルエンド形を図１に示す。この方式は２相の重ならない
クロックを用いる（したがってスイッチ１と２は同時に
閉じない）。「１」で示すスイッチは第１クロック相の
ときに閉じ、「２」で示すスイッチは第２クロック相の
ときに閉じる。
【００１４】第１クロック相の間は、タップ遅延入力を
サンプリングして重み付きコンデンサＣ0 乃至ＣN-1 に
与える。第２クロック相の間は、Ｃ0 乃至ＣN-1 の電荷
の合計をＣF に集積する。これらの重み付きコンデンサ
の合計がハイブリッドＦＩＲ／ＩＩＲフィルタのＦＩＲ
成分を形成する。フィルタのＩＩＲ部分はＣF の電荷が
サンプルの間にクリアされないときに作られ、これまで
の全入力の合計を集積する。積分器入力の１つ（ＣL ）
は積分器出力から得られ、制御された積分器漏れを与え
る。（コンデンサＣL はサンプル毎に制御しながらこの
電荷の一部を逃がして「漏れやすい(leaky)」コンデン
サを作る。設計パラメータの一例は、利得Ａ＝１、Ｎ＝
８、ＣF ／ＣL ＝１６である。残りのＮ入力は変調器出
力の遅延信号から取る。コンデンサＣ0 乃至ＣN-1 のサ
イズはＦＩＲフィルタのフィルタ重みを形成する。
サンプリングして重み付きコンデンサＣ0 乃至ＣN-1 に
与える。第２クロック相の間は、Ｃ0 乃至ＣN-1 の電荷
の合計をＣF に集積する。これらの重み付きコンデンサ
の合計がハイブリッドＦＩＲ／ＩＩＲフィルタのＦＩＲ
成分を形成する。フィルタのＩＩＲ部分はＣF の電荷が
サンプルの間にクリアされないときに作られ、これまで
の全入力の合計を集積する。積分器入力の１つ（ＣL ）
は積分器出力から得られ、制御された積分器漏れを与え
る。（コンデンサＣL はサンプル毎に制御しながらこの
電荷の一部を逃がして「漏れやすい(leaky)」コンデン
サを作る。設計パラメータの一例は、利得Ａ＝１、Ｎ＝
８、ＣF ／ＣL ＝１６である。残りのＮ入力は変調器出
力の遅延信号から取る。コンデンサＣ0 乃至ＣN-1 のサ
イズはＦＩＲフィルタのフィルタ重みを形成する。
【００１５】この組合わせフィルタ構成のフィルタ機能
のｚ変換は
のｚ変換は
【数１】 ただし、
【数２】 であり、ｚ-1は遅延要素である。フィルタ機能方程式の
ＦＩＲ部は後半のＦＩＲタップ（ｈn ）の合計であり、
ＩＩＲ部は方程式の（１−ｇl ）／（１／ｇl ｚ -1）で
ある。
ＦＩＲ部は後半のＦＩＲタップ（ｈn ）の合計であり、
ＩＩＲ部は方程式の（１−ｇl ）／（１／ｇl ｚ -1）で
ある。
【００１６】随意であるが、コンデンサＣL とＣF を含
むＩＩＲフィルタ回路に並列に更にコンデンサＣX を追
加してよい。スイッチＡとＢは重ならないクロック相で
動作する。例えば、Ａ＝１（第１クロック相）、Ｂ＝２
（第２クロック相）、またはその逆である。更に、Ａと
Ｂは１または２とは異なるクロック相（他のフィルタ回
路スイッチを駆動する）で動作してもよい。
むＩＩＲフィルタ回路に並列に更にコンデンサＣX を追
加してよい。スイッチＡとＢは重ならないクロック相で
動作する。例えば、Ａ＝１（第１クロック相）、Ｂ＝２
（第２クロック相）、またはその逆である。更に、Ａと
Ｂは１または２とは異なるクロック相（他のフィルタ回
路スイッチを駆動する）で動作してもよい。
【００１７】回路のＤ／Ａ変換部はコンデンサアレーＤ
ＡＣ（ユニットセルは同じ規格）を用いて形成する。Ｋ
レベルのＤＡＣでは、変調器のＫレベル出力の変換は各
コンデンサ（Ｃn ）をＫ−１個のユニットセルに分割し
て行う。切替え装置の一例を図２に示す。ディジタルビ
ットが０の場合は、クロック相１の間にＶL をサンプリ
ングし、相２の間にＣn の電荷を非可逆(lossy)積分器
にダンプする。一方、ディジタルビットが１の場合はＶ
H をサンプリングする。したがって、出力信号は元のア
ナログ入力信号を離散的電圧ステップで粗く再構築した
ものである。遅延要素２００はスイッチ２０１を制御し
てＶH かＶL を選択するる。後のスイッチの制御も同様
である。
ＡＣ（ユニットセルは同じ規格）を用いて形成する。Ｋ
レベルのＤＡＣでは、変調器のＫレベル出力の変換は各
コンデンサ（Ｃn ）をＫ−１個のユニットセルに分割し
て行う。切替え装置の一例を図２に示す。ディジタルビ
ットが０の場合は、クロック相１の間にＶL をサンプリ
ングし、相２の間にＣn の電荷を非可逆(lossy)積分器
にダンプする。一方、ディジタルビットが１の場合はＶ
H をサンプリングする。したがって、出力信号は元のア
ナログ入力信号を離散的電圧ステップで粗く再構築した
ものである。遅延要素２００はスイッチ２０１を制御し
てＶH かＶL を選択するる。後のスイッチの制御も同様
である。
【００１８】帯域外の雑音をできるだけ減らすにはＣF
を可能な限り大きくしなければならない。ＦＩＲタップ
（ｈn ）はパークス・マクレラン(Parks-McClellan)ア
ルゴリズム（離散時間信号処理用）を用いて選び、この
フィルタの出力でのステップの大きさを最小にする。Ｆ
ＩＲフィルタのタップ数（すなわちフィルタ長）Ｎは所
望の帯域外雑音の減衰を達成する最少タップ数である。
例えば、Ｎ＝６でＣF／ＣL ＝８の場合は帯域外の雑音
は４０ｄＢ減衰される（ＣF ／ＣL は積分容量対入力容
量比）。パークス・マクレラン・アルゴリズムの詳細な
説明は、J. McClellan、「最適ＦＩＲ線形相ディジタル
フィルタ設計用のコンピュータプログラム (A Computer
Program for Designing Optimum FIR Linear Phase Di
gital Filters)」、IEEE Transactions on Audio and E
lectroacoustics, Vo. AU-21, No.6, (1973年)、を参照
のこと。この文献を引例としてここに挙げる。
を可能な限り大きくしなければならない。ＦＩＲタップ
（ｈn ）はパークス・マクレラン(Parks-McClellan)ア
ルゴリズム（離散時間信号処理用）を用いて選び、この
フィルタの出力でのステップの大きさを最小にする。Ｆ
ＩＲフィルタのタップ数（すなわちフィルタ長）Ｎは所
望の帯域外雑音の減衰を達成する最少タップ数である。
例えば、Ｎ＝６でＣF／ＣL ＝８の場合は帯域外の雑音
は４０ｄＢ減衰される（ＣF ／ＣL は積分容量対入力容
量比）。パークス・マクレラン・アルゴリズムの詳細な
説明は、J. McClellan、「最適ＦＩＲ線形相ディジタル
フィルタ設計用のコンピュータプログラム (A Computer
Program for Designing Optimum FIR Linear Phase Di
gital Filters)」、IEEE Transactions on Audio and E
lectroacoustics, Vo. AU-21, No.6, (1973年)、を参照
のこと。この文献を引例としてここに挙げる。
【００１９】ユニットセルを持つシングルエンド形ハイ
ブリッドＦＩＲ／ＩＩＲフィルタ 図３は、図2を図１の実施の形態に組み込んだ別の実施
の形態を示す。ＫビットのＤＡＣでは、変調器のＫレベ
ル出力の変換は各コンデンサ（Ｃn ）をＫ−１個のユニ
ットセル２０２に分割して行う。遅延要素２００はその
各スイッチ２０１を制御して、そのユニットセルのコン
デンサに蓄電するのが高電圧か低電圧かを選択する。同
様に、遅延要素２０３はその各スイッチ２０４を制御し
て、そのユニットセルのコンデンサに蓄電するのが高電
圧か低電圧かを選択する。各コンデンサが１遅延要素だ
けに結合する残りの遅延要素とスイッチについてもこの
過程は同じである。スイッチはＭＯＳデバイスでよい。
ブリッドＦＩＲ／ＩＩＲフィルタ 図３は、図2を図１の実施の形態に組み込んだ別の実施
の形態を示す。ＫビットのＤＡＣでは、変調器のＫレベ
ル出力の変換は各コンデンサ（Ｃn ）をＫ−１個のユニ
ットセル２０２に分割して行う。遅延要素２００はその
各スイッチ２０１を制御して、そのユニットセルのコン
デンサに蓄電するのが高電圧か低電圧かを選択する。同
様に、遅延要素２０３はその各スイッチ２０４を制御し
て、そのユニットセルのコンデンサに蓄電するのが高電
圧か低電圧かを選択する。各コンデンサが１遅延要素だ
けに結合する残りの遅延要素とスイッチについてもこの
過程は同じである。スイッチはＭＯＳデバイスでよい。
【００２０】アナログ回路の領域と電力消費は、出願者
の同時継続米国特許出願第６０／０７３，５０６号、
「非線形コンデンサを有する線形化された電荷共有回路
(Linearized Charge Sharing Circuits with Non-Line
ar Capacitors)」（代理人書類番号Ｔ−２６１４９）、
に開示されている電荷共有機能により実現される。この
文献を引例としてここに挙げる。
の同時継続米国特許出願第６０／０７３，５０６号、
「非線形コンデンサを有する線形化された電荷共有回路
(Linearized Charge Sharing Circuits with Non-Line
ar Capacitors)」（代理人書類番号Ｔ−２６１４９）、
に開示されている電荷共有機能により実現される。この
文献を引例としてここに挙げる。
【００２１】好ましい差動形の実施の形態 図４は本発明の差動形の実施の形態を示す。図１のシン
グルエンド形の実施の形態と同様に、２相の重ならない
クロックを用いる。図４のハイブリッドＦＩＲ／ＩＩＲ
フィルタのＩＩＲ部はコンデンサＣF1とＣL1により形成
される。（この設計では、ＣF1は他のコンデンサより１
６倍大きいので、特許出願Ｔ−２６１４９のように高密
度コンデンサを用いてＣF1を作ると領域が大幅に節約で
きる）。図４の回路のハイブリッドＦＩＲ／ＩＩＲフィ
ルタのＦＩＲ部と９レベルの粗いＤＡＣはコンデンサア
レーＣA 内に含まれている。このコンデンサアレーは図
５に示すように等しい規格の８つの行に分割され、各行
は粗いＤＡＣのユニットセルを形成する。アナログフィ
ルタ内に含まれる多重レベルの粗いＤＡＣの整合誤差
は、グループレベル平均化（ＧＬＡ）と呼ぶ動的要素整
合法で調整して信号帯域の外に出す。出願者は同時継続
米国特許出願第６０／０５４２９８号、「グループレベ
ル平均化 (Group Level Averaging)」（テキサス・イン
スツルメント書類番号Ｔ−２４０９６Ｐ）にＧＬＡアル
ゴリズムを開示している。この文献を引例としてここに
挙げる。
グルエンド形の実施の形態と同様に、２相の重ならない
クロックを用いる。図４のハイブリッドＦＩＲ／ＩＩＲ
フィルタのＩＩＲ部はコンデンサＣF1とＣL1により形成
される。（この設計では、ＣF1は他のコンデンサより１
６倍大きいので、特許出願Ｔ−２６１４９のように高密
度コンデンサを用いてＣF1を作ると領域が大幅に節約で
きる）。図４の回路のハイブリッドＦＩＲ／ＩＩＲフィ
ルタのＦＩＲ部と９レベルの粗いＤＡＣはコンデンサア
レーＣA 内に含まれている。このコンデンサアレーは図
５に示すように等しい規格の８つの行に分割され、各行
は粗いＤＡＣのユニットセルを形成する。アナログフィ
ルタ内に含まれる多重レベルの粗いＤＡＣの整合誤差
は、グループレベル平均化（ＧＬＡ）と呼ぶ動的要素整
合法で調整して信号帯域の外に出す。出願者は同時継続
米国特許出願第６０／０５４２９８号、「グループレベ
ル平均化 (Group Level Averaging)」（テキサス・イン
スツルメント書類番号Ｔ−２４０９６Ｐ）にＧＬＡアル
ゴリズムを開示している。この文献を引例としてここに
挙げる。
【００２２】基準信号入力ＳＲＨとＳＲＬはそれぞれア
レーに高入力と低入力を与える。アレーの出力（ＩＮＰ
とＩＮＭ）は図４の差動回路に図示のように接続する。
粗いＤＡＣ出力は０から８の等しい規格のユニットセル
を合計することにより生成される。全ての行の電荷の合
計はＣF1に集積される。どんなユニットセルＤＡＣをこ
の装置に組み込んでもよい。
レーに高入力と低入力を与える。アレーの出力（ＩＮＰ
とＩＮＭ）は図４の差動回路に図示のように接続する。
粗いＤＡＣ出力は０から８の等しい規格のユニットセル
を合計することにより生成される。全ての行の電荷の合
計はＣF1に集積される。どんなユニットセルＤＡＣをこ
の装置に組み込んでもよい。
【００２３】図５の各ＦＩＲ行は、図６に示す８セルの
重み付きコンデンサアレーに更に細分割される。相対的
なキャップサイズによりＦＩＲフィルタの重みが決ま
る。その行のユニットセル入力Ｄnはシフトレジスタ型
の構造に沿ってシフトされてアナログＦＩＲを作る。２
進ユニットセル入力６００は、フィルタの各タップに基
準信号ＳＲＨ（信号基準ハイ、例えば３．３Ｖ）または
（信号基準ロー、例えば接地）のどちらの極性でサンプ
リングするかを制御する。（ブロック６００に示す記号
は標準記号ではないがディジタル信号により制御される
双投スイッチを示す）。アレーの出力（ＩＮＰとＩＮ
Ｍ）は図４の差動回路に図示のように接続する。このア
ナログＦＩＲフィルタの動作は前に述べたセミディジタ
ルＦＩＲフィルタや同様の回路と同じであって、アナロ
グＦＩＲは、コンデンサ間の不整合が装置の線形性には
影響せずフィルタの減衰にだけ影響するという特徴を有
する。
重み付きコンデンサアレーに更に細分割される。相対的
なキャップサイズによりＦＩＲフィルタの重みが決ま
る。その行のユニットセル入力Ｄnはシフトレジスタ型
の構造に沿ってシフトされてアナログＦＩＲを作る。２
進ユニットセル入力６００は、フィルタの各タップに基
準信号ＳＲＨ（信号基準ハイ、例えば３．３Ｖ）または
（信号基準ロー、例えば接地）のどちらの極性でサンプ
リングするかを制御する。（ブロック６００に示す記号
は標準記号ではないがディジタル信号により制御される
双投スイッチを示す）。アレーの出力（ＩＮＰとＩＮ
Ｍ）は図４の差動回路に図示のように接続する。このア
ナログＦＩＲフィルタの動作は前に述べたセミディジタ
ルＦＩＲフィルタや同様の回路と同じであって、アナロ
グＦＩＲは、コンデンサ間の不整合が装置の線形性には
影響せずフィルタの減衰にだけ影響するという特徴を有
する。
【００２４】純粋のＦＩＲ構造または純粋のＩＩＲ構造
よりハイブリッドＦＩＲ／ＩＩＲ構造が優れている点
は、複雑さおよびシリコン領域が少ないことである。Ｆ
ＩＲフィルタだけで数タップ必要であり、ＩＩＲフィル
タだけで非常に大きな積分容量対入力容量比が必要であ
る。ハイブリッド構造により、例えばＦＩＲタップがわ
ずか８で、積分対入力容量比が１６：１のときに帯域外
の全量子化雑音はフルスケールより６０ｄＢ低くなる。
よりハイブリッドＦＩＲ／ＩＩＲ構造が優れている点
は、複雑さおよびシリコン領域が少ないことである。Ｆ
ＩＲフィルタだけで数タップ必要であり、ＩＩＲフィル
タだけで非常に大きな積分容量対入力容量比が必要であ
る。ハイブリッド構造により、例えばＦＩＲタップがわ
ずか８で、積分対入力容量比が１６：１のときに帯域外
の全量子化雑音はフルスケールより６０ｄＢ低くなる。
【００２５】ハイブリッドＦＩＲ／ＩＩＲアナログフィ
ルタと埋込みの９レベルＤＡＣは、０．５ｍｍ、３．３
Ｖのシングルポリカッドメタル（single-poly quad-met
al）ＣＭＯＳ工程で製作される。活動的なアナログ回路
面積は１．８ｍｍ2 であり、回路は３．３Ｖ電源から４
７ｍＷを消費する。５．６Ｍｈｚのサンプリングレート
を用いると、オーバーサンプリング比は１２８になる。
金属・金属コンデンサ（ＣA 、ＣL2、ＣF2）は活動的な
領域の約４０％を使う。全てのＰＭＯＳコンデンサを金
属・金属コンデンサに変えるとコンデンサ領域は６倍に
増える（ＣF1＋ＣL1＋Ｃ1 ＝６（ＣA ＋ＣF2＋
ＣL2））。
ルタと埋込みの９レベルＤＡＣは、０．５ｍｍ、３．３
Ｖのシングルポリカッドメタル（single-poly quad-met
al）ＣＭＯＳ工程で製作される。活動的なアナログ回路
面積は１．８ｍｍ2 であり、回路は３．３Ｖ電源から４
７ｍＷを消費する。５．６Ｍｈｚのサンプリングレート
を用いると、オーバーサンプリング比は１２８になる。
金属・金属コンデンサ（ＣA 、ＣL2、ＣF2）は活動的な
領域の約４０％を使う。全てのＰＭＯＳコンデンサを金
属・金属コンデンサに変えるとコンデンサ領域は６倍に
増える（ＣF1＋ＣL1＋Ｃ1 ＝６（ＣA ＋ＣF2＋
ＣL2））。
【００２６】従来のセミディジタルフィルタ 図７は、セミディジタル再構築フィルタの従来の電流モ
ードの装置を示す。各重み付き電流源はアナログ係数を
表す。電流源とそのＣＭＯＳスイッチは１ビットのＤ／
Ａインターフェースを形成し、各重み付き電流源の各ス
イッチ７００がオンのとき出力電流ａi を生成する。
ードの装置を示す。各重み付き電流源はアナログ係数を
表す。電流源とそのＣＭＯＳスイッチは１ビットのＤ／
Ａインターフェースを形成し、各重み付き電流源の各ス
イッチ７００がオンのとき出力電流ａi を生成する。
【００２７】開示する新規な実施の形態はハイブリッド
切替えコンデンサ集積回路フィルタを与える。その構成
は、多重出力を持つディジタル・アナログ変換回路と、
前記出力に接続する多重入力を持つ有限インパルス応答
切替えコンデンサフィルタ段と、前記有限インパルス応
答段の後に接続する無限インパルス応答フィルタ段であ
り、前記帯域外の量子化雑音は前記フィルタ段の組合わ
せにより大幅に減少する。
切替えコンデンサ集積回路フィルタを与える。その構成
は、多重出力を持つディジタル・アナログ変換回路と、
前記出力に接続する多重入力を持つ有限インパルス応答
切替えコンデンサフィルタ段と、前記有限インパルス応
答段の後に接続する無限インパルス応答フィルタ段であ
り、前記帯域外の量子化雑音は前記フィルタ段の組合わ
せにより大幅に減少する。
【００２８】開示する別の新規な実施の形態はハイブリ
ッド切替えコンデンサ集積回路フィルタを与える。その
構成は、複数の遅延要素と、並列に接続しかつ前記各遅
延要素のそれぞれに接続する複数の切替えコンデンサ回
路と、前記並列のコンデンサ回路の全てに共通のノード
に接続する切替え入力を有しかつ出力端子を有する利得
要素と、前記利得要素に並列に接続する切替えなしフィ
ードバックコンデンサと、前記利得要素に並列に接続す
る少なくとも１個の切替え漏れコンデンサであり、前記
フィードバックコンデンサの領域は前記漏れコンデンサ
の領域より大きく、前記フィードバックコンデンサと前
記利得要素は共同で無限インパルス応答機能を与え、帯
域外の量子化雑音を大幅に減少させる。
ッド切替えコンデンサ集積回路フィルタを与える。その
構成は、複数の遅延要素と、並列に接続しかつ前記各遅
延要素のそれぞれに接続する複数の切替えコンデンサ回
路と、前記並列のコンデンサ回路の全てに共通のノード
に接続する切替え入力を有しかつ出力端子を有する利得
要素と、前記利得要素に並列に接続する切替えなしフィ
ードバックコンデンサと、前記利得要素に並列に接続す
る少なくとも１個の切替え漏れコンデンサであり、前記
フィードバックコンデンサの領域は前記漏れコンデンサ
の領域より大きく、前記フィードバックコンデンサと前
記利得要素は共同で無限インパルス応答機能を与え、帯
域外の量子化雑音を大幅に減少させる。
【００２９】開示する別の新規な実施の形態はハイブリ
ッド切替えコンデンサ集積回路フィルタを与える。その
構成は、高電圧線および低電圧線と、複数の各切替えデ
バイスを制御して前記高電圧線と低電圧線を選択的に切
り替える複数の遅延要素と、並列に接続しかつ前記各切
替えデバイスに接続する複数の切替えコンデンサ分岐回
路を含む複数の切替えコンデンサ回路と、前記並列のコ
ンデンサ回路の全てに共通のノードに接続する切替え入
力と出力端子を持つ利得要素と、前記利得要素に並列に
接続して少なくとも１個の切替えコンデンサを含むフィ
ードバック分岐回路であり、前記フィードバック分岐回
路と前記利得要素は共同で無限インパルス応答機能を与
え、帯域外の量子化雑音を大幅に減少させる。
ッド切替えコンデンサ集積回路フィルタを与える。その
構成は、高電圧線および低電圧線と、複数の各切替えデ
バイスを制御して前記高電圧線と低電圧線を選択的に切
り替える複数の遅延要素と、並列に接続しかつ前記各切
替えデバイスに接続する複数の切替えコンデンサ分岐回
路を含む複数の切替えコンデンサ回路と、前記並列のコ
ンデンサ回路の全てに共通のノードに接続する切替え入
力と出力端子を持つ利得要素と、前記利得要素に並列に
接続して少なくとも１個の切替えコンデンサを含むフィ
ードバック分岐回路であり、前記フィードバック分岐回
路と前記利得要素は共同で無限インパルス応答機能を与
え、帯域外の量子化雑音を大幅に減少させる。
【００３０】開示する別の新規な実施の形態はセミディ
ジタル濾波回路を用いてシグマ・デルタ変調回路の帯域
外の量子化雑音を最小にする方法を与え、この方法は
（ａ）複数の遅延要素を与え、（ｂ）複数のコンデンサ
回路をそれぞれの前記遅延要素で切り替え、前記コンデ
ンサ回路は並列に接続し、（ｃ）前記コンデンサの電圧
の合計を利得要素に並列に接続するフィードバックコン
デンサに蓄積し、（ｄ）前記利得要素のＤＣ利得を前記
利得要素に並列に接続する漏れコンデンサで制御し、前
記フィードバックコンデンサの領域は前記漏れコンデン
サの領域より大きい、ステップを含む。
ジタル濾波回路を用いてシグマ・デルタ変調回路の帯域
外の量子化雑音を最小にする方法を与え、この方法は
（ａ）複数の遅延要素を与え、（ｂ）複数のコンデンサ
回路をそれぞれの前記遅延要素で切り替え、前記コンデ
ンサ回路は並列に接続し、（ｃ）前記コンデンサの電圧
の合計を利得要素に並列に接続するフィードバックコン
デンサに蓄積し、（ｄ）前記利得要素のＤＣ利得を前記
利得要素に並列に接続する漏れコンデンサで制御し、前
記フィードバックコンデンサの領域は前記漏れコンデン
サの領域より大きい、ステップを含む。
【００３１】修正と変更 当業者が理解するように、本明細書に説明した新規な考
えは非常に広範囲の応用にわたって修正し変更すること
ができるものである。したがって特許の主題の範囲はこ
こに述べた特定の例示の教示には一切制限されず、特許
請求の範囲によってだけ規定される。
えは非常に広範囲の応用にわたって修正し変更すること
ができるものである。したがって特許の主題の範囲はこ
こに述べた特定の例示の教示には一切制限されず、特許
請求の範囲によってだけ規定される。
【００３２】同様に容易に分かるように、ここに述べた
工程のステップはＢｉＣＭＯＳやスマートパワー（smar
t-power）処理などのハイブリッド処理工程に埋め込む
ことができる。また容易に分かるように、ここに述べた
方式は差動方式にも適用できる。また容易に分かるよう
に、ユニットセル当たりのコンデンサの数は図３に示し
た数より多くても少なくてもよい。
工程のステップはＢｉＣＭＯＳやスマートパワー（smar
t-power）処理などのハイブリッド処理工程に埋め込む
ことができる。また容易に分かるように、ここに述べた
方式は差動方式にも適用できる。また容易に分かるよう
に、ユニットセル当たりのコンデンサの数は図３に示し
た数より多くても少なくてもよい。
【００３３】以上の説明に関して更に以下の項を開示す
る。 （１） ハイブリッド切替えコンデンサ集積回路フィル
タであって、多重出力を持つディジタル・アナログ変換
回路と、前記出力に接続する多重入力を持つ有限インパ
ルス応答切替えコンデンサフィルタ段と、前記有限イン
パルス応答段の後に接続する無限インパルス応答フィル
タ段、を備え、帯域外の量子化雑音は前記フィルタ段の
組合わせにより大幅に減少する、ハイブリッド切替えコ
ンデンサ集積回路フィルタ。
る。 （１） ハイブリッド切替えコンデンサ集積回路フィル
タであって、多重出力を持つディジタル・アナログ変換
回路と、前記出力に接続する多重入力を持つ有限インパ
ルス応答切替えコンデンサフィルタ段と、前記有限イン
パルス応答段の後に接続する無限インパルス応答フィル
タ段、を備え、帯域外の量子化雑音は前記フィルタ段の
組合わせにより大幅に減少する、ハイブリッド切替えコ
ンデンサ集積回路フィルタ。
【００３４】（２） 第１クロック相では複数の遅延要
素で電荷をサンプリングして複数の前記切替えコンデン
サのそれぞれに与え、第２クロック相では前記複数の切
替えコンデンサの前記電荷を蓄積してフィードバックコ
ンデンサに与える、第１項記載のハイブリッド切替えコ
ンデンサ集積回路フィルタ。 （３） 前記フィルタを動作させるクロック相は重なら
ない、第１項記載のハイブリッド切替えコンデンサ集積
回路フィルタ。 （４） 前記フィルタは２相クロックで切り替えられ
る、第１項記載のハイブリッド切替えコンデンサ集積回
路フィルタ。
素で電荷をサンプリングして複数の前記切替えコンデン
サのそれぞれに与え、第２クロック相では前記複数の切
替えコンデンサの前記電荷を蓄積してフィードバックコ
ンデンサに与える、第１項記載のハイブリッド切替えコ
ンデンサ集積回路フィルタ。 （３） 前記フィルタを動作させるクロック相は重なら
ない、第１項記載のハイブリッド切替えコンデンサ集積
回路フィルタ。 （４） 前記フィルタは２相クロックで切り替えられ
る、第１項記載のハイブリッド切替えコンデンサ集積回
路フィルタ。
【００３５】（５） ハイブリッド切替えコンデンサ回
路フィルタであって、複数の遅延要素と、並列に接続し
かつ前記遅延要素のそれぞれに接続する複数の切替えコ
ンデンサ回路と、前記並列のコンデンサ回路の全てに共
通なノードに接続する切替え入力を有しかつ出力端子を
有する利得要素と、前記利得要素に並列に接続する切替
えなしフィードバックコンデンサと、前記利得要素に並
列に接続する少なくとも１個の切替え漏れコンデンサ、
を備え、前記フィードバックコンデンサの領域は前記漏
れコンデンサの領域より大きく、前記フィードバックコ
ンデンサと前記利得要素は共同で無限インパルス応答機
能を与え、帯域外の量子化雑音を大幅に減少させる、ハ
イブリッド切替えコンデンサ集積回路フィルタ。
路フィルタであって、複数の遅延要素と、並列に接続し
かつ前記遅延要素のそれぞれに接続する複数の切替えコ
ンデンサ回路と、前記並列のコンデンサ回路の全てに共
通なノードに接続する切替え入力を有しかつ出力端子を
有する利得要素と、前記利得要素に並列に接続する切替
えなしフィードバックコンデンサと、前記利得要素に並
列に接続する少なくとも１個の切替え漏れコンデンサ、
を備え、前記フィードバックコンデンサの領域は前記漏
れコンデンサの領域より大きく、前記フィードバックコ
ンデンサと前記利得要素は共同で無限インパルス応答機
能を与え、帯域外の量子化雑音を大幅に減少させる、ハ
イブリッド切替えコンデンサ集積回路フィルタ。
【００３６】（６） 第１クロック相では複数の遅延要
素で電荷をサンプリングして前記複数の前記切替えコン
デンサのそれぞれに与え、第２クロック相では前記複数
の切替えコンデンサの前記電荷を蓄積してフィードバッ
クコンデンサに与える、第５項記載のハイブリッド切替
えコンデンサ集積回路フィルタ。 （７） 前記フィルタは２相クロックで切り替えられ
る、第５項記載のハイブリッド切替えコンデンサ集積回
路フィルタ。 （８） 前記フィードバックコンデンサの領域は前記漏
れコンデンサの領域の10倍より大きい、第5項記載のハ
イブリッド切替えコンデンサ集積回路フィルタ。
素で電荷をサンプリングして前記複数の前記切替えコン
デンサのそれぞれに与え、第２クロック相では前記複数
の切替えコンデンサの前記電荷を蓄積してフィードバッ
クコンデンサに与える、第５項記載のハイブリッド切替
えコンデンサ集積回路フィルタ。 （７） 前記フィルタは２相クロックで切り替えられ
る、第５項記載のハイブリッド切替えコンデンサ集積回
路フィルタ。 （８） 前記フィードバックコンデンサの領域は前記漏
れコンデンサの領域の10倍より大きい、第5項記載のハ
イブリッド切替えコンデンサ集積回路フィルタ。
【００３７】（９） ハイブリッド切替えコンデンサ集
積回路フィルタであって、高電圧線および低電圧線と、
複数の各切替えデバイスを制御して前記高電圧線と低電
圧線を選択的に切り替える複数の遅延要素と、並列に接
続しかつ前記各切替えデバイスに接続する複数の切替え
コンデンサ分岐回路を含む複数の切替えコンデンサ回路
と、前記並列のコンデンサ回路の全てに共通のノードに
接続する切替え入力と出力端子を持つ利得要素と、前記
利得要素に並列に接続して少なくとも１個の切替えコン
デンサを含むフィードバック分岐回路、を備え、前記フ
ィードバック分岐回路と前記利得要素は共同で無限イン
パルス応答機能を与え、帯域外量子化雑音を大幅に減少
させる、ハイブリッド切替えコンデンサ集積回路フィル
タ。
積回路フィルタであって、高電圧線および低電圧線と、
複数の各切替えデバイスを制御して前記高電圧線と低電
圧線を選択的に切り替える複数の遅延要素と、並列に接
続しかつ前記各切替えデバイスに接続する複数の切替え
コンデンサ分岐回路を含む複数の切替えコンデンサ回路
と、前記並列のコンデンサ回路の全てに共通のノードに
接続する切替え入力と出力端子を持つ利得要素と、前記
利得要素に並列に接続して少なくとも１個の切替えコン
デンサを含むフィードバック分岐回路、を備え、前記フ
ィードバック分岐回路と前記利得要素は共同で無限イン
パルス応答機能を与え、帯域外量子化雑音を大幅に減少
させる、ハイブリッド切替えコンデンサ集積回路フィル
タ。
【００３８】（１０） セミディジタル濾波回路を用い
てシグマ・デルタ変調回路の帯域外の量子化雑音を最小
にする方法であって、（ａ） 複数の遅延要素を与え、
（ｂ） 複数のコンデンサ回路をそれぞれの前記遅延要
素で切り替え、前記コンデンサ回路は並列に接続し、
（ｃ） 前記コンデンサの電圧の合計を利得要素に並列
に接続するフィードバックコンデンサに蓄積し、（ｄ）
前記利得要素のＤＣ利得を前記利得要素に並列に接続
する漏れコンデンサで制御し、前記フィードバックコン
デンサの領域は前記漏れコンデンサの領域より大きい、
ステップを含む、シグマデルタ変調回路の帯域外量子化
雑音を最小にする方法。
てシグマ・デルタ変調回路の帯域外の量子化雑音を最小
にする方法であって、（ａ） 複数の遅延要素を与え、
（ｂ） 複数のコンデンサ回路をそれぞれの前記遅延要
素で切り替え、前記コンデンサ回路は並列に接続し、
（ｃ） 前記コンデンサの電圧の合計を利得要素に並列
に接続するフィードバックコンデンサに蓄積し、（ｄ）
前記利得要素のＤＣ利得を前記利得要素に並列に接続
する漏れコンデンサで制御し、前記フィードバックコン
デンサの領域は前記漏れコンデンサの領域より大きい、
ステップを含む、シグマデルタ変調回路の帯域外量子化
雑音を最小にする方法。
【００３９】（１１） ディジタル・アナログ変換用の
シグマ・デルタ変調器の粗い量子化出力を濾波するハイ
ブリッドＦＩＲ／ＩＩＲアナログフィルタである。ＦＩ
Ｒフィルタ機能とＩＩＲフィルタ機能を組み合わせて１
つの回路にして両者の利点を備えることにより、必要な
タップ数は従来のＦＩＲ方式より少なく、必要な領域は
ＩＩＲフィルタより少ない。
シグマ・デルタ変調器の粗い量子化出力を濾波するハイ
ブリッドＦＩＲ／ＩＩＲアナログフィルタである。ＦＩ
Ｒフィルタ機能とＩＩＲフィルタ機能を組み合わせて１
つの回路にして両者の利点を備えることにより、必要な
タップ数は従来のＦＩＲ方式より少なく、必要な領域は
ＩＩＲフィルタより少ない。
本発明について以下の図面を参照して説明する。これら
の図面は本発明の重要な例示の実施の形態を示すもので
ある。
の図面は本発明の重要な例示の実施の形態を示すもので
ある。
【図１】本発明の１つの好ましい実施の形態。
【図２】本発明のＦＩＲ部にＤＡＣを用いる別の実施の
形態。
形態。
【図３】図２を図１の実施の形態に組み込んだ別の実施
の形態。
の形態。
【図４】本発明の差動形の実施の形態。
【図５】差動形の実施の形態に用いる８セルのコンデン
サアレーを持つユニットセル（図４の点線内の領域に相
当する）。
サアレーを持つユニットセル（図４の点線内の領域に相
当する）。
【図６】図５のコンデンサセルを更に分割したもの。
【図７】セミディジタル再構成フィルタの従来の電流モ
ードの装置。
ードの装置。
ｚ-1 遅延要素 Ｃn 切替えコンデンサ ＣF フィードバックコンデンサ ＣL 漏れコンデンサ −Ａ 電圧利得増幅器
Claims (2)
- 【請求項１】 ハイブリッド切替えコンデンサ集積回路
フィルタであって、 多重出力を持つディジタル・アナログ変換回路と、 前記出力に接続する多重入力を持つ有限インパルス応答
切替えコンデンサフィルタ段と、 前記有限インパルス応答段の後に接続する無限インパル
ス応答フィルタ段、を備え、帯域外の量子化雑音は前記
フィルタ段の組合わせにより大幅に減少する、ハイブリ
ッド切替えコンデンサ集積回路フィルタ。 - 【請求項２】 セミディジタル濾波回路を用いてシグマ
・デルタ変調回路の帯域外の量子化雑音を最小にする方
法であって、（ａ） 複数の遅延要素を与え、（ｂ）
複数のコンデンサ回路をそれぞれの前記遅延要素で切り
替え、前記コンデンサ回路は並列に接続し、（ｃ） 前
記コンデンサの電圧の合計を利得要素に並列に接続する
フィードバックコンデンサに蓄積し、（ｄ） 前記利得
要素のＤＣ利得を前記利得要素に並列に接続する漏れコ
ンデンサで制御し、前記フィードバックコンデンサの領
域は前記漏れコンデンサの領域より大きい、ステップを
含む、シグマデルタ変調回路の帯域外量子化雑音を最小
にする方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US7358498P | 1998-02-03 | 1998-02-03 | |
| US073584 | 1998-02-03 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11284491A true JPH11284491A (ja) | 1999-10-15 |
Family
ID=22114583
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11026382A Pending JPH11284491A (ja) | 1998-02-03 | 1999-02-03 | ハイブリッドｆｉｒ／ｉｉｒアナログフィルタ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6177897B1 (ja) |
| EP (1) | EP0933870B1 (ja) |
| JP (1) | JPH11284491A (ja) |
| DE (1) | DE69934924T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE112009002137T5 (de) | 2008-10-06 | 2012-01-19 | Mitsubishi Electric Corporation | Signalverarbeitungsschaltung |
Families Citing this family (30)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6492922B1 (en) * | 2000-12-14 | 2002-12-10 | Xilinx Inc. | Anti-aliasing filter with automatic cutoff frequency adaptation |
| JP2004538703A (ja) * | 2001-08-03 | 2004-12-24 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | アナログｆｉｒフィルタ |
| US7007052B2 (en) * | 2001-10-30 | 2006-02-28 | Texas Instruments Incorporated | Efficient real-time computation |
| WO2003084103A1 (en) * | 2002-03-22 | 2003-10-09 | Georgia Tech Research Corporation | Analog audio enhancement system using a noise suppression algorithm |
| EP1471332A1 (en) * | 2003-04-17 | 2004-10-27 | Dialog Semiconductor GmbH | Digital interface for an angular sensor |
| DE10342056B4 (de) * | 2003-09-11 | 2005-11-10 | Infineon Technologies Ag | Additionsschaltung für Sigma-Delta-Modulatorschaltungen |
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Also Published As
| Publication number | Publication date |
|---|---|
| DE69934924T2 (de) | 2007-06-28 |
| DE69934924D1 (de) | 2007-03-15 |
| US6177897B1 (en) | 2001-01-23 |
| EP0933870B1 (en) | 2007-01-24 |
| EP0933870A2 (en) | 1999-08-04 |
| EP0933870A3 (en) | 2002-07-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060202 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20081219 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20090519 |