JP3372753B2 - オーバーサンプリング型ａ／ｄ変換器 - Google Patents
オーバーサンプリング型ａ／ｄ変換器Info
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Description
【０００１】
【発明の属する技術分野】本発明は、アナログ電圧信号
を対応するディジタル信号に変換するためのアナログ／
ディジタル(Ａ／Ｄ）変換器に係り、特に、半導体集積
回路で実現するのに好適なオーバサンプリング型Ａ／Ｄ
変換器に関するものである。
を対応するディジタル信号に変換するためのアナログ／
ディジタル(Ａ／Ｄ）変換器に係り、特に、半導体集積
回路で実現するのに好適なオーバサンプリング型Ａ／Ｄ
変換器に関するものである。
【０００２】
【従来の技術】非線形歪みの無いＡ／Ｄ変換器でアナロ
グ入力信号をディジタル信号に変換する場合、入力アナ
ログ入力信号が最小分解能の数倍以上であれば、量子化
雑音は、直流からナイキスト周波数（サンプリング周波
数の１／２）の間にほぼ均一に分布される。このため、
量子化ビット数が等しければ、雑音電力の総和は一定と
され、基本的にはサンプリング周波数を高くすれば、オ
ーバーサンプリングにより信号周波数近傍のＳ／Ｎ（Si
gnal to Noise Ratio）特性を向上させることができ
る。そのようなＡ／Ｄ変換器をオーバーサンプリング型
Ａ／Ｄ変換器と称する。
グ入力信号をディジタル信号に変換する場合、入力アナ
ログ入力信号が最小分解能の数倍以上であれば、量子化
雑音は、直流からナイキスト周波数（サンプリング周波
数の１／２）の間にほぼ均一に分布される。このため、
量子化ビット数が等しければ、雑音電力の総和は一定と
され、基本的にはサンプリング周波数を高くすれば、オ
ーバーサンプリングにより信号周波数近傍のＳ／Ｎ（Si
gnal to Noise Ratio）特性を向上させることができ
る。そのようなＡ／Ｄ変換器をオーバーサンプリング型
Ａ／Ｄ変換器と称する。
【０００３】オーバーサンプリング型Ａ／Ｄ変換器は、
変調器を含み、この変調器は逐次比較型のＡ／Ｄ変換器
などと同様にフィードバックループを形成する。つま
り、電圧比較を行う量子化手段と、フィードバックに必
要なＤ／Ａ変換器を内蔵する。フィードバックループ内
にフィルタを配置することが、他の方式のＡ／Ｄ変換器
と大きく異なる点であるが、このフィルタをフィードバ
ックループ内のどこに配置するか、そして信号入力点の
位置関係によって、Δ（デルタ）変調方式、ΔΣ（デル
タ・シグマ）方式、及びそれの混合方式に大別できる。
変調器を含み、この変調器は逐次比較型のＡ／Ｄ変換器
などと同様にフィードバックループを形成する。つま
り、電圧比較を行う量子化手段と、フィードバックに必
要なＤ／Ａ変換器を内蔵する。フィードバックループ内
にフィルタを配置することが、他の方式のＡ／Ｄ変換器
と大きく異なる点であるが、このフィルタをフィードバ
ックループ内のどこに配置するか、そして信号入力点の
位置関係によって、Δ（デルタ）変調方式、ΔΣ（デル
タ・シグマ）方式、及びそれの混合方式に大別できる。
【０００４】ΔΣ方式は、出力信号と入力信号との差を
積分し、この積分手段の出力が最小となるようにフィー
ドバック制御するもので、量子化手段出力のコード列に
含まれる量子化雑音が高い周波数に偏って分布する性質
があるため、ノイズシェイピング型とも称される。この
ΔΣ方式において、次数を増やすことにより、Ｓ／Ｎ特
性をさらに改善することができる。つまり、アナログ積
分の次数を１次増やす毎に、ほぼオーバーサンプリング
比の２乗に逆比例したノイズノイズシェイピング特性
（雑音減少）が期待できる。一般には２次の雑音整形
（すなわち２回のアナログ積分）が行われる。
積分し、この積分手段の出力が最小となるようにフィー
ドバック制御するもので、量子化手段出力のコード列に
含まれる量子化雑音が高い周波数に偏って分布する性質
があるため、ノイズシェイピング型とも称される。この
ΔΣ方式において、次数を増やすことにより、Ｓ／Ｎ特
性をさらに改善することができる。つまり、アナログ積
分の次数を１次増やす毎に、ほぼオーバーサンプリング
比の２乗に逆比例したノイズノイズシェイピング特性
（雑音減少）が期待できる。一般には２次の雑音整形
（すなわち２回のアナログ積分）が行われる。
【０００５】ここで、上記積分手段の回路方式として
は、キャパシタと抵抗を使う連続系のものや、キャパシ
タとスイッチとの組合わせによるものがあるが、いずれ
の場合でも演算増幅器を使わないと、ＬＳＩ上に実現す
る場合に抵抗やキャパシタの値が大きすぎたり、寄生容
量による非線形効果が無視できなくなる。そのため、ア
ナログ積分の次数に対応して演算増幅器が配置される。
は、キャパシタと抵抗を使う連続系のものや、キャパシ
タとスイッチとの組合わせによるものがあるが、いずれ
の場合でも演算増幅器を使わないと、ＬＳＩ上に実現す
る場合に抵抗やキャパシタの値が大きすぎたり、寄生容
量による非線形効果が無視できなくなる。そのため、ア
ナログ積分の次数に対応して演算増幅器が配置される。
【０００６】尚、ΔΣ方式のオーバーサンプリング型Ａ
／Ｄ変換器について記載された文献の例としては、「19
88 IEEE International Solid-State Circuits Confere
nce/FRIDAY,FEBRUARY 19,1988/CONTINENTAL BALLROOM 6
/9:30 AM」がある。
／Ｄ変換器について記載された文献の例としては、「19
88 IEEE International Solid-State Circuits Confere
nce/FRIDAY,FEBRUARY 19,1988/CONTINENTAL BALLROOM 6
/9:30 AM」がある。
【０００７】
【発明が解決しようとする課題】フィードバックループ
内に量子化手段が存在する場合、その動作は非線形とな
る。従って、フィードバックループが安定動作している
か、又は信号振幅が飽和していないか、などの情報はシ
ミュレーションによらなければ確認することができな
い。
内に量子化手段が存在する場合、その動作は非線形とな
る。従って、フィードバックループが安定動作している
か、又は信号振幅が飽和していないか、などの情報はシ
ミュレーションによらなければ確認することができな
い。
【０００８】２次のΔΣ方式のオーバーサンプリング型
Ａ／Ｄ変換器として、図４に示される構成を採用した場
合について本願発明者が検討した。
Ａ／Ｄ変換器として、図４に示される構成を採用した場
合について本願発明者が検討した。
【０００９】図４に示されるオーバーサンプリング型Ａ
／Ｄ変換器１６４は、ディジタル信号出力信号をアナロ
グ入力信号に変換するためのローカルＤ／Ａ変換手段１
０７、このローカルＤ／Ａ変換手段１０７の出力信号と
アナログ入力信号Ｘとの差分を得るための減算器１０
１、この減算器１０１の出力をアナログ積分するための
第１積分手段１０２、この第１積分手段１０２の出力信
号と上記ローカルＤ／Ａ変換手段１０７の出力信号との
差分を得るための第２減算器１０３、この第２減算器１
０３の出力信号をアナログ積分するための第２積分手段
１０４、及びこの第２積分手段１０４の出力信号を量子
化するための量子化手段１０６を含む。この回路構成に
おいて、出力信号Ｙと入力信号Ｘとの差がアナログ積分
され、このアナログ積分出力が最小となるようにフィー
ドバック制御されることによって、アナログ入力信号に
対応するディジタル信号出力信号が得られる。Ｓ／Ｎ特
性の改善のため、第２減算器１０３の前段に、減算器１
０１、及び第１積分手段１０２が設けられることによっ
て、２次の雑音整形が行われる。
／Ｄ変換器１６４は、ディジタル信号出力信号をアナロ
グ入力信号に変換するためのローカルＤ／Ａ変換手段１
０７、このローカルＤ／Ａ変換手段１０７の出力信号と
アナログ入力信号Ｘとの差分を得るための減算器１０
１、この減算器１０１の出力をアナログ積分するための
第１積分手段１０２、この第１積分手段１０２の出力信
号と上記ローカルＤ／Ａ変換手段１０７の出力信号との
差分を得るための第２減算器１０３、この第２減算器１
０３の出力信号をアナログ積分するための第２積分手段
１０４、及びこの第２積分手段１０４の出力信号を量子
化するための量子化手段１０６を含む。この回路構成に
おいて、出力信号Ｙと入力信号Ｘとの差がアナログ積分
され、このアナログ積分出力が最小となるようにフィー
ドバック制御されることによって、アナログ入力信号に
対応するディジタル信号出力信号が得られる。Ｓ／Ｎ特
性の改善のため、第２減算器１０３の前段に、減算器１
０１、及び第１積分手段１０２が設けられることによっ
て、２次の雑音整形が行われる。
【００１０】伝達関数は、入力アナログ信号をＸ(z)、
量子化手段の出力信号をＹ(Z)、第１積分手段及び第２
積分手段を１／（１−Ｚ-1）、量子化手段で発生する量
子化雑音をＱ(z)とすると、 Ｙ(Z)＝Ｘ(Z)＋（１−Ｚ-1）2・Ｑ(Z)……（１） となる。
量子化手段の出力信号をＹ(Z)、第１積分手段及び第２
積分手段を１／（１−Ｚ-1）、量子化手段で発生する量
子化雑音をＱ(z)とすると、 Ｙ(Z)＝Ｘ(Z)＋（１−Ｚ-1）2・Ｑ(Z)……（１） となる。
【００１１】また、このオーバーサンプリング型Ａ／Ｄ
変換器のＳ／Ｎ特性は、一般的に次式で示される。
変換器のＳ／Ｎ特性は、一般的に次式で示される。
【００１２】
Ｓ／Ｎ＝１０ｌｏｇ10｛１５×（２n−１）2×Ｋ5／（２π4）｝……（２）
ただし、Ｋ＝ｆｓ／２Ｂ、Ｂ：信号帯域、ｆｓ：サンプ
ル周波数、ｎ：帰還量子化ビット数である。ｆｓ又はｎ
の値を大きくすると、Ｓ／Ｎ特性の向上を期待できる
が、上記構成においては、積分手段の出力振幅が入力振
幅よりも大きくなることが判明し、そのように信号振幅
が大きいとき、積分手段内の演算増幅器が飽和してＳ／
Ｎ特性が不所望に劣化してしまうことが、本願発明者に
よって見いだされた。
ル周波数、ｎ：帰還量子化ビット数である。ｆｓ又はｎ
の値を大きくすると、Ｓ／Ｎ特性の向上を期待できる
が、上記構成においては、積分手段の出力振幅が入力振
幅よりも大きくなることが判明し、そのように信号振幅
が大きいとき、積分手段内の演算増幅器が飽和してＳ／
Ｎ特性が不所望に劣化してしまうことが、本願発明者に
よって見いだされた。
【００１３】本発明の目的は、オーバーサンプリング型
Ａ／Ｄ変換器における信号飽和を防止することにより、
Ｓ／Ｎ特性の向上を図るための技術を提供することにあ
る。本発明の前記並びにその他の目的と新規な特徴は本
明細書の記述及び添付図面から明らかになるであろう。
Ａ／Ｄ変換器における信号飽和を防止することにより、
Ｓ／Ｎ特性の向上を図るための技術を提供することにあ
る。本発明の前記並びにその他の目的と新規な特徴は本
明細書の記述及び添付図面から明らかになるであろう。
【００１４】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
【００１５】すなわち、入力されたアナログ信号と帰還
信号との差を求める第１加算手段（２０１）と、上記第
１加算手段（２０１）の出力信号を積分する第１積分手
段（２０２）と、上記第１積分手段（２０２）の出力信
号と上記帰還信号との差を求める第２加算手段（２０
３）と、上記第２加算手段（２０３）の出力信号を積分
する第２積分手段（２０４）と、上記第２積分手段（２
０４）の積分結果を量子化する量子化手段（２０６）
と、上記量子化手段（２０６）の出力信号に基づいて上
記帰還信号を生成するローカルＤ／Ａ変換手段（２０
７）とを含んでオーバーサンプリング型Ａ／Ｄ変換器が
形成されるとき、上記第１積分手段（２０２）に前置さ
れ、略１／２以下のゲインを有する第１増幅手段（２０
８）と、上記ローカルＤ／Ａ変換手段（２０７）と上記
第２加算手段（２０３）との間に配置され、上記第１増
幅手段（２０８）と略等しいゲインＧ１を有する第２増
幅手段（２０９）と、上記第２積分手段（２０４）に前
置され、略２／３若しくはそれ以下のゲインを有する第
３増幅手段（２１０）とを設ける。第１増幅手段（２０
８）、第２増幅手段（２０９）、及び第３増幅手段（２
１０）のゲインを上記のように設定することは、積分手
段での飽和を防ぎ、Ｓ／Ｎ特性の向上を達成する。
信号との差を求める第１加算手段（２０１）と、上記第
１加算手段（２０１）の出力信号を積分する第１積分手
段（２０２）と、上記第１積分手段（２０２）の出力信
号と上記帰還信号との差を求める第２加算手段（２０
３）と、上記第２加算手段（２０３）の出力信号を積分
する第２積分手段（２０４）と、上記第２積分手段（２
０４）の積分結果を量子化する量子化手段（２０６）
と、上記量子化手段（２０６）の出力信号に基づいて上
記帰還信号を生成するローカルＤ／Ａ変換手段（２０
７）とを含んでオーバーサンプリング型Ａ／Ｄ変換器が
形成されるとき、上記第１積分手段（２０２）に前置さ
れ、略１／２以下のゲインを有する第１増幅手段（２０
８）と、上記ローカルＤ／Ａ変換手段（２０７）と上記
第２加算手段（２０３）との間に配置され、上記第１増
幅手段（２０８）と略等しいゲインＧ１を有する第２増
幅手段（２０９）と、上記第２積分手段（２０４）に前
置され、略２／３若しくはそれ以下のゲインを有する第
３増幅手段（２１０）とを設ける。第１増幅手段（２０
８）、第２増幅手段（２０９）、及び第３増幅手段（２
１０）のゲインを上記のように設定することは、積分手
段での飽和を防ぎ、Ｓ／Ｎ特性の向上を達成する。
【００１６】このとき、Ｓ／Ｎ特性をさらに向上させる
ため、上記第３増幅手段（２１０）のゲインをそれぞれ
略１／２に設定することができる。
ため、上記第３増幅手段（２１０）のゲインをそれぞれ
略１／２に設定することができる。
【００１７】
【発明の実施の形態】図１には、本発明にかかるオーバ
サンプリング型Ａ／Ｄ変換器の一実施形態例が示され
る。
サンプリング型Ａ／Ｄ変換器の一実施形態例が示され
る。
【００１８】図１に示されるオーバサンプリング型Ａ／
Ｄ変換器１００は、２次のΔΣ方式とされ、特に制限さ
れないが、公知の半導体集積回路製造技術により単結晶
シリコン基板などの一つの半導体基板に形成される。
Ｄ変換器１００は、２次のΔΣ方式とされ、特に制限さ
れないが、公知の半導体集積回路製造技術により単結晶
シリコン基板などの一つの半導体基板に形成される。
【００１９】入力端子２１からのアナログ入力信号Ｘと
帰還信号との差を求める第１加算手段２０１が設けら
れ、それの後段には上記第１加算手段２０１の出力信号
を増幅する第１増幅手段２０８が設けられる。この第１
増幅手段２０８のゲインはＧ１で示され、特に、Ｇ１＝
１／２とされる。
帰還信号との差を求める第１加算手段２０１が設けら
れ、それの後段には上記第１加算手段２０１の出力信号
を増幅する第１増幅手段２０８が設けられる。この第１
増幅手段２０８のゲインはＧ１で示され、特に、Ｇ１＝
１／２とされる。
【００２０】上記第１増幅手段２０８の後段には、上記
第１演算器２０８の出力信号をアナログ積分するための
第１積分手段２０２が配置され、その後段に上記第１積
分手段２０２の出力信号（Ａ１で示される）と第２増幅
手段２０９の出力信号との差分を得るための第２加算手
段２０３が設けられる。ここで、上記第２演算増幅回路
２０９のゲインはＧ１で示され、特に、上記第１増幅手
段２０８と等しく、Ｇ１＝１／２とされる。
第１演算器２０８の出力信号をアナログ積分するための
第１積分手段２０２が配置され、その後段に上記第１積
分手段２０２の出力信号（Ａ１で示される）と第２増幅
手段２０９の出力信号との差分を得るための第２加算手
段２０３が設けられる。ここで、上記第２演算増幅回路
２０９のゲインはＧ１で示され、特に、上記第１増幅手
段２０８と等しく、Ｇ１＝１／２とされる。
【００２１】また、上記第２加算手段２０３の後段に
は、上記第２加算手段２０３の出力信号を増幅するため
の第３増幅手段２１０が配置される。この第３増幅手段
２１０のゲインはＧ２で示され、特に略２／３若しくは
それ以下とされ、特に好ましくは、Ｇ２＝１／２とされ
る。
は、上記第２加算手段２０３の出力信号を増幅するため
の第３増幅手段２１０が配置される。この第３増幅手段
２１０のゲインはＧ２で示され、特に略２／３若しくは
それ以下とされ、特に好ましくは、Ｇ２＝１／２とされ
る。
【００２２】上記第３増幅手段２１０の後段には、上記
第３増幅手段２１０の出力信号をアナログ積分するため
の第２積分手段２０４が配置され、その後段に上記第２
積分手段２０４の出力信号（Ａ２で示される）を量子化
するための量子化手段群２０６が配置される。この量子
化手段群２０６は、特に制限されないが、それぞれ上記
第２積分手段２０４の出力信号Ａ２を所定の基準レベル
と比較することによって信号の極性やレベルを判定する
ための３個の量子化手段を含む。そのような量子化手段
群２０６の出力信号は２ビット構成とされ、それがこの
オーバサンプリング型Ａ／Ｄ変換器１００の出力信号Ｙ
として、端子２２を介して後段回路に伝達されるととも
に、上記帰還信号を得るためにローカルＤ／Ａ変換手段
２０７に伝達される。ローカルＤ／Ａ変換手段２０７
は、量子化手段群２０６の出力信号をアナログ信号に変
換し、この変換によって上記帰還信号が得られる。
第３増幅手段２１０の出力信号をアナログ積分するため
の第２積分手段２０４が配置され、その後段に上記第２
積分手段２０４の出力信号（Ａ２で示される）を量子化
するための量子化手段群２０６が配置される。この量子
化手段群２０６は、特に制限されないが、それぞれ上記
第２積分手段２０４の出力信号Ａ２を所定の基準レベル
と比較することによって信号の極性やレベルを判定する
ための３個の量子化手段を含む。そのような量子化手段
群２０６の出力信号は２ビット構成とされ、それがこの
オーバサンプリング型Ａ／Ｄ変換器１００の出力信号Ｙ
として、端子２２を介して後段回路に伝達されるととも
に、上記帰還信号を得るためにローカルＤ／Ａ変換手段
２０７に伝達される。ローカルＤ／Ａ変換手段２０７
は、量子化手段群２０６の出力信号をアナログ信号に変
換し、この変換によって上記帰還信号が得られる。
【００２３】尚、上記量子化手段群２０６から出力され
たコード列には、帯域外に分布された量子化雑音が含ま
れることがあり、端子２２を介してこのオーバサンプリ
ング型Ａ／Ｄ変換器１００に結合される後段回路には帯
域外に偏った量子化雑音を除去するためのディジタルフ
ィルタ（デシメーションフィルタ）が配置される。
たコード列には、帯域外に分布された量子化雑音が含ま
れることがあり、端子２２を介してこのオーバサンプリ
ング型Ａ／Ｄ変換器１００に結合される後段回路には帯
域外に偏った量子化雑音を除去するためのディジタルフ
ィルタ（デシメーションフィルタ）が配置される。
【００２４】伝達関数は、次の通りである。
【００２５】
Ａ１＝｛Ｇ１／（１−Ｚ-1）｝・（Ｘ−Ｚ）-1・Ｙ……（３）
Ａ２＝｛Ｇ２／（１−Ｚ-1）｝・（Ａ１−Ｇ１・Ｚ-1・Ｙ）……（４）
Ｙ＝Ａ２＋Ｑ……（５）
となるので、
Ｙ＝｛Ｇ１・Ｇ２・Ｘ＋（１−Ｚ-1）2・Ｑ｝／｛（１−Ｇ１・Ｇ２）・Ｚ-2−
２（１−Ｇ１・Ｇ２・）・Ｚ-1＋１｝……（６）
と表される。ここで、Ｚ-1がほぼ１に等しいと考える
と、上記（６）式の分母が整理されて、 Ｙ＝｛Ｘ＋（１−Ｚ-1）2・Ｑ｝／（Ｇ１・Ｇ２）……（７） となる。
と、上記（６）式の分母が整理されて、 Ｙ＝｛Ｘ＋（１−Ｚ-1）2・Ｑ｝／（Ｇ１・Ｇ２）……（７） となる。
【００２６】図２には、図１に示される第１加算手段２
０１、第１増幅手段２０８、第１積分手段２０２の詳細
な構成が示される。図２に示されるように、第１加算手
段２０１、第１増幅手段２０８、第１積分手段２０２
は、スイッチ３０１〜３０８、サンプリング容量３１１
及び帰還容量３１２とその端子切換えのための複数のス
イッチ３０１〜３０８とから成るスイッチトキャパシタ
回路５０や、演算増幅器３２１及び積分容量３１３を含
む。
０１、第１増幅手段２０８、第１積分手段２０２の詳細
な構成が示される。図２に示されるように、第１加算手
段２０１、第１増幅手段２０８、第１積分手段２０２
は、スイッチ３０１〜３０８、サンプリング容量３１１
及び帰還容量３１２とその端子切換えのための複数のス
イッチ３０１〜３０８とから成るスイッチトキャパシタ
回路５０や、演算増幅器３２１及び積分容量３１３を含
む。
【００２７】サンプリング容量３１１の一端は、スイッ
チ３０１を介して入力端子２１に結合され、スイッチ３
０２を介して基準電圧源３２に結合される。サンプリン
グ容量３１１の他端は、スイッチ３０３を介して演算増
幅器３２１の反転入力端子に結合され、スイッチ３０４
を介して基準電圧源３２に結合される。
チ３０１を介して入力端子２１に結合され、スイッチ３
０２を介して基準電圧源３２に結合される。サンプリン
グ容量３１１の他端は、スイッチ３０３を介して演算増
幅器３２１の反転入力端子に結合され、スイッチ３０４
を介して基準電圧源３２に結合される。
【００２８】また、帰還容量３１２の一端は、スイッチ
３０５を介してローカルＤ／Ａ変換手段２０７の出力端
子に結合され、スイッチ３０６を介して基準電圧源３２
に結合される。帰還容量３１２の他端は、スイッチ３０
７を介して演算増幅器３２１の反転入力端子に結合さ
れ、スイッチ３０８を介して基準電圧源３２に結合され
る。
３０５を介してローカルＤ／Ａ変換手段２０７の出力端
子に結合され、スイッチ３０６を介して基準電圧源３２
に結合される。帰還容量３１２の他端は、スイッチ３０
７を介して演算増幅器３２１の反転入力端子に結合さ
れ、スイッチ３０８を介して基準電圧源３２に結合され
る。
【００２９】演算増幅器３２１の非反転入力端子は基準
電圧源３２に結合される。演算増幅器３２１の反転入力
端子と出力端子とに積分容量３１３が結合される。演算
増幅器３２１の出力端子は積分手段２０２の出力端子と
され、後段の第２加算手段２０３に結合される。
電圧源３２に結合される。演算増幅器３２１の反転入力
端子と出力端子とに積分容量３１３が結合される。演算
増幅器３２１の出力端子は積分手段２０２の出力端子と
され、後段の第２加算手段２０３に結合される。
【００３０】上記構成の動作を説明する。
【００３１】スイッチ３０１〜３０８の状態によってサ
ンプリング状態と積分状態とが形成される。
ンプリング状態と積分状態とが形成される。
【００３２】サンプリング状態は、図２に示されるよう
に、スイッチ３０１，３０４，３０６，３０８がオンさ
れ、スイッチ３０２，３０３，３０５，３０７がオフさ
れた状態とされる。このとき、入力端子２１から入力さ
れるアナログ信号による電荷がサンプリング容量３１１
に蓄積される。また、このサンプリング状態では、帰還
容量３１２の両端がスイッチ３０６，３０８を介して基
準電圧源３２に結合され、それにより帰還容量３１２が
リセットされる。
に、スイッチ３０１，３０４，３０６，３０８がオンさ
れ、スイッチ３０２，３０３，３０５，３０７がオフさ
れた状態とされる。このとき、入力端子２１から入力さ
れるアナログ信号による電荷がサンプリング容量３１１
に蓄積される。また、このサンプリング状態では、帰還
容量３１２の両端がスイッチ３０６，３０８を介して基
準電圧源３２に結合され、それにより帰還容量３１２が
リセットされる。
【００３３】積分状態は、図３に示されるように、スイ
ッチ３０１，３０４，３０６，３０８がオフされ、スイ
ッチ３０２，３０３，３０５，３０７がオンされた状態
とされる。この積分状態では、サンプリング容量３１１
の他端と積分容量３１２の他端とが演算増幅器３２１の
反転入力端子に結合されることによって、上記サンプリ
ング状態でサンプリングされた電荷と、帰還容量３１２
の蓄積電荷とが加算され、演算増幅器３２１の出力端子
にそのときの積分結果が現れる。このとき、スイッチ３
０５を介してローカルＤ／Ａ変換手段２０７から伝達さ
れる帰還信号のレベルが、基準電圧源３２の電位レベル
よりも高ければ積分電荷量が減算され、低ければ積分電
荷量が加算される。
ッチ３０１，３０４，３０６，３０８がオフされ、スイ
ッチ３０２，３０３，３０５，３０７がオンされた状態
とされる。この積分状態では、サンプリング容量３１１
の他端と積分容量３１２の他端とが演算増幅器３２１の
反転入力端子に結合されることによって、上記サンプリ
ング状態でサンプリングされた電荷と、帰還容量３１２
の蓄積電荷とが加算され、演算増幅器３２１の出力端子
にそのときの積分結果が現れる。このとき、スイッチ３
０５を介してローカルＤ／Ａ変換手段２０７から伝達さ
れる帰還信号のレベルが、基準電圧源３２の電位レベル
よりも高ければ積分電荷量が減算され、低ければ積分電
荷量が加算される。
【００３４】上記したサンプリング状態（図２参照）及
び積分状態（図３参照）が交互に繰返されることによ
り、アナログ入力信号Ｘのサンプリング結果の積分と同
時に、ローカルＤ／Ａ変換手段２０７からの帰還信号と
の加算（減算）が行われる。
び積分状態（図３参照）が交互に繰返されることによ
り、アナログ入力信号Ｘのサンプリング結果の積分と同
時に、ローカルＤ／Ａ変換手段２０７からの帰還信号と
の加算（減算）が行われる。
【００３５】以上、第１加算手段２０１、第１増幅手段
２０８、第１積分手段２０２について説明したが、第２
加算手段２０３、第２増幅手段２０９、第３増幅手段２
１０、第２積分手段２０４についても、上記の場合と同
様にスイッチトキャパシタ回路を利用して構成すること
ができる。
２０８、第１積分手段２０２について説明したが、第２
加算手段２０３、第２増幅手段２０９、第３増幅手段２
１０、第２積分手段２０４についても、上記の場合と同
様にスイッチトキャパシタ回路を利用して構成すること
ができる。
【００３６】第１増幅手段２０８、第２増幅手段２０
９、及び第３増幅手段２１０のゲインの設定は、上記サ
ンプリング容量３１１と積分容量３１３との比、及び帰
還容量３１２と積分容量３１３との比で決定される。半
導体チップにおいて高精度の容量比を実現するには、単
位容量を必要に応じて複数組合わせてレイアウトするの
が一般的である。例えば、２：３の容量比は、同一レイ
アウトパターンの単位容量を５個使うことで実現するこ
とができる。単位容量１個当りの絶対値が一定であるこ
とを考慮すると、容量比１：２を実現するのに必要な単
位容量の数は３個である。
９、及び第３増幅手段２１０のゲインの設定は、上記サ
ンプリング容量３１１と積分容量３１３との比、及び帰
還容量３１２と積分容量３１３との比で決定される。半
導体チップにおいて高精度の容量比を実現するには、単
位容量を必要に応じて複数組合わせてレイアウトするの
が一般的である。例えば、２：３の容量比は、同一レイ
アウトパターンの単位容量を５個使うことで実現するこ
とができる。単位容量１個当りの絶対値が一定であるこ
とを考慮すると、容量比１：２を実現するのに必要な単
位容量の数は３個である。
【００３７】ここで、単位容量を「Ｃ」で示すとき、第
１増幅手段２０８のゲインＧ１を１／２に設定するに
は、サンプリング容量３１１と、帰還容量３１２を「１
Ｃ」とし、積分容量３１３を「２Ｃ」とする。また、第
２増幅手段２０９のゲインＧ１を１／２に設定し、第３
増幅手段２１０のゲインＧ２を１／２に設定するには、
サンプリング容量３１１を「２Ｃ」とし、帰還容量３１
２を「１Ｃ」とし、積分容量３１３を「４Ｃ」とすれば
良い。「２Ｃ」は単位容量「Ｃ」を２個並列接続するこ
とにより、また、「４Ｃ」は単位容量「Ｃ」を４個並列
接続することにより、それぞれ形成することができる。
１増幅手段２０８のゲインＧ１を１／２に設定するに
は、サンプリング容量３１１と、帰還容量３１２を「１
Ｃ」とし、積分容量３１３を「２Ｃ」とする。また、第
２増幅手段２０９のゲインＧ１を１／２に設定し、第３
増幅手段２１０のゲインＧ２を１／２に設定するには、
サンプリング容量３１１を「２Ｃ」とし、帰還容量３１
２を「１Ｃ」とし、積分容量３１３を「４Ｃ」とすれば
良い。「２Ｃ」は単位容量「Ｃ」を２個並列接続するこ
とにより、また、「４Ｃ」は単位容量「Ｃ」を４個並列
接続することにより、それぞれ形成することができる。
【００３８】図５及び図６にはこの実施形態例回路のシ
ミュレーション結果が示される。
ミュレーション結果が示される。
【００３９】図５はゲインＧ１＝Ｇ２＝１．０とした場
合、図６はゲインＧ１＝Ｇ２＝１／２とした場合であ
る。ｉｎｐｕｔはアナログ入力信号Ｘ、ｏｕｔｐｕｔは
ディジタル出力信号Ｙをデシメーションフィルタ（図示
せず）でフィルタリングして得られた結果、Ａ１は第１
回目の積分結果（第１積分手段２０２の出力）、Ａ２は
第２回目の積分結果（第２積分手段２０４の出力）であ
る。
合、図６はゲインＧ１＝Ｇ２＝１／２とした場合であ
る。ｉｎｐｕｔはアナログ入力信号Ｘ、ｏｕｔｐｕｔは
ディジタル出力信号Ｙをデシメーションフィルタ（図示
せず）でフィルタリングして得られた結果、Ａ１は第１
回目の積分結果（第１積分手段２０２の出力）、Ａ２は
第２回目の積分結果（第２積分手段２０４の出力）であ
る。
【００４０】振幅の大きさは、最大値を「１」として規
格化しており、アナログ入力信号Ｘの振幅は、−６ｄＢ
ｍ０である。
格化しており、アナログ入力信号Ｘの振幅は、−６ｄＢ
ｍ０である。
【００４１】ゲインＧ１＝Ｇ２＝１．０とした場合、図
５から明らかなように、第１積分手段２０２の積分結果
Ａ１にはアナログ入力信号Ｘの約２倍の振幅が現れ、第
２積分手段２０４の積分結果Ａ２にはアナログ入力信号
Ｘの約４倍の信号振幅が現れており、このままでは、第
１積分手段２０２や、第２積分手段２０４に用いられる
演算増幅器３２１が飽和してしまう。それに対して、ゲ
インＧ１＝Ｇ２＝１／２とした場合には、図６から明ら
かなように、第１積分手段２０２の積分結果Ａ１、及び
第２積分手段２０４の積分結果Ａ２は、アナログ入力信
号Ｘとほぼ同等の振幅となり、第１積分手段２０２や、
第２積分手段２０４に用いられる演算増幅器３２１の飽
和が抑えられる。
５から明らかなように、第１積分手段２０２の積分結果
Ａ１にはアナログ入力信号Ｘの約２倍の振幅が現れ、第
２積分手段２０４の積分結果Ａ２にはアナログ入力信号
Ｘの約４倍の信号振幅が現れており、このままでは、第
１積分手段２０２や、第２積分手段２０４に用いられる
演算増幅器３２１が飽和してしまう。それに対して、ゲ
インＧ１＝Ｇ２＝１／２とした場合には、図６から明ら
かなように、第１積分手段２０２の積分結果Ａ１、及び
第２積分手段２０４の積分結果Ａ２は、アナログ入力信
号Ｘとほぼ同等の振幅となり、第１積分手段２０２や、
第２積分手段２０４に用いられる演算増幅器３２１の飽
和が抑えられる。
【００４２】図７には、ディジタル出力信号Ｙをデシメ
ーションフィルタでフィルタリングして得られる信号の
Ｓ／Ｎ特性のシミュレーション結果が示される。演算増
幅器３２１の出力限界に合せて、積分結果Ａ１，Ａ２の
最大値、及び最小値に限界を設定し、その値を越える場
合には限界値にクランプするようにしている。また、ゲ
イン設定は、単位容量を用いたレイアウトにおいて、そ
の数が少なくなる順（レイアウト面積が小さくなる順）
に、（１）〜（１９）に示される組合わせで実施してい
る。
ーションフィルタでフィルタリングして得られる信号の
Ｓ／Ｎ特性のシミュレーション結果が示される。演算増
幅器３２１の出力限界に合せて、積分結果Ａ１，Ａ２の
最大値、及び最小値に限界を設定し、その値を越える場
合には限界値にクランプするようにしている。また、ゲ
イン設定は、単位容量を用いたレイアウトにおいて、そ
の数が少なくなる順（レイアウト面積が小さくなる順）
に、（１）〜（１９）に示される組合わせで実施してい
る。
【００４３】ゲインＧ１，Ｇ２を１より小さく設定する
ことで、入力小信号時（−４０ｄＢｍ０）、入力大信号
時（−３ｄＢｍ０）共にＳ／Ｎ特性が改善されることが
分かる。つまり、ゲインＧ１＝Ｇ２＝１であるケース
（１）においては、入力小信号時（−４０ｄＢｍ０）の
ときのＳ／Ｎ特性が４０．９ｄＢ、入力大信号時（−３
ｄＢｍ０）のときのＳ／Ｎ特性が３５．７ｄＢであるの
に対して、ゲインＧ１，Ｇ２を１より小さく設定したケ
ース（２）〜（１４）の場合には、入力小信号時（−４
０ｄＢｍ０）のときのＳ／Ｎ特性が６０．４ｄＢ、入力
大信号時（−３ｄＢｍ０）のＳ／Ｎ特性が７５．５ｄＢ
以上に改善される。特に、Ｇ１＝１／２，Ｇ２＝２／３
に設定した場合や、Ｇ１＝Ｇ２＝１／２に設定した場
合、及びＧ１＝１／３，Ｇ２＝１に設定した場合には８
６．２ｄＢのＳ／Ｎ特性が得られ、Ｇ１＝１／２，Ｇ２
＝２／５に設定した場合には８２．４ｄＢのＳ／Ｎ特性
が得られ、Ｇ１＝１／２，Ｇ２＝１／３に設定した場合
には８０．１ｄＢのＳ／Ｎ特性が得られる。そのような
ゲイン設定において必要とされる単位容量の必要総数は
最も多い場合で１３個である。
ことで、入力小信号時（−４０ｄＢｍ０）、入力大信号
時（−３ｄＢｍ０）共にＳ／Ｎ特性が改善されることが
分かる。つまり、ゲインＧ１＝Ｇ２＝１であるケース
（１）においては、入力小信号時（−４０ｄＢｍ０）の
ときのＳ／Ｎ特性が４０．９ｄＢ、入力大信号時（−３
ｄＢｍ０）のときのＳ／Ｎ特性が３５．７ｄＢであるの
に対して、ゲインＧ１，Ｇ２を１より小さく設定したケ
ース（２）〜（１４）の場合には、入力小信号時（−４
０ｄＢｍ０）のときのＳ／Ｎ特性が６０．４ｄＢ、入力
大信号時（−３ｄＢｍ０）のＳ／Ｎ特性が７５．５ｄＢ
以上に改善される。特に、Ｇ１＝１／２，Ｇ２＝２／３
に設定した場合や、Ｇ１＝Ｇ２＝１／２に設定した場
合、及びＧ１＝１／３，Ｇ２＝１に設定した場合には８
６．２ｄＢのＳ／Ｎ特性が得られ、Ｇ１＝１／２，Ｇ２
＝２／５に設定した場合には８２．４ｄＢのＳ／Ｎ特性
が得られ、Ｇ１＝１／２，Ｇ２＝１／３に設定した場合
には８０．１ｄＢのＳ／Ｎ特性が得られる。そのような
ゲイン設定において必要とされる単位容量の必要総数は
最も多い場合で１３個である。
【００４４】また、ケース（１５）〜（１９）の場合に
は、単位容量の総数が１５個以上となり、上記ケース
（２）〜（１４）の場合に比べて、レイアウト面積の点
で若干不利とされるものの、ゲインＧ１＝Ｇ２＝１とし
た場合に比べてＳ／Ｎ特性は改善されている。
は、単位容量の総数が１５個以上となり、上記ケース
（２）〜（１４）の場合に比べて、レイアウト面積の点
で若干不利とされるものの、ゲインＧ１＝Ｇ２＝１とし
た場合に比べてＳ／Ｎ特性は改善されている。
【００４５】さらに、演算増幅器３２１の特性（セトリ
ング、オフセット等）や、スイッチ３０１〜３０８のフ
ィードスルーノイズなどに起因する誤差によって演算増
幅器３２１のゲインが変化することが考えられる。上記
要因によって演算増幅器３２１のゲインが１．３倍に変
化するものと仮定すると、Ｇ１を略１／２，Ｇ２を略２
／３若しくはそれ以下に設定した場合（ケース（７），
（９），（１１），（１４）の場合）には入力大信号時
（−３ｄＢｍ０）の時に少なくとも８５．０ｄＢのＳ／
Ｎ特性が得られる。特に、Ｇ１＝Ｇ２＝１／２に設定し
た場合（ケース（９））には８７．３ｄＢのＳ／Ｎ特性
が得られ、Ｇ１＝１／２，Ｇ２＝２／５に設定した場合
（ケース（１１））には８６．９ｄＢのＳ／Ｎ特性が得
られ、Ｇ１＝１／２，Ｇ２＝１／３に設定した場合（ケ
ース（１４））には８６．７ｄＢのＳ／Ｎ特性が得られ
る。
ング、オフセット等）や、スイッチ３０１〜３０８のフ
ィードスルーノイズなどに起因する誤差によって演算増
幅器３２１のゲインが変化することが考えられる。上記
要因によって演算増幅器３２１のゲインが１．３倍に変
化するものと仮定すると、Ｇ１を略１／２，Ｇ２を略２
／３若しくはそれ以下に設定した場合（ケース（７），
（９），（１１），（１４）の場合）には入力大信号時
（−３ｄＢｍ０）の時に少なくとも８５．０ｄＢのＳ／
Ｎ特性が得られる。特に、Ｇ１＝Ｇ２＝１／２に設定し
た場合（ケース（９））には８７．３ｄＢのＳ／Ｎ特性
が得られ、Ｇ１＝１／２，Ｇ２＝２／５に設定した場合
（ケース（１１））には８６．９ｄＢのＳ／Ｎ特性が得
られ、Ｇ１＝１／２，Ｇ２＝１／３に設定した場合（ケ
ース（１４））には８６．７ｄＢのＳ／Ｎ特性が得られ
る。
【００４６】特に、Ｇ１＝Ｇ２＝１／２に設定した場合
（ケース（９））は、演算増幅器３２１の特性（セトリ
ング、オフセット等）や、スイッチ３０１〜３０８のフ
ィードスルーノイズなどに起因する誤差によって演算増
幅器３２１のゲインが１．３倍に変化した場合でもＳ／
Ｎ特性が劣化しない。特性が劣化しないということは、
劣化要因に対するマージンが大きいことを意味し、これ
はサンプリング型Ａ／Ｄ変換器１００について高い信頼
性を得る上で非常に有利となる。この場合の単位容量の
必要総数は１１個であり、ケース（１０）〜（１４）の
場合よりも少なく、レイアウト面積の点でも有利とされ
る。それゆえに、劣化要因に対するマージンが大きく、
レイアウト面積が比較的小さくて済むケース（９）が最
適といえる。
（ケース（９））は、演算増幅器３２１の特性（セトリ
ング、オフセット等）や、スイッチ３０１〜３０８のフ
ィードスルーノイズなどに起因する誤差によって演算増
幅器３２１のゲインが１．３倍に変化した場合でもＳ／
Ｎ特性が劣化しない。特性が劣化しないということは、
劣化要因に対するマージンが大きいことを意味し、これ
はサンプリング型Ａ／Ｄ変換器１００について高い信頼
性を得る上で非常に有利となる。この場合の単位容量の
必要総数は１１個であり、ケース（１０）〜（１４）の
場合よりも少なく、レイアウト面積の点でも有利とされ
る。それゆえに、劣化要因に対するマージンが大きく、
レイアウト面積が比較的小さくて済むケース（９）が最
適といえる。
【００４７】ケース（１５）〜（１９）のＧ１＝２／３
の場合は、ケース（７），（９），（１１），（１４）
のＧ１＝１／２の場合と比較して、入力大信号時のＳ／
Ｎ特性及び単位容量総数の点で不利であることが理解で
きる。
の場合は、ケース（７），（９），（１１），（１４）
のＧ１＝１／２の場合と比較して、入力大信号時のＳ／
Ｎ特性及び単位容量総数の点で不利であることが理解で
きる。
【００４８】上記実施態様によれば、以下の作用効果を
得ることができる。
得ることができる。
【００４９】（１）第１増幅手段２０８、及び第２増幅
手段２０９のゲインＧ１を略１／２、及び増幅器２１０
のゲインＧ２を略２／３若しくはそれ以下に設定するこ
とにより、第１積分手段２０２及び第２積分手段２０４
における演算増幅器３２１の飽和を抑えることでＳ／Ｎ
特性の向上を図ることができるが、演算増幅器３２１の
特性（セトリング、オフセット等）や、スイッチ３０１
〜３０８のフィードスルーノイズなどに起因する誤差に
よって演算増幅器３２１のゲインが１．３倍に変化した
場合も考慮するとゲインＧ１及びＧ２を略２／３若しく
はそれ以下に設定することによって、比較的良好なＳ／
Ｎ特性を得ることができる。その場合にゲインＧ１及び
Ｇ２のいずれかを１／２とすることで、さらに良好なＳ
／Ｎ特性を得やすくなる。
手段２０９のゲインＧ１を略１／２、及び増幅器２１０
のゲインＧ２を略２／３若しくはそれ以下に設定するこ
とにより、第１積分手段２０２及び第２積分手段２０４
における演算増幅器３２１の飽和を抑えることでＳ／Ｎ
特性の向上を図ることができるが、演算増幅器３２１の
特性（セトリング、オフセット等）や、スイッチ３０１
〜３０８のフィードスルーノイズなどに起因する誤差に
よって演算増幅器３２１のゲインが１．３倍に変化した
場合も考慮するとゲインＧ１及びＧ２を略２／３若しく
はそれ以下に設定することによって、比較的良好なＳ／
Ｎ特性を得ることができる。その場合にゲインＧ１及び
Ｇ２のいずれかを１／２とすることで、さらに良好なＳ
／Ｎ特性を得やすくなる。
【００５０】（２）第１増幅手段２０８，第２増幅手段
２０９のゲインＧ１及び増幅器２１０のゲインＧ２を共
に１／２に設定した場合は、入力小信号時（−４０ｄＢ
ｍ０）に６０．４ｄＢのＳ／Ｎ特性が得られ、入力大信
号時（−３ｄＢｍ０）に８６．２ｄＢのＳ／Ｎ特性が得
られ、しかも、演算増幅器３２１の特性（セトリング、
オフセット等）や、スイッチ３０１〜３０８のフィード
スルーノイズなどに起因する誤差によって演算増幅器３
２１のゲインが１．３倍に変化した場合でもＳ／Ｎ特性
が劣化せず、劣化要因に対するマージンが大きいため、
高い信頼性を得ることができる。そして、この場合の単
位容量の総数は１１個と比較的少ないため、チップ占有
面積を大幅に増大させずに済む。
２０９のゲインＧ１及び増幅器２１０のゲインＧ２を共
に１／２に設定した場合は、入力小信号時（−４０ｄＢ
ｍ０）に６０．４ｄＢのＳ／Ｎ特性が得られ、入力大信
号時（−３ｄＢｍ０）に８６．２ｄＢのＳ／Ｎ特性が得
られ、しかも、演算増幅器３２１の特性（セトリング、
オフセット等）や、スイッチ３０１〜３０８のフィード
スルーノイズなどに起因する誤差によって演算増幅器３
２１のゲインが１．３倍に変化した場合でもＳ／Ｎ特性
が劣化せず、劣化要因に対するマージンが大きいため、
高い信頼性を得ることができる。そして、この場合の単
位容量の総数は１１個と比較的少ないため、チップ占有
面積を大幅に増大させずに済む。
【００５１】以上本発明者によってなされた発明を実施
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。
【００５２】本発明は、少なくともオーバーサンプリン
グを行うことを条件に適用することができる。
グを行うことを条件に適用することができる。
【００５３】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
【００５４】すなわち、第１積分手段に前置され、略１
／２のゲインを有する第１増幅手段を設け、ローカルＤ
／Ａ変換手段と第２加算手段との間に、第１増幅手段と
略等しいゲインＧ１を有する第２増幅手段を設け、第２
積分手段に前置され、略２／３若しくはそれ以下のゲイ
ンを有する第３増幅手段を設けることにより、積分手段
での飽和を防ぎ、Ｓ／Ｎ特性の向上を図ることができ
る。
／２のゲインを有する第１増幅手段を設け、ローカルＤ
／Ａ変換手段と第２加算手段との間に、第１増幅手段と
略等しいゲインＧ１を有する第２増幅手段を設け、第２
積分手段に前置され、略２／３若しくはそれ以下のゲイ
ンを有する第３増幅手段を設けることにより、積分手段
での飽和を防ぎ、Ｓ／Ｎ特性の向上を図ることができ
る。
【００５５】また、上記第１増幅手段及び第２増幅手段
のゲイン、又は第３増幅手段のゲインを略１／２にする
ことで、さらに良好なＳ／Ｎ特性を得やすくなる。
のゲイン、又は第３増幅手段のゲインを略１／２にする
ことで、さらに良好なＳ／Ｎ特性を得やすくなる。
【００５６】そして、上記第１増幅手段、第２増幅手
段、及び第３増幅手段のゲインを略１／２にした場合に
は、良好なＳ／Ｎ特性が得られ、しかも、演算増幅器の
特性（セトリング、オフセット等）や、スイッチのフィ
ードスルーノイズなどに起因する誤差によって演算増幅
器のゲインが１．３倍に変化した場合でもＳ／Ｎ特性が
劣化せず、劣化要因に対するマージンが大きいため、高
い信頼性を得ることができる。加えてこの場合の単位容
量の総数は１１個と比較的少ないため、チップ占有面積
を大幅に増大させずに済む。
段、及び第３増幅手段のゲインを略１／２にした場合に
は、良好なＳ／Ｎ特性が得られ、しかも、演算増幅器の
特性（セトリング、オフセット等）や、スイッチのフィ
ードスルーノイズなどに起因する誤差によって演算増幅
器のゲインが１．３倍に変化した場合でもＳ／Ｎ特性が
劣化せず、劣化要因に対するマージンが大きいため、高
い信頼性を得ることができる。加えてこの場合の単位容
量の総数は１１個と比較的少ないため、チップ占有面積
を大幅に増大させずに済む。
【図１】本発明にかかるオーバサンプリング型Ａ／Ｄ変
換器の一実施形態例の機能ブロック図である。
換器の一実施形態例の機能ブロック図である。
【図２】上記オーバサンプリング型Ａ／Ｄ変換器におけ
る主要部の詳細な回路図である。
る主要部の詳細な回路図である。
【図３】上記オーバサンプリング型Ａ／Ｄ変換器におけ
る主要部の詳細な回路図である。
る主要部の詳細な回路図である。
【図４】上記オーバサンプリング型Ａ／Ｄ変換器の比較
対象とされるＡ／Ｄ変換器の機能ブロック図である。
対象とされるＡ／Ｄ変換器の機能ブロック図である。
【図５】上記オーバサンプリング型Ａ／Ｄ変換器のシミ
ュレーション結果を示す第１特性図である。
ュレーション結果を示す第１特性図である。
【図６】上記オーバサンプリング型Ａ／Ｄ変換器のシミ
ュレーション結果を示す第２特性図である。
ュレーション結果を示す第２特性図である。
【図７】上記オーバサンプリング型Ａ／Ｄ変換器のシミ
ュレーション結果を示す第３特性図である。
ュレーション結果を示す第３特性図である。
２１ 入力端子
２２ 出力端子
５０ スイッチトキャパシタ回路
１００ オーバサンプリング型Ａ／Ｄ変換器
２０１ 第１加算手段
２０２ 第１積分手段
２０３ 第２加算手段
２０４ 第２積分手段
２０６ 量子化手段群
２０７ ローカルＤ／Ａ変換手段
２０８ 第１増幅手段
２０９ 第２増幅手段
３０１〜３０８ スイッチ
３１１ サンプリング容量
３１２ 帰還容量
３１３ 積分容量
３２１ 演算増幅器
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03M 3/02
H03M 1/12
Claims (3)
- 【請求項１】 入力されたアナログ信号と帰還信号との
差を求める第１加算手段と、上記第１加算手段の出力信
号を積分する第１積分手段と、上記第１積分手段の出力
信号と上記帰還信号との差を求める第２加算手段と、上
記第２加算手段の出力信号を積分する第２積分手段と、
上記第２積分手段の積分結果を量子化する量子化手段
と、上記量子化手段の出力信号に基づいて上記帰還信号
を生成するローカルＤ／Ａ変換手段とを含むオーバーサ
ンプリング型Ａ／Ｄ変換器において、 上記第１積分手段に前置され、略１／２のゲインを有す
る第１増幅手段と、 上記ローカルＤ／Ａ変換手段と上記第２加算手段との間
に配置され、上記第１増幅手段と略等しいゲインを有す
る第２増幅手段と、 上記第２積分手段に前置され、略２／３若しくはそれ以
下のゲインを有する第３増幅手段と、 を含むことを特徴とするオーバーサンプリング型Ａ／Ｄ
変換器。 - 【請求項２】 入力されたアナログ信号と帰還信号との
差を求める第１加算手段と、上記第１加算手段の出力信
号を積分する第１積分手段と、上記第１積分手段の出力
信号と上記帰還信号との差を求める第２加算手段と、上
記第２加算手段の出力信号を積分する第２積分手段と、
上記第２積分手段の積分結果を量子化する量子化手段
と、上記量子化手段の出力信号に基づいて上記帰還信号
を生成するローカルＤ／Ａ変換手段とを含むオーバーサ
ンプリング型Ａ／Ｄ変換器において、 上記第１積分手段に前置され、略１／２のゲインを有す
る第１増幅手段と、 上記ローカルＤ／Ａ変換手段と上記第２加算手段との間
に配置され、上記第１増幅手段と略等しいゲインを有す
る第２増幅手段と、 上記第２積分手段に前置され、上記第１増幅手段と略等
しいゲインを有する第３増幅手段と、 を含むことを特徴とするオーバーサンプリング型Ａ／Ｄ
変換器。 - 【請求項３】 入力信号をサンプリングするためのサン
プリング容量と、上記ローカルＤ／Ａ変換手段からの信
号帰還のための帰還容量と、上記サンプリング容量及び
上記帰還容量の端子切換えのための複数のスイッチとを
含むスイッチトキャパシタ回路と、 積分動作のための積分容量とを備え、 上記第１増幅手段及び上記第３増幅手段のゲインは、そ
れぞれ対応する上記サンプリング容量及び帰還容量と上
記積分容量との比によって設定され、 上記第２増幅手段のゲインは、それぞれ対応する上記帰
還容量と上記積分容量との比によって設定されて成る請
求項１又は２記載のオーバーサンプリング型Ａ／Ｄ変換
器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10687196A JP3372753B2 (ja) | 1996-04-26 | 1996-04-26 | オーバーサンプリング型ａ／ｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10687196A JP3372753B2 (ja) | 1996-04-26 | 1996-04-26 | オーバーサンプリング型ａ／ｄ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09294075A JPH09294075A (ja) | 1997-11-11 |
| JP3372753B2 true JP3372753B2 (ja) | 2003-02-04 |
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ID=14444608
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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|---|---|
| JP (1) | JP3372753B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP7183724B2 (ja) * | 2018-10-04 | 2022-12-06 | 株式会社デンソー | Ｄ／ａ変換回路およびａ／ｄ変換回路 |
-
1996
- 1996-04-26 JP JP10687196A patent/JP3372753B2/ja not_active Expired - Fee Related
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| JPH09294075A (ja) | 1997-11-11 |
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