JP2002185259A - デジタル式にプログラム可能なトランスコンダクタ - Google Patents

Abstract

(57)【要約】 【課題】 カスコード又はフォールデッド・カスコード
電流フォロワが後段に備えられた能動負荷を備えた差動
段のトランスコンダクタンスを離散的ステップにおいて
制御するカスコード・トランスコンダクタ回路を提供す
る。 【解決手段】 この回路は、第１入力電圧及び第２入力
電圧を受け取り、第１内部電流及び第２内部電流を出力
するトランスコンダクタと、デジタル式に選択された第
１ノードで第１内部電流を受け取り、第３ノードに第３
内部電流を発生させる第１抵抗ディバイダと、デジタル
式に選択された第２ノードで第２内部電流を受け取り、
第４ノードに第４内部電流を発生させる第２抵抗ディバ
イダと、第３内部電流及び第４内部電流を受け取り、第
１出力電流及び第２出力電流を供給するカスコード回路
とを含む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、カスコード電流フ
ォロワが後段に備えられた能動負荷を備えた差動段（ト
ランスコンダクタ）のトランスコンダクタンスを離散的
ステップ（discrete steps）において制御する方法に関
する。特に、本発明は、デジタル式にプログラム可能
（プリグラマブル）なトランスコンダクタンス及びほぼ
一定のＤＣ（直流）動作点を持つトランスコンダクタを
提案する。本発明は、同じチップ上に集積された同様の
構成要素のマスター数（master value）及び比率に依存
する正確なトランスコンダクタンスの設定をも提案す
る。

【０００２】

【従来の技術】差動段のトランスコンダクタンスの基本
的な設定は、テール電流（tail current）による。ＤＣ
動作点も、テール電流の値に依存する。トランスコンダ
クタンスの変更が、離散的ステップにおいて、ひずみレ
ベルのような他のパラメータに影響を与えずになされな
ければならない、プログラム可能な増幅器又はフィルタ
のようないくつかの回路構成がある。

【０００３】図１は、従来のデジタル式にプログラム可
能なトランスコンダクタ回路を示す。図１に示されるト
ランスコンダクタ回路は、ソース負帰還型の差動対から
派生したものである。それは、電流発生装置３０と、右
側及び左側の高精度トランスコンダクタ４０及び５０
と、負帰還抵抗装置６０とを含む。電流発生装置３０
は、左側電流発生器３２と、右側電流発生器３４とを含
む。右側及び左側の高精度トランスコンダクタ４０及び
５０はそれぞれ、右側又は左側の演算増幅器（オペアン
プ）４４，５４と、右側又は左側のＰＭＯＳトランジス
タ４６，５６とを含む。ＰＭＯＳトランジスタ４６，５
６は、右側又は左側の電流Ｉ_Ｌ又はＩ_Ｒを流し、対応す
る演算増幅器４４，５４の出力によって制御される。右
側又は左側の演算増幅器４４，５４のそれぞれは、対応
する左側又は右側の電圧Ｖ_Ｌ又はＶ_Ｒを非反転入力部４
２，５２で受け入れ、負帰還抵抗装置６０を経由したフ
ィードバックを負の入力部４３，５３で受け入れる。負
帰還抵抗装置６０は、複数個の負帰還抵抗Ｒ_Ｄ１，Ｒ
_Ｄ２，Ｒ_Ｄ３，Ｒ_Ｄ４，及びＲ_Ｄ５と、複数個のプログ
ラミング・スイッチＳ_Ｐ１，Ｓ_Ｐ２，Ｓ_Ｐ３，Ｓ_Ｐ４，
Ｓ_Ｐ５，及びＳ_Ｐ６とを含む。負帰還抵抗は、第１及び
第２の左側抵抗Ｒ_Ｄ１及びＲ_Ｄ２と、中央抵抗Ｒ
_{Ｄ ３}と、第１及び第２の右側抵抗Ｒ_Ｄ４及びＲ_Ｄ５とに
分類できる。

【０００４】右側及び左側の高精度トランスコンダクタ
４０及び５０は、複数個のプログラミング・スイッチＳ
_Ｐ１，Ｓ_Ｐ２，Ｓ_Ｐ３，Ｓ_Ｐ４，Ｓ_Ｐ５，及びＳ_Ｐ６を
通して複数個の負帰還抵抗Ｒ_Ｄ１，Ｒ_Ｄ２，Ｒ_Ｄ３，Ｒ
_Ｄ４，及びＲ_Ｄ５のタップからフィードバックを取る。
これらのスイッチは、複数のスイッチ制御信号Ｃ_１から
Ｃ_３までによって制御される。

【０００５】特定の対のタップを選択することによっ
て、その結果としての負帰還抵抗装置は、正確に分割で
きる。５個の負帰還抵抗が、スイッチによって、中央抵
抗装置Ｒ_Ｃと、右外側抵抗装置Ｒ_ＲＬと、左外側抵抗装
置Ｒ_ＬＬとに分割される。外側抵抗装置Ｒ_ＲＬ及びＲ
_ＬＬは、高精度トランスコンダクタ４０及び５０のそれ
ぞれのフィードバック・ループに含まれ、中央抵抗装置
はサイド電流Ｉ_Ｓを流す。高精度トランスコンダクタ４
０及び５０のフィードバックは、結果として形成された
中央抵抗装置Ｒ_Ｃの両端に入力電圧を与える。

【０００６】以下の表１は、中央抵抗装置Ｒ_Ｃと、外側
抵抗装置Ｒ_ＲＬ及びＲ_ＬＬとが、プログラミング・スイ
ッチＳ_Ｐ１，Ｓ_Ｐ２，Ｓ_Ｐ３，Ｓ_Ｐ４，Ｓ_Ｐ５，及びＳ
_Ｐ６の状態に基づいて、どのように決定されるかの一例
を示している。

【表１】

【０００７】中央抵抗装置Ｒ_Ｃは、トランスコンダクタ
によって生成されるＡＣ（交流）電流を規定する。タッ
プの位置を変えることによって、入力電圧が印加される
抵抗の数が変わる。このことにより、以下と同等のトラ
ンスコンダクタンスが生み出される。

【数１】

【０００８】この回路のもう一つ欠点は、有効であるべ
きフィードバックのために重要な電流を引き出す高速増
幅器を持つことが必要である高い周波数において、明ら
かになる。

【０００９】連続的に調整可能なトランスコンダクタン
ス回路を実現したものが、図２に示される。この連続的
に調整可能なトランスコンダクタンス回路は、第１及び
第２の高精度トランスコンダクタ２１０及び２２０と、
第１から第３までのチューナブル（tunable）・トラン
ジスタ（調整可能なトランジスタ）Ｔ_ＴＵＮ１，Ｔ_{Ｔ
ＵＮ２}，及びＴ_ＴＵＮ３と、トランスコンダクタ２１０
の入力部及びトランスコンダクタ２２０の入力部の間に
接続された複数個の抵抗Ｒと、トランスコンダクタ２１
０の出力部及びトランスコンダクタ２２０の出力部の間
に接続されたキャパシタＣと、複数種類のトランジスタ
Ｔ及び電流源２６０とを有する。

【００１０】高精度トランスコンダクタ２１０及び２２
０のそれぞれは、演算増幅器２１２，２２２と、トラン
ジスタＴ_Ｔ１，Ｔ_Ｔ２とを含む。トランスコンダクタ２
１０及び２２０は、負帰還抵抗を持つように接続され
る。

【００１１】回路の出力電流ｉ_ｏｕｔ１及びｉ_ｏｕｔ２
は、チューナブル・トランジスタＴ _ＴＵＮ１，Ｔ
_ＴＵＮ２，及びＴ_ＴＵＮ３によってフォールデッド・カ
スコード（folded-cascode）の入力部に向けられる。相
補的に重み付けられた電流は、フォールデッド・カスコ
ードの低インピーダンス部において合計され、出力部に
逆のＡＣ電流を提供する。

【００１２】チューナブル・トランジスタＴ_ＴＵＮ１，
Ｔ_ＴＵＮ２，及びＴ_ＴＵＮ３のそれぞれは、それぞれの
チューナブル抵抗（調整可能な抵抗）Ｒ_ＴＵＮ１，Ｒ
_{ＴＵＮ ２}，及びＲ_ＴＵＮ３を提供する。チューナブル・
トランジスタＴ_ＴＵＮ１（Ｒ_{Ｔ ＵＮ１}），Ｔ
_ＴＵＮ２（Ｒ_ＴＵＮ２），及びＴ
_ＴＵＮ３（Ｒ_ＴＵＮ３）のそれぞれによって与えられた
抵抗は、トランジスタＴ_ＴＵＮ１，Ｔ_ＴＵＮ２，及びＴ
_{Ｔ ＵＮ３}の入力部に供給される第１及び第２の制御電圧
Ｖ_１及びＶ_２に伴って変わる。例えば、もしも、第１及
び第３のチューナブル・トランジスタＴ_ＴＵＮ１及びＴ
_ＴＵＮ３が同一であるならば、それらは両方とも第１制
御電圧Ｖ_１を受け取るので、第１及び第３のチューナブ
ル抵抗も同じになるであろう（Ｒ_ＴＵＮ１＝
Ｒ_ＴＵＮ３）。トランスコンダクタからの差動出力電流
ｉ_１＝ｉ_ｉ，ｉ_２＝（−ｉ_ｉ）については、次式を有す
る。

【数２】

【００１３】入力トランスコンダクタによって生成さ
れ、出力部に分配された電流の割合

【数３】 は、Ｒ_ＴＵＮ１＝Ｒ_ＴＵＮ３，Ｒ_ＴＵＮ２に従って変化
する。即ち、電流のこの割合は、Ｒ_ＴＵＮ１，Ｒ
_ＴＵＮ２，及びＲ_ＴＵＮ３の関数である。全体のトラン
スコンダクタンスは、入力段トランスコンダクタンスの
ある割合として現われる。この割合は、電圧制御され
る。個々の「抵抗」値に対する出力電流の依存性は、電
子的手段によって合計（２Ｒ_ＴＵＮ１＋Ｒ_ＴＵＮ２）が
一定に維持されなければ、線形（リニア）ではない。

【００１４】電流源２６０は、バイアス電流源であるこ
とが望ましく、抵抗Ｒは主要なトランスコンダクタンス
設定部を構成する。この場合には、その段のトランスコ
ンダクタンスは、（１／Ｒ）の（Ｖ_１及びＶ_２に依存す
る）割合である。

【００１５】入力トランスコンダクタの電流を舵取り
（ステアリング）するもう一つの方法が、図３に示され
る。図３の回路は、入力トランスコンダクタ３０５と、
電圧制御電流ステアリング回路３１０と、コモン・モー
ド・フィードバック（ＣＭフィードバック）回路３３０
と、複数個のトランジスタＴとを有する。

【００１６】入力トランスコンダクタ３０５は、それぞ
れが差動増幅器として機能する第１及び第２の部分３５
０及び３６０を含む。第１の部分３５０は、第１から第
４までのトランジスタＴ_１，Ｔ_２，Ｔ_３，及びＴ_４を含
む。第２の部分３６０は、第５から第７までのトランジ
スタＴ_５，Ｔ_６，及びＴ_７を含む。

【００１７】電圧制御電流ステアリング回路３１０は、
２個の差動対を構成する第８から第１１までのトランジ
スタＴ_８，Ｔ_９，Ｔ_１０，及びＴ_１１を含む。第８及び
第９のトランジスタＴ_８及びＴ_９は、１個の差動対を形
成し、第１０及び第１１のトランジスタＴ_１０及びＴ
_１１は、他の差動対を形成する。

【００１８】入力トランスコンダクタ３０５によって生
成される電流の一部は、（差動トランジスタＴ_８，
Ｔ_９，Ｔ_１０，及びＴ_１１から構成された）２個の差動
対により構成された電圧制御電流ステアリング回路を通
して出力部ｉ_ｏｕｔ１及びｉ_{ｏｕ ｔ２}に伝送される。そ
の回路は、種々の積層された段（stacked stages）を構
築するために高い供給電圧を必要とし、電流ステアリン
グをデジタル式に制御するのに困難を経験させたという
欠点を持つ。

【００１９】図４は、切替え可能な増幅器の設計図を示
す。この切替え可能な増幅器は、抵抗列が、エンハンス
ト・トランスコンダクタ（Ｔ_１−Ｔ_３；Ｔ_２−Ｔ_４）用
の負帰還抵抗として使用されている、即ち、（Ｔ_１及び
Ｔ_３）並びに（Ｔ_２及びＴ_４）のそれぞれが、複合トラ
ンジスタを形成する点において、図１の回路と同様であ
る。この切替え可能な増幅器は、第１から第６までのト
ランジスタＴ_１からＴ _６までと、負帰還抵抗装置４１０
と、第１及び第２の抵抗４２２及び４２４と、第１から
第４までの電流源４３２，４３４，４３６，及び４３８
とを含む。

【００２０】負帰還抵抗装置４１０は、２ｎ個の負帰還
抵抗Ｒ_Ａ１からＲ_Ａｎまで、及び、Ｒ_Ｂ１からＲ_Ｂｎま
で、並びに、（２ｎ＋２）個のスイッチＳ_Ａ１からＳ
_{Ａ（ｎ ＋１）}まで、及び、Ｓ_Ｂ１からＳ_{Ｂ（ｎ＋１）}ま
でを含む。ここで、ｎは１より大きい整数である。図１
の回路のように，スイッチＳ_Ａ１からＳ_{Ａ（ｎ＋１）}ま
で、及び、Ｓ_Ｂ１からＳ_{Ｂ（ｎ＋１）}までは、中央抵抗
装置Ｒ_Ｃと、左外側抵抗装置Ｒ_ＬＬと、右外側抵抗Ｒ
_ＬＲとを形成するように制御される。

【００２１】第３及び第４のトランジスタＴ_３，Ｔ_４の
電流は、負帰還抵抗装置４１０の対称的に配置されたタ
ップに注入される。このように、左外側抵抗装置Ｒ_ＬＬ
及び右外側抵抗装置Ｒ_ＬＲは、ローカル・フィードバッ
ク・ループに含まれるが、依然としてＤＣ電流を流す。
この回路において、差動入力電圧のほとんどが、図１の
回路と同様に、中央抵抗装置Ｒ_Ｃの両端に現れる。

【００２２】従って、本発明の目的は、差動段のトラン
スコンダクタンスを制御する従来の技術に関する種々の
欠点を克服するか、又は、少なくとも最小限にすること
である。

【００２３】

【課題を解決するための手段】本発明のこの目的及び他
の目的を満たすため、本発明の一態様によれば、カスコ
ード・トランスコンダクタ回路、即ち、カスコード出力
段を備えたトランスコンダクタが提供される。このカス
コード・トランスコンダクタは、トランスコンダクタ
と、第１から第４までの抵抗と、カスコード回路と、ダ
ミー・フォールデッド・カスコードとを含む。

【００２４】トランスコンダクタは、第１入力電圧及び
第２入力電圧を受け取り、第１内部電流及び第２内部電
流を出力する。第１抵抗は、第１ノードと第３ノードと
の間に接続され、第２抵抗は、前記第１ノードと第５ノ
ードとの間に接続される。第１抵抗及び第２抵抗は、第
１ノードで第１内部電流を受け取り、第３ノードに第３
の内部電流を発生させる第１抵抗ディバイダを形成す
る。

【００２５】第３抵抗は、第２ノードと第４ノードとの
間に接続され、第４抵抗は、前記第２ノードと第５ノー
ドとの間に接続される。第３抵抗及び第４抵抗は、第２
ノードで第２内部電流を受け取り、第４ノードに第４内
部電流を発生させる第２抵抗ディバイダを形成する。

【００２６】カスコード回路は、第３内部電流及び第４
内部電流を受け取り、第１出力電流及び第２出力電流を
供給する。ダミー・フォールデッド・カスコードは、第
５ノードに接続されている。ダミー・フォールデッド・
カスコードは、シングルエンド形低インピーダンス入力
フォールデッド・カスコードとしてもよい。

【００２７】本発明の他の態様によれば、第１入力電圧
及び第２入力電圧を受け取り、第１内部電流及び第２内
部電流を出力するトランスコンダクタと、第１ノードで
第１内部電流を受け取り、第３ノードに第３内部電流を
発生させる第１抵抗回路網と、第２ノードで第２内部電
流を受け取り、第４ノードに第４内部電流を発生させる
第２抵抗回路網と、第３内部電流及び第４内部電流を受
け取り、第１出力電流及び第２出力電流を供給するカス
コード回路とを含むカスコード・トランスコンダクタ回
路が提供される。

【００２８】第１抵抗回路網は、第３ノードと第５ノー
ドとの間に直列に接続されたｐ個の第１抵抗と、（ｐ＋
１）個の第１スイッチとを有してもよい。（ｐ＋１）個
の第１スイッチのそれぞれは、第１抵抗のそれぞれが
（ｐ＋１）個の第１スイッチの内の二つに接続されるよ
うに、第１ノードと、ｐ個の第１抵抗の内の一つの端部
との間に接続される。同様に、第２抵抗回路網は、第４
ノードと第５ノードとの間に直列に接続されたｐ個の第
２抵抗と、（ｐ＋１）個の第２スイッチとを有してもよ
い。（ｐ＋１）個の第２スイッチのそれぞれは、第２抵
抗のそれぞれが（ｐ＋１）個の第２スイッチの内の二つ
に接続されるように、第２ノードと、ｐ個の第２抵抗の
内の一つの端部との間に接続される。ここで、ｐは１よ
り大きい整数である。

【００２９】第ｉ番の第１抵抗及び第ｉ番の第２抵抗
は、同じ値を持つことが好ましい。この場合には、ｉ
は、１からｐまでの整数である。動作中は、第１スイッ
チの内の一つ及び第２スイッチの内の一つのみが、所定
の時点で閉じられることが好ましい。

【００３０】第１スイッチ及び第２スイッチはそれぞ
れ、複数の制御信号の内の一つによって制御されるトラ
ンジスタを有してもよい。第１抵抗及び第２抵抗はそれ
ぞれ、バイアス電圧によって制御されるトランジスタを
有してもよい。

【００３１】さらに他の態様によれば、第１入力電圧及
び第２入力電圧を受け取り、第１内部電流及び第２内部
電流を出力するトランスコンダクタと、第１ノードで第
１内部電流を受け取り、第３ノードに第３内部電流を発
生させる第１のＲ−ｎＲ回路網と、第２ノードで第２内
部電流を受け取り、第４ノードで第４内部電流を発生さ
せる第２のＲ−ｎＲ回路網と、第３内部電流及び第４内
部電流を受け取り、第１出力電流及び第２出力電流を供
給するカスコード回路とを有するカスコード・トランス
コンダクタ回路が提供される。

【００３２】前記第１のＲ−ｎＲ回路網は、前記第３ノ
ードと第５ノードとの間に直列に接続されたｐ個の第１
抵抗と、（ｐ−１）個の第２抵抗と、（ｐ＋１）個の第
１スイッチとを有し、前記ｐ個の第１抵抗の内の二つの
第１抵抗の接合部のそれぞれが前記（ｐ−１）個の第２
抵抗の内の一つに接続されるように、前記（ｐ−１）個
の第２抵抗のそれぞれが、前記第５ノードと、前記ｐ個
の第１抵抗の内の二つの第１抵抗の接合部との間に接続
され、前記第１抵抗のそれぞれが前記（ｐ＋１）個の第
１スイッチの内の二つに接続されるように、前記（ｐ＋
１）個の第１スイッチのそれぞれが、前記第１ノード
と、前記ｐ個の第１抵抗の内の一つの第１抵抗の端部と
の間に接続されるようにしてもよい。同様に、前記第２
のＲ−ｎＲ回路網が、前記第４ノードと前記第５ノード
との間に直列に接続されたｐ個の第３抵抗と、（ｐ−
１）個の第４抵抗と、（ｐ＋１）個の第２スイッチとを
有し、前記ｐ個の第３抵抗の内の二つの第３抵抗の接合
部のそれぞれが前記（ｐ−１）個の第４抵抗の内の一つ
に接続されるように、前記（ｐ−１）個の第４抵抗のそ
れぞれが、前記第５ノードと、前記ｐ個の第３抵抗の内
の二つの第３抵抗の接合部との間に接続され、前記第３
抵抗のそれぞれが前記（ｐ＋１）個の第２スイッチの内
に二つに接続されるように、前記（ｐ＋１）個の第２ス
イッチのそれぞれが、前記第３ノードと、前記ｐ個の第
３抵抗の内の一つの第３抵抗の端部との間に接続される
ようにしてもよい。

【００３３】動作中は、第１スイッチの内の一つ及び第
２スイッチの内の一つのみが、所定の時点で閉じること
が好ましい。

【００３４】第１スイッチ及び第２スイッチのそれぞれ
は、複数の制御信号の内の一つによって制御されるトラ
ンジスタを有してもよい。

【００３５】第２番から第（ｐ−１）番までの第１抵抗
及び第２番から第（ｐ−１）番までの第３抵抗は全て、
第１抵抗値を持ち、第１番及び第ｐ番の第１抵抗と、第
１番及び第ｐ番の第３抵抗と、（ｐ−１）個の第２抵抗
と、（ｐ−１）個の第４抵抗とは全て、第１抵抗値の整
数倍にほぼ等しい第２抵抗値を持つことが好ましい。Ｒ
−２Ｒ回路網の場合には、第２抵抗値は、第１抵抗値の
２倍とすべきである。

【００３６】本発明の上記及び他の目的及び利点は、添
付図面を参照して、以下の説明から明らかになるであろ
う。

【００３７】

【発明の実施の形態】本発明は、入力電圧範囲のような
入力トランスコンダクタのパラメータを維持しながら、
カスコード・トランスコンダクタのトランスコンダクタ
ンスを正確でデジタル式にプログラムする（設定する）
方法を提供する。以下に説明される本発明の好ましい実
施形態によれば、抵抗素子を流れるＤＣ（直流）電流は
無く、このことが、能動抵抗素子の特性の適合性を改善
している。また、動作点は、スイッチ切替によって変動
せず、このことが、動的に選択された構成要素に、より
一層緩和された動作条件を許容する。これらの回路は、
低い供給電圧における動作にも適している。

【００３８】従来のフォールデッド・カスコード・トラ
ンスコンダクタのトランジスタ実施例が、図５及び図６
に示されている。図５は、トランスコンダクタと、カス
コード又はフォールデッド・カスコードとを示すブロッ
ク図であり、図６は、図５の回路のトランジスタ設計図
である。図５の回路は、入力トランスコンダクタ５１０
と、フォールデッド・カスコード５４０とを含む。この
説明においては、フォールデッド・カスコードが説明さ
れているが、レギュラー・カスコード（regular cascod
e）等のようないかなる種類の電流フォロワを使用する
こともできる。

【００３９】入力トランスコンダクタ５１０は、電流源
負荷回路５３０を備えたＰＭＯＳ差動対５２０を含む。
差動対５２０は、２個の差動トランジスタＴ_Ｄ１及びＴ
_Ｄ２と、電流源トランジスタＴ_ＣＳとを含む。電流源負
荷回路は、２個の負荷トランジスタＴ_Ｌ１及びＴ_Ｌ２を
含む。

【００４０】トランジスタＴ_Ｄ３，Ｔ_Ｌ１，及びＴ_Ｌ２
に印加されるバイアス電圧Ｖ_ＢＰ，Ｖ_ＢＮは、第１差動
トランジスタＴ_Ｄ１及び第１負荷トランジスタＴ_Ｌ１を
通し、及び、第２差動トランジスタＴ_Ｄ２及び第２負荷
トランジスタＴ_Ｌ２を通して同じＤＣ電流を生成する回
路によって生成される。このように、トランスコンダク
タ出力電流のそれぞれの正味のＤＣ成分は、ゼロ（零）
である。

【００４１】フォールデッド・カスコード５４０は、減
算器／増幅器５４２と、差動フォールデッド・カスコー
ドとして接続された第１から第４までのフォールデッド
・カスコード・トランジスタＴ_ＦＣ１，Ｔ_ＦＣ２，Ｔ
_ＦＣ３，及びＴ_ＦＣ４と、第１及び第２の電流源負荷５
５２及び５５４とを含む。コモン・モードが、減算器／
増幅器５４２を含むフィードバックループによって設定
される。フォールデッド・カスコード・トランジスタＴ
_ＦＣ１，Ｔ_ＦＣ２，Ｔ_ＦＣ３，及びＴ_ＦＣ４は、電流フ
ォロワとして動作するように接続される。フォールデッ
ド・カスコード５４０の入力インピーダンスを下げ、出
力インピーダンスを上げるために、ゲイン増加が第１及
び第２のフォールデッド・カスコード・トランジスタＴ
_ＦＣ１及びＴ_ＦＣ２に適用されることができる。

【００４２】以下の好ましい実施形態のほとんどは、フ
ォールデッド・カスコードについて説明されているが、
それぞれの場合において、カスコードも同様に用いられ
ることができる。フォールデッド・カスコードの入力イ
ンピーダンスは、ゲイン増加のような技術によって著し
く下げることができるので、フォールデッド・カスコー
ド入力インピーダンスは、電流分割の誤差を適当な値に
保つのに十分低いと考えられる。したがって、簡単のた
めに、以下の計算式において、フォールデッド・カスコ
ード入力インピーダンスは、ゼロ（零）であるとみなさ
れている。

【００４３】図７は、中間に位置する抵抗ディバイダを
備えた従来のフォールデッド・カスコード・トランスコ
ンダクタ７００を示す回路図である。図７に示されるよ
うに、フォールデッド・カスコード・トランスコンダク
タ７００は、トランスコンダクタ５１０と、第１及び第
２の抵抗ディバイダ７２０及び７３０と、カスコード又
はフォールデッド・カスコード５４０とを有する。第１
抵抗ディバイダは、第１及び第２の抵抗Ｒ_１及びＲ_２を
含む。第２抵抗ディバイダは、第３及び第４の抵抗Ｒ_３
及びＲ_４を含む。

【００４４】差動入力電圧ｖ_ｉｎ＝（ｖ_ｉｎ１−ｖ
_ｉｎ２）に応じて（トランスコンダクタンスｇ_ｍを持
つ）トランスコンダクタ５１０により生成された差動電
流は、第１及び第２の抵抗ディバイダ５２０及び５３０
によって舵取り（ステアリング）される。第２及び第４
の抵抗Ｒ_２及びＲ_４を流れる電流はそれぞれ、カスコー
ド又はフォールデッド・カスコード（ＦＣ）としての低
入力インピーダンス段に入力する。

【００４５】第１から第４までの抵抗Ｒ_１からＲ_４まで
は、以下の式にしたがって、同じ比率を持つように選択
されることが望ましい。

【数４】

【００４６】式（３）の条件は、提案された回路を理想
的に実施する正確な機能にとって十分である。しかし、
実際のトランスコンダクタの２個の分岐の同じ負荷に関
しては、以下の等式を考える。 （Ｒ_１＝Ｒ_３） ； （Ｒ_２＝Ｒ_４） （４） ｘ＝Ｒ_１／（Ｒ_１＋Ｒ_２）と定義すると、フォールデッ
ド・カスコードに注入されるＡＣ電流は、以下のように
なることがわかる。

【数５】 ここで、ｇ_ｍは、トランスコンダクタ５１０のトランス
コンダクタンスであり、ｖ_ｄｉｆは、（ｖ_ｉｎ１−ｖ
_ｉｎ２）である。フォールデッド・カスコードは、電流
フォロワとして動作し、ここで、 ｉ_ｏｕｔ１＝ｉ_３； ｉ_ｏｕｔ２＝ｉ_４ ； （７） である。差動出力電流は、 ｉ_ｏｄｉｆ＝（ｉ_ｏｕｔ１−ｉ_ｏｕｔ２） ＝（ｘ・ｇ_ｍ）・ｖ_ｄｉｆ ＝（ｇ_ｍ）_ｅｑ・ｖ_ｄｉｆ ； （８） である。

【００４７】従って、回路全体は、低下した等価トラン
スコンダクタンス（ｇ_ｍ）_ｅｑ＝（ｘ・ｇ_ｍ）を有する
トランスコンダクタとして動作する。ここで、０≦ｘ≦
１である。トランスコンダクタンスｇ_ｍの値は、トラン
スコンダクタのバイアス電流によって設定される。バイ
アスは、固定にするか、温度又は基準信号の周波数等の
ような要素に依存させることができる。開示された回路
は、トランスコンダクタンスの正確な割合を得る手段を
提供する。

【００４８】本発明の第１及び第２の好ましい実施形態
が、図８及び図９に示される。特に、図８は、本発明の
第１の好ましい実施形態による、中間に位置する抵抗デ
ィバイダ及びダミー差動フォールデッド・カスコード・
バイアスを備えたフォールデッド・カスコード・トラン
スコンダクタ８００の回路図である。

【００４９】図８の回路において、図７においてＲ_１及
びＲ_３に接続されたＡＣグランド電位は、ダミー・フォ
ールデッド・カスコード８５０によって提供される。ダ
ミー・フォールデッド・カスコード８５０は、能動的な
フォールデッド・カスコード５４０と同じ入力回路及び
バイアスを持つ。フォールデッド・カスコード５４０及
びダミー・フォールデッド・カスコード８５０は、抵抗
Ｒ_１，Ｒ_２，Ｒ_３，及びＲ_４の端部に同じＤＣ電圧を提
供する。このように、これらの抵抗を流れるＤＣ電流は
無い。

【００５０】図９は、本発明の第２の好ましい実施形態
による、中間に位置する抵抗ディバイダ及びダミー・シ
ングルエンド形・フォールデッド・カスコード・バイア
スを備えたフォールデッド・カスコード・トランスコン
ダクタ９００を示す回路図である。図９の回路は、ダミ
ー・フォールデッド・カスコード８５０が、単一低イン
ピーダンス入力フォールデッド・カスコード９５０に置
き代えられた点を除き、図８のものと同じである。トラ
ンスコンダクタ５１０からの出力電流の差動特性によ
り、これは可能である。

【００５１】図１０は、本発明の第３及び第４の好まし
い実施形態による切替え可能なトランスコンダクタンス
を持つ中間に位置する抵抗回路網を備えたフォールデッ
ド・カスコード・トランスコンダクタ１０００を示す回
路図である。図１０の回路は、図９の回路から派生した
ものである。トランスコンダクタ回路は、入力トランス
コンダクタ５１０と、第１及び第２の抵抗回路網１０２
０及び１０３０と、出力フォールデッド・カスコード５
４０と、バイアスを与えるダミー・シングルエンド形・
フォールデッド・カスコード９５０とを含む。第１抵抗
回路網は、回路網内に接続された複数個の第１抵抗Ｒ
_Ａ１からＲ_Ａｎまでと、トランスコンダクタ５１０の出
力を第１抵抗回路網１０２０の対称的なタップに接続す
る複数個の第１スイッチＳ_Ａ１からＳ_Ａｎ＋１までとを
含む。同様に、第２抵抗回路網１０３０は、回路網内に
接続された複数個の第２抵抗Ｒ_Ｂ１からＲ_Ｂｎまでと、
トランスコンダクタ５１０の出力を第２抵抗回路網１０
３０の対称的なタップに接続する複数個の第２スイッチ
Ｓ_Ｂ１からＳ_Ｂｎ＋１までとを含む。それぞれの場合に
おいて、ｎは１より大きい整数である。

【００５２】ｋ＝１，．．．，ｎに対してＲ_Ａｋ＝Ｒ
_Ｂｋ＝Ｒ_ｋであり、スイッチＳ_Ａｋ及びＳ_Ｂｋがオンに
なり、他の全てのスイッチがオフになったときである場
合には、出力電流について以下の等式が成立する。抵抗
の値Ｒ_ｋは、必ずしも同じである必要はない。即ち、
（Ｒ_Ａ１＝Ｒ_Ｂ１＝Ｒ_１），（Ｒ_Ａ２＝Ｒ_Ｂ２＝
Ｒ_２），．．．（Ｒ_Ａｎ＝Ｒ_Ｂｎ＝Ｒ_ｎ）であるが、
（Ｒ_１＝Ｒ_２＝Ｒ_ｎ）が必ずしも成立する必要はない。

【数６】 ここで、ｋ＝１，２，…，ｎである。

【数７】 ここで、ｋ＝１，２，…，ｎである。

【００５３】回路全体の等価トランスコンダクタンス
は、

【数８】 であり、ｋ＝１，２，…，ｎである。

【００５４】図１１は、本発明の第３の好ましい実施形
態よる、図１０の回路のより詳細な回路図である。より
具体的には、図１１は、図１０に示された回路の抵抗／
トランジスタ実施例である。トランスコンダクタ５１０
からのＤＣ無しの出力電流ｉ _１及びｉ_２は、複数個のＮ
ＭＯＳスイッチング・トランジスタ（Ｓ_ＴＡ１からＳ
_ＴＡｎまで、及び、Ｓ_ＴＢ１からＳ_ＴＢｎまで）によっ
て表わされたデジタル式に制御されるスイッチ（トラン
スファー・ゲート）を通じて２個の抵抗回路網１０２０
（Ｒ_Ａ１からＲ_Ａｎまで）及び１０３０（Ｒ_Ｂ１からＲ
_Ｂｎまで）の対称的なタップに分配される。それぞれの
抵抗回路網の一端は、フォールデッド・カスコード５４
０の入力ノードＣ又はＤに結ばれる。それぞれの抵抗の
他端は、バイアス回路・ダミー・フォールデッド・カス
コード９５０（Ｔ_ＤＦＣ１，Ｔ_{ＤＦ Ｃ２}）のバイアス点
Ｅに接続される。バイアス点Ｅは、フォールデッド・カ
スコード５４０の２個の分岐に繋がれ、出力トランジス
タＴ_ＦＣ３及びＴ_ＦＣ４と同じＶ_ＦＣ電圧によってバイ
アスされる。このように、ノードＣ，Ｄ，及びＥにおけ
る電圧は同等である。 Ｖ_Ｃ＝Ｖ_Ｄ＝Ｖ_Ｅ （２４） このことは、入力トランスコンダクタが、（｜Ｉ
_ＤＴＤ１｜＝Ｉ_ＤＴＬ１）及び（｜Ｉ_ＤＴＤ２｜＝Ｉ
_ＤＴＬ２）を持つようにバイアスされたときに、抵抗回
路網１０２０及び１０３０を流れる正味のＤＣ電流が無
いことを意味する。

【００５５】スイッチは、制御信号Ｃ_１からＣ_ｎまでに
よって制御されるのが好ましい。一度に、アクティブな
唯一のＣ_ｋ（ｋ＝１，．．．，ｎ＋１）信号があること
が好ましい。制御信号Ｃ_１からＣ_ｎ＋１までを生成する
可能な方法には、デジタル制御言語（digital control
word）を復号化することによるものがある。

【００５６】もしもＣ_ｋがアクティブ（ＮＭＯＳスイッ
チの場合、ハイレベル）で、他の制御信号の全てがアク
ティブでないならば、その回路の全トランスコンダクタ
ンスは、上記式（１３）及び（１４）に従って機能す
る。

【００５７】抵抗回路網１０２０及び１０３０の抵抗
は、不純物を含むポリシリコン又は金属抵抗のような受
動素子か、能動抵抗のいずれかであることができる。

【００５８】図１２は、本発明の第５の好ましい実施形
態による、図１０の回路のより詳細な回路図である。よ
り具体的には、図１２は、抵抗がトランジスタ（Ｔ
_ＲＡ１からＴ_ＲＡｎまで、及び、Ｔ_ＲＢ１からＴ_ＲＢｎ
まで）によって置き代えられている、図１０の回路のト
ランジスタ実施例である。これらのトランジスタのドレ
イン・ソース電圧は、公称ゼロ（零）である。トランジ
スタは、三極管モードで動作する。２乗モデル(square-
law model)である第ｋ番のトランジスタのドレイン・ソ
ース抵抗Ｒ_ｋは、

【数９】 となる。ここで、β_ｋは、強反転（strong inversion）
におけるトランスファー・パラメータ（transfer param
eter）

【数１０】 であり、Ｖ_ＧＳｋはゲート・ソース間電圧であり、Ｖ
_ＴＨは第ｋ番のトランジスタのしきい値である。

【００５９】この例の全てのトランジスタのゲートは、
第１から第４までのチェーン・トランジスタ（chain tr
ansistors）Ｔ_Ｃ１，Ｔ_Ｃ２，Ｔ_Ｃ３，及びＴ_Ｃ４を含
むバイアス電圧発生器１２６０によって生成された同じ
電圧Ｖ_ＢＧによってバイアスされることが望ましい。
「抵抗」チェーンにおけるトランジスタに流れるＤＣ電
流は無いので、それらのソース電圧は同じ（Ｖ_Ｂ）であ
る。その結果、ゲート・ソース間電圧は、前記チェーン
における全てのトランジスタにとって同じである。

【数１１】 Ｗ_ｋ及びＬ_ｋはそれぞれ第ｋ番のトランジスタの幅と長
さであり、Ｗ_ｊ及びＬ_ｊはそれぞれ第ｊ番のトランジス
タの幅と長さである。

【００６０】図１３は、本発明の第５の好ましい実施形
態による、指数関数的に制御される切替え可能なトラン
スコンダクタンスを持つ中間に位置するＲ−ｎＲ回路網
を備えたフォールデッド・カスコード・トランスコンダ
クタを示す回路図である。この実施形態においては、第
１及び第２の抵抗回路網１０２０及び１０３０は、第１
及び第２のＲ−ｎＲ回路網１３２０及び１３３０（代わ
りに、抵抗ディバイダ回路網と呼ばれる。）によって置
き代えられた。例として、図１３の回路は、具体的に第
１及び第２のＲ−２Ｒ回路網の使用を示しているが、ｎ
に他の値を用いてよいのは明らかである。

【００６１】図１３におけるＲ−２Ｒ回路網１３２０及
び１３３０の内の一つは、トランスコンダクタ５１０の
それぞれの出力ラインに接続される。また、Ｒ−２Ｒ回
路網１３２０及び１３３０の２Ｒ本の分岐の内の一つを
除く全ては、ダミー・シングルエンド形・フォールデッ
ド・カスコード９５０のバイアス点Ｅに接続される。第
１及び第２の回路網１３２０及び１３３０の内部ノード
のそれぞれには、Ａ_１からＡ_ｎまで、及び、Ｂ_１からＢ
_ｎまでが付されている。

【００６２】トランスコンダクタ５１０の出力は、スイ
ッチＳ_Ａ１からＳ_{Ａ（ｎ−１）}まで、及びＳ_Ｂ１からＳ
_{Ｂ（ｎ−１）}までを介してノードＡ_１からＡ_{（ｎ−１）}
まで、及び、Ｂ_１からＢ_{（ｎ−１）}までにそれぞれ接続
されることができる。スイッチＳ_Ａ０及びＳ_Ｂ０は、ト
ランスコンダクタ５１０の出力部をバイアス点Ｅに接続
し、これにより電流を出力段のフォールデッド・カスコ
ード５４０に流さない。スイッチＳ_Ａｎ及びＳ_Ｂｎは、
トランスコンダクタ５１０の出力部を対応するフォール
デッド・カスコード５４０の入力部に直接に接続し、こ
れにより抵抗ディバイダ回路網１３２０及び１３３０を
迂回させる。それぞれの回路網１３２０及び１３３０に
おいて一度に閉じられるスイッチは、一つのみであるべ
きである。

【００６３】トランスコンダクタ５１０の反転出力部
が、スイッチＳ_Ａｋを通して第１の回路網１３２０のノ
ードＡ_ｋに接続され、トランスコンダクタ５１０の非反
転出力部が、スイッチＳ_Ｂｋを通して第２の回路網１３
３０のノードＢ_ｋに接続されるとき、出力電流ｉ
_ｏｕｔ１及びｉ_ｏｕｔ２は、

【数１２】 となる。

【００６４】その結果、全体のトランスコンダクタンス
は、

【数１３】 となる。

【００６５】したがって、図１３の回路は、トランスコ
ンダクタンスのためのプログラム可能な指数関数的減衰
器として動作する。

【００６６】図１４は、図１３の回路のより詳細な回路
図である。図１４に示されるように、トランスコンダク
タ５１０からのＤＣ無し出力電流ｉ_１及びｉ_２は、それ
ぞれが本実施形態においてＮＭＯＳスイッチング・トラ
ンジスタ（Ｓ_ＴＡ０からＳ_{Ｔ Ａｎ}まで、及び、Ｓ_ＴＢ０
からＳ_ＴＢｎまで）として示されるデジタル式に制御さ
れるスイッチ（トランスファー・ゲート）によって、
（ノードＡ_ｋ及びＢ_ｋを経由して。ここで、ｋ＝１，
２，．．．，ｎ−１である。）２個のＲ−２Ｒ抵抗回路
網の対称的なタップに、又は、（ノードＡ_ｎ及びＢ_ｎを
経由して）フォールデッド・カスコードの入力部Ｃ，Ｄ
に直接、又は、ダンプ・ノード（dump node）Ｅに、分
配される。抵抗回路網１３２０及び１３３０のノードＡ
_ｎ及びＢ_ｎはそれぞれ、フォールデッド・カスコード５
４０の入力部を示すノードＤ及びＣに一致する。２Ｒ個
の抵抗のダンプ・エンド（dump ends）は、ダミー・シ
ングルエンド形・フォールデッド・カスコード・バイア
ス回路９５０のノードＥに接続される。バイアス回路９
５０は、フォールデッド・カスコードの２本の分岐に繋
がれ、出力トランジスタＴ_ＦＣ３及びＴ_ＦＣ４と同じ電
圧Ｖ_ＦＣによりバイアスされている。その結果、抵抗回
路網１３２０及び１３３０を流れる正味のＤＣ電流は無
い。

【００６７】スイッチは、制御信号Ｃ_０からＣ_ｎまでに
よって制御される。一度に一つの制御信号Ｃ_ｋ（ｋ＝
０，１，．．．，ｎ）のみがアクディブであるべきであ
る。Ｃ _０からＣ_ｎまでの制御信号を生成する一つの可能
な方法は、デジタル制御言語を復号化することによるも
のである。

【００６８】もしもＣ_ｋがアクティブであり（ＮＭＯＳ
スイッチングトランジスタの場合はハイレベル）であ
り、他の制御信号の全てがアクティブでないならば、そ
のとき、その回路の全体のトランスコンダクタンスは、
上記式（２１），（２２），及び（２３）に従って動作
する。

【００６９】図１５は、本発明の第６の好ましい実施形
態による、切替え可能なトランスコンダクタンスを持つ
中間に位置する抵抗回路網を備えたレギュラー・カスコ
ード・トランスコンダクタの実施例を示す回路図であ
る。フォールデッド・カスコードが後段に備えられたト
ランスコンダクタのために図１１において実行される動
作原理は、図１５の回路において、レギュラー・カスコ
ードが後段に備えられたトランスコンダクタに適用され
る。この回路は、第１及び第２の抵抗回路網１０２０及
び１０３０が後段に備えられた入力トランスコンダクタ
５１０と、カスコード電流フォロワ１５４０と、バイア
ス電圧発生器１５７０とを有する。

【００７０】カスコード電流フォロワ１５４０は、第１
から第６までのカスコード・トランジスタＴ_Ｃ１からＴ
_Ｃ６までと、減算器／増幅器１５４２とを含む。バイア
ス電圧発生器１５７０は、第１及び第２のバイアス・ト
ランジスタＴ_Ｂ１及びＴ_Ｂ２を含む。

【００７１】全体の回路のバイアス電圧Ｖ_ＢＰ，Ｖ_ＢＮ
は、入力トランスコンダクタの出力ＤＣ電流をほぼゼロ
（零）にする回路によって設定されるのが好ましい。そ
の結果、ノードＣ，Ｄ，及びＦにおける電圧は等しい。 Ｖ_Ｃ＝Ｖ_Ｄ＝Ｖ_Ｆ （２４）

【００７２】トランスコンダクタ５１０の出力電流（ｉ
_１及びｉ_２）は、図１１の回路のために説明されたもの
と同様に、抵抗回路網１０２０及び１０３０によって変
倍される。変倍された電流ｉ_３及びｉ_４は、カスコード
・ブロック１５４０の低インピーダンスに入力する。

【００７３】変倍された電流ｉ_３及びｉ_４は、それぞ
れ、高インピーダンス出力部ｉ_{ｏｕｔ １}及びｉ_ｏｕｔ２
に伝送される。全トランスコンダクタンスに対する電流
ディバイダ（抵抗回路網１０２０及び１０３０）の影響
は、上記式（１３）及び（１４）によって説明される。

【００７４】また、図１０及び図１３に示される回路
も、フォールデッド・カスコード回路にはもちろんカス
コード・トランスコンダクタ回路にも適用できる。

【００７５】他の実施形態においては、もしもカスコー
ド又はフォールデッド・カスコードの入力インピーダン
スが十分低ければ、同じ入力に並列に数個の抵抗回路網
を接続することが可能である。

【００７６】さらにまた、これらの技術は、同様に、Ｂ
ｉＣＭＯＳ（バイポーラＣＭＯＳ）実施例のような他の
テクイノロジーに適用可能である。

【００７７】本発明は、特定の代表的な実施形態によっ
て説明されており、本発明の多くの特徴及び利点は、記
載された説明から明らかになっている。したがって、添
付の特許請求の範囲が本発明のそのような特徴及び利点
を全てカバーすることが、意図されている。また、多く
の修正及び変更が本技術の専門家に容易に生じるので、
図示及び説明された構成及び動作そのものに本発明を限
定することは意図されていない。したがって、適切な変
更及び等価物は本発明の範囲に含まれるものと解釈され
得る。

【図面の簡単な説明】

【図１】 プログラム可能なソース負帰還抵抗を有する
従来のトランスコンダクタを示す回路図である。

【図２】 電流ステアリング用の調整がなされたトラン
ジスタを採用する従来の連続的に調整可能なトランスコ
ンダクタを示す回路図である。

【図３】 差動段電流ステアリングを採用する従来の連
続的に調整可能なトランスコンダクタを示す回路図であ
る。

【図４】 切替え可能なゲインを有する従来の増幅器を
示す回路図である。

【図５】 差動出力フォールデッド・カスコードを備え
た従来のトランスコンダクタを示す回路図である。

【図６】 入力段用の分離された負荷を持つ図５の回路
の回路図である。

【図７】 中間に位置する抵抗ディバイダを備えた従来
のフォールデッド・カスコード・トランスコンダクタを
示す回路図である。

【図８】 本発明の第１の好ましい実施形態による、中
間に位置する抵抗ディバイダ及びダミー差動フォールデ
ッド・カスコード・バイアスを備えたフォールデッド・
カスコード・トランスコンダクタの回路図である。

【図９】 本発明の第２の好ましい実施形態による、中
間に位置する抵抗ディバイダ及びダミー・シングルエン
ド形・フォールデッド・カスコード・バイアスを備えた
フォールデッド・カスコード・トランスコンダクタを示
す回路図である。

【図１０】 本発明の第３及び第４の好ましい実施形態
による、切替え可能なトランスコンダクタンスを持つ中
間に位置する抵抗回路網を備えたフォールデッド・カス
コード・トランスコンダクタを示す回路図である。

【図１１】 本発明の第５の好ましい実施形態による、
図１０の回路のより詳細な回路図である。

【図１２】 本発明の第６の好ましい実施形態による、
図１０の回路のより詳細な回路図である。

【図１３】 本発明の第７の好ましい実施形態による、
指数関数的に制御される切替え可能なトランスコンダク
タンスを持つ中間に位置するＲ−ｎＲ回路網を備えたフ
ォールデッド・カスコード・トランスコンダクタを示す
回路図である。

【図１４】 図１３の回路のより詳細な回路図である。

【図１５】 本発明の第８の好ましい実施形態による、
切替え可能なトランスコンダクタンスを持つ中間に位置
する抵抗回路網を備えたレギュラー・カスコード・トラ
ンスコンダクタの実施例を示す回路図である。

フロントページの続き (71)出願人 501377092 785 Ｎｏｒｔｈ Ｍａｒｙ Ａｖｅｎｕ ｅ Ｓｕｎｎｙｖａｌｅ， ＣＡ 94086 −2909， Ｕ．Ｓ．Ａ. Ｆターム(参考） 5J092 AA01 AA13 AA42 CA88 FA13 HA10 HA17 HA25 HA38 HA39 KA00 KA01 KA02 KA05 KA26 MA04 MA13 MA17 TA01

Claims (24)

【特許請求の範囲】
1. 【請求項１】 第１入力電圧及び第２入力電圧を受け取
   り、第１内部電流及び第２内部電流を出力するトランス
   コンダクタと、 第１ノードと第３ノードとの間に接続された第１抵抗
   と、 前記第１ノードと第５ノードとの間に接続された第２抵
   抗とを有し、 前記第１抵抗及び前記第２抵抗は、第１抵抗ディバイダ
   を形成し、 前記第１抵抗ディバイダは、前記第１ノードで前記第１
   内部電流を受け取り、前記第３ノードに第３内部電流を
   発生させ、 第２ノードと第４ノードとの間に接続された第３抵抗
   と、 前記第２ノードと前記第５ノードとの間に接続された第
   ４抵抗とを有し、 前記第３抵抗及び前記第４抵抗は、第２抵抗ディバイダ
   を形成し、 前記第２抵抗ディバイダは、前記第２ノードで前記第２
   内部電流を受け取り、前記第４ノードに第４内部電流を
   発生させ、 前記第３内部電流及び前記第４内部電流を受け取り、第
   １出力電流及び第２出力電流を供給するカスコード回路
   と、 前記第５ノードに接続されたダミー・フォールデッド・
   カスコードとを有するカスコード・トランスコンダクタ
   回路。
2. 【請求項２】 前記ダミー・フォールデッド・カスコー
   ドが、シングルエンド形低インピーダンス入力フォール
   デッド・カスコードである請求項１に記載のカスコード
   ・トランスコンダクタ回路。
3. 【請求項３】 第１入力電圧及び第２入力電圧を受け取
   り、第１内部電流及び第２内部電流を出力するトランス
   コンダクタと、 第１ノードで前記第１内部電流を受け取り、第３ノード
   に第３内部電流を発生させる第１抵抗回路網と、 第２ノードで前記第２内部電流を受け取り、第４ノード
   に第４内部電流を発生させる第２抵抗回路網と、 前記第３内部電流及び前記第４内部電流を受け取り、第
   １出力電流及び第２出力電流を供給するカスコード回路
   とを有するカスコード・トランスコンダクタ回路。
4. 【請求項４】 前記カスコード回路が、フォールデッド
   ・カスコードである請求項３に記載のカスコード・トラ
   ンスコンダクタ回路。
5. 【請求項５】 前記カスコード回路が、レギュラー・カ
   スコードである請求項３に記載のカスコード・トランス
   コンダクタ回路。
6. 【請求項６】 前記第１抵抗回路網が、 前記第３ノードと第５ノードとの間に直列に接続された
   ｐ個の第１抵抗と、 （ｐ＋１）個の第１スイッチとを有し、 第１抵抗のそれぞれが前記（ｐ＋１）個の第１スイッチ
   の内の二つに接続されるように、前記（ｐ＋１）個の第
   １スイッチのそれぞれが、前記第１ノードと、前記ｐ個
   の第１抵抗の内の一つの第１抵抗の端部との間に接続さ
   れており、 前記第２抵抗回路網が、 前記第４ノードと前記第５ノードとの間に直列に接続さ
   れたｐ個の第２抵抗と、 （ｐ＋１）個の第２スイッチとを有し、 第２抵抗のそれぞれが前記（ｐ＋１）個の第２スイッチ
   の内の二つに接続されるように、前記（ｐ＋１）個の第
   ２スイッチのそれぞれが、前記第２ノードと、前記ｐ個
   の第２抵抗の内の一つの第２抵抗の端部との間に接続さ
   れており、 ｐが１より大きい整数である請求項３に記載のカスコー
   ド・トランスコンダクタ回路。
7. 【請求項７】 前記第５ノードが、ＡＣグランド電位に
   接続されている請求項６に記載のカスコード・トランス
   コンダクタ回路。
8. 【請求項８】 前記カスコード・トランスコンダクタ回
   路が、ダミー・フォールデッド・カスコードをさらに有
   し、 前記第５ノードが、前記ダミー・フォールデッド・カス
   コードに接続されている請求項６に記載のカスコード・
   トランスコンダクタ回路。
9. 【請求項９】 前記ダミー・フォールデッド・カスコー
   ドが、単一低インピーダンス入力フォールデッド・カス
   コードである請求項８に記載のカスコード・トランスコ
   ンダクタ回路。
10. 【請求項１０】 動作中に、前記第１スイッチの内の一
    つ及び前記第２スイッチの内の一つのみが、所定の時点
    で閉じられる請求項６に記載のカスコード・トランスコ
    ンダクタ回路。
11. 【請求項１１】 前記第１スイッチ及び前記第２スイッ
    チのそれぞれは、複数の制御信号の内の一つによって制
    御されるトランジスタを有する請求項６に記載のカスコ
    ード・トランスコンダクタ回路。
12. 【請求項１２】 前記第１スイッチ及び前記第２スイッ
    チのそれぞれは、バイアス電圧によって制御されるトラ
    ンジスタを有する請求項６に記載のカスコード・トラン
    スコンダクタ回路。
13. 【請求項１３】 第ｉ番の前記第１抵抗と第ｉ番の前記
    第２抵抗とが同じ値を持ち、ｉが１からｐまでの整数で
    ある請求項６に記載のカスコード・トランスコンダクタ
    回路。
14. 【請求項１４】 第１入力電圧及び第２入力電圧を受け
    取り、第１内部電流及び第２内部電流を出力するトラン
    スコンダクタと、 第１ノードで前記第１内部電流を受け取り、第３ノード
    に第３内部電流を発生させる第１のＲ−ｎＲ回路網と、 第２ノードで前記第２内部電流を受け取り、第４ノード
    に第４内部電流を発生させる第２のＲ−ｎＲ回路網と、 前記第３内部電流及び前記第４内部電流を受け取り、第
    １出力電流及び第２出力電流を供給するカスコード回路
    とを有するカスコード・トランスコンダクタ回路。
15. 【請求項１５】 前記カスコード回路が、フォールデッ
    ド・カスコードである請求項１４に記載のカスコード・
    トランスコンダクタ回路。
16. 【請求項１６】 前記カスコード回路が、レギュラー・
    カスコードである請求項１４に記載のカスコード・トラ
    ンスコンダクタ回路。
17. 【請求項１７】 前記第１のＲ−ｎＲ回路網が、 前記第３ノードと第５ノードとの間に直列に接続された
    ｐ個の第１抵抗と、 （ｐ−１）個の第２抵抗と、 （ｐ＋１）個の第１スイッチとを有し、 前記ｐ個の第１抵抗の内の二つの第１抵抗の接合部のそ
    れぞれが前記（ｐ−１）個の第２抵抗の内の一つに接続
    されるように、前記（ｐ−１）個の第２抵抗のそれぞれ
    が、前記第５ノードと、前記ｐ個の第１抵抗の内の二つ
    の第１抵抗の接合部との間に接続され、 前記第１抵抗のそれぞれが前記（ｐ＋１）個の第１スイ
    ッチの内の二つに接続されるように、前記（ｐ＋１）個
    の第１スイッチのそれぞれが、前記第１ノードと、前記
    ｐ個の第１抵抗の内の一つの第１抵抗の端部との間に接
    続され、 前記第２のＲ−ｎＲ回路網が、 前記第４ノードと前記第５ノードとの間に直列に接続さ
    れたｐ個の第３抵抗と、 （ｐ−１）個の第４抵抗と、 （ｐ＋１）個の第２スイッチとを有し、 前記ｐ個の第３抵抗の内の二つの第３抵抗の接合部のそ
    れぞれが前記（ｐ−１）個の第４抵抗の内の一つに接続
    されるように、前記（ｐ−１）個の第４抵抗のそれぞれ
    が、前記第５ノードと、前記ｐ個の第３抵抗の内の二つ
    の第３抵抗の接合部との間に接続され、 前記第３抵抗のそれぞれが前記（ｐ＋１）個の第２スイ
    ッチの内に二つに接続されるように、前記（ｐ＋１）個
    の第２スイッチのそれぞれが、前記第３ノードと、前記
    ｐ個の第３抵抗の内の一つの第３抵抗の端部との間に接
    続された請求項１４に記載のカスコード・トランスコン
    ダクタ回路。
18. 【請求項１８】 前記第５ノードがＡＣグランド電位に
    接続された請求項１７に記載のカスコード・トランスコ
    ンダクタ回路。
19. 【請求項１９】 前記カスコード・トランスコンダクタ
    回路がダミー・フォールデッド・カスコードをさらに有
    し、 前記第５ノードが前記ダミー・フォールデッド・カスコ
    ードに接続されている請求項１７に記載のカスコード・
    トランスコンダクタ回路。
20. 【請求項２０】 前記ダミー・フォールデッド・カスコ
    ードが、単一の低インピーダンス入力フォールデッド・
    カスコードである請求項１９に記載のカスコード・トラ
    ンスコンダクタ回路。
21. 【請求項２１】 動作中に、前記第１スイッチの内の一
    つ及び前記第２スイッチの内の一つのみが、所定の時点
    で閉じられる請求項１７に記載のカスコード・トランス
    コンダクタ回路。
22. 【請求項２２】 前記第１スイッチ及び前記第２スイッ
    チのそれぞれは、複数の制御信号の内の一つによって制
    御されるトランジスタを有する請求項１７に記載のカス
    コード・トランスコンダクタ回路。
23. 【請求項２３】 第２番から第（ｐ−１）番までの第１
    抵抗及び第２番から第（ｐ−１）番までの第３抵抗は全
    て第１抵抗値を持ち、 第１番及び第ｐ番の第１抵抗、第１番及び第ｐ番の第３
    抵抗、前記（ｐ−１）個の第２抵抗、並びに、前記（ｐ
    −１）個の第４抵抗は全て、前記第１抵抗値の整数倍に
    ほぼ等しい第２抵抗値を持つ請求項１７に記載のカスコ
    ード・トランスコンダクタ回路。
24. 【請求項２４】 前記第２抵抗値が、前記第１抵抗値の
    ２倍である請求項２３に記載のカスコード・トランスコ
    ンダクタ回路。