JP4049567B2 - デジタル式にプログラム可能なトランスコンダクタ - Google Patents
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Description
【発明の属する技術分野】
本発明は、カスコード電流フォロワが後段に備えられた能動負荷を備えた差動段(トランスコンダクタ)のトランスコンダクタンスを離散的ステップ(discrete steps)において制御する方法に関する。特に、本発明は、デジタル式にプログラム可能(プリグラマブル)なトランスコンダクタンス及びほぼ一定のDC(直流)動作点を持つトランスコンダクタを提案する。本発明は、同じチップ上に集積された同様の構成要素のマスター数(master value)及び比率に依存する正確なトランスコンダクタンスの設定をも提案する。
【0002】
【従来の技術】
差動段のトランスコンダクタンスの基本的な設定は、テール電流(tail current)による。DC動作点も、テール電流の値に依存する。トランスコンダクタンスの変更が、離散的ステップにおいて、ひずみレベルのような他のパラメータに影響を与えずになされなければならない、プログラム可能な増幅器又はフィルタのようないくつかの回路構成がある。
【0003】
図1は、従来のデジタル式にプログラム可能なトランスコンダクタ回路を示す。図1に示されるトランスコンダクタ回路は、ソース負帰還型の差動対から派生したものである。それは、電流発生装置30と、右側及び左側の高精度トランスコンダクタ40及び50と、負帰還抵抗装置60とを含む。電流発生装置30は、左側電流発生器32と、右側電流発生器34とを含む。右側及び左側の高精度トランスコンダクタ40及び50はそれぞれ、右側又は左側の演算増幅器(オペアンプ)44,54と、右側又は左側のPMOSトランジスタ46,56とを含む。PMOSトランジスタ46,56は、右側又は左側の電流IL又はIRを流し、対応する演算増幅器44,54の出力によって制御される。右側又は左側の演算増幅器44,54のそれぞれは、対応する左側又は右側の電圧VL又はVRを非反転入力部42,52で受け入れ、負帰還抵抗装置60を経由したフィードバックを負の入力部43,53で受け入れる。負帰還抵抗装置60は、複数個の負帰還抵抗RD1,RD2,RD3,RD4,及びRD5と、複数個のプログラミング・スイッチSP1,SP2,SP3,SP4,SP5,及びSP6とを含む。負帰還抵抗は、第1及び第2の左側抵抗RD1及びRD2と、中央抵抗RD3と、第1及び第2の右側抵抗RD4及びRD5とに分類できる。
【0004】
右側及び左側の高精度トランスコンダクタ40及び50は、複数個のプログラミング・スイッチSP1,SP2,SP3,SP4,SP5,及びSP6を通して複数個の負帰還抵抗RD1,RD2,RD3,RD4,及びRD5のタップからフィードバックを取る。これらのスイッチは、複数のスイッチ制御信号C1からC3までによって制御される。
【0005】
特定の対のタップを選択することによって、その結果としての負帰還抵抗装置は、正確に分割できる。5個の負帰還抵抗が、スイッチによって、中央抵抗装置RCと、右外側抵抗装置RRLと、左外側抵抗装置RLLとに分割される。外側抵抗装置RRL及びRLLは、高精度トランスコンダクタ40及び50のそれぞれのフィードバック・ループに含まれ、中央抵抗装置はサイド電流ISを流す。高精度トランスコンダクタ40及び50のフィードバックは、結果として形成された中央抵抗装置RCの両端に入力電圧を与える。
【0006】
以下の表1は、中央抵抗装置RCと、外側抵抗装置RRL及びRLLとが、プログラミング・スイッチSP1,SP2,SP3,SP4,SP5,及びSP6の状態に基づいて、どのように決定されるかの一例を示している。
【表1】
【0007】
中央抵抗装置RCは、トランスコンダクタによって生成されるAC(交流)電流を規定する。タップの位置を変えることによって、入力電圧が印加される抵抗の数が変わる。このことにより、以下と同等のトランスコンダクタンスが生み出される。
【数1】
【0008】
この回路のもう一つ欠点は、有効であるべきフィードバックのために重要な電流を引き出す高速増幅器を持つことが必要である高い周波数において、明らかになる。
【0009】
連続的に調整可能なトランスコンダクタンス回路を実現したものが、図2に示される。この連続的に調整可能なトランスコンダクタンス回路は、第1及び第2の高精度トランスコンダクタ210及び220と、第1から第3までのチューナブル(tunable)・トランジスタ(調整可能なトランジスタ)TTUN1,TTUN2,及びTTUN3と、トランスコンダクタ210の入力部及びトランスコンダクタ220の入力部の間に接続された複数個の抵抗Rと、トランスコンダクタ210の出力部及びトランスコンダクタ220の出力部の間に接続されたキャパシタCと、複数種類のトランジスタT及び電流源260とを有する。
【0010】
高精度トランスコンダクタ210及び220のそれぞれは、演算増幅器212,222と、トランジスタTT1,TT2とを含む。トランスコンダクタ210及び220は、負帰還抵抗を持つように接続される。
【0011】
回路の出力電流iout1及びiout2は、チューナブル・トランジスタTTUN1,TTUN2,及びTTUN3によってフォールデッド・カスコード(folded-cascode)の入力部に向けられる。相補的に重み付けられた電流は、フォールデッド・カスコードの低インピーダンス部において合計され、出力部に逆のAC電流を提供する。
【0012】
チューナブル・トランジスタTTUN1,TTUN2,及びTTUN3のそれぞれは、それぞれのチューナブル抵抗(調整可能な抵抗)RTUN1,RTUN2,及びRTUN3を提供する。チューナブル・トランジスタTTUN1(RTUN1),TTUN2(RTUN2),及びTTUN3(RTUN3)のそれぞれによって与えられた抵抗は、トランジスタTTUN1,TTUN2,及びTTUN3の入力部に供給される第1及び第2の制御電圧V1及びV2に伴って変わる。例えば、もしも、第1及び第3のチューナブル・トランジスタTTUN1及びTTUN3が同一であるならば、それらは両方とも第1制御電圧V1を受け取るので、第1及び第3のチューナブル抵抗も同じになるであろう(RTUN1=RTUN3)。トランスコンダクタからの差動出力電流i1=ii,i2=(−ii)については、次式を有する。
【数2】
【0013】
入力トランスコンダクタによって生成され、出力部に分配された電流の割合
【数3】
は、RTUN1=RTUN3,RTUN2に従って変化する。即ち、電流のこの割合は、RTUN1,RTUN2,及びRTUN3の関数である。全体のトランスコンダクタンスは、入力段トランスコンダクタンスのある割合として現われる。この割合は、電圧制御される。個々の「抵抗」値に対する出力電流の依存性は、電子的手段によって合計(2RTUN1+RTUN2)が一定に維持されなければ、線形(リニア)ではない。
【0014】
電流源260は、バイアス電流源であることが望ましく、抵抗Rは主要なトランスコンダクタンス設定部を構成する。この場合には、その段のトランスコンダクタンスは、(1/R)の(V1及びV2に依存する)割合である。
【0015】
入力トランスコンダクタの電流を舵取り(ステアリング)するもう一つの方法が、図3に示される。図3の回路は、入力トランスコンダクタ305と、電圧制御電流ステアリング回路310と、コモン・モード・フィードバック(CMフィードバック)回路330と、複数個のトランジスタTとを有する。
【0016】
入力トランスコンダクタ305は、それぞれが差動増幅器として機能する第1及び第2の部分350及び360を含む。第1の部分350は、第1から第4までのトランジスタT1,T2,T3,及びT4を含む。第2の部分360は、第5から第7までのトランジスタT5,T6,及びT7を含む。
【0017】
電圧制御電流ステアリング回路310は、2個の差動対を構成する第8から第11までのトランジスタT8,T9,T10,及びT11を含む。第8及び第9のトランジスタT8及びT9は、1個の差動対を形成し、第10及び第11のトランジスタT10及びT11は、他の差動対を形成する。
【0018】
入力トランスコンダクタ305によって生成される電流の一部は、(差動トランジスタT8,T9,T10,及びT11から構成された)2個の差動対により構成された電圧制御電流ステアリング回路を通して出力部iout1及びiout2に伝送される。その回路は、種々の積層された段(stacked stages)を構築するために高い供給電圧を必要とし、電流ステアリングをデジタル式に制御するのに困難を経験させたという欠点を持つ。
【0019】
図4は、切替え可能な増幅器の設計図を示す。この切替え可能な増幅器は、抵抗列が、エンハンスト・トランスコンダクタ(T1−T3;T2−T4)用の負帰還抵抗として使用されている、即ち、(T1及びT3)並びに(T2及びT4)のそれぞれが、複合トランジスタを形成する点において、図1の回路と同様である。この切替え可能な増幅器は、第1から第6までのトランジスタT1からT6までと、負帰還抵抗装置410と、第1及び第2の抵抗422及び424と、第1から第4までの電流源432,434,436,及び438とを含む。
【0020】
負帰還抵抗装置410は、2n個の負帰還抵抗RA1からRAnまで、及び、RB1からRBnまで、並びに、(2n+2)個のスイッチSA1からSA(n +1)まで、及び、SB1からSB(n+1)までを含む。ここで、nは1より大きい整数である。図1の回路のように,スイッチSA1からSA(n+1)まで、及び、SB1からSB(n+1)までは、中央抵抗装置RCと、左外側抵抗装置RLLと、右外側抵抗RLRとを形成するように制御される。
【0021】
第3及び第4のトランジスタT3,T4の電流は、負帰還抵抗装置410の対称的に配置されたタップに注入される。このように、左外側抵抗装置RLL及び右外側抵抗装置RLRは、ローカル・フィードバック・ループに含まれるが、依然としてDC電流を流す。この回路において、差動入力電圧のほとんどが、図1の回路と同様に、中央抵抗装置RCの両端に現れる。
【0022】
従って、本発明の目的は、差動段のトランスコンダクタンスを制御する従来の技術に関する種々の欠点を克服するか、又は、少なくとも最小限にすることである。
【0023】
【課題を解決するための手段】
本発明のこの目的及び他の目的を満たすため、本発明の一態様によれば、カスコード・トランスコンダクタ回路、即ち、カスコード出力段を備えたトランスコンダクタが提供される。このカスコード・トランスコンダクタは、トランスコンダクタと、第1から第4までの抵抗と、カスコード回路と、ダミー・フォールデッド・カスコードとを含む。
【0024】
トランスコンダクタは、第1入力電圧及び第2入力電圧を受け取り、第1内部電流及び第2内部電流を出力する。第1抵抗は、第1ノードと第3ノードとの間に接続され、第2抵抗は、前記第1ノードと第5ノードとの間に接続される。第1抵抗及び第2抵抗は、第1ノードで第1内部電流を受け取り、第3ノードに第3の内部電流を発生させる第1抵抗ディバイダを形成する。
【0025】
第3抵抗は、第2ノードと第4ノードとの間に接続され、第4抵抗は、前記第2ノードと第5ノードとの間に接続される。第3抵抗及び第4抵抗は、第2ノードで第2内部電流を受け取り、第4ノードに第4内部電流を発生させる第2抵抗ディバイダを形成する。
【0026】
カスコード回路は、第3内部電流及び第4内部電流を受け取り、第1出力電流及び第2出力電流を供給する。ダミー・フォールデッド・カスコードは、第5ノードに接続されている。ダミー・フォールデッド・カスコードは、シングルエンド形低インピーダンス入力フォールデッド・カスコードとしてもよい。
【0027】
本発明の他の態様によれば、第1入力電圧及び第2入力電圧を受け取り、第1内部電流及び第2内部電流を出力するトランスコンダクタと、第1ノードで第1内部電流を受け取り、第3ノードに第3内部電流を発生させる第1抵抗回路網と、第2ノードで第2内部電流を受け取り、第4ノードに第4内部電流を発生させる第2抵抗回路網と、第3内部電流及び第4内部電流を受け取り、第1出力電流及び第2出力電流を供給するカスコード回路とを含むカスコード・トランスコンダクタ回路が提供される。
【0028】
第1抵抗回路網は、第3ノードと第5ノードとの間に直列に接続されたp個の第1抵抗と、(p+1)個の第1スイッチとを有してもよい。(p+1)個の第1スイッチのそれぞれは、第1抵抗のそれぞれが(p+1)個の第1スイッチの内の二つに接続されるように、第1ノードと、p個の第1抵抗の内の一つの端部との間に接続される。同様に、第2抵抗回路網は、第4ノードと第5ノードとの間に直列に接続されたp個の第2抵抗と、(p+1)個の第2スイッチとを有してもよい。(p+1)個の第2スイッチのそれぞれは、第2抵抗のそれぞれが(p+1)個の第2スイッチの内の二つに接続されるように、第2ノードと、p個の第2抵抗の内の一つの端部との間に接続される。ここで、pは1より大きい整数である。
【0029】
第i番の第1抵抗及び第i番の第2抵抗は、同じ値を持つことが好ましい。この場合には、iは、1からpまでの整数である。動作中は、第1スイッチの内の一つ及び第2スイッチの内の一つのみが、所定の時点で閉じられることが好ましい。
【0030】
第1スイッチ及び第2スイッチはそれぞれ、複数の制御信号の内の一つによって制御されるトランジスタを有してもよい。第1抵抗及び第2抵抗はそれぞれ、バイアス電圧によって制御されるトランジスタを有してもよい。
【0031】
さらに他の態様によれば、第1入力電圧及び第2入力電圧を受け取り、第1内部電流及び第2内部電流を出力するトランスコンダクタと、第1ノードで第1内部電流を受け取り、第3ノードに第3内部電流を発生させる第1のR−nR回路網と、第2ノードで第2内部電流を受け取り、第4ノードで第4内部電流を発生させる第2のR−nR回路網と、第3内部電流及び第4内部電流を受け取り、第1出力電流及び第2出力電流を供給するカスコード回路とを有するカスコード・トランスコンダクタ回路が提供される。
【0032】
前記第1のR−nR回路網は、前記第3ノードと第5ノードとの間に直列に接続されたp個の第1抵抗と、(p−1)個の第2抵抗と、(p+1)個の第1スイッチとを有し、
前記p個の第1抵抗の内の二つの第1抵抗の接合部のそれぞれが前記(p−1)個の第2抵抗の内の一つに接続されるように、前記(p−1)個の第2抵抗のそれぞれが、前記第5ノードと、前記p個の第1抵抗の内の二つの第1抵抗の接合部との間に接続され、
前記第1抵抗のそれぞれが前記(p+1)個の第1スイッチの内の二つに接続されるように、前記(p+1)個の第1スイッチのそれぞれが、前記第1ノードと、前記p個の第1抵抗の内の一つの第1抵抗の端部との間に接続されるようにしてもよい。
同様に、前記第2のR−nR回路網が、前記第4ノードと前記第5ノードとの間に直列に接続されたp個の第3抵抗と、(p−1)個の第4抵抗と、(p+1)個の第2スイッチとを有し、
前記p個の第3抵抗の内の二つの第3抵抗の接合部のそれぞれが前記(p−1)個の第4抵抗の内の一つに接続されるように、前記(p−1)個の第4抵抗のそれぞれが、前記第5ノードと、前記p個の第3抵抗の内の二つの第3抵抗の接合部との間に接続され、
前記第3抵抗のそれぞれが前記(p+1)個の第2スイッチの内に二つに接続されるように、前記(p+1)個の第2スイッチのそれぞれが、前記第3ノードと、前記p個の第3抵抗の内の一つの第3抵抗の端部との間に接続されるようにしてもよい。
【0033】
動作中は、第1スイッチの内の一つ及び第2スイッチの内の一つのみが、所定の時点で閉じることが好ましい。
【0034】
第1スイッチ及び第2スイッチのそれぞれは、複数の制御信号の内の一つによって制御されるトランジスタを有してもよい。
【0035】
第2番から第(p−1)番までの第1抵抗及び第2番から第(p−1)番までの第3抵抗は全て、第1抵抗値を持ち、第1番及び第p番の第1抵抗と、第1番及び第p番の第3抵抗と、(p−1)個の第2抵抗と、(p−1)個の第4抵抗とは全て、第1抵抗値の整数倍にほぼ等しい第2抵抗値を持つことが好ましい。R−2R回路網の場合には、第2抵抗値は、第1抵抗値の2倍とすべきである。
【0036】
本発明の上記及び他の目的及び利点は、添付図面を参照して、以下の説明から明らかになるであろう。
【0037】
【発明の実施の形態】
本発明は、入力電圧範囲のような入力トランスコンダクタのパラメータを維持しながら、カスコード・トランスコンダクタのトランスコンダクタンスを正確でデジタル式にプログラムする(設定する)方法を提供する。以下に説明される本発明の好ましい実施形態によれば、抵抗素子を流れるDC(直流)電流は無く、このことが、能動抵抗素子の特性の適合性を改善している。また、動作点は、スイッチ切替によって変動せず、このことが、動的に選択された構成要素に、より一層緩和された動作条件を許容する。これらの回路は、低い供給電圧における動作にも適している。
【0038】
従来のフォールデッド・カスコード・トランスコンダクタのトランジスタ実施例が、図5及び図6に示されている。図5は、トランスコンダクタと、カスコード又はフォールデッド・カスコードとを示すブロック図であり、図6は、図5の回路のトランジスタ設計図である。図5の回路は、入力トランスコンダクタ510と、フォールデッド・カスコード540とを含む。この説明においては、フォールデッド・カスコードが説明されているが、レギュラー・カスコード(regular cascode)等のようないかなる種類の電流フォロワを使用することもできる。
【0039】
入力トランスコンダクタ510は、電流源負荷回路530を備えたPMOS差動対520を含む。差動対520は、2個の差動トランジスタTD1及びTD2と、電流源トランジスタTCSとを含む。電流源負荷回路は、2個の負荷トランジスタTL1及びTL2を含む。
【0040】
トランジスタTD3,TL1,及びTL2に印加されるバイアス電圧VBP,VBNは、第1差動トランジスタTD1及び第1負荷トランジスタTL1を通し、及び、第2差動トランジスタTD2及び第2負荷トランジスタTL2を通して同じDC電流を生成する回路によって生成される。このように、トランスコンダクタ出力電流のそれぞれの正味のDC成分は、ゼロ(零)である。
【0041】
フォールデッド・カスコード540は、減算器/増幅器542と、差動フォールデッド・カスコードとして接続された第1から第4までのフォールデッド・カスコード・トランジスタTFC1,TFC2,TFC3,及びTFC4と、第1及び第2の電流源負荷552及び554とを含む。コモン・モードが、減算器/増幅器542を含むフィードバックループによって設定される。フォールデッド・カスコード・トランジスタTFC1,TFC2,TFC3,及びTFC4は、電流フォロワとして動作するように接続される。フォールデッド・カスコード540の入力インピーダンスを下げ、出力インピーダンスを上げるために、ゲイン増加が第1及び第2のフォールデッド・カスコード・トランジスタTFC1及びTFC2に適用されることができる。
【0042】
以下の好ましい実施形態のほとんどは、フォールデッド・カスコードについて説明されているが、それぞれの場合において、カスコードも同様に用いられることができる。フォールデッド・カスコードの入力インピーダンスは、ゲイン増加のような技術によって著しく下げることができるので、フォールデッド・カスコード入力インピーダンスは、電流分割の誤差を適当な値に保つのに十分低いと考えられる。したがって、簡単のために、以下の計算式において、フォールデッド・カスコード入力インピーダンスは、ゼロ(零)であるとみなされている。
【0043】
図7は、中間に位置する抵抗ディバイダを備えた従来のフォールデッド・カスコード・トランスコンダクタ700を示す回路図である。図7に示されるように、フォールデッド・カスコード・トランスコンダクタ700は、トランスコンダクタ510と、第1及び第2の抵抗ディバイダ720及び730と、カスコード又はフォールデッド・カスコード540とを有する。第1抵抗ディバイダは、第1及び第2の抵抗R1及びR2を含む。第2抵抗ディバイダは、第3及び第4の抵抗R3及びR4を含む。
【0044】
差動入力電圧vin=(vin1−vin2)に応じて(トランスコンダクタンスgmを持つ)トランスコンダクタ510により生成された差動電流は、第1及び第2の抵抗ディバイダ520及び530によって舵取り(ステアリング)される。第2及び第4の抵抗R2及びR4を流れる電流はそれぞれ、カスコード又はフォールデッド・カスコード(FC)としての低入力インピーダンス段に入力する。
【0045】
第1から第4までの抵抗R1からR4までは、以下の式にしたがって、同じ比率を持つように選択されることが望ましい。
【数4】
【0046】
式(3)の条件は、提案された回路を理想的に実施する正確な機能にとって十分である。しかし、実際のトランスコンダクタの2個の分岐の同じ負荷に関しては、以下の等式を考える。
(R1=R3) ; (R2=R4) (4)
x=R1/(R1+R2)と定義すると、フォールデッド・カスコードに注入されるAC電流は、以下のようになることがわかる。
【数5】
ここで、gmは、トランスコンダクタ510のトランスコンダクタンスであり、vdifは、(vin1−vin2)である。フォールデッド・カスコードは、電流フォロワとして動作し、ここで、
iout1=i3; iout2=i4 ; (7)
である。差動出力電流は、
である。
【0047】
従って、回路全体は、低下した等価トランスコンダクタンス(gm)eq=(x・gm)を有するトランスコンダクタとして動作する。ここで、0≦x≦1である。トランスコンダクタンスgmの値は、トランスコンダクタのバイアス電流によって設定される。バイアスは、固定にするか、温度又は基準信号の周波数等のような要素に依存させることができる。開示された回路は、トランスコンダクタンスの正確な割合を得る手段を提供する。
【0048】
本発明の第1及び第2の好ましい実施形態が、図8及び図9に示される。特に、図8は、本発明の第1の好ましい実施形態による、中間に位置する抵抗ディバイダ及びダミー差動フォールデッド・カスコード・バイアスを備えたフォールデッド・カスコード・トランスコンダクタ800の回路図である。
【0049】
図8の回路において、図7においてR1及びR3に接続されたACグランド電位は、ダミー・フォールデッド・カスコード850によって提供される。ダミー・フォールデッド・カスコード850は、能動的なフォールデッド・カスコード540と同じ入力回路及びバイアスを持つ。フォールデッド・カスコード540及びダミー・フォールデッド・カスコード850は、抵抗R1,R2,R3,及びR4の端部に同じDC電圧を提供する。このように、これらの抵抗を流れるDC電流は無い。
【0050】
図9は、本発明の第2の好ましい実施形態による、中間に位置する抵抗ディバイダ及びダミー・シングルエンド形・フォールデッド・カスコード・バイアスを備えたフォールデッド・カスコード・トランスコンダクタ900を示す回路図である。図9の回路は、ダミー・フォールデッド・カスコード850が、単一低インピーダンス入力フォールデッド・カスコード950に置き代えられた点を除き、図8のものと同じである。トランスコンダクタ510からの出力電流の差動特性により、これは可能である。
【0051】
図10は、本発明の第3及び第4の好ましい実施形態による切替え可能なトランスコンダクタンスを持つ中間に位置する抵抗回路網を備えたフォールデッド・カスコード・トランスコンダクタ1000を示す回路図である。図10の回路は、図9の回路から派生したものである。トランスコンダクタ回路は、入力トランスコンダクタ510と、第1及び第2の抵抗回路網1020及び1030と、出力フォールデッド・カスコード540と、バイアスを与えるダミー・シングルエンド形・フォールデッド・カスコード950とを含む。第1抵抗回路網は、回路網内に接続された複数個の第1抵抗RA1からRAnまでと、トランスコンダクタ510の出力を第1抵抗回路網1020の対称的なタップに接続する複数個の第1スイッチSA1からSAn+1までとを含む。同様に、第2抵抗回路網1030は、回路網内に接続された複数個の第2抵抗RB1からRBnまでと、トランスコンダクタ510の出力を第2抵抗回路網1030の対称的なタップに接続する複数個の第2スイッチSB1からSBn+1までとを含む。それぞれの場合において、nは1より大きい整数である。
【0052】
k=1,...,nに対してRAk=RBk=Rkであり、スイッチSAk及びSBkがオンになり、他の全てのスイッチがオフになったときである場合には、出力電流について以下の等式が成立する。抵抗の値Rkは、必ずしも同じである必要はない。即ち、(RA1=RB1=R1),(RA2=RB2=R2),...(RAn=RBn=Rn)であるが、(R1=R2=Rn)が必ずしも成立する必要はない。
【数6】
ここで、k=1,2,…,nである。
【数7】
ここで、k=1,2,…,nである。
【0053】
回路全体の等価トランスコンダクタンスは、
【数8】
であり、k=1,2,…,nである。
【0054】
図11は、本発明の第3の好ましい実施形態よる、図10の回路のより詳細な回路図である。より具体的には、図11は、図10に示された回路の抵抗/トランジスタ実施例である。トランスコンダクタ510からのDC無しの出力電流i1及びi2は、複数個のNMOSスイッチング・トランジスタ(STA1からSTAnまで、及び、STB1からSTBnまで)によって表わされたデジタル式に制御されるスイッチ(トランスファー・ゲート)を通じて2個の抵抗回路網1020(RA1からRAnまで)及び1030(RB1からRBnまで)の対称的なタップに分配される。それぞれの抵抗回路網の一端は、フォールデッド・カスコード540の入力ノードC又はDに結ばれる。それぞれの抵抗の他端は、バイアス回路・ダミー・フォールデッド・カスコード950(TDFC1,TDF C2)のバイアス点Eに接続される。バイアス点Eは、フォールデッド・カスコード540の2個の分岐に繋がれ、出力トランジスタTFC3及びTFC4と同じVFC電圧によってバイアスされる。このように、ノードC,D,及びEにおける電圧は同等である。
VC=VD=VE (24)
このことは、入力トランスコンダクタが、(|IDTD1|=IDTL1)及び(|IDTD2|=IDTL2)を持つようにバイアスされたときに、抵抗回路網1020及び1030を流れる正味のDC電流が無いことを意味する。
【0055】
スイッチは、制御信号C1からCnまでによって制御されるのが好ましい。一度に、アクティブな唯一のCk(k=1,...,n+1)信号があることが好ましい。制御信号C1からCn+1までを生成する可能な方法には、デジタル制御言語(digital control word)を復号化することによるものがある。
【0056】
もしもCkがアクティブ(NMOSスイッチの場合、ハイレベル)で、他の制御信号の全てがアクティブでないならば、その回路の全トランスコンダクタンスは、上記式(13)及び(14)に従って機能する。
【0057】
抵抗回路網1020及び1030の抵抗は、不純物を含むポリシリコン又は金属抵抗のような受動素子か、能動抵抗のいずれかであることができる。
【0058】
図12は、本発明の第5の好ましい実施形態による、図10の回路のより詳細な回路図である。より具体的には、図12は、抵抗がトランジスタ(TRA1からTRAnまで、及び、TRB1からTRBnまで)によって置き代えられている、図10の回路のトランジスタ実施例である。これらのトランジスタのドレイン・ソース電圧は、公称ゼロ(零)である。トランジスタは、三極管モードで動作する。2乗モデル(square-law model)である第k番のトランジスタのドレイン・ソース抵抗Rkは、
【数9】
となる。ここで、βkは、強反転(strong inversion)におけるトランスファー・パラメータ(transfer parameter)
【数10】
であり、VGSkはゲート・ソース間電圧であり、VTHは第k番のトランジスタのしきい値である。
【0059】
この例の全てのトランジスタのゲートは、第1から第4までのチェーン・トランジスタ(chain transistors)TC1,TC2,TC3,及びTC4を含むバイアス電圧発生器1260によって生成された同じ電圧VBGによってバイアスされることが望ましい。「抵抗」チェーンにおけるトランジスタに流れるDC電流は無いので、それらのソース電圧は同じ(VB)である。その結果、ゲート・ソース間電圧は、前記チェーンにおける全てのトランジスタにとって同じである。
【数11】
Wk及びLkはそれぞれ第k番のトランジスタの幅と長さであり、Wj及びLjはそれぞれ第j番のトランジスタの幅と長さである。
【0060】
図13は、本発明の第5の好ましい実施形態による、指数関数的に制御される切替え可能なトランスコンダクタンスを持つ中間に位置するR−nR回路網を備えたフォールデッド・カスコード・トランスコンダクタを示す回路図である。この実施形態においては、第1及び第2の抵抗回路網1020及び1030は、第1及び第2のR−nR回路網1320及び1330(代わりに、抵抗ディバイダ回路網と呼ばれる。)によって置き代えられた。例として、図13の回路は、具体的に第1及び第2のR−2R回路網の使用を示しているが、nに他の値を用いてよいのは明らかである。
【0061】
図13におけるR−2R回路網1320及び1330の内の一つは、トランスコンダクタ510のそれぞれの出力ラインに接続される。また、R−2R回路網1320及び1330の2R本の分岐の内の一つを除く全ては、ダミー・シングルエンド形・フォールデッド・カスコード950のバイアス点Eに接続される。第1及び第2の回路網1320及び1330の内部ノードのそれぞれには、A1からAnまで、及び、B1からBnまでが付されている。
【0062】
トランスコンダクタ510の出力は、スイッチSA1からSA(n−1)まで、及びSB1からSB(n−1)までを介してノードA1からA(n−1)まで、及び、B1からB(n−1)までにそれぞれ接続されることができる。スイッチSA0及びSB0は、トランスコンダクタ510の出力部をバイアス点Eに接続し、これにより電流を出力段のフォールデッド・カスコード540に流さない。スイッチSAn及びSBnは、トランスコンダクタ510の出力部を対応するフォールデッド・カスコード540の入力部に直接に接続し、これにより抵抗ディバイダ回路網1320及び1330を迂回させる。それぞれの回路網1320及び1330において一度に閉じられるスイッチは、一つのみであるべきである。
【0063】
トランスコンダクタ510の反転出力部が、スイッチSAkを通して第1の回路網1320のノードAkに接続され、トランスコンダクタ510の非反転出力部が、スイッチSBkを通して第2の回路網1330のノードBkに接続されるとき、出力電流iout1及びiout2は、
【数12】
となる。
【0064】
その結果、全体のトランスコンダクタンスは、
【数13】
となる。
【0065】
したがって、図13の回路は、トランスコンダクタンスのためのプログラム可能な指数関数的減衰器として動作する。
【0066】
図14は、図13の回路のより詳細な回路図である。図14に示されるように、トランスコンダクタ510からのDC無し出力電流i1及びi2は、それぞれが本実施形態においてNMOSスイッチング・トランジスタ(STA0からSTAnまで、及び、STB0からSTBnまで)として示されるデジタル式に制御されるスイッチ(トランスファー・ゲート)によって、(ノードAk及びBkを経由して。ここで、k=1,2,...,n−1である。)2個のR−2R抵抗回路網の対称的なタップに、又は、(ノードAn及びBnを経由して)フォールデッド・カスコードの入力部C,Dに直接、又は、ダンプ・ノード(dump node)Eに、分配される。抵抗回路網1320及び1330のノードAn及びBnはそれぞれ、フォールデッド・カスコード540の入力部を示すノードD及びCに一致する。2R個の抵抗のダンプ・エンド(dump ends)は、ダミー・シングルエンド形・フォールデッド・カスコード・バイアス回路950のノードEに接続される。バイアス回路950は、フォールデッド・カスコードの2本の分岐に繋がれ、出力トランジスタTFC3及びTFC4と同じ電圧VFCによりバイアスされている。その結果、抵抗回路網1320及び1330を流れる正味のDC電流は無い。
【0067】
スイッチは、制御信号C0からCnまでによって制御される。一度に一つの制御信号Ck(k=0,1,...,n)のみがアクディブであるべきである。C0からCnまでの制御信号を生成する一つの可能な方法は、デジタル制御言語を復号化することによるものである。
【0068】
もしもCkがアクティブであり(NMOSスイッチングトランジスタの場合はハイレベル)であり、他の制御信号の全てがアクティブでないならば、そのとき、その回路の全体のトランスコンダクタンスは、上記式(21),(22),及び(23)に従って動作する。
【0069】
図15は、本発明の第6の好ましい実施形態による、切替え可能なトランスコンダクタンスを持つ中間に位置する抵抗回路網を備えたレギュラー・カスコード・トランスコンダクタの実施例を示す回路図である。フォールデッド・カスコードが後段に備えられたトランスコンダクタのために図11において実行される動作原理は、図15の回路において、レギュラー・カスコードが後段に備えられたトランスコンダクタに適用される。この回路は、第1及び第2の抵抗回路網1020及び1030が後段に備えられた入力トランスコンダクタ510と、カスコード電流フォロワ1540と、バイアス電圧発生器1570とを有する。
【0070】
カスコード電流フォロワ1540は、第1から第6までのカスコード・トランジスタTC1からTC6までと、減算器/増幅器1542とを含む。バイアス電圧発生器1570は、第1及び第2のバイアス・トランジスタTB1及びTB2を含む。
【0071】
全体の回路のバイアス電圧VBP,VBNは、入力トランスコンダクタの出力DC電流をほぼゼロ(零)にする回路によって設定されるのが好ましい。その結果、ノードC,D,及びFにおける電圧は等しい。
VC=VD=VF (24)
【0072】
トランスコンダクタ510の出力電流(i1及びi2)は、図11の回路のために説明されたものと同様に、抵抗回路網1020及び1030によって変倍される。変倍された電流i3及びi4は、カスコード・ブロック1540の低インピーダンスに入力する。
【0073】
変倍された電流i3及びi4は、それぞれ、高インピーダンス出力部iout1及びiout2に伝送される。全トランスコンダクタンスに対する電流ディバイダ(抵抗回路網1020及び1030)の影響は、上記式(13)及び(14)によって説明される。
【0074】
また、図10及び図13に示される回路も、フォールデッド・カスコード回路にはもちろんカスコード・トランスコンダクタ回路にも適用できる。
【0075】
他の実施形態においては、もしもカスコード又はフォールデッド・カスコードの入力インピーダンスが十分低ければ、同じ入力に並列に数個の抵抗回路網を接続することが可能である。
【0076】
さらにまた、これらの技術は、同様に、BiCMOS(バイポーラCMOS)実施例のような他のテクイノロジーに適用可能である。
【0077】
本発明は、特定の代表的な実施形態によって説明されており、本発明の多くの特徴及び利点は、記載された説明から明らかになっている。したがって、添付の特許請求の範囲が本発明のそのような特徴及び利点を全てカバーすることが、意図されている。また、多くの修正及び変更が本技術の専門家に容易に生じるので、図示及び説明された構成及び動作そのものに本発明を限定することは意図されていない。したがって、適切な変更及び等価物は本発明の範囲に含まれるものと解釈され得る。
【図面の簡単な説明】
【図1】 プログラム可能なソース負帰還抵抗を有する従来のトランスコンダクタを示す回路図である。
【図2】 電流ステアリング用の調整がなされたトランジスタを採用する従来の連続的に調整可能なトランスコンダクタを示す回路図である。
【図3】 差動段電流ステアリングを採用する従来の連続的に調整可能なトランスコンダクタを示す回路図である。
【図4】 切替え可能なゲインを有する従来の増幅器を示す回路図である。
【図5】 差動出力フォールデッド・カスコードを備えた従来のトランスコンダクタを示す回路図である。
【図6】 入力段用の分離された負荷を持つ図5の回路の回路図である。
【図7】 中間に位置する抵抗ディバイダを備えた従来のフォールデッド・カスコード・トランスコンダクタを示す回路図である。
【図8】 本発明の第1の好ましい実施形態による、中間に位置する抵抗ディバイダ及びダミー差動フォールデッド・カスコード・バイアスを備えたフォールデッド・カスコード・トランスコンダクタの回路図である。
【図9】 本発明の第2の好ましい実施形態による、中間に位置する抵抗ディバイダ及びダミー・シングルエンド形・フォールデッド・カスコード・バイアスを備えたフォールデッド・カスコード・トランスコンダクタを示す回路図である。
【図10】 本発明の第3及び第4の好ましい実施形態による、切替え可能なトランスコンダクタンスを持つ中間に位置する抵抗回路網を備えたフォールデッド・カスコード・トランスコンダクタを示す回路図である。
【図11】 本発明の第5の好ましい実施形態による、図10の回路のより詳細な回路図である。
【図12】 本発明の第6の好ましい実施形態による、図10の回路のより詳細な回路図である。
【図13】 本発明の第7の好ましい実施形態による、指数関数的に制御される切替え可能なトランスコンダクタンスを持つ中間に位置するR−nR回路網を備えたフォールデッド・カスコード・トランスコンダクタを示す回路図である。
【図14】 図13の回路のより詳細な回路図である。
【図15】 本発明の第8の好ましい実施形態による、切替え可能なトランスコンダクタンスを持つ中間に位置する抵抗回路網を備えたレギュラー・カスコード・トランスコンダクタの実施例を示す回路図である。
Claims (15)
- 第1入力電圧及び第2入力電圧を受け取り、第1内部電流及び第2内部電流を出力するトランスコンダクタと、
第1ノードで前記第1内部電流を受け取り、第3ノードに第3内部電流を発生させる第1抵抗回路網と、
第2ノードで前記第2内部電流を受け取り、第4ノードに第4内部電流を発生させる第2抵抗回路網と、
前記第3内部電流及び前記第4内部電流を受け取り、第1出力電流及び第2出力電流を供給するカスコード回路と
を有し、
前記第1抵抗回路網が、
前記第3ノードと第5ノードとの間に直列に接続されたp個の第1抵抗と、
(p+1)個の第1スイッチとを有し、
第1抵抗のそれぞれが前記(p+1)個の第1スイッチの内の二つに接続されるように、前記(p+1)個の第1スイッチのそれぞれが、前記第1ノードと、前記p個の第1抵抗の内の一つの第1抵抗の端部との間に接続されており、
前記第2抵抗回路網が、
前記第4ノードと前記第5ノードとの間に直列に接続されたp個の第2抵抗と、
(p+1)個の第2スイッチとを有し、
第2抵抗のそれぞれが前記(p+1)個の第2スイッチの内の二つに接続されるように、前記(p+1)個の第2スイッチのそれぞれが、前記第2ノードと、前記p個の第2抵抗の内の一つの第2抵抗の端部との間に接続されており、
pが1より大きい整数であり、
前記カスコード・トランスコンダクタ回路が、ダミー・フォールデッド・カスコードをさらに有し、
前記第5ノードが、前記ダミー・フォールデッド・カスコードに接続されている
カスコード・トランスコンダクタ回路。 - 前記カスコード回路が、フォールデッド・カスコードである請求項1に記載のカスコード・トランスコンダクタ回路。
- 前記カスコード回路が、レギュラー・カスコードである請求項1に記載のカスコード・トランスコンダクタ回路。
- 前記ダミー・フォールデッド・カスコードが、単一低インピーダンス入力フォールデッド・カスコードである請求項1に記載のカスコード・トランスコンダクタ回路。
- 動作中に、前記第1スイッチの内の一つ及び前記第2スイッチの内の一つのみが、所定の時点で閉じられる請求項1に記載のカスコード・トランスコンダクタ回路。
- 前記第1スイッチ及び前記第2スイッチのそれぞれは、複数の制御信号の内の一つによって制御されるトランジスタを有する請求項1に記載のカスコード・トランスコンダクタ回路。
- 第i番の前記第1抵抗と第i番の前記第2抵抗とが同じ値を持ち、iが1からpまでの整数である請求項1に記載のカスコード・トランスコンダクタ回路。
- 第1入力電圧及び第2入力電圧を受け取り、第1内部電流及び第2内部電流を出力するトランスコンダクタと、
第1ノードで前記第1内部電流を受け取り、第3ノードに第3内部電流を発生させる第1のR−nR回路網と、
第2ノードで前記第2内部電流を受け取り、第4ノードに第4内部電流を発生させる第2のR−nR回路網と、
前記第3内部電流及び前記第4内部電流を受け取り、第1出力電流及び第2出力電流を供給するカスコード回路と
を有し、
前記第1のR−nR回路網が、
前記第3ノードと第5ノードとの間に直列に接続されたp個の第1抵抗と、
(p−1)個の第2抵抗と、
(p+1)個の第1スイッチとを有し、
前記p個の第1抵抗の内の二つの第1抵抗の接合部のそれぞれが前記(p−1)個の第2抵抗の内の一つに接続されるように、前記(p−1)個の第2抵抗のそれぞれが、前記第5ノードと、前記p個の第1抵抗の内の二つの第1抵抗の接合部との間に接続され、
前記第1抵抗のそれぞれが前記(p+1)個の第1スイッチの内の二つに接続されるように、前記(p+1)個の第1スイッチのそれぞれが、前記第1ノードと、前記p個の第1抵抗の内の一つの第1抵抗の端部との間に接続され、
前記第2のR−nR回路網が、
前記第4ノードと前記第5ノードとの間に直列に接続されたp個の第3抵抗と、
(p−1)個の第4抵抗と、
(p+1)個の第2スイッチとを有し、
前記p個の第3抵抗の内の二つの第3抵抗の接合部のそれぞれが前記(p−1)個の第4抵抗の内の一つに接続されるように、前記(p−1)個の第4抵抗のそれぞれが、前記第5ノードと、前記p個の第3抵抗の内の二つの第3抵抗の接合部との間に接続され、
前記第3抵抗のそれぞれが前記(p+1)個の第2スイッチの内に二つに接続されるように、前記(p+1)個の第2スイッチのそれぞれが、前記第3ノードと、前記p個の第3抵抗の内の一つの第3抵抗の端部との間に接続され、
前記カスコード・トランスコンダクタ回路がダミー・フォールデッド・カスコードをさらに有し、
前記第5ノードが前記ダミー・フォールデッド・カスコードに接続されている
カスコード・トランスコンダクタ回路。 - 前記カスコード回路が、フォールデッド・カスコードである請求項8に記載のカスコード・トランスコンダクタ回路。
- 前記カスコード回路が、レギュラー・カスコードである請求項8に記載のカスコード・トランスコンダクタ回路。
- 前記ダミー・フォールデッド・カスコードが、単一の低インピーダンス入力フォールデッド・カスコードである請求項8に記載のカスコード・トランスコンダクタ回路。
- 動作中に、前記第1スイッチの内の一つ及び前記第2スイッチの内の一つのみが、所定の時点で閉じられる請求項8に記載のカスコード・トランスコンダクタ回路。
- 前記第1スイッチ及び前記第2スイッチのそれぞれは、複数の制御信号の内の一つによって制御されるトランジスタを有する請求項8に記載のカスコード・トランスコンダクタ回路。
- 第2番から第(p−1)番までの第1抵抗及び第2番から第(p−1)番までの第3抵抗は全て第1抵抗値を持ち、
第1番及び第p番の第1抵抗、第1番及び第p番の第3抵抗、前記(p−1)個の第2抵抗、並びに、前記(p−1)個の第4抵抗は全て、前記第1抵抗値の整数倍にほぼ等しい第2抵抗値を持つ
請求項8に記載のカスコード・トランスコンダクタ回路。 - 前記第2抵抗値が、前記第1抵抗値の2倍である請求項14に記載のカスコード・トランスコンダクタ回路。
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