JPS6411165B2 - - Google Patents
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- JPS6411165B2 JPS6411165B2 JP55157325A JP15732580A JPS6411165B2 JP S6411165 B2 JPS6411165 B2 JP S6411165B2 JP 55157325 A JP55157325 A JP 55157325A JP 15732580 A JP15732580 A JP 15732580A JP S6411165 B2 JPS6411165 B2 JP S6411165B2
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- Japan
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- circuit
- operational amplifier
- gain
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- voltage
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Links
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G1/00—Details of arrangements for controlling amplification
- H03G1/0005—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal
- H03G1/0035—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal using continuously variable impedance elements
Landscapes
- Tone Control, Compression And Expansion, Limiting Amplitude (AREA)
- Control Of Amplification And Gain Control (AREA)
Description
【発明の詳細な説明】
本発明は、雑音低減装置に用いて好適な電圧制
御可変利得回路に関し、特に、周波数特性を広帯
域とし安定動作範囲が広い回路構成を提供するも
のである。
御可変利得回路に関し、特に、周波数特性を広帯
域とし安定動作範囲が広い回路構成を提供するも
のである。
このような電圧制御可変利得回路を用いて構成
される装置の代表的なものとして、雑音低減装置
が知られている。この雑音低減装置は、主として
磁気テープ等の記録媒体において生ずる信号のダ
イナミツクレンジの制限を見かけ上改善するもの
であり、基本原理の一つとして、録音時に信号の
ダイナミツクレンジを圧縮し、再生時に伸張復元
するコンパンダ方式が主流となつている。
される装置の代表的なものとして、雑音低減装置
が知られている。この雑音低減装置は、主として
磁気テープ等の記録媒体において生ずる信号のダ
イナミツクレンジの制限を見かけ上改善するもの
であり、基本原理の一つとして、録音時に信号の
ダイナミツクレンジを圧縮し、再生時に伸張復元
するコンパンダ方式が主流となつている。
このコンパンダ方式の雑音低減装置の最も簡便
なものとしては、高域周波数部分についてのみ約
10dBの圧縮・伸張を行なうものが知られており、
いわゆるコンパクトカセツト用の雑音低減装置と
して広く用いられている。
なものとしては、高域周波数部分についてのみ約
10dBの圧縮・伸張を行なうものが知られており、
いわゆるコンパクトカセツト用の雑音低減装置と
して広く用いられている。
また、近年においては、コンパクトカセツトに
よりオープンリール並みのダイナミツクレンジと
音質を得ることが望まれており、大きな雑音低減
効果の要求に伴なつて、より大きな圧縮・伸張量
を持つ雑音低減装置がいくつか提案されている。
これらの装置の共通点としては、高域部で約
30dB程度の大きな圧縮・伸張量を持ち、かつ低
域部でも圧縮・伸張を行なうことが挙げられる。
ただし一般的には、低域の圧縮・伸張量は高域よ
りも小さくなつている。
よりオープンリール並みのダイナミツクレンジと
音質を得ることが望まれており、大きな雑音低減
効果の要求に伴なつて、より大きな圧縮・伸張量
を持つ雑音低減装置がいくつか提案されている。
これらの装置の共通点としては、高域部で約
30dB程度の大きな圧縮・伸張量を持ち、かつ低
域部でも圧縮・伸張を行なうことが挙げられる。
ただし一般的には、低域の圧縮・伸張量は高域よ
りも小さくなつている。
ここで、第1図、コンパンダ方式による雑音低
減装置の基本原理を説明するためのブロツク回路
図である。この第1図において、磁気テープ等の
記録媒体を含んだテープレコーダ等の録音再生装
置1の録音入力端子2には、圧縮動作を行なうエ
ンコーダ3が接続され、再生出力端子4には、伸
張動作を行なうデコーダ5が接続されている。エ
ンコーダ3は、信号入力端子6とエンコーダ出力
端子である上記録音入力端子2との間に挿入接続
された電圧制御可変利得回路を含む可変伝達関数
回路7と、この可変伝達関数回路7の出力信号の
レベルを検出するレベル検出回路8とを有し、こ
のレベル検出回路8から出力される制御電圧Vc
を、可変伝達関数回路7の制御端子9に送つてい
る。また、デコーダ5は、入力端子である上記再
生出力端子4とデコード出力端子10との間に挿
入接続された可変伝達関数回路11と、この回路
11の入力信号のレベルを検出するレベル検出回
路12とを有し、このレベル検出回路12からの
制御電圧Vc′を、可変伝達関数回路11の制御端
子13に送つている。
減装置の基本原理を説明するためのブロツク回路
図である。この第1図において、磁気テープ等の
記録媒体を含んだテープレコーダ等の録音再生装
置1の録音入力端子2には、圧縮動作を行なうエ
ンコーダ3が接続され、再生出力端子4には、伸
張動作を行なうデコーダ5が接続されている。エ
ンコーダ3は、信号入力端子6とエンコーダ出力
端子である上記録音入力端子2との間に挿入接続
された電圧制御可変利得回路を含む可変伝達関数
回路7と、この可変伝達関数回路7の出力信号の
レベルを検出するレベル検出回路8とを有し、こ
のレベル検出回路8から出力される制御電圧Vc
を、可変伝達関数回路7の制御端子9に送つてい
る。また、デコーダ5は、入力端子である上記再
生出力端子4とデコード出力端子10との間に挿
入接続された可変伝達関数回路11と、この回路
11の入力信号のレベルを検出するレベル検出回
路12とを有し、このレベル検出回路12からの
制御電圧Vc′を、可変伝達関数回路11の制御端
子13に送つている。
この第1図の雑音低域装置において、エンコー
ダ3の入力Vx(s)とデコーダ5の出力Vz(s)
とが一致するためには、これらのエンコーダ3と
デコーダ5の伝達関数が、同一のエンコーダ出力
VY(s)とデコーダ入力VY′(s)について、す
なわち、同一の制御電圧Vc,Vc′について、互い
に逆伝達関数でなければならない。
ダ3の入力Vx(s)とデコーダ5の出力Vz(s)
とが一致するためには、これらのエンコーダ3と
デコーダ5の伝達関数が、同一のエンコーダ出力
VY(s)とデコーダ入力VY′(s)について、す
なわち、同一の制御電圧Vc,Vc′について、互い
に逆伝達関数でなければならない。
一般に、ある伝達関数を持つ系が最少位相推移
回路であれば、その逆伝達関数の系も存在し得、
系の個々の構成要素の伝達特性の反転や帰還と加
減算の変換により、現実に構成可能である。しか
し、実際には、互いに逆伝達関数にある2つの系
の一方が構成容易であり、他方が安定度の劣化や
回路の複雑化等により構成困難であることがあ
る。また、雑音低減装置にエンコーダとデコーダ
との2つの回路を備えることは、装置全体が複雑
化し、価格も高くなる。
回路であれば、その逆伝達関数の系も存在し得、
系の個々の構成要素の伝達特性の反転や帰還と加
減算の変換により、現実に構成可能である。しか
し、実際には、互いに逆伝達関数にある2つの系
の一方が構成容易であり、他方が安定度の劣化や
回路の複雑化等により構成困難であることがあ
る。また、雑音低減装置にエンコーダとデコーダ
との2つの回路を備えることは、装置全体が複雑
化し、価格も高くなる。
このため、エンコーダ、デコーダのうちの構成
容易な一方の回路のみを備え、これを演算増幅器
等の高利得増幅器の負帰還路中に挿入接続して逆
伝達関数を得るような雑音低減装置が多く実用化
されている。
容易な一方の回路のみを備え、これを演算増幅器
等の高利得増幅器の負帰還路中に挿入接続して逆
伝達関数を得るような雑音低減装置が多く実用化
されている。
すなわち、第2図は、デコーダ25のみを備え
て成る雑音低減装置20を示し、切換スイツチ2
8の切換操作に応じて、エンコード動作とデコー
ド動作とが切換選択される。この第2図におい
て、入力端子21は演算増幅器24の非反転入力
端子に接続され、この演算増幅器24の出力端子
はデコーダ25の入力端子26に接続されてい
る。また、演算増幅器24の出力端子はエンコー
ド出力端子22に接続され、デコーダ25の出力
端子27はデコード出力端子23に接続されてい
る。さらに、切換スイツチ28の共通端子(固定
端子)は、演算増幅器24の反転入力端子に接続
され、この切換スイツチ28のエンコード切換端
子eはデコーダ25の出力端子27に、デコード
切換端子dは演算増幅器24の出力端子にそれぞ
れ接続されている。
て成る雑音低減装置20を示し、切換スイツチ2
8の切換操作に応じて、エンコード動作とデコー
ド動作とが切換選択される。この第2図におい
て、入力端子21は演算増幅器24の非反転入力
端子に接続され、この演算増幅器24の出力端子
はデコーダ25の入力端子26に接続されてい
る。また、演算増幅器24の出力端子はエンコー
ド出力端子22に接続され、デコーダ25の出力
端子27はデコード出力端子23に接続されてい
る。さらに、切換スイツチ28の共通端子(固定
端子)は、演算増幅器24の反転入力端子に接続
され、この切換スイツチ28のエンコード切換端
子eはデコーダ25の出力端子27に、デコード
切換端子dは演算増幅器24の出力端子にそれぞ
れ接続されている。
この第2図の雑音低減装置20において、切換
スイツチ28をエンコード切換端子eに切換接続
した場合には、デコーダ25が演算増幅器24の
負帰還路に挿入接続されることになり、入力端子
21とエンコード出力端子22との間の伝達関数
は、デコーダ25の逆伝達関数となる。
スイツチ28をエンコード切換端子eに切換接続
した場合には、デコーダ25が演算増幅器24の
負帰還路に挿入接続されることになり、入力端子
21とエンコード出力端子22との間の伝達関数
は、デコーダ25の逆伝達関数となる。
ところで、このような負帰還により逆伝達関数
を得るような雑音低減装置は、構成が簡略化さ
れ、エンコード、デコード切換が極めて容易に実
現可能である反面、基本構成となる系、たとえば
演算増幅器や電圧制御可変利得回路が極めて広帯
域でないと、装置全体の帯域が不足したり、安定
度が欠如する。
を得るような雑音低減装置は、構成が簡略化さ
れ、エンコード、デコード切換が極めて容易に実
現可能である反面、基本構成となる系、たとえば
演算増幅器や電圧制御可変利得回路が極めて広帯
域でないと、装置全体の帯域が不足したり、安定
度が欠如する。
すなわち、第3図は、利得がA(s)の演算増
幅器33の帰還路に、電圧制御可変利得回路を含
む上記エンコーダまたはデコーダとなる伝達関数
F(s)を有する帰還回路34を接続した基本構
成を示し、第4図は第3図のボーデ線図を示す。
幅器33の帰還路に、電圧制御可変利得回路を含
む上記エンコーダまたはデコーダとなる伝達関数
F(s)を有する帰還回路34を接続した基本構
成を示し、第4図は第3図のボーデ線図を示す。
ここで、説明を簡略化するため、上記F(s)
は周波数特性を持たないものとし、無信号時に−
30dB(S/N改善量に相当)、最大入力時に15dB
(ピークの圧縮量)の利得を有するデコーダの伝
達関数とする。また、上記A(s)は、ω0のユニ
テイーゲイン(単位利得)を有する積分特性を示
すものとする。第4図において、任意のF-1(s)
とA(s)を考えると、任意の周波数における
F-1(s)とA(s)の小さい方が概略の伝達利得
を表わし、A(s)とF-1(s)のdB目盛における
差がループ利得を表わす。
は周波数特性を持たないものとし、無信号時に−
30dB(S/N改善量に相当)、最大入力時に15dB
(ピークの圧縮量)の利得を有するデコーダの伝
達関数とする。また、上記A(s)は、ω0のユニ
テイーゲイン(単位利得)を有する積分特性を示
すものとする。第4図において、任意のF-1(s)
とA(s)を考えると、任意の周波数における
F-1(s)とA(s)の小さい方が概略の伝達利得
を表わし、A(s)とF-1(s)のdB目盛における
差がループ利得を表わす。
この系は、可変範囲内のあらゆるF(s)につ
いて、安定であつかり必要な帯域幅を有していな
ければならない。ここで、安定度上では、F(s)
が最大となるF(s)naxにおいて、|F(s)・A
(s)|=1となるωHで充分な位相の余裕がある
こと、すなわち、F(s)の第1の極とA(s)の
第2の極がωHより充分高いことが必要である。
また、帯域上では、F(s)が最小となるF(s)n
ioにおいて、|F(s)|=|A(s)|となるωL
が
オーデイオ帯域よりも充分高いことが必要であ
る。これらのωHとωLとの間には、 ωH=ωLF(s)nax/F(s)nio…… の関係があるから、この式により決まるωHよ
り帯域の広いことが、演算増幅器33と帰還回路
34に要求される。たとえば、ωLに対応する周
波数を30kHz、F(s)naxを15dB、F(s)nioを−
30dBとすると、上記式より、ωHに対応する周
波数は5.33MHzとなり、極めて広帯域が要求され
る。
いて、安定であつかり必要な帯域幅を有していな
ければならない。ここで、安定度上では、F(s)
が最大となるF(s)naxにおいて、|F(s)・A
(s)|=1となるωHで充分な位相の余裕がある
こと、すなわち、F(s)の第1の極とA(s)の
第2の極がωHより充分高いことが必要である。
また、帯域上では、F(s)が最小となるF(s)n
ioにおいて、|F(s)|=|A(s)|となるωL
が
オーデイオ帯域よりも充分高いことが必要であ
る。これらのωHとωLとの間には、 ωH=ωLF(s)nax/F(s)nio…… の関係があるから、この式により決まるωHよ
り帯域の広いことが、演算増幅器33と帰還回路
34に要求される。たとえば、ωLに対応する周
波数を30kHz、F(s)naxを15dB、F(s)nioを−
30dBとすると、上記式より、ωHに対応する周
波数は5.33MHzとなり、極めて広帯域が要求され
る。
このような広帯域の演算増幅器33や帰還回路
34となるエンコーダあるいはデコーダは、回路
素子に極めて高い特性が要求され、構成も複雑化
し、たとえば集積回路化による大量生産には適し
ていない。
34となるエンコーダあるいはデコーダは、回路
素子に極めて高い特性が要求され、構成も複雑化
し、たとえば集積回路化による大量生産には適し
ていない。
本発明は、このような従来の実情に鑑みてなさ
れたものであり、電圧制御可変利得回路のオーデ
イオ帯域(あるいは可聴帯域)外の超高域におけ
る利得変化を制限することにより、演算増幅器、
電圧制御可変利得回路を含む帰還回路の帯域に起
因する安定度の低下や高域の低下をより小さくす
ることを目的とする。
れたものであり、電圧制御可変利得回路のオーデ
イオ帯域(あるいは可聴帯域)外の超高域におけ
る利得変化を制限することにより、演算増幅器、
電圧制御可変利得回路を含む帰還回路の帯域に起
因する安定度の低下や高域の低下をより小さくす
ることを目的とする。
本発明の説明に先立ち、本発明が適用される電
圧制御可変利得回路の基本構成およびその動作原
理について、第5図を参照しながら説明する。
圧制御可変利得回路の基本構成およびその動作原
理について、第5図を参照しながら説明する。
この第5図に示す電圧制御可変利得回路40に
おいて、入力端子41は抵抗45を介して演算増
幅器43の反転入力端子に接続されている。この
演算増幅器43の非反転入力端子は接地され、出
力端子は電流分割回路44に接続されている。こ
の電流分割回路44で分割された二つの出力のう
ち、一方は出力端子42に送られ、他方は演算増
幅器43の反転入力端子に帰還されている。ま
た、出力端子42は抵抗46を介して接地されて
いる。
おいて、入力端子41は抵抗45を介して演算増
幅器43の反転入力端子に接続されている。この
演算増幅器43の非反転入力端子は接地され、出
力端子は電流分割回路44に接続されている。こ
の電流分割回路44で分割された二つの出力のう
ち、一方は出力端子42に送られ、他方は演算増
幅器43の反転入力端子に帰還されている。ま
た、出力端子42は抵抗46を介して接地されて
いる。
電流分割回路44は、演算増幅器43の出力電
流iaを、帰還路にgI、出力路にgOの比率で分割す
る。したがつて、入力電流をiio、出力電流をiput
とするとき、 gI=iio/ia …… gO=iput/ia …… gI+gO=1 …… となり、、式より、 iput/ia=gO/gI …… したがつて、電圧利得Aは、 A=Vput/Vio=gO/gI …… と表わせる。したがつて、電流分割回路44の電
流分割比gO、gIを制御電圧に応じて変化させるこ
とにより、利得Aが変化するような電圧制御可変
利得回路が得られる。
流iaを、帰還路にgI、出力路にgOの比率で分割す
る。したがつて、入力電流をiio、出力電流をiput
とするとき、 gI=iio/ia …… gO=iput/ia …… gI+gO=1 …… となり、、式より、 iput/ia=gO/gI …… したがつて、電圧利得Aは、 A=Vput/Vio=gO/gI …… と表わせる。したがつて、電流分割回路44の電
流分割比gO、gIを制御電圧に応じて変化させるこ
とにより、利得Aが変化するような電圧制御可変
利得回路が得られる。
次に、本発明に係る好ましい実施例について、
図面を参照しながら説明する。
図面を参照しながら説明する。
まず、第6図は、本発明の第1の実施例とし
て、本発明に係る電圧制御可変利得回路の最も基
本的な回路構成を示している。この第6図の電圧
制御可変利得回路50は、前述した第5図の基本
構成において、電流分割回路44の電流を電圧に
変換する手段としての抵抗54、および抵抗52
とコンデンサ53とを直列接続して成る帯域制限
回路51を設けて構成したものである。
て、本発明に係る電圧制御可変利得回路の最も基
本的な回路構成を示している。この第6図の電圧
制御可変利得回路50は、前述した第5図の基本
構成において、電流分割回路44の電流を電圧に
変換する手段としての抵抗54、および抵抗52
とコンデンサ53とを直列接続して成る帯域制限
回路51を設けて構成したものである。
すなわち、本発明に係る電圧制御可変利得回路
50の特徴は、演算増幅器43と、この演算増幅
器43からの出力により駆動され一方の出力が出
力信号として取り出され他方の出力が演算増幅器
43の反転入力端子に帰還される電流分割回路4
4と、この電流分割回路44を流れる電流の総和
を電圧に変換する手段としての抵抗54と、この
変換された電圧を抵抗52とコンデンサ53との
直列回路を経て演算増幅器43の入力に帰還する
手段としての帯域制限回路51とを具備して成る
ことである。ここで、電流分割回路44の電流分
割比は制御電圧に応じて変化するものであり、こ
の電流分割比の変化に応じて利得が変化する。ま
た、帯域制限回路51は、電圧制御可変利得回路
の利得が大きくなるに従つて高域利得を制限する
特性を有しており、この制限を受け始める周波数
は、可聴周波数より充分高くとることが好まし
い。
50の特徴は、演算増幅器43と、この演算増幅
器43からの出力により駆動され一方の出力が出
力信号として取り出され他方の出力が演算増幅器
43の反転入力端子に帰還される電流分割回路4
4と、この電流分割回路44を流れる電流の総和
を電圧に変換する手段としての抵抗54と、この
変換された電圧を抵抗52とコンデンサ53との
直列回路を経て演算増幅器43の入力に帰還する
手段としての帯域制限回路51とを具備して成る
ことである。ここで、電流分割回路44の電流分
割比は制御電圧に応じて変化するものであり、こ
の電流分割比の変化に応じて利得が変化する。ま
た、帯域制限回路51は、電圧制御可変利得回路
の利得が大きくなるに従つて高域利得を制限する
特性を有しており、この制限を受け始める周波数
は、可聴周波数より充分高くとることが好まし
い。
他の構成は、上記第5図の回路と同様であるた
め、同一の作用をなす部分に同一の参照番号を付
して説明を省略する。
め、同一の作用をなす部分に同一の参照番号を付
して説明を省略する。
ここで、入力側の抵抗45、出力側の抵抗46
の抵抗値をそれぞれ等しくR0とし、上記電圧変
換手段としての抵抗54の抵抗値をRaとする。
また、帯域制限回路51の抵抗52の抵抗値を
RF、コンデンサ53の容量値をCFとし、これら
を流れる電流をifとする。このときの入力端子4
1の複素表示された入力電圧Vioに対する出力端
子42の複素表示された出力電圧Vputの関係、す
なわち伝達関数T(s)(Vput/Vio)を求める。
以下、Iio、Ia、If、Va等は、それぞれ上記iio、ia、
if、va等を複素表示したものである。まず、入力
電流Iioは、 Iio=Ia・gI+If …… ∴Vio/R0={gI/Ra+(1/RF+1/sCF)}Va…… 次に、出力側では、 −Vput=R0・Iput=R0・gO/Ra・Va …… ここで式より、 Va=Ra/R0・sCFRF+1/gI(sCFRF+1)sCFRa …… したがつて、式より、 T(s)=−gO/gI・sCFRF+1/sCFRF+1+sCFRa/g
I…… が得られる。ここで上記式より、gO/gI=−A
とすると、 T(s)=A・sCFRF+1/sCF{RF+Ra(1+A)}+
1…… と表わせる。
の抵抗値をそれぞれ等しくR0とし、上記電圧変
換手段としての抵抗54の抵抗値をRaとする。
また、帯域制限回路51の抵抗52の抵抗値を
RF、コンデンサ53の容量値をCFとし、これら
を流れる電流をifとする。このときの入力端子4
1の複素表示された入力電圧Vioに対する出力端
子42の複素表示された出力電圧Vputの関係、す
なわち伝達関数T(s)(Vput/Vio)を求める。
以下、Iio、Ia、If、Va等は、それぞれ上記iio、ia、
if、va等を複素表示したものである。まず、入力
電流Iioは、 Iio=Ia・gI+If …… ∴Vio/R0={gI/Ra+(1/RF+1/sCF)}Va…… 次に、出力側では、 −Vput=R0・Iput=R0・gO/Ra・Va …… ここで式より、 Va=Ra/R0・sCFRF+1/gI(sCFRF+1)sCFRa …… したがつて、式より、 T(s)=−gO/gI・sCFRF+1/sCFRF+1+sCFRa/g
I…… が得られる。ここで上記式より、gO/gI=−A
とすると、 T(s)=A・sCFRF+1/sCF{RF+Ra(1+A)}+
1…… と表わせる。
この式から明らかなように、直流域(s→
0)の伝達関数は、 T(s=0)=A …… であり、超高域(s→∞)では、 T(s→∞)=RFA/RF+Ra(1+A) …… となり、A→∞でもRF/Ra以上にはならない。
0)の伝達関数は、 T(s=0)=A …… であり、超高域(s→∞)では、 T(s→∞)=RFA/RF+Ra(1+A) …… となり、A→∞でもRF/Ra以上にはならない。
次に、第7図は、第6図の回路構成において、
Ra=RF、RF・CF=1に設定したときの上記利得
A(低域利得)をパラメータとした周波数特性を
示している。この第7図から明らかなように、低
域利得Aが大きいときに、回路の高域利得が制限
されている。ただし、この第7図の各特性曲線が
制限を受け始める周波数は、可聴周波数よりも充
分高くとつている。
Ra=RF、RF・CF=1に設定したときの上記利得
A(低域利得)をパラメータとした周波数特性を
示している。この第7図から明らかなように、低
域利得Aが大きいときに、回路の高域利得が制限
されている。ただし、この第7図の各特性曲線が
制限を受け始める周波数は、可聴周波数よりも充
分高くとつている。
次に、このような第6図の電圧制御可変利得回
路50を用いて構成したエンコーダあるいはデコ
ーダを、第3図の帰還回路34となし、演算増幅
器33の負帰還路中に挿入接続した場合のボーデ
線図を第8図に示す。この第8図は、従来例にお
ける第4図と対応するものであり、本発明を適用
した例を実線で、従来例を破線でそれぞれ示して
いる。ここで、本発明を適用した帰還回路34を
用いた場合には、超高域利得が1となるような帯
域制限を受け、その零点が演算増幅器33の単位
利得となる角周波数ω0より小さく設定されてい
る。したがつて、帰還回路34の伝達関数F(s)
(上記T(s)に対応する。)が最大となるF(s)n
axで|F(s)・A(s)|=1となるωHOが、従来
のωHよりも低くなり、たとえば上記ω0近傍の値
となる。これは、演算増幅器33や帰還回路34
の帯域が上記ωHOより広ければ安定度が保てるこ
とになり、従来のようにωHより広い帯域を持つ
必要性が無くなつて、回路構成の簡略化が図れ、
また高い特性の特殊部品が不要となり、集積回路
化による大量生産も容易に実現可能となる。
路50を用いて構成したエンコーダあるいはデコ
ーダを、第3図の帰還回路34となし、演算増幅
器33の負帰還路中に挿入接続した場合のボーデ
線図を第8図に示す。この第8図は、従来例にお
ける第4図と対応するものであり、本発明を適用
した例を実線で、従来例を破線でそれぞれ示して
いる。ここで、本発明を適用した帰還回路34を
用いた場合には、超高域利得が1となるような帯
域制限を受け、その零点が演算増幅器33の単位
利得となる角周波数ω0より小さく設定されてい
る。したがつて、帰還回路34の伝達関数F(s)
(上記T(s)に対応する。)が最大となるF(s)n
axで|F(s)・A(s)|=1となるωHOが、従来
のωHよりも低くなり、たとえば上記ω0近傍の値
となる。これは、演算増幅器33や帰還回路34
の帯域が上記ωHOより広ければ安定度が保てるこ
とになり、従来のようにωHより広い帯域を持つ
必要性が無くなつて、回路構成の簡略化が図れ、
また高い特性の特殊部品が不要となり、集積回路
化による大量生産も容易に実現可能となる。
また、上記ωHO程度の帯域を持つ演算増幅器3
3や帰還回路34を前提とする場合において、従
来の回路構成では、演算増幅器33の利得A(s)
を第8図の二点鎖線まで下げなければ安定度が得
られず、このときF(s)が最小のときのF(s)n
ioにおける|F(s)|=|A(s)|となるωL′
が、
本発明の適用例のωLよりも低くなり、帯域が狭
くなる。
3や帰還回路34を前提とする場合において、従
来の回路構成では、演算増幅器33の利得A(s)
を第8図の二点鎖線まで下げなければ安定度が得
られず、このときF(s)が最小のときのF(s)n
ioにおける|F(s)|=|A(s)|となるωL′
が、
本発明の適用例のωLよりも低くなり、帯域が狭
くなる。
次に、このような基本的構成を具体化した一例
としての本発明の第2の実施例を第9図に示す。
この第9図の電圧制御可変利得回路60におい
て、入力端子61は、抵抗69を介して演算増幅
器63の反転入力端子に接続される。この演算増
幅器63の非反転入力端子は接地され、出力端子
はトランジスタ81,82より成る差動増幅器7
4の一方の入力端子、すなわちトランジスタ81
のベースに接続される。他方の入力端子であるト
ランジスタ82のベースは、バイアス電源75を
介して接地される。この差動増幅器74のトラン
ジスタ81,82のエミツタは、それぞれ抵抗8
3,84を介して共通接続されてエミツタ帰還が
施され、この共通接続点は、電流源76を介し負
電源端子77に接続される。次に、エミツタ共通
接続されたトランジスタ対85,86より成る電
流分割回路64の共通エミツタは、差動増幅器7
4のトランジスタ81のコレクタに接続され、ま
た、エミツタ共通トランジスタ対87,88より
成る電流分割回路65の共通エミツタは、差動増
幅器74のトランジスタ82のコレクタに接続さ
れる。これらの2組の電流分割回路64,65は
差動増幅器74により駆動され、この差動増幅器
74の駆動電圧は、電流分割回路64,65を流
れる電流に比例する。
としての本発明の第2の実施例を第9図に示す。
この第9図の電圧制御可変利得回路60におい
て、入力端子61は、抵抗69を介して演算増幅
器63の反転入力端子に接続される。この演算増
幅器63の非反転入力端子は接地され、出力端子
はトランジスタ81,82より成る差動増幅器7
4の一方の入力端子、すなわちトランジスタ81
のベースに接続される。他方の入力端子であるト
ランジスタ82のベースは、バイアス電源75を
介して接地される。この差動増幅器74のトラン
ジスタ81,82のエミツタは、それぞれ抵抗8
3,84を介して共通接続されてエミツタ帰還が
施され、この共通接続点は、電流源76を介し負
電源端子77に接続される。次に、エミツタ共通
接続されたトランジスタ対85,86より成る電
流分割回路64の共通エミツタは、差動増幅器7
4のトランジスタ81のコレクタに接続され、ま
た、エミツタ共通トランジスタ対87,88より
成る電流分割回路65の共通エミツタは、差動増
幅器74のトランジスタ82のコレクタに接続さ
れる。これらの2組の電流分割回路64,65は
差動増幅器74により駆動され、この差動増幅器
74の駆動電圧は、電流分割回路64,65を流
れる電流に比例する。
次に、電流分割回路64,65のトランジスタ
85,87のベースは接地され、トランジスタ8
6,88のベースは共通接続されて利得制御端子
78に接続される。この利得制御端子78には、
制御電圧源79からの利得制御電圧が印加され
る。さらに、トランジスタ85,86のコレクタ
電流は、それぞれ電流反転回路(カレントミラ
ー)67,68を経て、トランジスタ87,88
のコレクタ電流とそれぞれ減算される。トランジ
スタ88とトランジスタ86のコレクタ電流の電
流差は、出力として取り出されて、電流−電圧変
換回路として動作する演算増幅器80を介し出力
端子62に送られる。また、トランジスタ87と
トランジスタ85のコレクタ電流の差電流は、演
算増幅器63の反転入力端子に帰還される。
85,87のベースは接地され、トランジスタ8
6,88のベースは共通接続されて利得制御端子
78に接続される。この利得制御端子78には、
制御電圧源79からの利得制御電圧が印加され
る。さらに、トランジスタ85,86のコレクタ
電流は、それぞれ電流反転回路(カレントミラ
ー)67,68を経て、トランジスタ87,88
のコレクタ電流とそれぞれ減算される。トランジ
スタ88とトランジスタ86のコレクタ電流の電
流差は、出力として取り出されて、電流−電圧変
換回路として動作する演算増幅器80を介し出力
端子62に送られる。また、トランジスタ87と
トランジスタ85のコレクタ電流の差電流は、演
算増幅器63の反転入力端子に帰還される。
さらに、差動増幅器74の駆動電圧である演算
増幅器63の出力電圧は、抵抗72とコンデンサ
73との直列回路より成る帯域制限回路71を介
して、演算増幅器63の反転入力端子に帰還され
る。
増幅器63の出力電圧は、抵抗72とコンデンサ
73との直列回路より成る帯域制限回路71を介
して、演算増幅器63の反転入力端子に帰還され
る。
このような構成を有する電圧制御可変利得回路
60も、前述した第1の実施例と同様に、帯域制
限回路71によつて、大利得時の超高域において
利得が制限されるため、たとえば同一の利得変化
幅を有する従来の電圧制御可変利得回路と比較し
た場合に、同一帯域幅を実現するための可変利得
回路や演算増幅器(第3図の構成参照。)等に要
求される帯域が少なくて済み、また、同一帯域特
性の回路の場合には、第3図の負帰還構成で広帯
域が実現できる。また、電圧制御可変利得回路の
利得変化幅の大きい、より高性能な雑音低減装置
が、帯域、安定度の犠牲なしに実現できる。さら
に、突発的に電圧制御可変利得回路の利得が増大
した場合に発生する不安定領域への突入とその持
続現象、すなわち、何らかの原因(電源投入時や
過大入力等)で大きな制御信号が発生して電圧制
御可変利得回路の利得が増大し、系が不安定領域
(即ち発振領域)に入ると、発振出力をレベル検
出回路が検出し、制御信号が大きなまま保持さ
れ、発振が継続する現象を防ぐことができる。
60も、前述した第1の実施例と同様に、帯域制
限回路71によつて、大利得時の超高域において
利得が制限されるため、たとえば同一の利得変化
幅を有する従来の電圧制御可変利得回路と比較し
た場合に、同一帯域幅を実現するための可変利得
回路や演算増幅器(第3図の構成参照。)等に要
求される帯域が少なくて済み、また、同一帯域特
性の回路の場合には、第3図の負帰還構成で広帯
域が実現できる。また、電圧制御可変利得回路の
利得変化幅の大きい、より高性能な雑音低減装置
が、帯域、安定度の犠牲なしに実現できる。さら
に、突発的に電圧制御可変利得回路の利得が増大
した場合に発生する不安定領域への突入とその持
続現象、すなわち、何らかの原因(電源投入時や
過大入力等)で大きな制御信号が発生して電圧制
御可変利得回路の利得が増大し、系が不安定領域
(即ち発振領域)に入ると、発振出力をレベル検
出回路が検出し、制御信号が大きなまま保持さ
れ、発振が継続する現象を防ぐことができる。
次に、本発明に係る第3の実施例について、第
10図を参照しながら説明する。この第10図に
示す電圧制御可変利得回路100において、入力
端子101は、抵抗109を介して演算増幅器1
03の反転入力端子に接続され、この演算増幅器
103の出力により駆動される電流分割回路10
4,105は、それぞれがエミツタ共通トランジ
スタ対121,122と123,124より成
り、トランジスタ対121,122はPNP型、
トランジスタ対123,124はNPN型と、互
いに相補的な導電型となつている。
10図を参照しながら説明する。この第10図に
示す電圧制御可変利得回路100において、入力
端子101は、抵抗109を介して演算増幅器1
03の反転入力端子に接続され、この演算増幅器
103の出力により駆動される電流分割回路10
4,105は、それぞれがエミツタ共通トランジ
スタ対121,122と123,124より成
り、トランジスタ対121,122はPNP型、
トランジスタ対123,124はNPN型と、互
いに相補的な導電型となつている。
ここで、演算増幅器103の出力端子は、各電
流分割回路104,105の電流を電圧に変換す
る抵抗114を介し、2個のバイアス電圧源10
6,107の負極、正極にそれぞれ接続され、こ
れらのバイアス電圧源106,107の正極、負
極は、電流分割回路104,105のそれぞれ共
通エミツタに接続されている。また、電流分割回
路104,105のそれぞれ一方のトランジスタ
121,123のコレクタは、演算増幅器103
の反転入力端子に接続されて帰還路を形成し、電
流分割回路104,105のそれぞれ他方のトラ
ンジスタ122,124のコレクタは共通接続さ
れて、演算増幅器108を介し出力端子102に
接続されている。次に、トランジスタ122のベ
ースおよびトランジスタ123のベースは、それ
ぞれ接地され、トランジスタ121のベースおよ
びトランジスタ124のベースは共通接続され
て、利得制御端子118に接続されている。この
利得制御端子118には、制御電圧源119から
の利得制御電圧が印加されている。
流分割回路104,105の電流を電圧に変換す
る抵抗114を介し、2個のバイアス電圧源10
6,107の負極、正極にそれぞれ接続され、こ
れらのバイアス電圧源106,107の正極、負
極は、電流分割回路104,105のそれぞれ共
通エミツタに接続されている。また、電流分割回
路104,105のそれぞれ一方のトランジスタ
121,123のコレクタは、演算増幅器103
の反転入力端子に接続されて帰還路を形成し、電
流分割回路104,105のそれぞれ他方のトラ
ンジスタ122,124のコレクタは共通接続さ
れて、演算増幅器108を介し出力端子102に
接続されている。次に、トランジスタ122のベ
ースおよびトランジスタ123のベースは、それ
ぞれ接地され、トランジスタ121のベースおよ
びトランジスタ124のベースは共通接続され
て、利得制御端子118に接続されている。この
利得制御端子118には、制御電圧源119から
の利得制御電圧が印加されている。
さらに、演算増幅器103の出力端子は、抵抗
112とコンデンサ113との直列回路より成る
帯域制限回路111を介し、演算増幅器103の
反転入力端子に接続されて帰還路を形成してい
る。
112とコンデンサ113との直列回路より成る
帯域制限回路111を介し、演算増幅器103の
反転入力端子に接続されて帰還路を形成してい
る。
このような第3の実施例の動作および効果は、
前述した第1、第2の実施例と同様であるため、
説明を省略する。
前述した第1、第2の実施例と同様であるため、
説明を省略する。
次に、本発明に係る第4の実施例を第11図に
示す。この第11図に示す電圧制御可変利得回路
130において、入力端子131は抵抗139を
介して演算増幅器133の反転入力端子に接続さ
れ、演算増幅器133の非反転入力端子は接地さ
れている。この演算増幅器133からの出力信号
は、抵抗144を介し、それぞれバイアス電圧源
135,136を介して、それぞれ互いに相補導
電型トランジスタを用いて構成される第1および
第2の差動増幅器153,154のそれぞれ一方
の入力端子に送られる。すなわち、第1の差動増
幅器153は、たとえば2個のPNP型トランジ
スタ161,162のエミツタを共通接続して構
成され、この共通エミツタには第1の定電流源1
57からの電流が供給される。また、第2の差動
増幅器154は、上記PNP型と相補導電型であ
る2個のNPN型トランジスタ163,164の
エミツタを共通接続して構成され、この共通エミ
ツタには第2の定電流源158からの電流が供給
される。さらに、第1の差動増幅器153のトラ
ンジスタ161,162のベースは、それぞれバ
イアス電圧源135,155の正極に接続され、
バイアス電圧源135の負極は抵抗144を介し
演算増幅器133の出力端子に接続され、バイア
ス電圧源155の負極は接地されている。第2の
差動増幅器154のトランジスタ163,164
のベースは、それぞれバイアス電圧源136,1
56の負極に接続され、バイアス電圧源136の
正極は抵抗144を介し演算増幅器133の出力
端子に接続され、バイアス電圧源156の正極は
接地されている。第1の差動増幅器153の一方
のトランジスタ161のコレクタと、第2の差動
増幅器154の一方のトランジスタ163のコレ
クタとは、共通接続されて、抵抗144を介し演
算増幅器133の出力端子に接続されている。
示す。この第11図に示す電圧制御可変利得回路
130において、入力端子131は抵抗139を
介して演算増幅器133の反転入力端子に接続さ
れ、演算増幅器133の非反転入力端子は接地さ
れている。この演算増幅器133からの出力信号
は、抵抗144を介し、それぞれバイアス電圧源
135,136を介して、それぞれ互いに相補導
電型トランジスタを用いて構成される第1および
第2の差動増幅器153,154のそれぞれ一方
の入力端子に送られる。すなわち、第1の差動増
幅器153は、たとえば2個のPNP型トランジ
スタ161,162のエミツタを共通接続して構
成され、この共通エミツタには第1の定電流源1
57からの電流が供給される。また、第2の差動
増幅器154は、上記PNP型と相補導電型であ
る2個のNPN型トランジスタ163,164の
エミツタを共通接続して構成され、この共通エミ
ツタには第2の定電流源158からの電流が供給
される。さらに、第1の差動増幅器153のトラ
ンジスタ161,162のベースは、それぞれバ
イアス電圧源135,155の正極に接続され、
バイアス電圧源135の負極は抵抗144を介し
演算増幅器133の出力端子に接続され、バイア
ス電圧源155の負極は接地されている。第2の
差動増幅器154のトランジスタ163,164
のベースは、それぞれバイアス電圧源136,1
56の負極に接続され、バイアス電圧源136の
正極は抵抗144を介し演算増幅器133の出力
端子に接続され、バイアス電圧源156の正極は
接地されている。第1の差動増幅器153の一方
のトランジスタ161のコレクタと、第2の差動
増幅器154の一方のトランジスタ163のコレ
クタとは、共通接続されて、抵抗144を介し演
算増幅器133の出力端子に接続されている。
次に、互いに相補導電型のトランジスタより成
る第1、第2の電流分割回路151,152の共
通エミツタは、第1、第2の差動増幅器153,
154の他方のトランジスタ162,164のコ
レクタにそれぞれ接続されている。ここで、第1
の電流分割回路151は、2個のたとえばPNP
型トランジスタ165,166をエミツタ共通接
続して構成されており、第2の電流分割回路15
2は、上記PNP型と相補的なNPN型の2個のト
ランジスタ167,168をエミツタ共通接続し
て構成されている。第1、第2の電流分割回路1
51,152のそれぞれ一方のトランジスタ16
6,168のコレクタは共通接続され、演算増幅
器138を介して出力端子132に接続されてい
る。また、第1、第2の電流分割回路151,1
52のそれぞれ他方のトランジスタ165,16
7のコレクタは共通接続され、演算増幅器133
の反転入力端子に接続されて帰還路を形成してい
る。さらに、トランジスタ166,167のベー
スはそれぞれ接地され、トランジスタ165,1
68のベースは共通接続されて、利得制御端子1
48に接続されている。この利得制御端子148
には、制御電圧源149からの利得制御電圧が印
加されている。
る第1、第2の電流分割回路151,152の共
通エミツタは、第1、第2の差動増幅器153,
154の他方のトランジスタ162,164のコ
レクタにそれぞれ接続されている。ここで、第1
の電流分割回路151は、2個のたとえばPNP
型トランジスタ165,166をエミツタ共通接
続して構成されており、第2の電流分割回路15
2は、上記PNP型と相補的なNPN型の2個のト
ランジスタ167,168をエミツタ共通接続し
て構成されている。第1、第2の電流分割回路1
51,152のそれぞれ一方のトランジスタ16
6,168のコレクタは共通接続され、演算増幅
器138を介して出力端子132に接続されてい
る。また、第1、第2の電流分割回路151,1
52のそれぞれ他方のトランジスタ165,16
7のコレクタは共通接続され、演算増幅器133
の反転入力端子に接続されて帰還路を形成してい
る。さらに、トランジスタ166,167のベー
スはそれぞれ接地され、トランジスタ165,1
68のベースは共通接続されて、利得制御端子1
48に接続されている。この利得制御端子148
には、制御電圧源149からの利得制御電圧が印
加されている。
さらに、演算増幅器133の出力端子は、抵抗
142とコンデンサ143との直列回路から成る
帯域制限回路141を介して、反転入力端子に接
続されている。
142とコンデンサ143との直列回路から成る
帯域制限回路141を介して、反転入力端子に接
続されている。
この第4の実施例も、本発明の特徴を有してお
り、すなわち、演算増幅器133と、この演算増
幅器133からの出力により駆動され一方の出力
が出力信号として取り出され他方の出力が演算増
幅器133の反転入力端子に帰還されるエミツタ
共通トランジスタ対より成る電流分割回路15
1,152と、これらの電流分割回路151,1
52の電流を電圧に変換する手段としての抵抗1
44と、この変換された電圧を抵抗142とコン
デンサ143との直列回路を経て演算増幅器13
3の入力に帰還する帯域制限回路141とを具備
して構成されている。
り、すなわち、演算増幅器133と、この演算増
幅器133からの出力により駆動され一方の出力
が出力信号として取り出され他方の出力が演算増
幅器133の反転入力端子に帰還されるエミツタ
共通トランジスタ対より成る電流分割回路15
1,152と、これらの電流分割回路151,1
52の電流を電圧に変換する手段としての抵抗1
44と、この変換された電圧を抵抗142とコン
デンサ143との直列回路を経て演算増幅器13
3の入力に帰還する帯域制限回路141とを具備
して構成されている。
したがつて、前記第1の実施例の基本構成で述
べた動作が行なわれ、同様な効果が得られるのみ
ならず、この第4の実施例独自の効果としては、
利得変化動作時の静止電流(アイドリング電流)
の変動が小さく抑えられ、入力側静止電流と出力
側静止電流の総和がほぼ一定値に保たれることに
より、広帯域性、低フイードスルー性、低雑音性
を持ち、利得制御特性及び入出力特性について直
線性の良好な電圧制御可変利得回路を実現でき
る。
べた動作が行なわれ、同様な効果が得られるのみ
ならず、この第4の実施例独自の効果としては、
利得変化動作時の静止電流(アイドリング電流)
の変動が小さく抑えられ、入力側静止電流と出力
側静止電流の総和がほぼ一定値に保たれることに
より、広帯域性、低フイードスルー性、低雑音性
を持ち、利得制御特性及び入出力特性について直
線性の良好な電圧制御可変利得回路を実現でき
る。
すなわち、本発明に係る電圧制御可変利得回路
によれば、この電圧制御可変利得回路自体を演算
増幅器の帰還路に挿入して逆の伝達関数を実現す
る際に、電圧制御可変利得回路は大利得時の高域
での利得が制限されるため、電圧制御可変利得回
路を含む帰還路の帯域に起因する安定度の低下や
高域の低下をより小さくすることができる。
によれば、この電圧制御可変利得回路自体を演算
増幅器の帰還路に挿入して逆の伝達関数を実現す
る際に、電圧制御可変利得回路は大利得時の高域
での利得が制限されるため、電圧制御可変利得回
路を含む帰還路の帯域に起因する安定度の低下や
高域の低下をより小さくすることができる。
なお、本発明は上記実施例のみに限定されるも
のではなく、たとえばコンパンダ方式の雑音低減
装置のみならず、単なるコンプレツサあるいはエ
キスパンダ等にも適用可能である。この他、本発
明の要旨を逸脱しない範囲において、種々の変更
が可能である。
のではなく、たとえばコンパンダ方式の雑音低減
装置のみならず、単なるコンプレツサあるいはエ
キスパンダ等にも適用可能である。この他、本発
明の要旨を逸脱しない範囲において、種々の変更
が可能である。
第1図はコンパンダ方式のエンコーダとデコー
ダとを示すブロツク回路図、第2図はコンパンダ
方式のエンコード、デコード切換可能な雑音低減
装置を示すブロツク回路図、第3図は帰還回路構
成を示すブロツク回路図、第4図は第3図のボー
デ線図である。第5図は本発明が適用される電圧
制御可変利得回路の基本構成を示すブロツク回路
図、第6図は本発明の基本的構成としての第1の
実施例を示すブロツク回路図、第7図は第6図の
回路の周波数特性を示すグラフ、第8図は第6図
の回路を帰還回路内に含む構成についてのボーデ
線図である。第9図は本発明の第2の実施例を示
す回路図である。第10図は本発明の第3の実施
例を示す回路図である。第11図は本発明の第4
の実施例を示す回路図である。 43,63,103,133……演算増幅器、
44,64,65,104,105,151,1
52……電流分割回路、54,74,114,1
44……電流−電圧変換手段、51,71,11
1,141……帯域制限回路、52,72,11
2,142……抵抗、53,73,113,14
3……コンデンサ。
ダとを示すブロツク回路図、第2図はコンパンダ
方式のエンコード、デコード切換可能な雑音低減
装置を示すブロツク回路図、第3図は帰還回路構
成を示すブロツク回路図、第4図は第3図のボー
デ線図である。第5図は本発明が適用される電圧
制御可変利得回路の基本構成を示すブロツク回路
図、第6図は本発明の基本的構成としての第1の
実施例を示すブロツク回路図、第7図は第6図の
回路の周波数特性を示すグラフ、第8図は第6図
の回路を帰還回路内に含む構成についてのボーデ
線図である。第9図は本発明の第2の実施例を示
す回路図である。第10図は本発明の第3の実施
例を示す回路図である。第11図は本発明の第4
の実施例を示す回路図である。 43,63,103,133……演算増幅器、
44,64,65,104,105,151,1
52……電流分割回路、54,74,114,1
44……電流−電圧変換手段、51,71,11
1,141……帯域制限回路、52,72,11
2,142……抵抗、53,73,113,14
3……コンデンサ。
Claims (1)
- 【特許請求の範囲】 1 演算増幅器と、 この演算増幅器からの出力により駆動され一方
の出力が出力信号として取り出され他方の出力が
上記演算増幅器の反転入力端子に帰還されるエミ
ツタ共通トランジスタ対より成り制御信号に応じ
て電流分割比が変化する電流分割回路と、 この電流分割回路の電流を電圧に変換する手段
と、 この変換された電圧を抵抗と容量素子との直列
回路を経て上記演算増幅器の入力に帰還すること
により電圧制御可変利得回路の利得が大きくなる
に従つて高域利得を制限する手段と を具備して成る電圧制御可変利得回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP55157325A JPS5780816A (en) | 1980-11-08 | 1980-11-08 | Voltage control variable gain circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP55157325A JPS5780816A (en) | 1980-11-08 | 1980-11-08 | Voltage control variable gain circuit |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5780816A JPS5780816A (en) | 1982-05-20 |
JPS6411165B2 true JPS6411165B2 (ja) | 1989-02-23 |
Family
ID=15647221
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP55157325A Granted JPS5780816A (en) | 1980-11-08 | 1980-11-08 | Voltage control variable gain circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5780816A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0351025A (ja) * | 1989-07-20 | 1991-03-05 | Matsushita Electric Ind Co Ltd | 電気掃除機の床ノズル |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS503442U (ja) * | 1973-05-11 | 1975-01-14 | ||
JPS5248952A (en) * | 1975-10-17 | 1977-04-19 | Toshiba Corp | Voltage control variable gain circuit |
-
1980
- 1980-11-08 JP JP55157325A patent/JPS5780816A/ja active Granted
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0351025A (ja) * | 1989-07-20 | 1991-03-05 | Matsushita Electric Ind Co Ltd | 電気掃除機の床ノズル |
Also Published As
Publication number | Publication date |
---|---|
JPS5780816A (en) | 1982-05-20 |
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