JPS6316053B2 - - Google Patents
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- JPS6316053B2 JPS6316053B2 JP5769180A JP5769180A JPS6316053B2 JP S6316053 B2 JPS6316053 B2 JP S6316053B2 JP 5769180 A JP5769180 A JP 5769180A JP 5769180 A JP5769180 A JP 5769180A JP S6316053 B2 JPS6316053 B2 JP S6316053B2
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- Japan
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- 239000003990 capacitor Substances 0.000 claims description 15
- 238000010586 diagram Methods 0.000 description 8
- 230000006835 compression Effects 0.000 description 3
- 238000007906 compression Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000008054 signal transmission Effects 0.000 description 3
- 230000003321 amplification Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 230000007306 turnover Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G9/00—Combinations of two or more types of control, e.g. gain control and tone control
- H03G9/02—Combinations of two or more types of control, e.g. gain control and tone control in untuned amplifiers
- H03G9/025—Combinations of two or more types of control, e.g. gain control and tone control in untuned amplifiers frequency-dependent volume compression or expansion, e.g. multiple-band systems
Landscapes
- Reduction Or Emphasis Of Bandwidth Of Signals (AREA)
- Signal Processing Not Specific To The Method Of Recording And Reproducing (AREA)
Description
【発明の詳細な説明】
本発明は、たとえばテープレコーダを用いて録
音、再生するときに発生する雑音を低減するため
のノイズリダクシヨン回路に関し、特に、集積回
路として構成するのに好適なノイズリダクシヨン
回路に関する。
音、再生するときに発生する雑音を低減するため
のノイズリダクシヨン回路に関し、特に、集積回
路として構成するのに好適なノイズリダクシヨン
回路に関する。
一般に、ノイズリダクシヨン回路は、テープレ
コーダ等の信号伝送系において発生する雑音や歪
を軽減し、該信号伝送系のダイナミツクレンジを
見かけ上拡大するものである。これには、たとえ
ば上記信号伝送系の入力側でレベル圧縮および高
域増強等のエンコード処理を行ない、出力側でレ
ベル伸張および高域減衰等のデコード処理を行な
う。
コーダ等の信号伝送系において発生する雑音や歪
を軽減し、該信号伝送系のダイナミツクレンジを
見かけ上拡大するものである。これには、たとえ
ば上記信号伝送系の入力側でレベル圧縮および高
域増強等のエンコード処理を行ない、出力側でレ
ベル伸張および高域減衰等のデコード処理を行な
う。
特に、テープレコーダのノイズ低減用として、
ドルビー方式、dbx方式（いずれも登録商標）を
含め、種々の方式のノイズリダクシヨン回路が知
られている。
ドルビー方式、dbx方式（いずれも登録商標）を
含め、種々の方式のノイズリダクシヨン回路が知
られている。
まず、ドルビー方式（登録商標）は、主として
低レベル領域において、増幅、減衰による圧縮、
伸張を行ない、入力側で高域増強、出力側で高域
減衰を行なわせている。このドルビー方式は、比
較的簡単な回路で構成することが可能であり、一
例を第１図に示す。
低レベル領域において、増幅、減衰による圧縮、
伸張を行ない、入力側で高域増強、出力側で高域
減衰を行なわせている。このドルビー方式は、比
較的簡単な回路で構成することが可能であり、一
例を第１図に示す。
この第１図において、入力端子１に供給された
入力信号は、加算器２を介し反転増幅器３で増強
されて出力端子４に送られる。次に、切換スイツ
チ５は、録音時等のエンコード動作時には切換端
子ｅに切換えられて入力端子１からの入力信号が
選択され、再生時等のデコード動作時には切換端
子ｄに切換えられて出力端子４の出力信号が選択
される。この切換スイツチ５からの出力は可変フ
イルタ６を介し同相増幅器７を介して加算器２に
送られている。また、同相増幅器７からの出力の
一部は、ハイパスフイルタ８を介しレベル検出器
９を介して、可変フイルタ６の制御端子１０に送
られる。次に、可変フイルタ６は、制御端子１０
からの制御信号により抵抗値が制御される可変抵
抗素子１１を有し、コンデンサ１２と抵抗１３と
から成るハイパスフイルタに、コンデンサ１４と
抵抗１５との並列接続回路と可変抵抗素子１０と
から成る可変ハイパスフイルタを接続して、２段
のフイルタを構成している。
入力信号は、加算器２を介し反転増幅器３で増強
されて出力端子４に送られる。次に、切換スイツ
チ５は、録音時等のエンコード動作時には切換端
子ｅに切換えられて入力端子１からの入力信号が
選択され、再生時等のデコード動作時には切換端
子ｄに切換えられて出力端子４の出力信号が選択
される。この切換スイツチ５からの出力は可変フ
イルタ６を介し同相増幅器７を介して加算器２に
送られている。また、同相増幅器７からの出力の
一部は、ハイパスフイルタ８を介しレベル検出器
９を介して、可変フイルタ６の制御端子１０に送
られる。次に、可変フイルタ６は、制御端子１０
からの制御信号により抵抗値が制御される可変抵
抗素子１１を有し、コンデンサ１２と抵抗１３と
から成るハイパスフイルタに、コンデンサ１４と
抵抗１５との並列接続回路と可変抵抗素子１０と
から成る可変ハイパスフイルタを接続して、２段
のフイルタを構成している。
このようなノイズリダクシヨン回路によれば、
高域部についてのみ約10dBの圧縮、伸張操作が
行なわれ、周波数特性に注目すると、第２図に示
すように、信号レベルに依存して周波数特性が変
化するフイルタと見ることができる。この第２図
は、切換スイツチ５を端子ｅ側に切換接続してエ
ンコード動作を行なわせるときの、入力端子１の
入力レベルに対する出力の利得を、dB単位で示
している。この第２図において、一点鎖線Ａ，
Ｂ，Ｃは同相増幅器７の出力の利得を示し、可変
フイルタ３の制御端子１０に印加される制御電圧
νcが一定値ν0のときを一点鎖線Ａとすると、一点
鎖線Ｂはνc＞ν0に、一点鎖線Ｃはνc＜ν0に、それ
ぞれ対応する。また、破線Ｄは利得が0dB、すな
わち入力信号そのものを示し、この入力信号と同
相増幅器７からの出力とが加算器２で加算される
ことから、第１図のノイズリダクシヨン回路の総
合利得は、第２図の実線ａ，ｂ，ｃのように表わ
される。
高域部についてのみ約10dBの圧縮、伸張操作が
行なわれ、周波数特性に注目すると、第２図に示
すように、信号レベルに依存して周波数特性が変
化するフイルタと見ることができる。この第２図
は、切換スイツチ５を端子ｅ側に切換接続してエ
ンコード動作を行なわせるときの、入力端子１の
入力レベルに対する出力の利得を、dB単位で示
している。この第２図において、一点鎖線Ａ，
Ｂ，Ｃは同相増幅器７の出力の利得を示し、可変
フイルタ３の制御端子１０に印加される制御電圧
νcが一定値ν0のときを一点鎖線Ａとすると、一点
鎖線Ｂはνc＞ν0に、一点鎖線Ｃはνc＜ν0に、それ
ぞれ対応する。また、破線Ｄは利得が0dB、すな
わち入力信号そのものを示し、この入力信号と同
相増幅器７からの出力とが加算器２で加算される
ことから、第１図のノイズリダクシヨン回路の総
合利得は、第２図の実線ａ，ｂ，ｃのように表わ
される。
ところが、このようなノイズリダクシヨン回路
の可変フイルタ６において、コンデンサ１２，１
４としてμFオーダの比較的大容量が必要であり、
また抵抗１３，１５の抵抗値には±５％程度の精
度が要求される。このため、ノイズリダクシヨン
回路を集積化する場合に、容量としては数＋pF
程度が可能であることから、上記大容量のコンデ
ンサ１２，１４は外付けせざるを得ず、また、上
記抵抗１３，１５を集積回路内の拡散抵抗で構成
したとき、抵抗値のばらつきが±20％程度となる
ため、この絶対値偏差に起因する周波数特性偏差
が回避できない。また、抵抗の温度特性も悪い。
したがつて、従来のノイズリダクシヨン回路を集
積化する場合には、外付部品が多いため、集積回
路素子のピン数が増加し、配線作業が面倒とな
り、周波数特性偏差を生じ易いという欠点があ
り、集積化には適さない。
の可変フイルタ６において、コンデンサ１２，１
４としてμFオーダの比較的大容量が必要であり、
また抵抗１３，１５の抵抗値には±５％程度の精
度が要求される。このため、ノイズリダクシヨン
回路を集積化する場合に、容量としては数＋pF
程度が可能であることから、上記大容量のコンデ
ンサ１２，１４は外付けせざるを得ず、また、上
記抵抗１３，１５を集積回路内の拡散抵抗で構成
したとき、抵抗値のばらつきが±20％程度となる
ため、この絶対値偏差に起因する周波数特性偏差
が回避できない。また、抵抗の温度特性も悪い。
したがつて、従来のノイズリダクシヨン回路を集
積化する場合には、外付部品が多いため、集積回
路素子のピン数が増加し、配線作業が面倒とな
り、周波数特性偏差を生じ易いという欠点があ
り、集積化には適さない。
本発明は、このような従来の実情に鑑みてなさ
れたものであり、集積回路化した場合に、外付け
部品が少なく、集積回路素子のピン数が少なくて
すみ、集積回路内部の抵抗値偏差や温度依存性の
影響を打ち消すことができ、効率が良く性能の高
い集積化に最適のノイズリダクシヨン回路を提供
するとを目的とする。
れたものであり、集積回路化した場合に、外付け
部品が少なく、集積回路素子のピン数が少なくて
すみ、集積回路内部の抵抗値偏差や温度依存性の
影響を打ち消すことができ、効率が良く性能の高
い集積化に最適のノイズリダクシヨン回路を提供
するとを目的とする。
以下、本発明に係るノイズリダクシヨン回路に
ついて、図面を参照しながら説明する。
ついて、図面を参照しながら説明する。
まず、第３図は本発明の基本的構成を説明する
ためのブロツク回路図であり、可変フイルタ２６
を、フローテイング形可変インピーダンス回路３
１とコンデンサ３２とで構成するとともに、この
可変フイルタ２６を最大ゲインが一定値Ｋで制限
されるような帰還増幅器４５の負帰還回路中に挿
入接続している。
ためのブロツク回路図であり、可変フイルタ２６
を、フローテイング形可変インピーダンス回路３
１とコンデンサ３２とで構成するとともに、この
可変フイルタ２６を最大ゲインが一定値Ｋで制限
されるような帰還増幅器４５の負帰還回路中に挿
入接続している。
この第３図において、入力端子２１からの入力
信号は、差動増幅器２２の正入力端子に送られ、
この差動増幅器２２からの出力はエンコード出力
端子２３に送られる。差動増幅器２２の負入力端
子は、切換スイツチ２５の共通端子（固定端子）
に接続されており、この切換スイツチ２５は、エ
ンコード、デコード切換用の切換端子ｅ，ｄを有
している。差動増幅器２２の出力の一部は、負帰
還抵抗を介して切換スイツチ２５のデコード切換
端子ｄに送られる。また、差動増幅器２２の出力
の一部は、上記帰還増幅器である差動増幅器４５
の正入力端子４６に送られる。この差動増幅器４
５の出力は、デコード出力端子２４に送られ、ま
た抵抗を介し切換スイツチ２５のエンコード切換
端子ｅに送られる。
信号は、差動増幅器２２の正入力端子に送られ、
この差動増幅器２２からの出力はエンコード出力
端子２３に送られる。差動増幅器２２の負入力端
子は、切換スイツチ２５の共通端子（固定端子）
に接続されており、この切換スイツチ２５は、エ
ンコード、デコード切換用の切換端子ｅ，ｄを有
している。差動増幅器２２の出力の一部は、負帰
還抵抗を介して切換スイツチ２５のデコード切換
端子ｄに送られる。また、差動増幅器２２の出力
の一部は、上記帰還増幅器である差動増幅器４５
の正入力端子４６に送られる。この差動増幅器４
５の出力は、デコード出力端子２４に送られ、ま
た抵抗を介し切換スイツチ２５のエンコード切換
端子ｅに送られる。
次に、上記帰還増幅器である差動増幅器４５の
負帰還回路の構成を説明する。まず、可変フイル
タ２６は、差動増幅器４５の出力端子にその一端
３５が接続されたフローテイング形可変インピー
ダンス回路３１と、このフローテイング形可変イ
ンピーダンス回路３１の他端３６と接地との間に
挿入接続されたコンデンサ３２とから成つてい
る。また、フローテイング形可変インピーダンス
回路３１の両端子３５，３６からの出力は、差動
増幅器４０の正、負入力端子４１，４２にそれぞ
れ送られている。差動増幅器４０からの出力は、
制御回路部２７に送られ、たとえば検波器等で検
波されて制御信号となる。この制御信号はフロー
テイング形可変インピーダンス回路３１の制御端
子３０に送られ、インピーダンス値を制御する。
さらに、差動増幅器４０からの出力は、たとえば
リミツタ回路５０を介して、差動増幅器４５の負
入力端子に送られる。
負帰還回路の構成を説明する。まず、可変フイル
タ２６は、差動増幅器４５の出力端子にその一端
３５が接続されたフローテイング形可変インピー
ダンス回路３１と、このフローテイング形可変イ
ンピーダンス回路３１の他端３６と接地との間に
挿入接続されたコンデンサ３２とから成つてい
る。また、フローテイング形可変インピーダンス
回路３１の両端子３５，３６からの出力は、差動
増幅器４０の正、負入力端子４１，４２にそれぞ
れ送られている。差動増幅器４０からの出力は、
制御回路部２７に送られ、たとえば検波器等で検
波されて制御信号となる。この制御信号はフロー
テイング形可変インピーダンス回路３１の制御端
子３０に送られ、インピーダンス値を制御する。
さらに、差動増幅器４０からの出力は、たとえば
リミツタ回路５０を介して、差動増幅器４５の負
入力端子に送られる。
ここで、可変フイルタ２６の伝達関数Ｔ（ｓ）
（ただしｓ＝jωとする。）は、差動増幅器４５の
出力端子からの出力電圧Vin（ｓ）と、フローテ
イング形可変インピーダンス回路３１の両端子３
５，３６間の電位差Vr（ｓ）とにより、Ｔ（ｓ）＝
Vr（ｓ）／Vin（ｓ）となる。Vr（ｓ）は、可変イ
ンピーダンス回路３１の抵抗値をＲ、コンデンサ
３２の容量値をＣとするとき、 Vr（ｓ）＝Ｒ／Ｒ＋１／sCVin（ｓ）……(1) となるから、 Ｔ（ｓ）＝Ｒ／Ｒ＋１／sC ＝ｓ／ｓ＋１／CR ……(2) となる。この(2)式の特性は、周波数0＝１／
2πCRをカツトオフ周波数とするハイパスフイル
タの特性となる。また、フローテイング形可変イ
ンピーダンス回路３１の抵抗値Ｒは、差動増幅器
４０からの出力に応じて制御されるから、ほぼ第
２図Ａ，Ｂ，Ｃのようなフイルタ特性が得られ
る。
（ただしｓ＝jωとする。）は、差動増幅器４５の
出力端子からの出力電圧Vin（ｓ）と、フローテ
イング形可変インピーダンス回路３１の両端子３
５，３６間の電位差Vr（ｓ）とにより、Ｔ（ｓ）＝
Vr（ｓ）／Vin（ｓ）となる。Vr（ｓ）は、可変イ
ンピーダンス回路３１の抵抗値をＲ、コンデンサ
３２の容量値をＣとするとき、 Vr（ｓ）＝Ｒ／Ｒ＋１／sCVin（ｓ）……(1) となるから、 Ｔ（ｓ）＝Ｒ／Ｒ＋１／sC ＝ｓ／ｓ＋１／CR ……(2) となる。この(2)式の特性は、周波数0＝１／
2πCRをカツトオフ周波数とするハイパスフイル
タの特性となる。また、フローテイング形可変イ
ンピーダンス回路３１の抵抗値Ｒは、差動増幅器
４０からの出力に応じて制御されるから、ほぼ第
２図Ａ，Ｂ，Ｃのようなフイルタ特性が得られ
る。
ところが、このような周波数特性では低域周波
数の信号がしや断されてしまうため、そのままノ
イズリダクシヨン回路に用いることはできない。
本発明においては、可変ハイパスフイルタ回路部
２６を、第４図に示すように最大利得が一定値Ｋ
に制限されるような帰還増幅器４５の負帰還回路
中に挿入接続することにより、ノイズリダクシヨ
ンのデコーダ特性、すなわち高域減衰特性を得て
いる。
数の信号がしや断されてしまうため、そのままノ
イズリダクシヨン回路に用いることはできない。
本発明においては、可変ハイパスフイルタ回路部
２６を、第４図に示すように最大利得が一定値Ｋ
に制限されるような帰還増幅器４５の負帰還回路
中に挿入接続することにより、ノイズリダクシヨ
ンのデコーダ特性、すなわち高域減衰特性を得て
いる。
すなわち、第４図の回路において、差動増幅器
４５の正入力端子４６の入力電圧をV1、出力端
子の出力電圧をV2とするとき、負入力端子４７
の電圧がＴ（ｓ）・V2となることから、上記式
より、 V2＝Ｋ・（V1−ｓ／ｓ＋１／CR・V2） ……(3) V2＝KV1−KV2・sCR／sCR＋１ （１＋Ｋ・sCR／１＋sCR）・V2＝KV1 ∴V2／V1＝Ｋ（１＋sCR）／１＋ｓ（１＋Ｋ）CR……(
4) と表わせる。この(4)式は、ｓ→０のときＫとなつ
て、低周波数領域のゲインがＫで制限される。し
たがつて、第５図の実線Ｕのように、最大利得が
Ｋで抑えられた特性曲線が得られる。このときの
ターンオーバ周波数1は、1/2π（１＋Ｋ）CRと
なる。ここで、差動増幅器４５の最大利得を制限
しない場合には、第５図一点鎖線で示すように低
域でも利得が増大し、ノイズリダクシヨンのデコ
ード特性が得られない。また、高域では負帰還回
路に挿入接続された可変ハイパスフイルタ２６の
伝達関数の利得が１に近づくから、第４図の回路
の最小利得はＫ／（１＋Ｋ）で抑えられ、このと
きのターンオーバ周波数2は、上記可変ハイパス
フイルタ２６のカツトオフ周波数0に等しく、1/
２πCRとなる。さらに、Ｒはフローテイング形可
変インピーダンス回路３１の抵抗値であり、制御
回路部２７からの制御電圧νcに応じて変化するか
ら、たとえば第５図の曲線Ｕがνc＝ν0のときとす
ると、νc＞ν0のとき第５図の曲線Ｖ，νc＜ν0のと
き曲線Ｗのように周波数特性が変化する。
４５の正入力端子４６の入力電圧をV1、出力端
子の出力電圧をV2とするとき、負入力端子４７
の電圧がＴ（ｓ）・V2となることから、上記式
より、 V2＝Ｋ・（V1−ｓ／ｓ＋１／CR・V2） ……(3) V2＝KV1−KV2・sCR／sCR＋１ （１＋Ｋ・sCR／１＋sCR）・V2＝KV1 ∴V2／V1＝Ｋ（１＋sCR）／１＋ｓ（１＋Ｋ）CR……(
4) と表わせる。この(4)式は、ｓ→０のときＫとなつ
て、低周波数領域のゲインがＫで制限される。し
たがつて、第５図の実線Ｕのように、最大利得が
Ｋで抑えられた特性曲線が得られる。このときの
ターンオーバ周波数1は、1/2π（１＋Ｋ）CRと
なる。ここで、差動増幅器４５の最大利得を制限
しない場合には、第５図一点鎖線で示すように低
域でも利得が増大し、ノイズリダクシヨンのデコ
ード特性が得られない。また、高域では負帰還回
路に挿入接続された可変ハイパスフイルタ２６の
伝達関数の利得が１に近づくから、第４図の回路
の最小利得はＫ／（１＋Ｋ）で抑えられ、このと
きのターンオーバ周波数2は、上記可変ハイパス
フイルタ２６のカツトオフ周波数0に等しく、1/
２πCRとなる。さらに、Ｒはフローテイング形可
変インピーダンス回路３１の抵抗値であり、制御
回路部２７からの制御電圧νcに応じて変化するか
ら、たとえば第５図の曲線Ｕがνc＝ν0のときとす
ると、νc＞ν0のとき第５図の曲線Ｖ，νc＜ν0のと
き曲線Ｗのように周波数特性が変化する。
次に、差動増幅器４０の出力端子４３に挿入接
続されたリミツタ回路５０は、主として信号のオ
ーバーシユートをリミツトするためのものであ
り、たとえば第６図や第７図のように構成し得
る。すなわち、第６図に示すリミツタ回路５０
は、端子４３に抵抗５１を接続し、この抵抗５１
とリミツタ出力端子４４との接続点と接地との間
に、２個のダイオード５２，５３を互いに逆向き
に並列接続した回路と抵抗５４との直列接続回路
を挿入接続して構成している。また、第７図に示
すリミツタ回路５０は、端子４３，４４間に抵抗
５５を挿入接続し、抵抗５５と端子４４との接続
点に、PNP型トランジスタ５６のエミツタおよ
びNPN型トランジスタ５７のコレクタを接続し、
これらのトランジスタ５６，５７のコレクタ、エ
ミツタを共通接続して抵抗５８を介して接地する
とともに、これらのトランジスタ５６，５７のそ
れぞれのベースには、端子４４からの出力をアン
プ５９を介して供給している。このようなリミツ
タ回路５０を用いてオーバーシユートを抑えるこ
とにより、テープ飽和等の悪影響が未然に防止さ
れる。しかも、可変フイルタ２６の特性（第２図
参照。）による最大レベルよりも上のレベルをリ
ミツトレベルとすることにより、信号に対するリ
ミツタ回路５０の影響を防止できる。
続されたリミツタ回路５０は、主として信号のオ
ーバーシユートをリミツトするためのものであ
り、たとえば第６図や第７図のように構成し得
る。すなわち、第６図に示すリミツタ回路５０
は、端子４３に抵抗５１を接続し、この抵抗５１
とリミツタ出力端子４４との接続点と接地との間
に、２個のダイオード５２，５３を互いに逆向き
に並列接続した回路と抵抗５４との直列接続回路
を挿入接続して構成している。また、第７図に示
すリミツタ回路５０は、端子４３，４４間に抵抗
５５を挿入接続し、抵抗５５と端子４４との接続
点に、PNP型トランジスタ５６のエミツタおよ
びNPN型トランジスタ５７のコレクタを接続し、
これらのトランジスタ５６，５７のコレクタ、エ
ミツタを共通接続して抵抗５８を介して接地する
とともに、これらのトランジスタ５６，５７のそ
れぞれのベースには、端子４４からの出力をアン
プ５９を介して供給している。このようなリミツ
タ回路５０を用いてオーバーシユートを抑えるこ
とにより、テープ飽和等の悪影響が未然に防止さ
れる。しかも、可変フイルタ２６の特性（第２図
参照。）による最大レベルよりも上のレベルをリ
ミツトレベルとすることにより、信号に対するリ
ミツタ回路５０の影響を防止できる。
なお、以上の周波数特性は、切換スイツチ２５
をデコード切換端子ｄに切換えたときにデコード
出力端子２４について得られるものであるが、切
換スイツチ２５をエンコード切換端子ｅに切換え
たときには、帰還増幅器４５や可変フイルタ２６
より成るデコード回路部全体が、高利得（たとえ
ば30dB程度）の増幅器２２の負帰還回路中に挿
入接続されるため、デコード特性とは逆のエンコ
ード特性が得られ、このときのエンコード出力は
出力端子２３から取り出される。
をデコード切換端子ｄに切換えたときにデコード
出力端子２４について得られるものであるが、切
換スイツチ２５をエンコード切換端子ｅに切換え
たときには、帰還増幅器４５や可変フイルタ２６
より成るデコード回路部全体が、高利得（たとえ
ば30dB程度）の増幅器２２の負帰還回路中に挿
入接続されるため、デコード特性とは逆のエンコ
ード特性が得られ、このときのエンコード出力は
出力端子２３から取り出される。
次に第８図は、本発明の好ましい実施例として
のノイズリダクシヨン回路２０の全体を示すブロ
ツク回路図であり、可変フイルタ２６のフローテ
イング形可変インピーダンス回路３１を、差動入
出力の電圧−電流変換器３３と電流増幅器３４と
で構成している。ここで、電圧−電流変換器３３
の同相入力端子３５は差動増幅器４５の出力端子
に接続され、反転入力端子３６はコンデンサ３２
に接続されている。また、電流増幅器３４の差動
入力端子３７，３８には、電圧−電流変換器３３
の差動出力電流が供給される。電流増幅器３４の
出力端子３９は、コンデンサ３２が接続された上
記反転入力端子３６に接続される。この電流増幅
器３４の電流増幅率は、制御端子３０に印加され
る制御電圧νcに比例するように制御される。
のノイズリダクシヨン回路２０の全体を示すブロ
ツク回路図であり、可変フイルタ２６のフローテ
イング形可変インピーダンス回路３１を、差動入
出力の電圧−電流変換器３３と電流増幅器３４と
で構成している。ここで、電圧−電流変換器３３
の同相入力端子３５は差動増幅器４５の出力端子
に接続され、反転入力端子３６はコンデンサ３２
に接続されている。また、電流増幅器３４の差動
入力端子３７，３８には、電圧−電流変換器３３
の差動出力電流が供給される。電流増幅器３４の
出力端子３９は、コンデンサ３２が接続された上
記反転入力端子３６に接続される。この電流増幅
器３４の電流増幅率は、制御端子３０に印加され
る制御電圧νcに比例するように制御される。
さらに、差動増幅器４０の出力端子４３からの
出力は、ウエイテイング用のハイパスフイルタ２
８およびレベル検出器２９より成る制御回路部２
７を介して、上記制御端子３０に送られている。
他の構成は、前述した第３図と同様であるため、
同一の部分に同一の参照番号を付して説明を省略
する。
出力は、ウエイテイング用のハイパスフイルタ２
８およびレベル検出器２９より成る制御回路部２
７を介して、上記制御端子３０に送られている。
他の構成は、前述した第３図と同様であるため、
同一の部分に同一の参照番号を付して説明を省略
する。
このような構成を有するノイズリダクシヨン回
路の可変フイルタ２６の等価回路を第９図に示
す。この第９図のVrは、第８図の端子３５，３
６間に表われる電位差を示し、電圧−電流変換器
３３は、この電位差Vrをgm倍する伝達コンダク
タンスを有する電流源８３として表わされる。こ
の伝達コンダクタンスgmの電流源８３の出力電
流Ｉ（＝gmVr）は、電流増幅器３４に対応する
電流源８４によりAi倍され、端子３６を介して
コンデンサ３２に流れる。また、差動増幅器４５
からの入力信号は、電圧Vinの入力信号源８１で
置き換えられている。
路の可変フイルタ２６の等価回路を第９図に示
す。この第９図のVrは、第８図の端子３５，３
６間に表われる電位差を示し、電圧−電流変換器
３３は、この電位差Vrをgm倍する伝達コンダク
タンスを有する電流源８３として表わされる。こ
の伝達コンダクタンスgmの電流源８３の出力電
流Ｉ（＝gmVr）は、電流増幅器３４に対応する
電流源８４によりAi倍され、端子３６を介して
コンデンサ３２に流れる。また、差動増幅器４５
からの入力信号は、電圧Vinの入力信号源８１で
置き換えられている。
次に、第１０図は演算増幅器（OPアンプ）８
５とコンダクタンス８６とを用いて表わされた可
変フイルタ２６の等価回路を示す。この第１０図
において、コンダクタンス８６の値Ｇは、電圧−
電流変換器３３の伝達コンダクタンスgmと、電
流増幅器３４の電流利得Aiの積（Ｇ＝gm・Ai）
として与えられ、Aiに比例してコンダクタンス
値Ｇが変化する。このコンダクタンス値Ｇは、フ
ローテイング形可変インピーダンス回路３１の抵
抗値Ｒの逆数であるから、可変フイルタ２６の伝
達関数Ｔ（ｓ）は、上記(2)式より、 Ｔ（ｓ）＝Vr（ｓ）／Vin（ｓ）＝ｓ／ｓ＋Ｇ／Ｃ…
…(5) と表わせる。したがつて、コンダクタンス値Ｇの
変化により、可変フイルタ回路２６の周波数特性
が変化し、第２図と同様の特性が得られる。
５とコンダクタンス８６とを用いて表わされた可
変フイルタ２６の等価回路を示す。この第１０図
において、コンダクタンス８６の値Ｇは、電圧−
電流変換器３３の伝達コンダクタンスgmと、電
流増幅器３４の電流利得Aiの積（Ｇ＝gm・Ai）
として与えられ、Aiに比例してコンダクタンス
値Ｇが変化する。このコンダクタンス値Ｇは、フ
ローテイング形可変インピーダンス回路３１の抵
抗値Ｒの逆数であるから、可変フイルタ２６の伝
達関数Ｔ（ｓ）は、上記(2)式より、 Ｔ（ｓ）＝Vr（ｓ）／Vin（ｓ）＝ｓ／ｓ＋Ｇ／Ｃ…
…(5) と表わせる。したがつて、コンダクタンス値Ｇの
変化により、可変フイルタ回路２６の周波数特性
が変化し、第２図と同様の特性が得られる。
このような可変フイルタ２６に用いられるフロ
ーテイング形可変インピーダンス回路３１の具体
的な回路構成例を第１１図に示す。
ーテイング形可変インピーダンス回路３１の具体
的な回路構成例を第１１図に示す。
この第１１図において、電源端子６１，６２に
は、それぞれ正、負の回路電源が供給される。電
圧−伝流変換器３３は、第１の差動トランジスタ
対６３、抵抗値Roのエミツタ帰還抵抗６４、お
よびIo／２の電流をそれぞれ出力する２つの定電
流源６５，６６より成る。ここで、第１の差動ト
ランジスタ対６３のそれぞれのベース端子が上記
同相、反転入力端子３５，３６であり、これらの
端子３５，３６間の電位差Vrにより、差動トラ
ンジスタ対６３のそれぞれのコレクタ出力電流
i1，i2は、近似的に、 i1＝Io／２−Vr／Ｒ ……(6) i2＝Io／２＋Vr／Ｒ ……(7) と表わせる。
は、それぞれ正、負の回路電源が供給される。電
圧−伝流変換器３３は、第１の差動トランジスタ
対６３、抵抗値Roのエミツタ帰還抵抗６４、お
よびIo／２の電流をそれぞれ出力する２つの定電
流源６５，６６より成る。ここで、第１の差動ト
ランジスタ対６３のそれぞれのベース端子が上記
同相、反転入力端子３５，３６であり、これらの
端子３５，３６間の電位差Vrにより、差動トラ
ンジスタ対６３のそれぞれのコレクタ出力電流
i1，i2は、近似的に、 i1＝Io／２−Vr／Ｒ ……(6) i2＝Io／２＋Vr／Ｒ ……(7) と表わせる。
次に、電流増幅器３４は、ダイオード接続され
た第２の差動トランジスタ対６７と、この差動ト
ランジスタ対６７にそれぞれのベースが接続され
た第３の差動トランジスタ対６８と、第２の差動
トランジスタ対の共通エミツタに接続されたバイ
アス電圧６９と、第３の差動トランジスタ対６８
のそれぞれのコレクタに接続されたカレントミラ
ー等の電流反転回路７０と、制御端子３０に印加
された制御電圧νcにより比例的に制御される電流
源７１とから構成されている。ここで、第３の差
動トランジスタ対６８のそれぞれのコレクタ電流
i3，i4は、電流源７１を流れる電流をIcとし、第
２、第３の差動トランジスタ対６７，６８の飽和
電流が等しい条件のもとで、 i3＝i2・Ic／Io＝Ic／２＋Vr／Ro・Ic／Io ……(8) i4＝i1・Ic／Io＝Ic／２−Vr／Ro・Ic／Io ……(9) と表わされる。ここで、一方のコレクタ電流i3は
電流反転回路７０により隣りのラインの電流をi3
とするから、電流増幅器３４の出力端子３９に供
給される出力電流i0はi3−i4となり、(8)式から(9)
式を減算して、 i0＝２・Vr／Ro・Ic／Io ……(10) と表わされる。この(10)式は、電圧−電流変換器３
３の伝達コンダクタンスgmが２／Roの値を有
し、電流増幅器３４の電流利得AiがIc／Ioとなる
ことを示している（i0＝gmAiVr）。したがつて、
この第１１図の回路は、フローテイング形の可変
インピーダンス回路として動作する。この回路に
より得られるコンダクタンスは、エミツタ帰還抵
抗６４の抵抗値Roに依存するが、上記定電流源
６５，６６の電流値を集積回路内部の抵抗値に対
して反比例するように構成しているため、それぞ
れの偏差が打ち消し合つて、集積回路内部の抵抗
素子の絶対値偏差や温度依存性の影響を大巾に軽
減することができる。
た第２の差動トランジスタ対６７と、この差動ト
ランジスタ対６７にそれぞれのベースが接続され
た第３の差動トランジスタ対６８と、第２の差動
トランジスタ対の共通エミツタに接続されたバイ
アス電圧６９と、第３の差動トランジスタ対６８
のそれぞれのコレクタに接続されたカレントミラ
ー等の電流反転回路７０と、制御端子３０に印加
された制御電圧νcにより比例的に制御される電流
源７１とから構成されている。ここで、第３の差
動トランジスタ対６８のそれぞれのコレクタ電流
i3，i4は、電流源７１を流れる電流をIcとし、第
２、第３の差動トランジスタ対６７，６８の飽和
電流が等しい条件のもとで、 i3＝i2・Ic／Io＝Ic／２＋Vr／Ro・Ic／Io ……(8) i4＝i1・Ic／Io＝Ic／２−Vr／Ro・Ic／Io ……(9) と表わされる。ここで、一方のコレクタ電流i3は
電流反転回路７０により隣りのラインの電流をi3
とするから、電流増幅器３４の出力端子３９に供
給される出力電流i0はi3−i4となり、(8)式から(9)
式を減算して、 i0＝２・Vr／Ro・Ic／Io ……(10) と表わされる。この(10)式は、電圧−電流変換器３
３の伝達コンダクタンスgmが２／Roの値を有
し、電流増幅器３４の電流利得AiがIc／Ioとなる
ことを示している（i0＝gmAiVr）。したがつて、
この第１１図の回路は、フローテイング形の可変
インピーダンス回路として動作する。この回路に
より得られるコンダクタンスは、エミツタ帰還抵
抗６４の抵抗値Roに依存するが、上記定電流源
６５，６６の電流値を集積回路内部の抵抗値に対
して反比例するように構成しているため、それぞ
れの偏差が打ち消し合つて、集積回路内部の抵抗
素子の絶対値偏差や温度依存性の影響を大巾に軽
減することができる。
以上の説明から明らかなように、本発明に係る
ノイズリダクシヨン回路２０によれば、可変ハイ
パスフイルタ２６をフローテイング形可変インピ
ーダンス回路３１とコンデンサ３２とで構成し、
最大ゲインが一定値Ｋで制限されるような帰還増
幅器となる差動増幅器４５の負帰還回路に上記可
変ハイパスフイルタ２６を挿入接続することを特
徴としている。
ノイズリダクシヨン回路２０によれば、可変ハイ
パスフイルタ２６をフローテイング形可変インピ
ーダンス回路３１とコンデンサ３２とで構成し、
最大ゲインが一定値Ｋで制限されるような帰還増
幅器となる差動増幅器４５の負帰還回路に上記可
変ハイパスフイルタ２６を挿入接続することを特
徴としている。
したがつて、従来のようにフラツトパスの出力
と可変ハイパスフイルタの出力とを加算すること
なく、ノイズリダクシヨンに適した周波数特性を
得ることができ、また可変フイルタ２６の出力側
にリミツタ回路５０を挿入接続してオーバーシユ
ートを抑えることも容易に行なえる。さらに、可
変フイルタ２６をフローテイング形可変インピー
ダンス回路３１とコンデンサ３２とで構成してい
るため、集積回路化するときの外付け部品が１個
のコンデンサ３２ですむとともに、コンデンサ３
２が接地形となつて集積回路との接続は１本のピ
ンですむ。さらに、フローテイング形可変インピ
ーダンス回路のコンダクタンスは、集積回路内部
の抵抗値偏差や温度依存性の影響を打ち消すこと
になるため、各回路素子の回路定数の絶対値の精
度を高くできる。したがつて、非常に効率が良く
性能の高いノイズリダクシヨン回路を集積化で
き、しかも集積回路の外部け部品を低減し、ピン
数も少なくできるため、集積回路自体が小さくな
り配線も簡略化される。
と可変ハイパスフイルタの出力とを加算すること
なく、ノイズリダクシヨンに適した周波数特性を
得ることができ、また可変フイルタ２６の出力側
にリミツタ回路５０を挿入接続してオーバーシユ
ートを抑えることも容易に行なえる。さらに、可
変フイルタ２６をフローテイング形可変インピー
ダンス回路３１とコンデンサ３２とで構成してい
るため、集積回路化するときの外付け部品が１個
のコンデンサ３２ですむとともに、コンデンサ３
２が接地形となつて集積回路との接続は１本のピ
ンですむ。さらに、フローテイング形可変インピ
ーダンス回路のコンダクタンスは、集積回路内部
の抵抗値偏差や温度依存性の影響を打ち消すこと
になるため、各回路素子の回路定数の絶対値の精
度を高くできる。したがつて、非常に効率が良く
性能の高いノイズリダクシヨン回路を集積化で
き、しかも集積回路の外部け部品を低減し、ピン
数も少なくできるため、集積回路自体が小さくな
り配線も簡略化される。
第１図はノイズリダクシヨン回路の従来例を示
すブロツク回路図、第２図は周波数特性を示すグ
ラフ、第３図は本発明の基本的構成を説明するた
めのブロツク回路図、第４図は本発明の要旨を説
明するための模式図、第５図は第４図の回路の周
波数特性を示すグラフ、第６図および第７図は第
３図のリミツタ回路５０の具体例をそれぞれ示す
回路図、第８図は本発明の好ましい実施例を示す
ブロツク回路図、第９図および第１０図は可変フ
イルタ２６の等価回路図、第１１図はフローテイ
ング形可変インピーダンス回路３１の具体的構成
例を示す回路図である。 ２１……入力端子、２２……差動増幅器、２３
……エンコード出力端子、２４……デコード出力
端子、２５……切換スイツチ、２６……可変フイ
ルタ、２７……制御回路部、３１……フローテイ
ング形可変インピーダンス回路、３２……コンデ
ンサ、４０……差動増幅器、４５……帰還増幅器
となる差動増幅器、５０……リミツタ回路。
すブロツク回路図、第２図は周波数特性を示すグ
ラフ、第３図は本発明の基本的構成を説明するた
めのブロツク回路図、第４図は本発明の要旨を説
明するための模式図、第５図は第４図の回路の周
波数特性を示すグラフ、第６図および第７図は第
３図のリミツタ回路５０の具体例をそれぞれ示す
回路図、第８図は本発明の好ましい実施例を示す
ブロツク回路図、第９図および第１０図は可変フ
イルタ２６の等価回路図、第１１図はフローテイ
ング形可変インピーダンス回路３１の具体的構成
例を示す回路図である。 ２１……入力端子、２２……差動増幅器、２３
……エンコード出力端子、２４……デコード出力
端子、２５……切換スイツチ、２６……可変フイ
ルタ、２７……制御回路部、３１……フローテイ
ング形可変インピーダンス回路、３２……コンデ
ンサ、４０……差動増幅器、４５……帰還増幅器
となる差動増幅器、５０……リミツタ回路。
Claims (1)
- １ 最大利得が一定値Ｋに制限される帰還増幅器
と、フローテイング形可変インピーダンス回路と
コンデンサとから成る可変フイルタと、上記フロ
ーテイング形可変インピーダンス回路のインピー
ダンスを制御し上記可変フイルタの周波数特性を
変化させる制御回路部とを有し、上記可変フイル
タを上記帰還増幅器の帰還回路中に挿入接続して
成ることを特徴とするノイズリダクシヨン回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5769180A JPS56154836A (en) | 1980-04-30 | 1980-04-30 | Noise reduction circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5769180A JPS56154836A (en) | 1980-04-30 | 1980-04-30 | Noise reduction circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56154836A JPS56154836A (en) | 1981-11-30 |
| JPS6316053B2 true JPS6316053B2 (ja) | 1988-04-07 |
Family
ID=13062962
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5769180A Granted JPS56154836A (en) | 1980-04-30 | 1980-04-30 | Noise reduction circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56154836A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58116818A (ja) * | 1981-12-29 | 1983-07-12 | Sony Corp | ノイズリダクシヨン装置 |
| JPS58116819A (ja) * | 1981-12-29 | 1983-07-12 | Sony Corp | ノイズリダクシヨン装置 |
| JPS58209234A (ja) * | 1982-05-29 | 1983-12-06 | Sony Corp | ノイズリダクシヨン回路 |
-
1980
- 1980-04-30 JP JP5769180A patent/JPS56154836A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56154836A (en) | 1981-11-30 |
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