JPH06244734A - シグマデルタ変調器用ｄ／ａ変換器 - Google Patents

シグマデルタ変調器用ｄ／ａ変換器

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JPH06244734A
JPH06244734A JP5241816A JP24181693A JPH06244734A JP H06244734 A JPH06244734 A JP H06244734A JP 5241816 A JP5241816 A JP 5241816A JP 24181693 A JP24181693 A JP 24181693A JP H06244734 A JPH06244734 A JP H06244734A
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sigma
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Abstract

(57)【要約】 （修正有） 【目的】 回路要素較正及び回路要素整合を行って、部
品間の不整合の影響を低減すると共に、多ビット変換器
用の線型性を達成することによって、高精度、高安定性
及び高線型性を得る。 【構成】 ２次のシグマデルタ変調器は、システム変調
に対してフィードバックをもたらすＤ／Ａ変換器２６を
備えている。Ｄ／Ａ変換器２６は、コンデンサの容量値
の不整合の影響を低減すべく、主コンデンサの何れかを
ランダムに選択するダイナミック要素整合回路を用いて
いる。Ｄ／Ａ変換器はまた、より良好なコンデンサの容
量値の整合を得るべく主コンデンサの値を調整する自己
較正回路を用いている。自己較正の際、ダイナミック要
素整合回路の擬似乱数発生器を駆動するクロッック信号
は、主コンデンサの正確な較正のためにデジタル出力信
号の分散を最小化するのを助けるべく低減される。較正
が終了すると直ちに、クロック信号は、変調器クロック
速度に戻される。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、一般に、集積回路装置
に関し、特に、シグマデルタ変調器用Ｄ／Ａ変換器に関
する。
【０００２】
【従来技術の説明】これまで、シグマデルタ変調器は、
Ａ／Ｄ変換及びＤ／Ａ変換双方を行うための集積回路装
置に要求される使い良さを達成してきた。集積回路シス
テムに対するそれらの魅力は、部分的に、本質的に完全
に線型であり、かつ正確な部品整合を必要としない１ビ
ットＤ／Ａ変換器をこれらの変調器が使用しているとい
うことに起因する。しかしながら、信号ビットＤ／Ａ変
換器の性能は、技術装置の状態に要求されるより速くよ
り高い分解変換を達成するのに十分ではない。１ビット
Ｄ／Ａ変換器は所望の線型性を達成しているが、多ビッ
トＤ／Ａ変換器に比して、正確性及び安定性に難があ
る。シグマデルタ変調器のＡ／Ｄ変換器及びＤ／Ａ変換
器における正確なビット数に依存する量子化ノイズは、
より多くの正確なビット数が変換器に使用されればされ
る程、減少する。
【０００３】得られた過剰サンプルした多ビットシステ
ムの線型性は、Ｄ／Ａ変換器の線型性のみによって、本
実質的に制限される。多ビット変換器の性能は、一般的
に、部品の不整合による内部Ｄ／Ａ変換器の非線型性に
よって劣化する。高積度多ビットＤ／Ａ変換器に対し
て、所望の線型性を得るために正確な部品整合を行うの
に、オフチップ要素またはトリミングが必要とされる。
従来の集積回路技術では、多ビットＤ／Ａ変換器は、約
１０ビットの本来の線型性で形成することができるだけ
である。このため、１６ビットレベルを下回る量子化ノ
イズ及び線型領域双方を有する過剰サンプリング用シグ
マデルタ変調器システムを有することと、部品の不整合
による劣化を低減することが望ましい。こういったシス
テムは、これまで、より高いオーダーの変調器で、こう
いったレベルを達成してきたが、こういったより高いオ
ーダーの変調器は、不安定性の問題をかかえている。
【０００４】上述したことから、正確さ、安定性及び線
型性の利点を達成するＤ／Ａ変換器に対する要求が生じ
てきていることを認めることができる。また、特に過剰
サンプル式データシステムに好適な正確な部品整合を行
うＤ／Ａ変換器に対する要求も生じてきている。更に、
高い分解能をもたらすと共に、部品不整合によって引き
起こされる線型性への影響を低減する２次シグマデルタ
変調器に対する要求が生じてきている。
【０００５】
【発明の概要】本発明によれば、シグマデルタ変調器シ
ステム内の従来のＤ／Ａ変換器に関連した欠点及び問題
を実質的に除去するかまたは低減するＤ／Ａ変換器が設
けられる。
【０００６】本発明は、受信したデジタル信号の分離ビ
ットに各々が対応する複数の主回路要素を含んでいる。
ダイナミック要素整合回路は、アナログ信号を発するた
めの受信したデジタル信号に応答して、主回路要素の内
の何れかをランダムに選択する。自己較正回路は、主回
路要素が同一の順に調整されるべく、これらの主回路要
素を整合させる。
【０００７】本発明は、従来技術の他のＤ／Ａ変換器を
しのぐ種々の技術的利点をもたらす。例えば、１つの技
術的利点は、回路要素較正及び回路要素整合の双方を行
って、部品間の不整合の影響を低減すると共に、多ビッ
ト変換器用の線型性を達成するようにしたことである。
別の技術的利点は、シグマデルタ変調用の高精度、高安
定性、及び高線型性のＤ／Ａ変換器を提供する点にあ
る。他の技術的利点は、以下の説明、図面、及び特許請
求の範囲から、当業者には容易に明瞭となる。
【０００８】
【実施例】図１は、シグマデルタ変調器１０のブロック
図である。シグマデルタ変調器１０は、合算ノード１２
にて、アナログ信号Ｖinを受信する。合算ノード１２の
出力は、増幅器１４及びサンプル値データ積分器１６を
備えた１次のシグマデルタ変調器１０に入力される。合
算ノード１８は、サンプル値データ積分器１６から得ら
れた信号を受信する。合算ノード１８の出力は、増幅器
２０及びサンプル値データ積分器２２を備えた２次のシ
グマデルタ変調器１０に加わる。Ｄ／Ａ変換器２４は、
サンプル値データ積分器２２から得られた信号と受信し
て、デジタル出力信号Ｄout を発生する。Ｄ／Ａ変換器
２６は、デジタル出力信号Ｄout を受信して、フィード
バックアナログ信号を合算ノード１２及び１８に送る。
デシメーションフィルタ２７は、デジタル出力信号Ｄ
out から、残留高レベルノイズを除去する。
【０００９】図２は、合算ノード１２及び増幅器１４を
備えたＤ／Ａ変換器２６の単純化した略図である。Ｄ／
Ａ変換器２６は、対応するコンデンサ４４、４６、４
８、５０、５２、５４、５６及び５８にそれぞれ接続さ
れたスイッチ２８、３０、３２、３４、３６、３８、４
０及び４２を備えている。交換コンデンサ網の出力は、
合算ノード１２に送られる。アナログ入力信号Ｖinは、
クロック信号スイッチ６０及び６２と入力コンデンサ６
４を介して、合算ノード１２に送られる。合算ノード１
２は、得られた信号を、クロック切換え信号６６及び６
８を介して、増幅器１４に送る。フィードバックコンデ
ンサ７０は、増幅器１４の利得を制御する。
【００１０】Ｄ／Ａ変換器２６は、増幅器１４の合算ノ
ード１２とサンプルデータ積分器１６に信号を入力する
交換コンデンサ網として、実際に実現される。動作時、
入力コンデンサ６４は、クロック位相φ1 の際、刻時信
号スイッチ６０及び６６が閉じられるとき、アナログ入
力信号Ｖinで充電される。Ａ／Ｄ変換器２４からのデジ
タル出力信号Ｄout は、符合化されている特定の２進３
ビット番号に応じて、スイッチＳ１からＳ８を選択的に
制御する。動作するこれらのスイッチに対して、対応す
るコンデンサは基準信号Ｖref まで充電する。クロック
位相φ2 の際に、刻時信号スイッチ６２及び６８が閉じ
ると直ちに、刻時信号スイッチ６０及び６６が開いて入
力コンデンサ６４及び選択されたコンデンサＣ１からＣ
８に蓄積された全電荷は、合算ノード１２及び増幅器１
４に送られる。次いで、全電荷は、合算ノード１２の電
圧が零である平衡状態に増幅器１４がなると、フィード
バックコンデンサ７０で積分される。２次のシグマデル
タ変調器に対して、サンプルデータ積分器１６及び２２
の合算ノード１２及び合算ノード１８をそれぞれ駆動す
る２つの交換コンデンサ網が必要とされる。第２の交換
コンデンサ網は、合算ノード１８、増幅器２０、及びサ
ンプル値データ積分器２２を備える２次のシグマデルタ
変調器１０に対して、前述したと同じ方法で、アナログ
信号を供給する。
【００１１】この種交換コンデンサ網を実現する多ビッ
トＤ／Ａ変換器２６の線型性は、全てのコンデンサの値
が整合する精度に依存している。集積回路技術の現在の
状態において、モノリシックコンデンサの配列は、１０
００当り１つ、即ち、１０ビットの整合で形成すること
ができる。２次の変調器をこの技術を用いて形成して、
２５６対１の過剰サンプル比で動作させるとすれば、全
信号対ノイズの比は、Ｄ／Ａ変換器の非線型性による約
−８０ｄｂの高調波の発生によって制限される。線型性
を改善すると共に、部品の不整合の影響を除去するた
め、Ｄ／Ａ変換器２６によって受信された各デジタル信
号に対して、常に固定した組のコンデンサを使用する代
わりに、コンデンサＣ１からＣ８をランダムに選択する
ダイナミック要素整合を行う。
【００１２】図３は、Ｄ／Ａ変換器２６用のダイナミッ
ク要素整合回路の単純化した略図である。ダイナミック
要素整合回路７２は、デジタル信号Ｄout をスイッチＳ
１からＳ８用の制御線に送る一連の３つのバタフライ構
造体を有するランダム器網を備えている。擬似乱数発生
器７４は、２４ビット擬似乱数発生器用のランダム器ス
イッチＢ０からＢ１１の４．０９６の可能な再ルーティ
レグ構成のうちの１つを決定する。Ｄ／Ａ変換器２６に
よって受信された８つの可能デジタル信号の各々に対し
て充電されるべく特定のコンデンサが選択されるダイナ
ミック要素整合回路７２が変化する、擬似乱数発生器７
４のクロック速度ｆrandは、Ｄ／Ａ変換器２６と同様の
クロック速度で実行されて、各クロック周期の間に新し
いルーティング構成をもたらすようにすることが好まし
い。ダイナミック要素整合回路７２は、コンデンサ不整
合がシステマティックＤ／Ａ変換器非線型性を引き起こ
して、その代わりに不整合を、ホワイトノイズが変調器
に加えられるメカニズムにさせるメカニズムを除去す
る。コンデンサ間のこの不整合は、ホワイトノイズ信号
に変換され、該ホワイトノイズ信号は、デシメーション
フィルタを介して、実質的にろ過される。このランダム
器網を付加することによって、僅かな高調波歪みを有す
るものの、ランダム器網のない変調器に比して、約−９
０ｄｂの増加したノイズフロアを有する変調器を構成す
ることとなる。
【００１３】ダイナミック要素整合回路７２は、主コン
デンサＣ１からＣ８の不整合の幾分かを除去するもの
の、コンデンサ不整合によって、依然として、シグマデ
ルタ変調器１０が、高性能システムに要求される９８か
ら１００ｄｂを達成することが妨げられている。シグマ
デルタ変調器１０における性能の付加的レベルを達成す
るため、主コンデンサＣ１からＣ８は、ランダム発生器
クロック信号ｆrandを使用して、自己調整される。
【００１４】図４は、主コンデンサＣ１からＣ８の各々
を調整するための自己較正回路８０の単純化した略図で
ある。主コンデンサＣ１からＣ８の各々は、それぞれの
主コンデンサＣ１からＣ８の値をトリミングし制御する
個別自己較正回路８０に対応する。自己較正回路８０
は、トリム容量の最上位の４ビット用の２進重み付きコ
ンデンサ８２、８４、８６及び８８と、最下位４ビット
を実現するコンデンサ９０、９２、９４、及び９６とを
備えている。これらのコンデンサは、コンデンサ９８及
び１００を介して、主コンデンサＣj （ｊ＝ｔ、…、
８）の１つに結合している。図２のスイッチＳj （ｊ＝
ｔ、…、８）を介した電圧基準信号Ｖraf は、較正レジ
スタ１０２によって制御されるスイッチＲ７からＲ０を
介して、２進重み付けコンデンサに選択的に送られる。
【００１５】自己較正回路８０によって、試験またはパ
ワーアップの際に個別プロセッサで実行される自己較正
をアルゴリズムが、較正レジスタにロードされ、その適
切な値によって、主コンデンサＣj におけるランダム容
量不整合が補償される。較正レジスタ１０２にロードさ
れた較正値が、適切な２進重み付けコンデンサを電圧基
準信号Ｖref に結合されるのにスイッチＲ7 からＲ0 の
どれが作動しているかを決定する。コンデンサ９８は、
チップ領域を正当に維持すべく、完全２進重み付け８ビ
ットアレイ用に、２５６の代わりに１６で実現される必
要がある総合容量比を維持する結合コンデンサである。
コンデンサ１００は、デジタル較正値によって選択され
たアレイ容量にコンデンサＣj をその公称値について僅
かに調整させる減衰コンデンサである。
【００１６】較正された主コンデンサＣj において、Ｄ
／Ａ変換器２６は、全ての主コンデンサが正確に同一の
値を有する理想のケースに十分に近付ける。しかしなが
ら、シグマデルタ変調器１０の回路群における電子装置
ノイズに起因して、主コンデンサにおける不整合エラー
を如何に正確に補正することができるかということに対
し、常に固有の制限がある。典型的には、コンデンサ
は、１４から１６ビット範囲の見逃しエラーがある点ま
で下方に較正することができる。前述した状況におい
て、主コンデンサを１４ビット不整合まで下方に較正す
ることによって、ランダムダイナミック要素整合技術
が、デシメーションフィルタの通過帯域においてホワイ
トノイズレベルを（約−１１０ｄｂまで）維持している
重要な高調波歪を除去することができる。１６ビット較
正によって、−１２０ｄｂを下回るノイズレベルが残さ
れる。こうして、ランダムなコンデンサの選択及び自己
較正の組合せによって、２次の変調器が１０ビットのコ
ンデンサ製造の変動性で高い性能要求を達成することが
できる。
【００１７】適性な補償値がコンデンサ較正レジスタの
各々にワードされるために、各コンデンサの固有の不整
合を測定しなければならない。作動するダイナミック要
素整合回路７２及びアースされたアナログ入力信号によ
ってデシメーションフィルタからのデジタル出力は、平
均値が零で、統計的分散が過剰サンプル式Ａ／Ｄ変換器
のノイズフロアである連続した値となる。完全なコンデ
ンサ整合によって、このノイズフロアは約−１２０ｄｂ
を下回るが、実用上、装置ノイズによってこのレベル以
上に相当制限されることとなる。原則として、自己較正
アルゴリズムは、入力がないとき、連続したデジタル値
の統計的分散を計算することができると共に、この分散
値が最小になるまで、較正レジスタの各々における値を
調整することができる。この調整は、任意数な多変数非
線型機能最小化アルゴリズムによって完逐することがで
きる。しかしながら、実用上、装置ノイズの存在は、コ
ンデンサがそれぞれの適正な較正点に近接していて、ア
ルゴリズムを無効にするとき、ダイナミック要素整合回
路７２によって注入されるホワイトノイズを２２７する
傾向にある。自己較正アルゴリズムを有効にするため、
擬似乱数発生器７４に対するクロック信号ｆrandの周波
数を変える必要がある。
【００１８】較正目的のみのために、クロック信号ｆ
randは、シグマデルタ変調器１０用のクロック速度か
ら、デシメーション周波数のカットオフ周波数の１／２
の周波数まで低下される。ランダム器網によって挿入さ
れ、コンデンサの不整合のレベルに比例したノイズは、
デシメーションフィルタによってパスされる周波数の帯
域において、大量のエネルギーを有する。不整合による
デジタル出力ストリームでの統計的分散は、シグマデル
タ変調器１０のクロック速度にクロック速度ｆrandを維
持することに関して、１０から２０ｄｂだけ増幅され
る。このことは、装置ノイズによって確立されるノイズ
フロア以上に不整合ノイズを大幅に高めると共に、自己
較正アルゴリズムが、適正な値の正確な決定を、各較正
レジスタにロードすることを許容する。自己較正が一旦
行われると、クロック信号ｆrandは、変調器クロック周
波数に戻される。
【００１９】以上、３ビットの量子化を使用して、回路
を示して説明してきたが、本発明は、Ｄ／Ａ変換器２６
に対して種々のレベルの分解能を採ることができる。ま
た、以上、例示的な変調器回路を単離システムに対して
示して説明してきたが、完全差動システムについて実施
することもできる。完全差動式になるためには、スイッ
チコンデンサ網を複製すると共に、２つのアナログ入力
信号Ｖin + 及びＶin -それに２つの基準電圧Ｖref + 及
びＶref - が要求される。単端システムにおいてアース
に接続された回路ノードは、反対位相入力か基準ライン
になるか、または共通モードバイアス電圧になる。上述
した同一のシステム動作原理は、完全差動システムにあ
てはまる。また、シミュレーションは、第１の増幅器１
４及びサンプル値データ積分器１６に電荷を送給する主
コンデンサのみを、較正する必要があることを示してい
る。２次のシグマデルタ変調器１０における不整合エラ
ーは、変調器の動作時に、重要なノイズまたは歪を何ら
寄与しない。
【００２０】概略すると、２次のシグマデルタ変調器
は、主コンデンサ要素間の不整合の影響を低減すべく、
ダイナミック要素整合を実現するＤ／Ａ変換器を組み込
んでいる。各主コンデンサ要素の自己較正回路は、主コ
ンデンサ要素の容量値を調整することによって、Ｄ／Ａ
変換器は、整合した主コンデンサ要素を有する。ダイナ
ミック要素整合回路用の擬似乱数発生器を駆動するクロ
ック信号は、自己較正アルゴリズムの有効な性能を許容
すべく、較正の際に低減される。
【００２１】こうして、本発明により、上述した目的、
ねらい及び利点を満たす２次のシグマデルタ変調器用の
Ｄ／Ａ変換器が提供されることは明らかである。以上、
実施例を詳細に説明してきたが、種々の変更、修正及び
代替をなし得ることを認めるべきである。例えば、ここ
に図示した直接接続の多くは、当業者によって変更する
ことができ、この結果、２つの要素が、実施例に図示し
たように直接接続することなく、中間の単一または複数
の要素を介して、単に相互に結合される。他の例は、当
業者によって容易に確認可能であると共に、特許請求の
範囲によって限定された本発明の精神及び範囲を逸脱す
ることなく、なし得るものである。
【００２２】以上の説明に関して更に以下の項を開示す
る。 （１）Ｄ／Ａコンバータによって受信されたデジタル出
力信号の分離値を各々が表わす複数の主回路要素と、前
記デジタル出力信号に応じて、前記主回路要素の何れか
をランダムに選択するダイナミック要素整合回路と、前
記主回路要素が同一の値を有するように、前記主回路要
素を整合させる自己較正回路と、を具備したことを特徴
とする前記Ｄ／Ａコンバータ。
【００２３】（２）第１項記載のＤ／Ａコンバータにお
いて、前記ダイナミック要素整合回路は、発生器クロッ
クによって制御される擬似乱数発生器を備えていること
を特徴とする前記Ｄ／Ａコンバータ。
【００２４】（３）第２項記載のＤ／Ａコンバータにお
いて、前記発生器クロックは、前記自己較正回路によっ
て、前記主回路要素の整合を制御することを特徴とする
前記Ｄ／Ａコンバータ。
【００２５】（４）第１項記載のＤ／Ａコンバータにお
いて、前記主回路要素はコンデンサであることを特徴と
する前記Ｄ／Ａコンバータ。
【００２６】（５）第２項記載のＤ／Ａコンバータにお
いて、前記ダイナミック要素整合回路は、前記主回路要
素を作動させるための制御線上の前記デジタル出力信号
に対応する入力信号を切り換える一連のバタフライ網を
備えていることを特徴とする前記Ｄ／Ａインバータ。
【００２７】（６）第５項記載のＤ／Ａコンバータにお
いて、前記擬似乱数発生器は、前記バタフライ網内の切
換えを制御することを特徴とする前記Ｄ／Ａコンバー
タ。
【００２８】（７）第１項記載のＤ／Ａコンバータにお
いて、前記自己較正回路は、各主回路要素が同一の値を
有するように各主回路要素に対して値を調整するため
の、各主回路要素に結合された２進重み付けコンデンサ
アレイを備えていることを特徴とする前記Ｄ／Ａ変換
器。
【００２９】（８）第７項記載のＤ／Ａコンバータにお
いて、前記較正回路は、デジタル較正値に応答して、前
記２進重み付けコンデンサアレイ内の各コンデンサを選
択的に作動させる較正レジスタを備えていることを特徴
とする前記Ｄ／Ａコンバータ。
【００３０】（９）変調器クロックによって制御され、
アナログ入力信号を受信する第１の積分器と、前記第１
の積分器に結合され、前記変調器クロックによって制御
される第２の積分器と、前記第２の積分器に結合され
て、前記アナログ入力信号に応答して、デジタル出力信
号を発生するＡ／Ｄ変換器と、前記Ａ／Ｄ変換器に結合
されて、前記Ａ／Ｄ変換器からの前記デジタル出力信号
を受信すると共に、対応するアナログフィードバック信
号を前記第１及び第２の積分器に供給するＤ／Ａ変換器
とを具備し、該Ｄ／Ａ変換器が、前記Ｄ／Ａ変換器によ
って受信された前記デジタル出力信号の特定値をおのお
のが表わす複数の主回路要素と、前記デジタル出力信号
に応じて、前記主回路要素の何れかをランダムに選択す
るダイナミック要素整合回路と、前記主回路要素が同一
の値を有するように、前記主回路要素を整合させる自己
較正回路と、前記デジタル出力信号中の望ましくないノ
イズを除去するデシメーションフィルタと、を備えてな
ることを特徴とするシグマデルタ変調器。
【００３１】（１０）第９項記載のシグマデルタ変調器
において、前記ダイナミック要素整合回路は、非較正動
作の際に前記変調器クロックと同一のクロック速度で動
作する発生器クロックによって制御される擬似乱数発生
器を備えていることを特徴とする前記シグマデルタ変調
器。
【００３２】（１１）第１０項記載のシグマデルタ変調
器において、前記発生器クロックは、較正動作の際、前
記変調器クロックよりも低い速度で動作することを特徴
とする前記シグマデルタ変調器。
【００３３】（１２）第１０項記載のシグマデルタ変調
器において、前記ダイナミック要素整合回路は、前記主
回路要素を作動させるために制御線上の信号をランダム
に切り換える一連のバタフライ網を備えていることを特
徴とする前記シグマデルタ変調器。
【００３４】（１３）第１２項記載のシグマデルタ変調
器において、前記擬似乱数発生器は、前記バタフライ網
中の切換えを制御することを特徴とする前記シグマデル
タ変調器。
【００３５】（１４）第１０項記載のシグマデルタ変調
器において、前記自己較正回路は、各主回路要素が同一
の値を有するように各主回路要素の値を調整する２進重
み付けコンデンサアレイを備えていることを特徴とする
前記シグマデルタ変調器。
【００３６】（１５）第１４項記載のシグマデルタ変調
器において、前記自己較正回路は、デジタル較正値に応
答して、前記２進重み付けコンデンサアレイ内のコンデ
ンサを選択的に作動させる較正レジスタを備えているこ
とを特徴とする前記シグマデルタ変調器。
【００３７】（１６）第１５項記載のシグマデルタ変調
器において、前記デジタル出力信号に対して統計的分散
を最小化すべく、前記擬似乱数発生器クロック速度を前
記変調器クロック速度を下回るように低下させると共
に、前記アナログ入力信号をアースすることによって、
前記デジタル較正値を決定してなることを特徴とする前
記シグマデルタ変調器。
【００３８】（１７）第１６項記載のシグマデルタ変調
器において、前記擬似乱数発生器の前記クロック速度
を、前記デシメーションフィルタのカットオフ周波数の
１／２に低減してなることを特徴とする前記シグマデル
タ変調器。
【００３９】（１８）アナログ入力信号をアースする段
階と、Ｄ／Ａ変換器内の擬似乱数発生器のクロック速度
を、シグマデルタ変調器のクロック速度を下回るように
減少させる段階と、前記シグマデルタ変調器によって発
生されたデジタル出力信号中の統計的分散を決定する段
階と、前記統計的分散を最小化するため、各コンデンサ
が同一の値を有するように、各コンデンサの値を調整す
る段階と、を具備したことを特徴とするシグマデルタ変
調器内のＤ／Ａ変換器のコンデンサを較正する方法。
【００４０】（１９）第１８項記載の方法において、前
記調整段階は、前記値を制御する較正レジスタ用のデジ
タル較正値を変化させる段階を含むことを特徴とする前
記方法。
【００４１】（２０）第１９項記載の方法において、前
記調整段階は、前記較正レジスタによって制御される２
進重み付けコンデンサアレイを介して、各コンデンサの
前記値を調整する段階を含むことを特徴とする前記方
法。
【００４２】（２１）第２０項記載の方法において、較
正の終了後直ちに前記シグマデルタ変調器の前記クロッ
ク速度と一致させるべく、前記擬似乱数発生器の前記ク
ロック速度を増加する段階を更に具備したことを特徴と
する前記方法。
【００４３】（２２）２次のシグマデルタ変調器１０
は、システム変調に対してフィードバックをもたらすＤ
／Ａ変換器２６を備えている。該Ｄ／Ａ変換器２６は、
コンデンサの容量値の不整合の影響を低減すべく、主コ
ンデンサ（Ｃj ）の何れかをランダムに選択するダイナ
ミック要素整合回路７２を用いている。前記Ｄ／Ａ変換
器２６はまた、より良好なコンデンサの容量値の整合を
得るべく前記主コンデンサ（Ｃj ）の値を調整する自己
較正回路８０を用いている。自己較正の際、前記ダイナ
ミック要素整合回路７２の擬似乱数発生器７４を駆動す
るクロック信号（ｆ rand）は、前記主コンデンサ
（Ｃj ）の正確な較正のためにデジタル出力信号の分散
を最小化するのを助けるべく低減される。較正が終了す
ると直ちに、前記クロック信号（ｆrand）は、変調器ク
ロック速度と一致する周波数に戻される。
【図面の簡単な説明】
【図１】シグマデルタ変調器及びこれに続くデシメーシ
ョンフィルタを備えた過剰サンプル式Ｄ／Ａ変換器のブ
ロック図である。
【図２】シグマデルタ変調器用のＤ／Ａ変換器の単純化
した略図である。
【図３】Ｄ／Ａ変換器用のダイナミック要素整合回路の
単純化した略図である。
【図４】Ｄ／Ａ変換器用の自己較正回路の単純化した略
図である。
【符合の説明】
２６ Ｄ／Ａ変換器 ７２ ダイナミック整合回路 ８０ 自己較正回路 Ｃ１〜Ｃ８ 主コンデンサ

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】 Ｄ／Ａコンバータによって受信されたデ
    ジタル出力信号の分離値を各々が表わす複数の主回路要
    素と、 前記デジタル出力信号に応じて、前記主回路要素の何れ
    かをランダムに選択するダイナミック要素整合回路と、 前記主回路要素が同一の値を有するように、前記主回路
    要素を整合させる自己較正回路と、を具備したことを特
    徴とする前記Ｄ／Ａコンバータ。
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