JP2011078093A - オーディオ増幅器 - Google Patents

Abstract

【課題】オーディオ増幅器を提供すること。
【解決手段】オーディオ増幅器は補償部、出力部、及び計測部を含む。補償部は、デジタル入力信号、デジタル基準コード、モード信号、及びデジタル近似コードに基づいて補償信号を生成する。出力部は補償信号に基づいて出力信号を生成する。計測部は、出力信号及びモード信号に基づいて連続近似方法でデジタル近似コードの各ビットを次々と生成する。
【選択図】 図１

Description

本発明はオーディオ増幅器に係り、より詳細には、増幅出力の線形性を向上させる補正機能を有するオーディオ増幅器に関する。

増幅器（Ａｍｐｌｉｆｉｅｒ)は、小さな入力信号を増幅し、入力信号の波形特徴を維持しながら振幅を増加させて出力信号として提供する装置である。オーディオ増幅器は、アナログ構造ではＡ級、Ｂ級、及びＡＢ級、デジタルスイッチング構造ではＤ級増幅器に分類される。

Ａ級増幅器は小信号線形増幅器に主に利用されているが、入力信号がない場合にもバイアス電流が発生する線形特性を有するため、効率が低い。Ｂ級増幅器は、入力波形の１／２周期においてのみ増幅動作を遂行し、Ａ級増幅器と比較した時、効率は高いが、１／２周期で交差する時、トランジスタの入力信号電圧がスレッショルド電圧より小さいと一定の区間で出力信号が現れない交差わい曲（Ｃｒｏｓｓｏｖｅｒ ｄｉｓｔｏｒｔｉｏｎ）現象が発生する。ＡＢ級増幅器は交差わい曲改善のためにバイアス電流を流し、Ａ級増幅器よりは効率が高く、Ｂ級増幅器よりは高い線形性を有するが、相変らず効率が低く、さらにチップ内部から発生する熱を処理しなければならないという問題がある。

最近ではオーディオ増幅器の電力効率を向上させることができ、データ経路の柔軟性を有するＤ級増幅器の使用が増加している。

米国特許６，４９８，５３１号明細書 韓国特許出願公開２００４−００３０３７７号明細書 日本特許３３４８０１９号明細書 特開２００３−２４９８２５号公報

本発明の一目的は、出力のＤＣオフセットを補正したオーディオ増幅器を提供することである。
本発明の他の目的は電力効率を向上させることのできるオーディオ増幅器を提供することである。

前記一目的を達成するために、本発明の一実施形態に係るオーディオ増幅器は補償部、出力部、及び計測部（ｃａｌｉｂｒａｔｉｏｎ ｕｎｉｔ）を含む。前記補償部は、デジタル入力信号、デジタル基準コード、モード信号、及びデジタル近似コードに基づいて補償信号を生成する。前記出力部は、前記補償信号に基づいて出力信号を生成する。前記計測部は、前記出力信号及び前記モード信号に基づいて連続近似方法で前記デジタル近似コードの各ビットを次々と生成する。

前記計測部は、比較器及び連続近似レジスタを含むことができる。前記比較器は、前記モード信号に応答してアナログ基準信号と前記出力信号とを比較して比較信号を生成することができる。前記連続近似レジスタは、前記比較信号に基づいて前記デジタル近似コードの最上位ビットから最下位ビットまでを次々と生成することができる。

前記補償部は、前記モード信号に応答して前記デジタル近似コードを補償コードで保存するレジスタを含み、前記モード信号は計測モード、または、正常モードを示すことができる。前記補償部は、前記計測モードでは前記補償コード及び前記デジタル入力信号に基づいて前記補償信号を生成し、前記正常モードでは前記デジタル近似コード及び前記デジタル基準コードに基づいて前記補償信号を生成することができる。例えば、前記補償部は前記モード信号に基づいて前記デジタル基準コードと前記デジタル入力信号のうちの一つを出力する第１多重化器、前記モード信号に基づいて前記デジタル近似コードと前記補償コードのうちの一つを出力する第２多重化器及び前記第１多重化器の出力信号から前記第２多重化器の出力信号を減算する減算器を含むことができる。実施形態に従って、前記補償コードを保存するレジスタを含むことができる。

前記駆動部は、前記補償コードに基づいて第１及び第２駆動電圧を含む前記駆動電圧を生成する駆動電圧生成器及び前記駆動電圧によって駆動されて前記変調信号に基づいて前記変調信号を増幅させて前記増幅信号を生成する駆動回路を含むことができる。
一実施形態において、前記アナログ基準信号は前記駆動電圧のＮ分割値（Ｎは１以上の自然数）を示し、前記デジタル基準コードは、前記駆動電圧のＮ分割値のデジタルレベルを示すことができる。前記駆動部は前記補償コード及び前記変調信号に基づいて補償駆動信号を生成する駆動信号生成器及び前記駆動電圧によって駆動され、前記補償駆動信号を増幅して増幅信号を生成する駆動回路を含むことができる。

前記駆動電圧は、第１駆動電圧及び第２駆動電圧を含むことができる。前記補償部は、前記デジタル基準コードが前記第１駆動電圧のＮ分割値を示す場合、前記デジタル近似コードを第１補償コードで保存し、前記デジタル基準コードが前記第２駆動電圧のＮ分割値を示す場合、前記デジタル近似コードを第２補償コードで保存するレジスタ及び前記第１及び第２補償コードの和を前記補償コードで生成する補償コード演算器を含むことができる。

実施形態により、前記補償駆動信号はＮＭＯＳ補償駆動信号及びＰＭＯＳ補償駆動信号を含むことができる。前記駆動回路は、前記第１駆動電圧及び第１ノードの間に並列に連結され、前記ＮＭＯＳ補償駆動信号を各々入力受ける複数のＮＭＯＳトランジスタ及び前記第１ノード及び前記第２駆動電圧の間に連結され、前記ＰＭＯＳ補償駆動信号らを入力受ける復讐のＰＭＯＳトランジスタを含むことができる。

上述のような本発明の実施形態に係るオーディオ増幅器は、計測部に含まれた連続近似レジスタを使ってデジタル入力信号の増幅されたアナログ信号のＤＣオフセットを計測して補償動作を正確かつ高速に実行できる。
また、上述のような本発明の実施形態に係るオーディオ増幅器は、停止動作状態で発生するＤＣ電流を減らして電力効率を向上させることができ、デジタル入力レベルが示す電圧と同じ値を有するアナログ出力信号を生成して優秀な線形性と信頼性のある増幅動作を実行できる

本発明の一実施形態に係るオーディオ増幅器を示すブロック図である。 本発明の一実施形態に係る計測部を示す図である。 本発明の一実施形態に係る計測部を示す図である。 本発明の一実施形態に係る計測部を示す図である。 本発明の一実施形態に係る補償部を示す図である。 本発明の一実施形態に係る補償部を示す図である。 本発明の一実施形態に係るオーディオ増幅器の動作を説明するための波形図である。 図１の駆動部の一実施形態を示す図である。 本発明の一実施形態に係る駆動部を示すブロック図である。 図９に含まれた駆動回路の一つの例を示す回路図である。 本発明の一実施形態に係るアナログ基準信号生成器を示す回路図である。 本発明の一実施形態に係るオーディオ増幅器を示すブロック図である。

本明細書に開示されている本発明の実施形態に対して、特定の構造的ないし機能的説明は、単に本発明の実施形態を説明するための目的で例示されたものであり、本発明の実施形態は多様な形態で実施することができ、本明細書に説明された実施形態に限定されるものではない。

本発明は多様な変更を加えることができ、種々の形態を有することができるが、特定の実施形態を図面に例示して本明細書に詳細に説明する。しかし、これは本発明を特定の開示形態に限定しようとするものではなく、本発明の思想及び技術範囲に含まれるすべての変更、均等物ないし代替物を含むと理解するべきである。
本明細書において、第１、第２等の用語は多様な構成要素を説明するのに使用することができるが、これらの構成要素がこのような用語によって限定されるものではなく、用語は一つの構成要素を他の構成要素から区別する目的で使われる。

ある構成要素が他の構成要素に「連結されて」いる、または「接続されて」いると言及された場合には、その他の構成要素に直接的に連結されていたり、接続されていることも意味するが、中間に他の構成要素が存在する場合も含むと理解するべきである。一方、ある構成要素が他の構成要素に「直接連結されて」いる、または「直接接続されて」いると言及された場合には、中間に他の構成要素が存在しないと理解すべきである。構成要素の間の関係を説明する他の表現、すなわち「〜間に」と「すぐに〜間に」または「〜に隣接する」と「〜に直接隣接する」等も同じように解釈すべきである。

本明細書で使用した用語は単に特定の実施形態を説明するために使用したもので、本発明を限定するものではない。単数の表現は文脈上明白に異なるように意味しない限り、複数の表現を含む。本明細書で、「含む」または「有する」等の用語は明細書上に記載された特徴、数字、段階、動作、構成要素、部品または、これを組み合わせたのが存在するということを示すものであって、一つまたは、それ以上の他の特徴や数字、段階、動作、構成要素、部品または、これを組み合わせたものなどの存在または、付加の可能性を、予め排除するわけではない。

また、別に定義しない限り、技術的或いは科学的用語を含み、本明細書中において使用される全ての用語は本発明が属する技術分野で通常の知識を有する者であれば、一般的に理解するのと同一の意味を有する。一般的に使用される辞書において定義する用語と同じ用語は関連技術の文脈上に有する意味と一致する意味を有するものと理解するべきで、本明細書において明白に定義しない限り、理想的或いは形式的な意味として解釈してはならない。

以下、添付図面を参照して、本発明の望ましい実施形態をより詳細に説明する。図面上の同一構成要素に対しては同一参照符号を使用し、同一構成要素に対しての重複した説明は省略する。

図１は、本発明の一実施形態に係るオーディオ増幅器を示すブロック図である。
図１を参照すれば、オーディオ増幅器１０は、補償部（ｃｏｍｐｅｎｓａｔｉｏｎ ｕｎｉｔ）１００、出力部（ｏｕｔｐｕｔ ｕｎｉｔ）７００、及び計測部（ｃａｌｉｂｒａｔｉｏｎ ｕｎｉｔ）５００を含む。オーディオ増幅器１０は、出力部ＲＬをさらに含むことができる。

オーディオ増幅器１０は、計測モード及び正常モードの二つのモードで動作し、動作モードにより相異なる動作を実行できる。例えば、オーディオ増幅器１０は、計測モードで出力信号ＯＵＴのＤＣオフセット（ｏｆｆｓｅｔ）を補正し、正常モードでＤＣオフセットが補正された出力信号を生成することができる。計測モードは、モード信号ＭＯＤＥが活性化されることに応答して開始され、モード信号ＭＯＤＥが非活性化されると計測モードは完了し、正常モードで動作する。モード信号ＭＯＤＥは別途の制御部によって印加したり外部から受信することができる。

補償部１００は、デジタル入力信号ＤＩＮ、デジタル基準コードＤＲＣ、モード信号ＭＯＤＥ、及びデジタル近似コードＤＡＰに基づいて補償信号ＣＩＮを生成する。補償部１００は、モード信号ＭＯＤＥに基づいて動作モードに従って相異なる動作を実行できる。

計測モードで、補償部１００は、デジタル基準コードＤＲＣ及びデジタル近似コードＤＡＰに基づいて補償信号ＣＩＮを生成する。一実施形態で、補償部１００は、デジタル基準コードＤＲＣでデジタル近似コードＤＡＰを減算して補償信号ＣＩＮを生成することができる。図５及び図６を参照して後述するが、デジタル基準コードＤＲＣは、補償部１００に含まれたデジタル基準コード生成器によって生成することができる。デジタル近似コードＤＡＰは、次々と生成される複数のビットを含むことができ、これらの複数のビットは、計測モードで決定することができる。補償部１００は、モード信号ＭＯＤＥが非活性化される時点でのデジタル近似コードＤＡＰを補償コードＣＰで保存することができ、補償コードＣＰを保存するレジスタを含むことができる。補償コードＣＰは、計測部５００で実行された連続近似過程によって出力信号ＯＵＴをアナログ基準信号ＶＡＲＥＦと一致するように補償した大きさを示すデジタルコードである。

正常モードにおいて、補償部１００は、デジタル入力信号ＤＩＮ及び補償コードＣＰに基づいて補償信号ＣＩＮを生成する。補償部１００は、計測モードで計測された補償コードＣＰによってデジタル入力信号ＤＩＮのオフセットを補償して補償信号ＣＩＮを生成することができる。補償信号ＣＩＮは、デジタル入力信号ＤＩＮで完了コードＣＰを減算して全体デジタル入力信号ＤＩＮのレベルを調整してオフセットを補償する方式で成り立つことができる。すなわち、計測モードではデジタル基準コードＤＲＣでデジタル近似コードＤＡＰを減算し、正常モードではデジタル入力信号ＤＩＮで補償コードＣＰを計測モードと反対に演算して補償信号ＣＩＮを生成することができる。正常モードでは補償コードＣＰが一定の値を有することができ、補償コードＣＰの一定の値はモード信号ＭＯＤＥが非活性化される時点においてのデジタル近似コードＤＡＰと実質的に同一とすることもできる。

出力部７００は補償信号ＣＩＮに基づいて出力信号ＯＵＴを生成する。出力部７００は変調器２００、駆動部３００、及び低域通過フィルタ４００を含むことができる。一実施形態で、出力部７００はＡ級、Ｂ級、ＡＢ級、Ｄ級増幅回路のうちの一つを含むことができる。

例えば、駆動部３００は駆動回路を含むことができ、駆動回路はＡ級、Ｂ級、ＡＢ級、及びＤ級増幅回路の構成を有することができる。Ａ級増幅回路は、小信号増幅に主に利用されることで、動作点が電源電圧ＶＤＤの１／２になるようにＢＪＴ（Ｂｉｐｏｌａｒ Ｊｕｎｃｔｉｏｎ Ｔｒａｎｓｉｓｔｏｒ）を使って具現された回路として、停止状態でもＢＪＴのコレクタ端子に電流が流れる特性を有する。Ｂ級増幅回路は、ＢＪＴのＮＰＮ型及びＰＮＰ型を相補対称形で構成した回路で、ＡＢ級増幅回路は、Ｂ級増幅回路と回路構成は同一とすることもできるが、駆動電圧を相異ならせ、動作点を調節したものである。各増幅回路は実施形態に従って相異なる構成を有することができ、動作点に従って名称を与えたものであるため構成は限定されない。

変調器２００は補償信号ＣＩＮを変調して変調信号ＭＩＮを生成する。駆動部３００は駆動電圧ＶＤＤによって駆動され、変調信号ＭＩＮを増幅して増幅信号ＡＳを低域通過フィルタ４００に提供する。

一実施形態で、出力部７００がハーフブリッジ形態で具現したＤ級増幅回路を含む場合、変調器２００はデルタシグマ変調器及びパルス幅変調器（Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｏｒ）を含むことができる。また、この場合、駆動部３００はＰＭＯＳ （Ｐ-ｔｙｐｅ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ及びＮＭＯＳ（Ｎ-Ｔｙｐｅ ＭＯＳ）トランジスタを含むＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ ＭＯＳ）トランジスタを含むことができ、パルス振幅変調信号に応答して各ＰＭＯＳトランジスタあるいはＮＭＯＳトランジスタがターンオンされて駆動電圧のオン／オフ形式のスイッチ動作を通じてパルス振幅変調信号を駆動電圧レベルで増幅する。

例えば、駆動電圧は電源電圧ＶＤＤに相応でき、駆動部に含まれた駆動回路は電源電圧ＶＤＤと接地電圧ＧＮＤと間に連結されるかまたは正電源電圧＋ＶＤＤと負電源電圧−ＶＤＤと間に連結することができる。それぞれの場合に出力信号は電源電圧ＶＤＤと接地電圧ＧＮＤとの間において、論理状態「ハイ」または、論理状態「ロー」の出力を示すことができ、正電源電圧＋ＶＤＤと負電源電圧−ＶＤＤ間で論理状態「ハイ」または、論理状態「ロー」の出力を示すことができる。

低域通過フィルタ４００は増幅信号ＡＳをフィルタして出力信号ＯＵＴを生成する。低域通過フィルタ４００は駆動電圧レベルで増幅された変調信号のレベルを平均化して不必要な高帯域雑音を除去したアナログ信号を出力信号ＯＵＴに提供する。低域通過フィルタ４００は、インダクタＬ及びキャパシタＣを含んで具現することができる。

計測部５００は出力信号ＯＵＴ及びモード信号ＭＯＤＥに基づいて連続近似方法でデジタル近似コードＤＡＰの各ビットを次々と生成する。例えば、計測部５００は出力信号ＯＵＴをフィルタしてノイズを除去し、モード信号に応答してアナログ基準信号ＶＡＲＥＦとフィルタされた出力信号とを比較して比較信号を生成する。図１１を参照して後述するが、アナログ基準信号ＶＡＲＥＦは計測部５００に含まれたアナログ基準信号生成器によって生成することができる。デジタル近似コードＤＡＰは比較信号に基づいて連続近似方法によって次々と生成される。デジタル近似コードＤＡＰは次々と生成される複数のビットを含む。

計測部５００は比較器及び連続近似レジスタ（ｓｕｃｃｅｓｓｉｖｅ ａｐｐｒｏｘｉｍａｔｉｏｎ ｒｅｇｉｓｔｅｒ）を含むことができる。比較器はモード信号に応答してアナログ基準信号ＶＡＲＥＦと出力信号ＯＵＴとを比較して比較信号を生成することができる。連続近似レジスタは、比較信号に基づいてデジタル近似コードＤＡＰの最上位ビットから最下位ビットまで次々と生成することができる。実施形態に従って、計測部５００はサンプルホールド回路を含むことができる。計測部５００はクロック信号に同期して動作することができ、比較信号に基づいて次々とデジタル２進コードを生成して出力信号ＯＵＴがアナログ基準信号と一致するように調整することができる。

例えば、デジタル近似コードＤＡＰは、Ｎビット（Ｎは１以上の自然数）で構成することができ、最上位ビット（Ｍｏｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）で最下位ビット（Ｌｅａｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）に相応する大きさのみに出力信号ＯＵＴを調整することができる。すなわち、最初に入力された出力信号ＯＵＴとアナログ基準信号とを比較して比較結果によって生成された比較信号は、デジタル近似コードＤＡＰの最上位ビットＭＳＢを決め、デジタル近似コードＤＡＰは補償部１００に提供されて２＾Ｎ大きさのみに出力信号ＯＵＴを調整することができる。次のクロック周期に入力された出力信号ＯＵＴは最初周期で２^Ｎ大きさのみに補償が成り立った信号で、アナログ基準信号と比較して生成された比較信号によってデジタル近似コードＤＡＰの次の上位ビットが決定される。次の上位ビット、すなわち、Ｎ-１ビットは２^（Ｎ−１）大きさのみに出力信号ＯＵＴを調整することができる。周期により出力信号ＯＵＴの調整の大きさは順次小さくなり、したがって出力信号ＯＵＴはアナログ基準信号と同じ大きさを有するように調整され、近似の幅が１／２の大きさで小さくなりながら成り立つため調整時間が短縮され、調整の正確性も高い。連続近似過程でアナログ基準信号を一定の値で維持することができる。

計測部５００は反復的に比較信号と出力信号ＯＵＴとを比較して比較結果によりデジタル近似コードＤＡＰを生成し、デジタル近似コードＤＡＰによって調整されたアナログ出力信号ＯＵＴの認可を受けて反復的な連続近似過程を通じて出力信号ＯＵＴをアナログ基準信号と一致させることができる。

デジタル近似コードＤＡＰの最下位ビット（Ｌｅａｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ、ＬＳＢ）まで全部生成された場合、モード信号ＭＯＤＥをオーディオ増幅器１０が正常モードで動作するように非活性化することができる。実施形態によりデジタル近似コードＤＡＰの各ビット値が全部生成されなかった場合でも、出力信号ＯＵＴがアナログ基準信号と同じ場合、モード信号ＭＯＤＥが変換されて計測モードで正常モードに変換することができる。モード信号ＭＯＤＥが非活性化された時点で補償部１００はデジタル近似コードＤＡＰを補償コードで保存する。

一実施形態で、アナログ基準信号ＶＡＲＥＦはアナログ接地電圧に相応して、デジタル基準コードＤＲＣはデジタル接地レベルに相応することができる。他の実施形態で、アナログ基準信号ＶＡＲＥＦは駆動電圧のＮ分割値（Ｎは１以上の自然数）に相応し、デジタル基準コードＤＲＣは駆動電圧のＮ分割値のデジタルレベルに相応することができる。

従来のＤ級オーディオ増幅器で増幅された変調信号が電源電圧ＶＤＤと接地電圧ＧＮＤとの間でデジタル出力を有する場合には電源電圧ＶＤＤの１／２の大きさ程度の直流成分を除去する必要があるため、容量が大きいキャパシタを必要とする。キャパシタの大きさによるオーディオ増幅器の大型化を防止するためにハーフブリッジ形態のＤ級オーディオ増幅器で駆動回路に正電源電圧＋ＶＤＤと負電源電圧−ＶＤＤを印加して接地電圧を間に置いてスイングする出力信号を実現することができる。しかし、駆動回路の出力信号が正確に駆動電圧のレベルを有することができないか、または、駆動電圧の不一致によって出力信号ＯＵＴは電源電圧ＧＮＤ付近でオフセットを発生させる。また、駆動回路を構成する素子の抵抗によってミスマッチングが発生することがある。例えば、駆動回路に供給される駆動電圧ＶＤＲが素子を通じて増幅信号ＡＳとして提供される過程で、素子のターンオン抵抗と同じ要因によって増幅信号ＡＳが変化し、素子特性が対称を成すことができないためミスマッチングが発生することがある。

本発明の実施形態に係るオーディオ増幅器１０では、計測部５００が出力信号ＯＵＴのオフセットのデジタルレベルに相応するデジタル近似コードＤＡＰを生成し、補償部１００がデジタル近似コードＤＡＰに基づいて補償されたデジタル入力信号に相応する補償信号ＣＩＮを生成することによって、上述のようなミスマッチによる出力信号ＯＵＴのオフセットを効果的に補償することができる。

図２〜図４は、本発明の一実施形態に係る計測部を示す図である。
図２を参照すれば、計測部５００ａは低域通過フィルタＬＰＦ、比較器５１０、及び連続近似レジスタ５２０を含むことができる。
計測部５００ａはモード信号ＭＯＤＥに応答して出力信号ＯＵＴを低域通過フィルタＬＰＦに提供するスイッチＳＷをさらに含むことができる。

低域通過フィルタＬＰＦは抵抗Ｒ及びキャパシタＣを含むことができる。低域通過フィルタＬＰＦは、モード信号ＭＯＤＥに応答して出力信号ＯＵＴの低周波成分のみを通過させ、フィルタされた出力信号ＦＯＵＴを比較器５１０に提供する。計測部５００ａはモード信号ＭＯＤＥに応答して活性化する。

比較器５１０はフィルタされた出力信号ＦＯＵＴをアナログ基準信号ＶＡＲＥＦと比較して比較信号ＣＭＰを生成する。例えば、フィルタされた出力信号ＦＯＵＴがアナログ基準信号ＶＡＲＥＦより大きい場合、比較信号ＣＭＰは論理状態「ハイ」に相応することができ、フィルタされた出力信号ＦＯＵＴがアナログ基準信号ＶＡＲＥＦより小さい場合、比較信号ＣＭＰは論理状態「ロー」に相応することができる。比較器５１０はクロック信号に同期して動作することができる。

連続近似レジスタ５２０は比較信号ＣＭＰに基づいてデジタル近似コードＤＡＰを次々と生成する。例えば、デジタル近似コードＤＡＰは８ビットのデジタル２進コードでもあってもよい。デジタル近似コードＤＡＰの各ビット値が全部生成されると、モード信号ＭＯＤＥを非活性化させることができる。ただし、モード信号ＭＯＤＥはデジタル近似コードＤＡＰの各ビットが全部生成されなかった場合でも外部の入力などによって非活性化されてオーディオ増幅器を正常モードで動作するようにすることができる。デジタル近似コードＤＡＰの詳しい生成過程は後述する。

実施形態に従って計測器５００ａはアナログ基準信号生成器５３０を含むことができる。アナログ基準信号生成器５３０は、デジタル基準コードに相応するアナログ基準信号ＶＡＲＥＦを生成する。 例えば、デジタル基準コードがデジタル接地レベルを示す場合、アナログ基準信号ＶＡＲＥＦはアナログ接地電圧に相応することができ、デジタル基準コードがデジタル電源電圧レベルを示す場合、アナログ基準信号ＶＡＲＥＦは、アナログ電源電圧を有することができる。

図３は本発明の一実施形態に係る計測部を示す図である。
図３を参照すれば、計測部５００ｂは低域通過フィルタＬＰＦ、比較器５１０、蓄積器５１５、及び連続近似レジスタ５２０を含むことができる。
図２と比較した時、計測部５００ｂは蓄積器５１５をさらに含んで比較器５１０から出力された比較信号ＣＭＰを蓄積して連続近似レジスタ５２０に提供する。例えば、蓄積器５１５は、比較信号ＣＭＰが論理ハイレバルの場合「＋１」に相応する値を蓄積し、論理ローレベルの場合「−１」に相応する値を蓄積し、蓄積した結果の符号を示す符号信号ＡＣＭＰを提供することができる。

比較器５１０が一時的に誤った比較信号ＣＭＰを生成したり、ノイズが発生してフィルタされた出力信号ＦＯＵＴの値が非正常値の場合、誤った比較信号ＣＭＰが出力されることがある。誤った比較信号ＣＭＰが出力される場合、比較信号ＣＭＰは論理状態「ハイ」あるいは論理状態「ロー」の二種類の値を有するため、二つの値のうちの他の値を有することになる場合、デジタル近似コードＤＡＰに１ビットのエラーが発生する。エラーが発生すればそれだけ補償が適切に成り立つことができず、計測時間も増加する。一定の時間の間に出力された比較信号ＣＭＰを蓄積する蓄積器５１５を通じて生成された符号信号ＡＣＭＰは瞬間的な雑音などによるデジタル近似コードＤＡＰの誤りを減らすことができる。

例えば、デジタル近似コードＤＡＰの一ビットを決める過程で、フィルタされた出力信号ＦＯＵＴがアナログ基準信号ＶＡＲＥＦより小さい場合、比較信号ＣＭＰは論理状態「ロー」を示さなければならない。しかし、瞬間的に比較信号ＣＭＰが論理状態「ハイ」を示すことがある。蓄積器５１５は一定の時間、あるいは比較器５１０がクロック信号に同期して動作する場合にはクロック信号の一定周期の間に出力される比較信号ＣＭＰを蓄積する。比較信号ＣＭＰが瞬間的に論理状態「ハイ」に相応するとしても、蓄積値の符号信号ＡＣＭＰは最終的に論理状態「ロー」に相応する値を有することになり、デジタル近似コードＤＡＰのエラーを減らすことができる。

連続近似レジスタ５２０は符号信号ＡＣＭＰに基づいてデジタル近似コードＤＡＰを生成することができる。符号信号ＡＣＭＰは一定の時間の間の比較信号ＣＭＰを蓄積した値であるため、連続近似レジスタ５２０は瞬間的に比較信号ＣＭＰが誤った値を出力した場合でも比較信号ＣＭＰを一定時間の間に蓄積して瞬間的な誤りによる影響を減らして、雑音に鈍感な動作の特性を有することができる。
計測部５００ｂの動作は比較信号ＣＭＰを一定の時間の間蓄積して符号信号ＡＣＭＰとして出力すること以外には、図２の計測部５００ａと同一であるためこれに対する説明は省略することにする。

図４は本発明の一実施形態に係る計測部を示す図である。
図４を参照すれば、計測部５００ｃは、第１低域通過フィルタＬＰＦ１、比較器５１０、連続近似レジスタ５２０、及び第２低域通過フィルタＬＰＦ２を含むことができる。
第２低域通過フィルタＬＰＦ２は連続近似レジスタ５２０から出力されたデジタル近似コードＤＡＰを平均化して高周波成分をフィルタし、フィルタされたデジタル近似コード（ＦＤＡＰ）を生成する。第２低域通過フィルタＬＰＦ２はデジタル近似コードＤＡＰのノイズを除去する。第２低域通過フィルタＬＰＦ２はデジタル信号処理を利用してデジタル近似コードＤＡＰのノイズを除去するデジタル低域通過フィルタとすることができる。
これ以外の計測部５００ｃの動作は、図２及び図３の計測部５００ａ、５００ｂと同一であるため、これに対する説明は省略する。

図５は、本発明の一実施形態に係る補償部を示す図である。
図５を参照すれば、補償部１００ａは第１多重化器１１０、第２多重化器１２０、レジスタ１３０、及び減算器１４０を含むことができ、実施形態によってデジタル基準コード生成器１５０をさらに含むことができる。

第１多重化器１１０はモード信号ＭＯＤＥに基づいてデジタル入力信号ＤＩＮ及びデジタル基準コードＤＲＣのうちの一つを選択して出力する。計測モードでモード信号ＭＯＤＥが活性化された場合、第１多重化器１１０はデジタル基準コードＤＲＣを出力する。正常モードでモード信号ＭＯＤＥが非活性化された場合、第１多重化器１１０はデジタル入力信号ＤＩＮを出力する。

第２多重化器１２０はモード信号ＭＯＤＥに基づいてデジタル近似コードＤＡＰ及びレジスタ１３０に保存された補償コードＣＰのうちの一つを選択して出力する。補償コードＣＰはモード信号ＭＯＤＥが非活性化される時点でのデジタル近似コードＤＡＰと実質的に同一である。

デジタル近似コードＤＡＰは計測部５００から１ビットずつ順次に生成されるため、オーディオ増幅器１０の動作状態でよって相異なる値を有することができる。補償部１００は相異なるデジタル近似コードＤＡＰに基づいて補償信号ＣＩＮを出力する。すなわち、順次に生成されたデジタル近似コードＤＡＰに基づいて補償信号ＣＩＮが生成され、出力信号ＯＵＴは補償信号ＣＩＮに基づいて生成されて計測部５００に提供される。

レジスタ１３０はデジタル近似コードＤＡＰを保存する。デジタル近似コードＤＡＰの各ビットは順次に生成されて初期化された値が更新されるため、補償コードＣＰは計測部５００に含まれた連続近似レジスタ５２０の動作が完了する時点、例えば、連続近似レジスタ５２０で生成されるデジタル２進コードの各ビットが比較信号ＣＭＰに基づいて生成された場合にはモード信号ＭＯＤＥが非活性化されると同時に所定の値に決まる。レジスタ１３０は順次に更新されるデジタル近似コードＤＡＰを保存するため、モード信号ＭＯＤＥが非活性化されると計測部５００は非活性化され、それ以上デジタル近似コードＤＡＰが更新されないため、この時点でのデジタル近似コードＤＡＰを補償コードＣＰとして保存する。補償コードＣＰは最終的に調整された出力信号ＯＵＴの調整値のレベルに相応するデジタル値を示す。正常モードでデジタル入力信号ＤＩＮは補償コードＣＰによって補正されて、計測モードで測定されたオフセットを補償することができる。

減算器１４０は第１多重化器ＭＵＸ１の出力信号ＭＯ１から第２多重化器ＭＵＸ２の出力信号ＭＯ２を減算して補償信号ＣＩＮを生成する。例えば、計測モードではデジタル基準コードＤＲＣからデジタル近似コードＤＡＰを引いた補償信号ＣＩＮを提供する。デジタル近似コードＤＡＰは計測モードで順次に相異なる値を有するため、計測モードの間にデジタル基準コードＤＲＣが一定の値で維持されても、補償信号ＣＩＮは相異なる値を有することができる。

正常モードで、第１多重化器ＭＵＸ１は入力信号がオーバーサンプリングフィルタによってサンプリングされたデジタル入力信号ＤＩＮを出力し、第２多重化器ＭＵＸ２は補償コードＣＰを出力する。減算器１４０はデジタル入力信号ＤＩＮで補償コードＣＰを利用して以前計測モードと反対に演算することによって補償信号ＣＩＮを出力する。正常モードで補償コードＣＰはオフセットレベルの絶対値に相応する符号が反対の一定の値を有するから、デジタル入力信号ＤＩＮのオフセットを補償した補償信号ＣＩＮを生成することができ、最終的な出力信号ＯＵＴのオフセットを除去することができる。

図６は本発明の一実施形態に係る補償部を示すブロック図である。
図６を参照すれば、補償部１００ｂは、第１多重化器１１０、第２多重化器１２０、レジスタ１３０、減算器１４０、デジタル基準コード生成器１５０、補償制御器１６０、及び補償コード演算器１７０を含むことができる。
補償制御器１６０はデジタル制御信号ＤＣＯＮを生成してデジタル基準コード生成器１５０を制御し、デジタル基準コードＤＲＣが示す電圧レベルを調整する。

例えば、デジタル基準コードＤＲＣが駆動電圧ＶＤＲのＮ分割値に相応する電圧レベルを示す場合、連続近似過程を通じてデジタル近似コードＤＡＰが提供される。一つのデジタル基準コードＤＲＣに対しデジタル近似コードＤＡＰが全部生成された場合、すなわち、デジタル近似コードＤＡＰのすべてのビットの値が生成された場合、モード信号ＭＯＤＥは非活性化されることができる。

他の実施形態において、駆動電圧ＶＤＲは第１駆動電圧ＶＤＤ１及び第２駆動電圧ＶＤＤ２を含むことができ、補償制御器１６０はデジタル制御信号ＤＣＯＮを通じてデジタル基準コードＤＲＣを第１駆動電圧ＶＤＤ１のＮ分割値を示すように制御する。この場合、生成されたデジタル近似コードＤＡＰは第１補償コードＣＰ１としてレジスタ１３０に保存され、臨時補償コードＴＣＰとして補償コード演算器１７０に提供される。補償制御器１６０はモード信号ＭＯＤＥを非活性化させず、デジタル制御信号ＤＣＯＮを通じてデジタル基準コード生成器１５０で第２駆動電圧ＶＤＤ２のＮ分割値を示すデジタル基準信号ＤＲＣを生成することにする。この場合、生成されたデジタル近似コードＤＡＰは第２補償コードＣＰ２としてレジスタ１３０に保存され、臨時補償コードＴＣＰとして補償コード演算器１７０に提供することができる。この場合、第１駆動電圧ＶＤＤ１は正電源電圧＋ＶＤＤであることができ、第２駆動電圧ＶＤＤ２は負電源電圧−ＶＤＤであることができる。それぞれの駆動電圧に対し補償コードＣＰ１、ＣＰ２を生成することによって補償の正確性を高めることができる。

補償コード演算器１７０は少なくとも一つ以上の臨時補償コードＴＣＰに基づいて補償コードＣＰを生成する。上述の説明の実施形態で補償コードＣＰは第１及び第２補償コードＣＰ１、ＣＰ２の和として生成することができる。また、実施形態により、それぞれの臨時補償コードＴＣＰは合算のような演算をせず、図１の駆動部３００に提供することができる。臨時補償コードＴＣＰの駆動部３００においての動作は後述する。

補償制御器１６０は補償コードＣＰが生成されれば、モード信号ＭＯＤＥを非活性化して第１多重化器１１０からデジタル入力信号ＤＩＮを出力するようにし、第２多重化器１２０から補償コードＣＰを出力するようにする。
減算器１４０は第１多重化器１１０の出力信号ＭＯ１及び第２多重化器１２０の出力信号ＭＯ２に基づいて補償信号ＣＩＮを生成する。補償信号ＣＩＮは第１多重化器１１０の出力信号ＭＯ１から第２多重化器１２０の出力信号ＭＯ２を減算して生成することができる。

図７は本発明の一実施形態に係るオーディオ増幅器の動作を説明するための波形図である。
図１〜図７を参照して、本発明の一実施形態に係るオーディオ増幅器の動作を説明する。
図４においてデジタル近似コードＤＡＰは「１０００００００」で初期化される。図７でデジタル近似コードＤＡＰは、８ビットのデジタル２進コードを例として説明したがこれに限定されない。

時間ｔ１でモード信号ＭＯＤＥが活性化すれば、計測部５００が活性化して出力信号ＯＵＴが計測部５００に提供されて最初の近似過程が実行される。出力信号ＯＵＴは低域通過フィルタによってノイズが除去されて比較器５１０に提供されて、比較器５１０はフィルタされた出力信号ＦＯＵＴとアナログ基準信号ＶＡＲＥＦを比較して比較信号ＣＭＰを出力する。比較信号ＣＭＰはフィルタされた出力信号ＦＯＵＴの大きさにより論理状態「ハイ」あるいは「ロー」に相応する値を有することができる。フィルタされた出力信号ＦＯＵＴがアナログ基準信号ＶＡＲＥＦより小さい場合、すなわち負のオフセットが発生した場合、比較信号ＣＭＰは論理状態「ロー」に相応することができる。

負のオフセットが発生したためオフセットを正の方向で補正する必要があるので、時間ｔ１でのデジタル近似コードＤＡＰの最上位ビット（すなわち、ｔ１のＢ７）は比較信号ＣＭＰを反転させた論理状態「ハイ」に相応する「１」を有することができる。ただし、補償部のデジタル基準コードＤＲＣ及びデジタル近似コードＤＡＰの演算方法によってデジタル近似コードＤＡＰは相異なるように生成することができる。デジタル近似コードＤＡＰの残りビットはデジタル近似コードＤＡＰの初期値を１ビットずつ、シフトして生成することができる。例えば、時間ｔ１でのデジタル近似コードＤＡＰの次の上位ビット（ｔ１でのＢ６）はデジタル近似コードＤＡＰの初期値の最上位ビット（ｔ０でのＢ７）に相応することができる。

したがって、最初の近似結果、デジタル近似コードＤＡＰは「１１００００００」の値を有することができる。従って、補償信号ＣＩＮはデジタル基準コードＤＲＣからデジタル近似コードＤＡＰを減算して生成することができる。以下においては補償信号ＣＩＮがデジタル基準コードＤＲＣからデジタル近似コードＤＡＰを減算して生成することを基準として説明する。最初の近似結果、デジタル近似コードＤＡＰは「１１００００００」の値を有し、補償部ではデジタル基準コードとデジタル近似コードＤＡＰとに基づいて補償信号ＣＩＮを生成して変調器、駆動部、及び低域通過フィルタを経てアナログ信号形態の出力信号ＯＵＴが計測部に提供する。

時間ｔ２で、二番目近似過程では、フィルタされた出力信号ＦＯＵＴの値が正のオフセットで補正され、アナログ基準信号ＶＡＲＥＦより大きいから比較信号ＣＭＰは論理状態「ハイ」に相応する。また負のオフセットで補正する必要があるから次の上位ビット、すなわち７回目ビット（ｔ２のＢ６）は比較信号ＣＭＰと論理状態が反対の「０」の値を有する。時間ｔ２でのデジタル近似コードＤＡＰの残りビットはデジタル近似コードＤＡＰの初期値を２ビットずつシフトして生成することができる。二番目近似結果、デジタル近似コードＤＡＰは「１０１０００００」の値を有する。補償部は同じ過程を通じてデジタル基準コードＤＲＣからデジタル近似コードＤＡＰを減算して補償信号ＣＩＮを出力し、補償信号ＣＩＮに基づいて生成されたフィルタされた出力信号ＦＯＵＴがアナログ基準信号ＶＡＲＥＦと比較される。

図７を参照すれば、オフセット補償の大きさは近似過程を経て少しずつ小さくなる。デジタル近似コードＤＡＰが２進デジタルコードであるため、最上位ビットから順次補償レベルの大きさは２の補数形態で、すなわち１／２ずつ小さくなり、補償レベルを順次に減らしながら反復的に出力信号ＯＵＴのオフセットを補正して補償時間を短縮することがすることができる。したがって、より正確な補償を実現することができる。補償レベルの大きさは２の補数に限定されず、実施形態によって相異なる値を有することができる。また、デジタル近似コードのビット数も８ビットに限定されない。

連続近似レジスタで生成されるデジタル近似コードＤＡＰが比較信号ＣＭＰに基づいて全部生成されれば、モード信号ＭＯＤＥが非活性化される。図７において、デジタル近似コードＤＡＰは「１０１０１０１０」であり、補償部１００では順次に更新されるデジタル近似コードＤＡＰを保存するから補償コードＣＰはモード信号ＭＯＤＥが非活性化された時点のデジタル近似コードＤＡＰと実質的に同一である。
ＶＣＢは連続近似方法による補償レベルを示す。デジタル近似コードＤＡＰによってデジタル入力信号ＤＩＮを補償してフィルタされた出力信号ＦＯＵＴが有するオフセットを減らすことが出来る。

図８は、図１の駆動部の一実施形態を示す図である。
図５を参照すれば、駆動部３００ａは、駆動電圧生成器３１０及び駆動回路３２０を含むことができる。

駆動電圧生成器３１０は補償コードＣＰに基づいて負のオフセットが発生した場合には、正電源電圧＋ＶＤＤを増加させ、正のオフセットが発生した場合には正電源電圧＋ＶＤＤを減少させるなどで、正電源電圧＋ＶＤＤと負電源電圧−ＶＤＤの和が接地電圧ＧＮＤに相応するように第１駆動電圧ＶＤＤ１及び第２駆動電圧ＶＤＤ２を生成する。駆動電圧は、図６の補償部で臨時補償コードＴＣＰの入力を受けて第１駆動電圧ＶＤＤ１及び第２駆動電圧ＶＤＤ２の大きさを各々調整することもできる。例えば、デジタル基準コードＤＲＣが第１駆動電圧ＶＤＤ１のＮ分割値を示す場合、生成された第１補償コードＣＰ１に基づいて第１駆動電圧ＶＤＤ１が調整され、デジタル基準コードＤＲＣが第２駆動電圧ＶＤＤ２のＮ分割値を示す場合、生成された第２補償コードＣＰ２に基づいて第２駆動電圧ＶＤＤ２を調整することができる。

駆動回路３２０は第１駆動電圧ＶＤＤ１及び第２駆動電圧ＶＤＤ２の間に直列に連結されたＰＭＯＳトランジスタＭＰ及びＮＭＯＳトランジスタＭＮを含むことができる。
ＰＭＯＳトランジスタＭＰは第１電源電圧ＶＤＤ１に連結されたソース、変調信号ＭＩＮの印加を受けるゲート及び低域通過フィルタＬＰＦと連結されて増幅信号ＡＳを出力するドレインを含む。ＮＭＯＳトランジスタＭＮは第２電源電圧ＶＤＤ２に連結されたソース、変調信号ＭＩＮの印加を受けるゲート、及び低域通過フィルタＬＰＦと連結されたドレインを含む。変調信号ＭＩＮの同時入力を受けた駆動回路３２０は変調信号ＭＩＮが論理状態「ハイ」に相応する場合にはＮＭＯＳトランジスタＭＮがターンオンされ、ＰＭＯＳトランジスタＭＰがターンオフされて第２電源電圧ＶＤＤ２に相応する増幅信号ＡＳを出力する。変調入力信号ＭＩＮが論理状態「ロー」に相応する場合にはＮＭＯＳトランジスタＭＮがターン-オフされてＰＭＯＳトランジスタＭＰがターンオンされ、第１電源電圧ＶＤＤ１に相応する増幅信号ＡＳを出力する。

増幅信号ＡＳは低域通過フィルタＬＰＦを通過して平均化されてデジタル信号の増幅信号ＡＳをアナログ出力信号ＯＵＴとして出力する。
駆動部３００は補償コードＣＰに基づいて駆動電圧ＶＤＲを調整してオフセットを減らす。駆動電圧生成器３２０により出力信号ＯＵＴのオフセットが減ることになってオフセット調整効果を向上させることができる。

図９は本発明の一実施形態に係る駆動部を示すブロック図である。
図９を参照すれば、駆動部３００ｂは、駆動信号生成器３１５及び駆動回路３２５を含むことができる。
駆動信号生成器３１５は補償コードＣＰ及び変調信号ＭＩＮに基づいて補償駆動信号ＣＳを生成する。補償駆動信号ＣＳは補償コードＣＰに基づいて駆動回路３２５のターンオン抵抗によるミスマッチングを調整することができる。例えば、図１のオーディオ増幅器の計測モードで補償部１００でデジタル接地電圧レベルに相応するデジタル基準コードＤＲＣを入力する場合、出力信号ＯＵＴが接地電圧と微細な差を有するアナログ値を有するため、駆動回路の受動素子によるミスマッチングを計測することが難しい。

駆動電圧ＶＤＲのＮ分割値（Ｎは１以上の自然数）に相応するデジタルレベルのデジタル基準コードＤＲＣを利用して補償信号ＣＩＮを生成すれば、出力信号ＯＵＴは駆動電圧ＶＤＲのデジタル接地電圧レベルの信号ではなく、駆動回路３２５の駆動電圧ＶＤＲのＮ分割値を有する出力信号ＯＵＴが生成される。出力信号ＯＵＴは理想的には駆動電圧ＶＤＲのＮ分割値と同じ値を有するか、または、駆動回路３２５に含まれたトランジスタのターンオン抵抗の影響で駆動電圧ＶＤＲのＮ分割値より小さい出力信号ＯＵＴが生成され、これによって線形特性が劣化する。接地電圧レベルにおいてのオフセットを補正すると共に、ターンオン抵抗ミスマッチングの補正を行うことにより、動作信頼性を向上させることができる。

図１０は、図９に含まれた駆動回路の一つの例を示す回路図である。
図１０を参照すれば、駆動回路３２５は、ＰＭＯＳトランジスタアレイ３２５１及びＮＭＯＳトランジスタアレイ３２５３を含むことができる。 ＰＭＯＳトランジスタアレイ３２５１は複数のＰＭＯＳトランジスタ（ＭＰ０、ＭＰ１、…、ＭＰｎ）を含み、ＮＭＯＳトランジスタアレイ３２５３は複数のＮＭＯＳトランジスタ（ＭＮ０、ＭＮ１、…、ＭＮｎ）を含むことができる。

ＰＭＯＳトランジスタアレイ３２５１及びＮＭＯＳトランジスタアレイ３２５３は、第１駆動電圧ＶＤＤ１及び第２駆動電圧ＶＤＤ２との間に直列に連結され、ＰＭＯＳトランジスタアレイ３２５１及びＮＭＯＳトランジスタアレイ３２５３が連結される第１ノードＮＤ１を通じて増幅信号ＡＳが出力される。増幅信号ＡＳは低域通過フィルタＬＰＦと連結することができる。

ＰＭＯＳトランジスタアレイ３２５１は第１駆動電圧ＶＤＤ１と第１ノードＮＤ１との間に並列に連結された複数のＰＭＯＳトランジスタ（ＭＰ０、ＭＰ１、…、ＭＰｎ）を含み、各トランジスタは駆動信号生成器３１５から補償駆動信号ＣＳに含まれた補償駆動信号（ＰＣ０、ＰＣ１、…、ＰＣｎ）を各々印加される。補償駆動信号（ＰＣ０、ＰＣ１、…、ＰＣｎ）に基づいて複数のＰＭＯＳトランジスタ（ＭＰ０、ＭＰ１、…、ＭＰｎ）はターンオンされるか、または、ターン-オフされる。

例えば、補償コードＣＰに基づいて変調信号ＭＩＮが論理状態「ハイ」に該当する場合、１個のＰＭＯＳトランジスタがターンオンされなければならない場合ならば、ＰＭＯＳ補償駆動信号（ＰＣ０、ＰＣ１、…、ＰＣｎ）は一つのＰＭＯＳトランジスタのみがターンオンされるようにし、論理状態「ロー」に該当する場合、ＰＭＯＳトランジスタが全部ターンオフされるようにするＰＭＯＳ補償駆動信号（ＰＣ０、ＰＣ１、…、ＰＣｎ）を生成してターンオン抵抗を調節する。ターンオンされるＰＭＯＳトランジスタの数によってターンオン抵抗が調整される。ターンオンされるＰＭＯＳトランジスタの数が増加する場合、全体的なターンオン抵抗は減少する。すなわち、補償コードＣＰに基づいて変調信号ＭＩＮが特定の値を有する場合、ターンオンされるトランジスタの個数が決定され、補償駆動信号ＣＳが各トランジスタのゲートに入力されてターンオンまたはターン-オフされるかが制御される。

第１ＰＭＯＳトランジスタＭＰ０は第１ノードＮＤ１に連結されたドレイン、第１ＰＭＯＳ補償駆動信号ＰＣ０の印加を受けるゲート及び第１駆動電圧ＶＤＤ１の印加を受けるソースを含み、第１ＮＭＯＳトランジスタＭＮ０は第１ノードＮＤ１に連結されたドレイン、第１ＮＭＯＳ補償駆動信号ＮＣ０の印加を受けるゲート、及び第２駆動電圧ＶＤＤ２の印加を受けるソースを含む。第１ＰＭＯＳ補償駆動信号ＰＣ０及び第１ＮＭＯＳ補償駆動信号ＮＣ０は補償コードＣＰに基づいて実質的に同じ値を有するが、第１ＰＭＯＳ補償駆動信号ＰＣ０は第１補償コードＣＰ１、また第１ＮＭＯＳ補償駆動信号ＮＣ０は第２補償コードＣＰ２に基づいて各々相異なる値を有することもある。

複数のＰＭＯＳトランジスタ（ＭＰ１、…、ＭＰｎ）は、第１ＰＭＯＳトランジスタＭＰ０と同じ構成を有し、複数のＮＭＯＳトランジスタ（ＭＮ１、…、ＭＮｎ）は、第１ＮＭＯＳトランジスタＭＮ０と同じ構成を有する。ただし、それぞれのトランジスタのゲートに印加される信号のみが相違する。第２ＰＭＯＳトランジスタＭＰ１で第ｎＰＭＯＳトランジスタＭＰｎは、各々第２ＰＭＯＳ補償駆動信号ＰＣ１で第ｎＰＭＯＳ補償駆動信号ＰＣｎの入力を受け、第２ ＮＭＯＳトランジスタＭＮ１で第ｎＮＭＯＳトランジスタＭＮｎは、各々第２ ＮＭＯＳ補償駆動信号ＮＣ１で第ｎＮＭＯＳ補償駆動信号ＮＣｎを入力受ける。

補償駆動信号ＣＳに応答してそれぞれのＮＭＯＳトランジスタ、あるいはＰＭＯＳトランジスタがターンオンまたはターン-オフされ、従って、複数のトランジスタによって駆動回路３２５のターンオン抵抗を調整することができる。
例えば、補償部のデジタル基準コード生成器１５０で正電源電圧＋ＶＤＤのＮ分割値に相応するデジタル基準コードＤＲＣが印加される場合、駆動部３００ｂでは所定時間の間に論理状態「ハイ」値を有し、所定時間の間論理状態「ロー」値を有する増幅信号ＡＳを生成して、出力信号ＯＵＴの周期の間の平均値が正電源電圧＋ＶＤＤのＮ分割値に相応するようにする。

例えば、デジタル基準コードＤＲＣが正電源電圧＋ＶＤＤに相応する場合、増幅信号ＡＳは、一周期の間論理状態「ハイ」に相応し、出力信号ＯＵＴは正電源電圧＋ＶＤＤに相応しなければならない。しかし、駆動回路３２５で正電源電圧＋ＶＤＤと実質的に同一の第１電源電圧ＶＤＤ１から第１ノードＮＤ１に電流が供給されるが、複数のＰＭＯＳトランジスタ（ＭＰ０、ＭＰ１、…、ＭＰｎ）のターンオン抵抗によって増幅信号ＡＳは、正確には正電源電圧＋ＶＤＤに相応せず、時間が経つほど値が小さくなる。

計測部５００は出力信号ＯＵＴと補償部１００で生成されたデジタル基準コードＤＲＣに相応するアナログ電圧を有するアナログ基準信号ＶＡＲＥＦとを比較して比較信号ＣＭＰを出力し、順次にデジタル近似コードＤＡＰを生成する。アナログ基準信号ＶＡＲＥＦは計測部５００に含まれたアナログ基準信号生成器５３０によって生成することができ、デジタル基準コードＤＲＣ及びアナログ基準信号ＶＡＲＥＦはオーディオ増幅器の別途の制御部によって制御することができる。

計測部５００が出力信号ＯＵＴとアナログ基準信号ＶＡＲＥＦとを比較して順次にデジタル近似コードＤＡＰを生成し、補償部１００がデジタル近似コードＤＡＰに基づいて補償信号ＣＩＮを出力して変調器２００、駆動部３００、及び低域通過フィルタ４００を経て出力信号ＯＵＴを生成し、反復的にデジタル近似コードＤＡＰを更新する過程は前述したのと同一である。

デジタル基準コードＤＲＣの値を相異なるように変更しながら駆動回路３２５のターンオン抵抗を測定してオフセットを減らす過程はデジタル基準コードＤＲＣの値を相異なるように変更しながら行なうことができる。実施形態によって、デジタル基準コードＤＲＣが正電源電圧＋ＶＤＤに相応する場合、ＰＭＯＳトランジスタアレイ３２５１のターンオン抵抗を調整し、デジタル基準コードＤＲＣが負電源電圧−ＶＤＤに相応する場合、ＮＭＯＳトランジスタアレイ３２５３のターンオン抵抗を調整することができる。従って、接地電圧ＧＮＤを基準として正電源電圧＋ＶＤＤのＮ分割値及び負電源電圧−ＶＤＤのＮ分割値に相応するデジタル基準コードＤＲＣを入力してターンオン抵抗にともなう出力信号ＯＵＴを調整することになれば、それぞれの場合に対し生成された補償コードＣＰを演算して正確な補償コードＣＰを得たり、各々に対し相異なる補償信号を生成することができる。

図１０では駆動回路３２５をＤ級増幅回路の構成で示したが、駆動回路３２５は一般的なオーディオ増幅回路のＡ級、Ｂ級、ＡＢ級増幅回路の構成を有することができる。
図１１は本発明の一実施形態に係るアナログ基準信号生成器を示す回路図である。
図１１を参照すれば、アナログ基準信号生成器５３０は、第１電源電圧ＶＤＤ１及び第２電源電圧ＶＤＤ２の間に直列に連結された複数の抵抗Ｒ０、Ｒ１、…、Ｒｓ）及び複数のスイッチ（ＳＷ０、ＳＷ１、…、ＳＷｓ＋１）を含むことができる。

第１電源電圧ＶＤＤ１及び第２電源電圧ＶＤＤ２は、駆動部３００の駆動電圧ＶＤＲと同一とすることができ、実施形態によって各々正電源電圧＋ＶＤＤ及び負電源電圧−ＶＤＤと同一とすることができる。また、第１電源電圧ＶＤＤ１及び第２電源電圧ＶＤＤ２は図８を参照して説明した通り、補償コードＣＰに基づいて図８の駆動電圧生成器５１０によって相異なるように調整することもできる。

実施形態によってアナログ基準信号生成器５３０は、アナログ基準信号制御器５３１をさらに含むことができる。アナログ基準信号制御器５３１はアナログ基準信号ＶＡＲＥＦをデジタル基準コードＤＲＣと同一のアナログ値となるように生成するためのアナログ制御信号ＡＣＯＮを生成する。複数のスイッチ（ＳＷ０、ＳＷ１、…、ＳＷｓ+１）は、各々アナログ制御信号ＡＣＯＮに応答して連結される。例えば、デジタル基準コードＤＲＣが正電源電圧＋ＶＤＤのデジタルレベルに相応する値を有する場合、アナログ基準信号ＶＡＲＥＦが正電源電圧＋ＶＤＤと同じアナログ値を有しなければならないため、第１スイッチＳＷ０を連結するようにするアナログ制御信号ＡＣＯＮを生成する。

オーディオ増幅器は、順次的な近似過程を通じて得た補償コードＣＰに基づいてデジタル入力信号ＤＩＮのレベルを補償するかまたは駆動電圧ＶＤＲを調整し、または、補償駆動信号ＣＳを生成して駆動回路のターンオン抵抗を調整することができる。
オーディオ増幅器の動作過程で発生するオフセットを補正することによって、より正確な増幅を成し遂げることができ、正常な動作と関係なく常に消費される停止電流（ｑｕｉｅｓｃｅｎｔ ｃｕｒｒｅｎｔ）を減らすことができる。

図１２は、本発明の一実施形態に係るオーディオ増幅器を示すブロック図である。
図１２を参照すれば、オーディオ増幅器８００は、制御器８１０、補償部８２０、変調部８３０、駆動部８４０、計測部８５０、及び出力部ＲＬを含むことができる。
制御器８１０は、増幅動作を計測モード及び正常モードのうちの一つに選択する。計測モードで動作する場合、モード信号ＭＯＤＥが活性化され、各々補償部８２０及び計測部８６０に提供される。また、補償部８２０で生成されるデジタル基準コードＤＲＣのデジタルレベルを決めることができ、計測部８６０で出力信号ＯＵＴの比較基準になるアナログ基準信号ＶＡＲＥＦが、デジタル基準コードＤＲＣと同一値のアナログ電圧を有するように制御することができる。従って、制御器８１０は制御信号ＣＯＮを生成して補償部８２０及び変調部８３０に提供する。

制御器８１０は、駆動部８４０が補償コードＣＰに基づいて別途の駆動電圧ＶＤＲを生成して動作することができるように設定することができる。
補償部８２０は、図５の補償部１００ａまたは図６の補償部１００ｂと同様に構成され、計測モードでデジタル基準コードＤＲＣ及びデジタル近似コードＤＡＰに基づいて補償信号ＣＩＮを生成する。計測モードでは順次にデジタル近似コードＤＡＰが更新されて補償信号ＣＩＮが生成され、デジタル基準コードＤＲＣは一定に維持される。計測過程が完了した場合、正常モードではデジタル入力信号ＤＩＮ及び補償コードＣＰに基づいて補償信号ＣＩＮを生成する。正常モードでは補償コードＣＰが一定に維持され、デジタル入力信号ＤＩＮで補償コードＣＰを減算するなどで、補償動作が行われる。

変調器８３０は、補償信号ＣＩＮを変調して変調信号ＭＩＮを駆動部８４０に提供する。
駆動部８４０は、図５の駆動部３００ａまたは図９の駆動部３００ｂと同様に構成され、駆動電圧ＶＤＲに基づいて動作し、変調信号ＭＩＮを受信して駆動電圧ＶＤＲレベルに増幅して増幅信号ＡＳを生成する。駆動電圧ＶＤＲは、電源電圧ＶＤＤであることができ、正電源電圧＋ＶＤＤ及び負電源電圧−ＶＤＤを含むことができる。

駆動電圧ＶＤＲは、外部から提供することができるが、駆動部８４０は、制御信号ＣＯＮ及び補償コードＣＰに基づいて駆動電圧ＶＤＲを生成することができる。実施形態に従って、駆動部８４０に含まれた駆動回路に入力される補償駆動信号ＣＳを生成することができる。
低域通過フィルタ８５０は、増幅信号ＡＳを平均化して高帯域成分を除去して出力信号ＯＵＴを生成する。出力信号ＯＵＴは出力部ＲＬを介して使用者に提供されるか、または計測部８６０に提供される。

計測部８６０は図２の計測部５００ａ、図３の計測部５００ｂ、または、図４の計測部５００ｃとすることができ、制御信号ＣＯＮに含まれたモード信号ＭＯＤＥに応答して活性化される。計測部８６０は、出力信号ＯＵＴをフィルタし、フィルタされた出力信号ＯＵＴを制御信号ＣＯＮに基づいてデジタル基準コードが示すアナログ電圧と同一値を有するアナログ基準信号と比較して比較信号を生成する。比較信号に基づいて連続近似方法に従ってデジタル近似コードＤＡＰを生成して補償部８２０に提供する。実施形態に従って、比較信号は一定の時間の間蓄積され、デジタル近似コードＤＡＰとして生成される。デジタル近似コードＤＡＰは低域通過フィルタを通過して雑音を除去した後に補償部８２０に提供されるようにすることもできる。

オーディオ増幅器８００は、サンプラ８７０をさらに含むことができる。 サンプラ８７０はアナログ入力信号ＩＮをサンプリングしてデジタル入力信号ＤＩＮを生成するか、または、デジタル入力信号を受けて動作周波数を高めてオーバーサンプリングしたデジタル入力信号ＤＩＮを補償部８２０に提供する。

以上、添付図面を参照しながら本発明の好適な実施形態について詳細に説明したが、本発明はかかる例に限定されない。本発明の属する技術の分野における通常の知識を有する者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本発明の技術的範囲に属するものと了解される。

本発明はオーディオ増幅器の接地に該当するデジタル基準コードを入力する場合、出力端で出力される信号をアナログ接地信号と比較して連続近似方式でオフセットを補正して補償されたコードを受信してデジタル入力信号にオフセットを事前補償して停止電流を減らすことができる。また、駆動回路の駆動電圧に比例するデジタル基準コードを入力する場合、連続近似方式で駆動回路のターンオン抵抗によるミスマッチングを補償して駆動回路の出力信号の線形性を向上させることができる。

従って、増幅動作を必要とする装置に利用することができ、特に、連続近似方式で速くて正確にオフセットあるいはミスマッチングを測定をすることができ、さらに、速い動作速度を要求し、停止状態でＤＣ電流を減らすことができるため、携帯用装置に使うことができる。

１００、８２０ 補償部
５００、８６０ 計測部
３００、８４０ 駆動部
５２０ 連続近似レジスタ

Claims (10)

1. デジタル入力信号、デジタル基準コード、モード信号、及びデジタル近似コードに基づいて補償信号を生成する補償部と、
   前記補償信号に基づいて出力信号を生成する出力部と、
   前記出力信号及び前記モード信号に基づいて連続近似方法で前記デジタル近似コードの各ビットを順次に生成する計測部と、を含むことを特徴とするオーディオ増幅器。
2. 前記計測部は、
   前記モード信号に応答してアナログ基準信号と前記出力信号とを比較して比較信号を生成する比較器と、
   前記比較信号に基づいて前記デジタル近似コードの最上位ビットから最下位ビットまで順次に生成する連続近似レジスタと、を含むことを特徴とする請求項１に記載のオーディオ増幅器。
3. 前記補償部は、前記モード信号に応答して前記デジタル近似コードを補償コードとして保存するレジスタを含み、前記モード信号は計測モードまたは正常モードを示し、
   前記補償部は前記計測モードでは前記補償コード及び前記デジタル入力信号に基づいて前記補償信号を生成し、前記正常モードでは前記デジタル近似コード及び前記デジタル基準コードに基づいて前記補償信号を生成することを特徴とする請求項２に記載のオーディオ増幅器。
4. 前記補償部は、前記モード信号に基づいて前記デジタル基準コードと前記デジタル入力信号のうちの一つを出力する第１多重化器と、
   前記モード信号に基づいて前記デジタル近似コードと前記補償コードのうちの一つを出力する第２多重化器と、
   前記第１多重化器の出力信号から前記第２多重化器の出力信号を減算する減算器と、を含むことを特徴とする請求項３に記載のオーディオ増幅器。
5. 前記出力部は、
   駆動電圧によって駆動され、前記補償信号に基づいて生成された変調信号を増幅して増幅信号を提供する駆動部と、
   前記増幅信号をフィルタして出力信号を提供する低域通過フィルタと、を含むことを特徴とする請求項２に記載のオーディオ増幅器。
6. 前記駆動部は、
   前記補償コードに基づいて第１及び第２駆動電圧を含む前記駆動電圧を生成する駆動電圧生成器と、
   前記駆動電圧によって駆動され前記変調信号に基づいて前記変調信号を増幅して前記増幅信号を生成する駆動回路と、を含むことを特徴とする請求項５に記載のオーディオ増幅器。
7. 前記アナログ基準信号は前記駆動電圧のＮ分割値（Ｎは１以上の自然数）を示し、前記デジタル基準コードは前記駆動電圧のＮ分割値のデジタルレベルを示すことを特徴とする請求項５に記載のオーディオ増幅器。
8. 前記駆動部は、
   前記補償コード及び前記変調信号に基づいて補償駆動信号を生成する駆動信号生成器と、
   前記駆動電圧によって駆動され、前記補償駆動信号を増幅して増幅信号を生成する駆動回路と、を含むことを特徴とする請求項７に記載のオーディオ増幅器。
9. 前記駆動電圧は第１駆動電圧及び第２駆動電圧を含み、
   前記補償部は、
   前記デジタル基準コードが前記第１駆動電圧のＮ分割値を示す場合、前記デジタル近似コードを第１補償コードとして保存し、前記デジタル基準コードが前記第２駆動電圧のＮ分割値を示す場合、前記デジタル近似コードを第２補償コードとして保存するレジスタと、
   前記第１及び第２補償コードの和を前記補償コードとして生成する補償コード演算器と、を含むことを特徴とする請求項８に記載のオーディオ増幅器。
10. 前記補償駆動信号はＰＭＯＳ補償駆動信号及びＮＭＯＳ補償駆動信号を含み、
    前記駆動回路は、
    前記第１駆動電圧及び第１ノードの間に並列に連結され、前記ＰＭＯＳ補償駆動信号を各々入力受ける複数のＰＭＯＳトランジスタと、
    前記第１ノード及び前記第２駆動電圧の間に連結され、前記ＮＭＯＳ補償駆動信号を入力受ける複数のＮＭＯＳトランジスタと、を含むのを特徴とする請求項９に記載のオーディオ増幅器。

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