JP2004527179A - ディジタルスイッチングアンプのための改良されたｄｃオフセットセルフキャリブレーションシステム - Google Patents
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Abstract
【課題】通常動作モード中の出力に関連付けられたオフセット電圧の少なくとも一部をキャンセルする差動増幅器を提供する。
【解決手段】差動増幅器は、第１および第２出力および第１および第２電源ラインを有する。差動増幅器は、さらにオフセットキャンセル回路を含む。オフセットキャンセル回路は、キャリブレーションモード中に、第１および第２出力がともに第１電源ラインおよび第２電源ラインの間のキャリブレーション電圧に結合されるときに、オフセットキャンセル信号を発生するように動作可能である。オフセットキャンセル信号は、差動増幅器の通常動作モード中の第１および第２出力に関連付けられたオフセット電圧の少なくとも一部をキャンセルすることを促進する。
【選択図】図１
【解決手段】差動増幅器は、第１および第２出力および第１および第２電源ラインを有する。差動増幅器は、さらにオフセットキャンセル回路を含む。オフセットキャンセル回路は、キャリブレーションモード中に、第１および第２出力がともに第１電源ラインおよび第２電源ラインの間のキャリブレーション電圧に結合されるときに、オフセットキャンセル信号を発生するように動作可能である。オフセットキャンセル信号は、差動増幅器の通常動作モード中の第１および第２出力に関連付けられたオフセット電圧の少なくとも一部をキャンセルすることを促進する。
【選択図】図１
Description
【技術分野】
【０００１】
本発明は、ＤＣオフセットキャリブレーションに関する。より具体的には本発明は、増幅器に関連付けられたＤＣオフセット電圧を低減するメカニズムに関する。
【背景技術】
【０００２】
増幅器はさまざまな応用例で用いられる。ある応用例では、オーディオアンプは、その電力段において、電力段に結合されたスピーカを駆動する差動増幅器を含む。そのような差動電力段は差動入力を受け取り、その入力に基づいてスピーカを駆動する。差動入力を差動電力段に供給するために、差動入力のペアおよび差動出力のペアをもつ比較器が用いられえる。
【０００３】
例えば、比較器の入力Ｐにおける電圧が比較器の入力Ｎにおける電圧より高いとき、（ヒステリシスのない）比較器の出力ＰおよびＮは、それぞれ高および低レベルにセットされる。逆に、入力Ｐにおける電圧が入力Ｎにおける電圧より低いとき、出力ＰおよびＮは、それぞれ低および高レベルにセットされる。理想的な状態では、入力ＰおよびＮが正確に同じ電圧にあるとき、出力ＰおよびＮは、正確に高および低レベルの平均レベルにあるはずである。この理想的な状態においては、比較器および比較器に関連付けられた回路は、完全にバランスが取れており、２つの差動的に駆動される入力／出力について対称的である。
【０００４】
しかし実際には、比較器および比較器に関連付けられた回路（例えば比較器に結合された高利得オペアンプ）は、いかに小さいとはいえ、固有の非対称性によって、出力ＰおよびＮをそれぞれ高および低レベルにセットする、またはそれぞれ低および高レベルにセットする自然の傾向をもつ。例を挙げれば、上述の例では、入力Ｐ電圧が入力Ｎ電圧よりもわずかに高いとき、出力Ｐは、不平衡または非対称な回路パラメータによって引き起こされる傾向のために、低レベルにあるかもしれない。典型的には、オペアンプおよび抵抗のようなさまざまな回路要素のパラメータの誤差が、２つの差動入力／出力についてのこの不平衡を生じる。
【０００５】
差動増幅器の不平衡な状態は、通常の動作モードにおいて入力信号を増幅するときに、ＤＣオフセット電圧をその出力ポートにおいて発生しえる。換言すれば、入力が平衡（同一）であるときに、ある出力をハイに、もう一方をロウにセットする傾向は小さくても、通常動作モードの出力において残留ＤＣ成分を結果として生じえる。
【０００６】
ＤＣオフセット電圧は、不必要な電力消費を通常の動作モード中に発生する。さらにＤＣオフセット電圧は、増幅器の出力のミュートが解除されるときに、ポッピング音やクリック音を発生する。このポッピング音やクリック音は、負荷に何も強制する機能を与えない状態と、ＤＣオフセット電圧を供給する状態との間を増幅器が急激に遷移するときに起こる電圧ステップから生じる。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上述を鑑みると、増幅器におけるＤＣオフセットを低減し、それにより増幅器のミュートが解除されるときにポッピング音を実質的に除去し、かつＤＣオフセットによる電力消費を低減する装置および方法を提供することが望ましい。本発明は、差動増幅器に関連付けられたＤＣオフセット電圧を低減または実質的にキャンセルことによって、これらの要求に応える。
【課題を解決するための手段】
【０００８】
本発明によれば、差動増幅器は、第１および第２出力および第１および第２電源ラインを有する。前記差動増幅器は、さらにオフセットキャンセル回路を含む。オフセットキャンセル回路は、キャリブレーションモード中に、前記第１および第２出力がともに前記第１電源ラインおよび前記第２電源ラインの間のキャリブレーション電圧に結合されるときに、オフセットキャンセル信号を発生するように動作可能である。前記差動増幅器は、前記オフセットキャンセル信号に基づいて、前記差動増幅器の通常動作モード中の前記第１および第２出力に関連付けられたオフセット電圧の少なくとも一部をキャンセルする。
【０００９】
あるいは本発明によれば、差動増幅器は、第１および第２出力および第１および第２電源ラインを有する。前記差動増幅器は、さらにオフセットキャンセル回路を含む。オフセットキャンセル回路は、キャリブレーションモード中に、前記第１および第２出力が前記第１電源ラインに結合されるときに、第１オフセットキャンセル信号を発生するように動作可能であり、前記第１および第２出力が前記第２電源ラインに結合されるときに、第２オフセットキャンセル信号を発生するように動作可能である。前記差動増幅器はまた、前記キャリブレーションモード中に、前記第１および第２オフセットキャンセル信号を平均することによって第３オフセットキャンセル信号を発生するように動作可能である。前記差動増幅器は、前記第３オフセットキャンセル信号に基づいて、前記差動増幅器の通常動作モード中の前記第１および第２出力に関連付けられたオフセット電圧の少なくとも一部をキャンセルする。
【００１０】
ある具体的な実施形態においては、前記第１および第２電源ラインは、電源電圧およびグラウンド電圧をそれぞれ供給し、前記キャリブレーション電圧は、実質的に前記電源電圧および前記グラウンド電圧の平均である。
【００１１】
他の実施形態においては、前記差動増幅器は、さらにシグナルプロセッサブロック、比較器回路、およびスイッチング増幅器を含む。前記シグナルプロセッサブロックは、前記差動増幅器の入力および前記オフセットキャンセル信号を受け取り、出力信号を出力する。
前記比較器回路は、前記出力信号をバイナリ信号に変換するように動作可能である。前記スイッチング回路は、前記バイナリ信号を増幅し、前記第１および第２出力を生成する。
【００１２】
さらに他の実施形態においては、前記差動増幅器は、複数のチャネルに対応する、前記シグナルプロセッサブロック、前記比較器回路、および前記スイッチング増幅器の複数のセットを含む。前記オフセットキャンセル回路は、前記複数のチャネルに対応する複数の前記オフセットキャンセル信号を生成するように動作可能であってもよい。
【００１３】
さらに他の実施形態においては、前記差動増幅器は、逐次近似型アナログディジタル変換器、およびディジタルアナログ変換器を含む。前記逐次近似型アナログディジタル変換器は、前記オフセット電圧に基づいてオフセット補償データを生成するよう動作可能である。前記ディジタルアナログ変換器は、前記オフセット補償データを受け取り、前記オフセット補償データに基づいてオフセット補償電圧を生成し、前記オフセット補償電圧を前記差動増幅器の入力に印加するように動作可能である。
【００１４】
本発明の他の態様によれば、差動増幅器のオフセット電圧を低減する方法が提供される。前記差動増幅器は第１および第２出力および第１および第２電源ラインを含む。この方法は、前記差動増幅器のキャリブレーションモード中に、前記第１および第２出力がともに前記第１電源ラインおよび前記第２電源ラインの間の電圧に結合されるときに、オフセットキャンセル信号を発生する。この方法は、前記オフセットキャンセル信号を、前記差動増幅器の入力に印加し、前記差動増幅器の通常動作モード中の前記第１および第２出力に関連付けられたオフセット電圧の少なくとも一部をキャンセルする。
【００１５】
本発明のさらに他の態様によれば、この方法は、前記差動増幅器のキャリブレーションモード中に、前記第１および第２出力がともに前記第１電源ラインに結合されるときに、第１オフセットキャンセル信号を発生し、前記第１および第２出力がともに前記第２電源ラインに結合されるときに、第２オフセットキャンセル信号を発生する。この方法は、前記第１および第２オフセットキャンセル信号を数学的に統合することによって第３オフセットキャンセル信号を生成する。この方法は、前記第３オフセットキャンセル信号を、前記差動増幅器の入力に印加し、前記差動増幅器の通常動作モード中の前記第１および第２出力に関連付けられたオフセット電圧の少なくとも一部をキャンセルする。
【００１６】
本発明の性質および優位性のさらなる理解は、本明細書および図面の残りの部分を参照して達成されよう。
【発明を実施するための最良の形態】
【００１７】
本発明は、そのさらなる目的および優位性とともに、添付の図面と合わせて以下の説明を参照することによって最もよく理解されよう。
【００１８】
本発明のさまざまな実施形態が図面を参照して詳細にこれから説明され、ここで同様の要素は、同様の参照符号で全体にわたって参照される。
【００１９】
図１は、本発明の実施形態による差動増幅器１００のブロック図である。差動増幅器１００は、シグナルプロセッサ１１０、電力段１７０、およびオフセットキャンセル回路１５０を含む。シグナルプロセッサ１１０は、入力信号Ｖｉｎをその入力ポートで受け取り、入力信号に基づいて、電力段１７０を差動的に駆動するディジタル信号ＹおよびＹＢのペアを生成する。電力段１７０は信号ＹおよびＹＢを受け取り、負荷１８０を出力信号ＯＵＴＰおよびＯＵＴＮによって駆動する。
【００２０】
差動増幅器１００は、２つの動作モードを持つ。すなわちキャリブレーションモードおよび通常動作モードである。キャリブレーションモードのあいだ、オフセットキャンセル回路１５０は、少なくとも一つの信号をシグナルプロセッサ１１０から受け取り、信号ＯＵＴＰおよびＯＵＴＮに関連付けられたオフセット電圧の少なくとも部分的なキャンセルを促進するオフセットキャンセル信号の値を決定する。通常動作モードのあいだ、オフセットキャンセル回路１５０は、キャリブレーションモードのあいだに決定された値に基づいてオフセットキャンセル信号をシグナルプロセッサ１１０に印加する。よって差動増幅器１００は、キャリブレーションモードのあいだに決定されたオフセットキャンセル信号に基づいて、信号ＯＵＴＰおよびＯＵＴＮに関連付けられたオフセット電圧を通常動作モードのあいだ最小化できる。
【００２１】
シグナルプロセッサ１１０は、オペアンプ１１２および１１４、および信号処理ユニット（ＳＰＵ）１１６、比較器１１８、スイッチ１２０、および抵抗Ｒ１〜Ｒ１０を含む。オペアンプ１１２、１１４およびＳＰＵ１１６のそれぞれは、非反転入力および反転入力を有する。オペアンプ１１２および１１４のそれぞれは単一の出力を有し、ＳＰＵ１１６は、差動的に駆動される正および負出力を有する。オペアンプ１１２、１１４およびＳＰＵ１１６のそれぞれは、シグナルプロセッサ１１０の入力ポートで受け取られた入力信号Ｖｉｎを増幅し、比較器１１８の差動入力ポートを駆動するのに適切な利得をもつ。例えば具体的な実施形態においては、ＳＰＵ１１６は、６０〜８０ｄＢのような非常に高い実効開ループ利得をもつ。抵抗Ｒ１〜Ｒ１０は、利得の考慮や、シグナルプロセッサ１１０のそれぞれの能動要素の適切なバイアス要件を含むさまざまなファクタによって決定される。
【００２２】
キャパシタＣ１は、入力信号Ｖｉｎが受け取られる入力ポートを、抵抗Ｒ１およびスイッチ１２０を介して入力１２２に結合する。スイッチ１２０は、キャリブレーションモードのあいだは開き、通常動作モードのあいだは閉じる。キャパシタＣ２は、入力１２４をグラウンド電圧ＧＮＤと結合する。本発明のさまざまな実施形態において、入力信号Ｖｉｎは、約１０Ｈｚから約２５ｋＨｚの範囲の周波数成分をもつアナログオーディオ信号である。しかし本発明の他の実施形態は、ＲＦ（高周波）成分のような、オーディオ周波数の範囲以外の周波数成分をもつアナログおよび／またはディジタル信号を増幅しえる。別の言い方をすれば、本発明の実施形態は、オーディオ周波数からＧＨｚ周波数帯にわたる任意の周波数成分をもつ信号を増幅しえる。
【００２３】
ＳＰＵ１１６は、非反転入力１２６および反転入力１２８をもつ。オペアンプ１１２は、信号Ｓ１を非反転入力１２６に抵抗Ｒ５を介して出力する。オペアンプ１１４は、信号Ｓ２を反転入力１２８に抵抗Ｒ６を介して出力する。ＳＰＵ１１６の非反転入力１２６は、信号Ｓ１、Ｒ７を介したオフセットキャンセル回路１５０からのオフセットキャンセル信号ＤＡＣＰ、および抵抗Ｒ９およびＲ１３を介した電力段１７０からのフィードバック信号ＦＢＰを受け取る。ＳＰＵ１１６の反転入力１２８は、信号Ｓ２、Ｒ８を介したオフセットキャンセル回路１５０からのオフセットキャンセル信号ＤＡＣＮ、および抵抗Ｒ１０およびＲ１４を介した電力段１７０からのフィードバック信号ＦＢＮを受け取る。ＳＰＵ１１６は、入力１２６および１２８において受け取られた差動信号を処理し、２つの差動信号を出力１３０および１３２において出力する。出力１３０および１３２は、差動的に比較器１１８を駆動する。
【００２４】
比較器１１８は、ＳＰＵ１１６の出力１３０および１３２から受け取られた２つの差動信号を比較し、信号ＹおよびＹＢを出力する。理想的には、入力１２６の電圧が入力１２８の電圧よりも高いときには、信号ＹおよびＹＢは、平均してそれぞれ高レベルおよび低レベルである。逆に、入力１２６の電圧が入力１２８の電圧よりも低いときには、信号ＹおよびＹＢは、平均してそれぞれ低レベルおよび高レベルである。具体的な実施形態においては、グラウンド電圧ＧＮＤに対して高レベルは５．０Ｖであり、低レベルはグラウンド電圧ＧＮＤと同じである。しかし、高および低レベルは任意の適切な電圧に設定しえる。
【００２５】
電力段１７０は、信号ＹおよびＹＢを受け取り、フィルタ１９０を介して負荷１８０を駆動する。電力段１７０は、スイッチ１７２および１７４を含む。スイッチ１７２は、（ｉ）入力信号Ｙがスレッショルドと等しいか、それより高いときに、出力１７６を電源電圧ＶＤＤに結合し、（ii）入力信号Ｙがスレッショルドより低いときに、出力１７６をグラウンド電圧ＧＮＤに結合し、（iii）入力信号Ｙに関係なく、信号ＣＡＬがアクティブにされているときは出力１７６をトライステート状態にする。「トライステート」状態にされた出力は、電源電圧ＶＤＤおよびグラウンド電圧ＧＮＤの両方から絶縁され、高インピーダンス状態を維持される。同様に、スイッチ１７４は、（ｉ）入力信号ＹＢがスレッショルドと等しいか、それより高いときに、出力１７８を電源電圧ＶＤＤに結合し、（ii）入力信号ＹＢがスレッショルドより低いときに、出力１７８をグラウンド電圧ＧＮＤに結合し、（iii）入力信号ＹＢに関係なく、信号ＣＡＬがアクティブにされているときは出力１７８をトライステート状態にする。スイッチ１７２および１７４のそれぞれは、トーテムポール接続されたトランジスタおよびインバータを含む。この具体的な実施形態においては、スイッチ１７２および１７４中のトーテムポール接続されたトランジスタは、ｎ型ＭＯＳＦＥＴ（金属酸化物半導体電界効果トランジスタ）およびｐ型ＭＯＳＦＥＴのペアである。しかしスイッチ１７２および１７４は、任意の適切なＦＥＴを使用しえる。さらにスイッチ１７２および１７４は、任意の適切なスイッチング回路アーキテクチャを使用しえる。電力段１７０は、信号ＣＡＬがアクティブにされるときに出力１７６および１７８をトライステート状態にする回路を含む。
【００２６】
この具体的な実施形態においては、スピーカ１１０はアナログオーディオ信号を増幅するので、負荷１８０はスピーカを含む。しかし差動増幅器１００は、モータ制御、ソレノイド制御、電子機械的ポジショナ、ディジタル信号、およびＲＦ信号のようなアナログオーディオ信号以外のさまざまな信号を増幅しえる。負荷１８０は、誘導的、容量的、抵抗的、またはそれらの組み合わせでありえる。具体的には負荷１８０は、以下に限定されないが、モータ、ＬＣＤ（液晶ディスプレイ）パネル、圧電アクチュエータ（例えばインクジェットプリンタ用ヘッド）、無線通信用のアンテナ、および変圧器を含みえる。
【００２７】
フィルタ１９０は、出力信号ＯＵＴＰおよびＯＵＴＮを平滑化し、それにより負荷１８０に不要な周波数成分を除去する。よってフィルタ１９０は、コイル１９２および１９３、およびキャパシタ１９４および１９５を含み、それらのパラメータは、差動増幅器１００をオーディオアンプとして用いるのに不要な成分を除去するように選択される。フィルタ１９０は、負荷１８０およびステップ１００のユーザのために所望のフィルタリング特性を達成するために、任意の適切なフィルタアーキテクチャ／パラメータを採用しえる。ある実施形態においては、フィルタ１９０は、負荷１８０および出力信号ＯＵＴＰおよびＯＵＴＮの性質、および／またはステップ１００の目的によっては省略されえる。
【００２８】
具体的な実施形態においては、電源電圧ＶＤＤは、グラウンド電圧ＧＮＤに対して約１４Ｖである。しかし電源電圧ＶＤＤは、グラウンド電圧ＧＮＤに対して任意の適切な電圧でありえる。
【００２９】
具体的な実施形態において、電力段１７０に関連付けられたＧＮＤ端子は、ゼロボルトである。しかし電力段１７０に関連付けられたこのＧＮＤ端子は、負の電圧を含む任意の適切な電圧でありえる。
【００３０】
オフセットキャンセル回路１５０は、信号Ｙｃａｌを比較器１１８の出力から受け取る。キャリブレーションモードのあいだ、オフセットキャンセル回路１５０は、信号ＯＵＴＰおよびＯＵＴＮに関連付けられたオフセット電圧の少なくとも一部をキャンセルするためのオフセットキャンセル信号に対応する値を決定する。この実施形態においては、ユーザが差動増幅器１００の電源スイッチをオンにするとき、つまりディセーブルされた、バイパスされた、または非動作の「スリープ」モードから増幅器が通常動作に入るようにするとき、キャリブレーションモードはアクティブにされる。換言すれば、キャリブレーションモードは連続的ではなく、リアルタイムのものでもない。いったんオフセットキャンセル回路１５０がオフセットキャンセル信号に対応する値を決定すると、オフセットキャンセル回路１５０は、その値を通常動作モードのあいだ記憶つまり保持し、オフセットキャンセルのために記憶された、つまり保持されたその値に基づいてオフセットキャンセル信号を印加する。
【００３１】
具体的な実施形態によれば、オフセットキャンセル回路１５０は、ＳＡＲ（逐次近似レジスタ）エンジン１５２、１０ビットラッチ１５４〜１５７、１０ビットＤＡＣ（ディジタルアナログコンバータ）１５８〜１６１、およびバス１６２を含む。ｎチャネルをもつシステムを提供するためには、差動増幅器１００は、シグナルプロセッサ１１０、１０ビットラッチ１５４、１０ビットＤＡＣ１５８、電力段１７０、負荷１８０、フィルタ１９０、および関連する回路（例えばＲ１１〜Ｒ１４を含む抵抗網）のｎ個のセットを含む。図１は、簡単のため、そのようなチャネル一つ分に関連付けられた回路だけを示す。
【００３２】
この実施形態においては、一つのＳＡＲエンジンだけ（すなわちエンジン１５２）がオフセットキャンセル回路１５０に存在する。しかしキャリブレーションモードのあいだ、ＳＡＲエンジン１５２は、ｎ個のオフセットキャンセル信号をｎ個のチャネルについて順次、決定していく。ＳＡＲエンジン１５２は、それからｎ個のオフセットキャンセル信号を通常動作モードのあいだ、ｎ個のチャネルの増幅に適用される別個のオフセットキャンセル信号を利用する。具体的な実施形態において、ｎは４である。しかしｎは、１を含む他の数でありえる。他の実施形態においては、複数のＳＡＲエンジンがあってもよく、例えば増幅チャネル当たりに１個あってもよい。
【００３３】
図２は、図１に示される実施形態のブロック図における信号を示すタイミング図である。簡潔さのために図２は、以下に述べる１０ビット処理のうちの１０ビット全てを示してはいない。さて図１および２を参照して、差動増幅器のオフセット電圧を低減する方法が詳細に説明される。ｔ０において、差動増幅器１００の電源スイッチがオンにされる。期間ｔ０〜ｔ１のあいだ、ＳＡＲエンジンは、高レベルである信号ＣＡＬを電力段１７０およびコントローラ１９８に出力する。高レベルである信号ＣＡＬを受け取ると、電力段１７０は、出力１７６および１７８をトライステート状態にし、コントローラ１９８は出力１７６および１７８を電源電圧ＶＤＤおよびグラウンド電圧ＧＮＤの間の電圧に結合する。この実施形態においては、出力１７６および１７８は、電源電圧ＶＤＤおよびグラウンド電圧ＧＮＤの実質的に平均である電圧、すなわちＶＤＤ／２に設定される。しかしある実施形態においては、出力１７６および１７８は、任意の適切な電圧に設定されえる。
【００３４】
期間ｔ０〜ｔ１のあいだ、ＳＡＲエンジン１５２は、信号Ｙｃａｌを比較器１１８の出力から受け取る。ＳＡＲエンジン１５２は、信号ＤＡＣＰおよびＤＡＣＮに対応する１０ビットの値を決定する。ここで信号ＤＡＣＰおよびＤＡＣＮは、ＤＡＣｒｅｆ（この具体的な実施形態においては２．４Ｖ）について差動的に駆動される。この１０ビット値は、信号（ＤＡＣＰ−ＤＡＣｒｅｆ）および（ＤＡＣＮ−ＤＡＣｒｅｆ）の符号を表す１ビット（ｂ９）、および信号（ＤＡＣＰ−ＤＡＣｒｅｆ）および（ＤＡＣＮ−ＤＡＣｒｅｆ）の絶対値を表す９ビット（ｂ８〜ｂ０）を含む。９ビットのうちのｉ番目のビット（ｉ＝０，１，２， ．．． ，８）は、２＾ｉの重みをもつ。ビットｂ８〜ｂ０は、−５１２から＋５１２の範囲に対応する。したがって、信号（ＤＡＣＰ−ＤＡＣｒｅｆ）および（ＤＡＣＮ−ＤＡＣｒｅｆ）のそれぞれは、−５１２から＋５１２の範囲の整数に対応する解像度を有する。信号（ＤＡＣＰ−ＤＡＣｒｅｆ）および（ＤＡＣＮ−ＤＡＣｒｅｆ）がカバーする実際の電圧レンジは、ＳＰＵ１１６、または信号ＯＵＴＰおよびＯＵＴＮにおいて生じるオフセット電圧のありえるレンジに依存して変更されえることに注意されたい。中心電圧ＤＡＣｒｅｆは、他の電圧ポテンシャルレベルへとシフトされえる。
【００３５】
入力１２６および１２８は、差動的に駆動される。オフセットキャンセル回路１５０は、信号ＤＡＣＰおよびＤＡＣＮを、非反転入力１２６および反転入力１２８にそれぞれ印加する。信号（ＤＡＣＰ−ＤＡＣｒｅｆ）および（ＤＡＣＮ−ＤＡＣｒｅｆ）は、同じ絶対値をもつが、反対の符号をもつ。換言すれば図２に示されるように、信号ＤＡＣＰおよびＤＡＣＮは、電圧ＤＡＣｒｅｆ（例えばこの実施形態では２．４Ｖ）について対称的である。
【００３６】
まず期間ｐ１の始まりにおいて、オフセットキャンセル回路１５０は、１０ビットバス１６２を全てゼロにセットし、ＤＡＣ１５８はDACP-DACref=DACN-DACref = 0ボルトとなるよう応答する。（ＤＡＣ出力がこの状態ではゼロであるので全ての他のビットｂ８〜ｂ０がロウであるとき、符号ビットは重要ではない。）期間ｐ１のいちばん最後において、比較器１１８はストローブされ、その出力状態が信号線Ｙｃａｌに現れるようにされる。（このストローブイベントの前には、Ｙｃａｌは比較器の以前にストローブされた状態で単に保持されていた。）オフセットキャンセル回路１５０は、符号ビットｂ９を「０」にセットするが、これは信号Ｙｃａｌが「Ｌ」（すなわち低レベル）だからである。期間ｐ１の最後においてＬである信号Ｙｃａｌは、システムが出力ＹをＬにセットする自然の傾向をもつことを意味する。よってオフセットキャンセル信号ＤＡＣＰは、ＤＡＣｒｅｆ（例えば２．４Ｖ）よりも高くなければならない。換言すれば、信号（ＤＡＣＰ−ＤＡＣｒｅｆ）は、正の電圧でなければならない。逆にもし期間ｐ１の最後において信号Ｙｃａｌが「Ｈ」（すなわち高レベル）であるなら、オフセットキャンセル信号ＤＡＣＰは、ＤＡＣｒｅｆ（例えば２．４Ｖ）よりも低くなければならない。換言すれば、信号（ＤＡＣＰ−ＤＡＣｒｅｆ）は、負の電圧でなければならない。もし期間ｐ１の最後において信号Ｙｃａｌが「Ｈ」であったなら、オフセットキャンセル回路１５０は符号ビットｂ９を「１」にセットするだろう。
【００３７】
次に、期間ｐ２の始まりにおいて、オフセットキャンセル回路１５０は、近似のために一時的にビットｂ８を「１」にセットし、ビットｂ８の「１」に対応するオフセットキャンセル信号を入力１２６および１２８に信号ＤＡＣＰおよびＤＡＣＮとして印加する。信号（ＤＡＣＰ−ＤＡＣｒｅｆ）および（ＤＡＣＮ−ＤＡＣｒｅｆ）の絶対値は、「１」をもつビットｂ８に対応するｖ８である。ここで符号ビットは、信号（ＤＡＣＰ−ＤＡＣｒｅｆ）が正（すなわち０Ｖより大きい）であり、信号（ＤＡＣＮ−ＤＡＣｒｅｆ）が負（すなわち０Ｖより小さい）であることを示す「０」であると決定されている。よってそのような場合、信号（ＤＡＣＰ−ＤＡＣｒｅｆ）および（ＤＡＣＮ−ＤＡＣｒｅｆ）は、「＋ｖ８」および「−ｖ８」の値をそれぞれもつ。信号（ＤＡＣＰ−ＤＡＣｒｅｆ）が負であり、信号（ＤＡＣＮ−ＤＡＣｒｅｆ）が正であることを示す符号ビットが「１」であるとする。そのような場合、信号（ＤＡＣＰ−ＤＡＣｒｅｆ）および（ＤＡＣＮ−ＤＡＣｒｅｆ）は、「−ｖ８」および「＋ｖ８」の値をそれぞれもつ。
【００３８】
期間ｐ２の最後において、比較器１１８はストローブされ、その出力状態が信号線Ｙｃａｌに現れるようにされ、オフセットキャンセル回路１５０は信号Ｙｃａｌのレベルをチェックする。もし信号ＹｃａｌがＨにあるなら、オフセットキャンセル回路１５０は近似の結果、ビットｂ８を「０」にセットするが、これはＨである信号Ｙｃａｌは、オフセットキャンセル信号がオフセット電圧をキャンセルするには大きすぎることを意味するからである。もし信号Ｙｃａｌが依然としてＬにあるなら、オフセットキャンセル回路１５０はビットｂ８を「１」にラッチするが、これは不変のＹｃａｌは、オフセットキャンセル信号がオフセット電圧をキャンセルするには小さすぎることを意味するからである。ここで図２に示されるように、信号Ｙｃａｌは期間ｐ２の最後においてＨである。よってオフセットキャンセル回路１５０は、ビットｂ８を「０」にセットする。
【００３９】
それからオフセットキャンセル回路１５０は、期間ｐ３のあいだビットｂ７を「１」に一時的に近似のためにセットする。オフセットキャンセル回路１５０は、１０ビットデータを発生し、ここでビットｂ９〜ｂ０は、「＋０１０００００００」である。別の言い方をすれば、（ＤＡＣＰ−ＤＡＣｒｅｆ）は２＾ｉ（ｉ＝０，１，... ，８）の和に対応し、これらのそれぞれはそれぞれのビットｂｉ（ｉ＝０，１，... ，８）によって重み付けされ、ビットｂ９に対応する符号（もしｂ９＝「１」なら「＋」で、もしｂ９＝「０」なら「−」である）をもつ。信号（ＤＡＣＮ−ＤＡＣｒｅｆ）は、信号（ＤＡＣＰ−ＤＡＣｒｅｆ）の反転されたものである。
【００４０】
したがって１０ビットデータおよび信号（ＤＡＣＰ−ＤＡＣｒｅｆ）および（ＤＡＣＮ−ＤＡＣｒｅｆ）の間には以下の関係（式１）が存在する。
【００４１】
(DACP-DACref) = C・sign(b9)・(b8・2^8 + b7・2^7 + ... + b0・2^0)
【００４２】
(DACN-DACref) = - C・sign(b9)・(b8・2^8 + b7・2^7 + ... + b0・2^0)
【００４３】
ここで、Ｃ＝一定の係数、そして、bitが１のとき、sign(bit)＝「＋」、bitが０のとき、sign(bit)＝「−」 …（１）
【００４４】
ＳＡＲエンジン１５２は、１０ビット値を信号Ｙｃａｌに基づいて発生し、データを１０ビットラッチ１５４に出力する。１０ビットラッチ１５４は、この１０ビット値を記憶する。制御信号１６４に基づいて、１０ビットＤＡＣ１５８は、１０ビット値を取り出し、入力１２６および１２８に印加するオフセットキャンセル信号ＤＡＣＰおよびＤＡＣＮを発生する。
【００４５】
期間ｐ３の残りのあいだ、信号（ＤＡＣＰーＤＡＣｒｅｆ）および（ＤＡＣＮーＤＡＣｒｅｆ）は、電圧ｖ７をもつ。期間ｐ２のあいだ、信号（ＤＡＣＰーＤＡＣｒｅｆ）および（ＤＡＣＮーＤＡＣｒｅｆ）は電圧ｖ８をもつ。電圧ｖ７は、電圧ｖ８の半分であるが、これはビットｂ７は、上述の式１において表現されたようにビットｂ８の重み付け値の半分だからであり、この具体例ではｂ８は、ＳＡＲがｂ７をテストするあいだに「０」にリセットされる。
【００４６】
次に期間ｐ３の最後において、比較器１１８はストローブされ、その出力状態が信号線Ｙｃａｌに現れるようにされ、オフセットキャンセル回路１５０は信号Ｙｃａｌのレベルをチェックする。期間ｐ２の最後においてなされた近似と同様に、もし信号ＹｃａｌがＨにあるなら、オフセットキャンセル回路１５０は、近似の結果、ビットｂ７を「０」にセットするが、これはＨである信号Ｙｃａｌは、オフセットキャンセル信号がオフセット電圧をキャンセルするには大きすぎることを意味するからである。もし信号ＹｃａｌがＬであるなら、オフセットキャンセル回路１５０は、ビットｂ７を「１」にセットするが、これは変化しない信号Ｙｃａｌは、オフセットキャンセル信号がオフセット電圧をキャンセルするにはまだ小さすぎることを意味するからである。ここでは信号Ｙｃａｌが期間ｐ３の最後においてＬにある。よってオフセットキャンセル回路１５０は、ビットｂ７の近似の結果としてビットｂ７を「１」にセットする。
【００４７】
期間ｐ４のあいだ、オフセットキャンセル回路１５０は、「＋０１１００００００」のビットｂ９〜ｂ０に対応するオフセットキャンセル信号を印加する。上述の近似スキームを繰り返すことによって最終的には全てのビットｂ９〜ｂ０が決定され、この値は時刻ｔ１における信号（ＤＡＣＰ−ＤＡＣｒｅｆ）および（ＤＡＣＮ−ＤＡＣｒｅｆ）に対応する符号および絶対値を表現する。
【００４８】
ＳＡＲエンジン１５２はそれから、決定されたビットｂ９〜ｂ０をバス１６２を介して１０ビットラッチ１５４に出力する。バス１６２は、オフセットキャンセル信号を表現する１０ビットデータを転送する少なくとも１０ビット幅をもつ。１０ビットラッチ１５４は、ビットｂ９〜ｂ０を含む１０ビットデータを受け取り、その１０ビットデータを記憶する。１０ビットＤＡＣ１５８は、記憶された１０ビットデータを受け取り、信号ＤＡＣＰおよびＤＡＣＮを発生する。上に詳述されたように、信号（ＤＡＣＰ−ＤＡＣｒｅｆ）および（ＤＡＣＮ−ＤＡＣｒｅｆ）は、ビットｂ９〜ｂ０を含む１０ビットデータに対応する。
【００４９】
１０ビットＤＡＣ１５８は、時刻ｔ２以降の通常動作モード中には、ＳＡＲエンジン１５２によって生成された制御信号１６４に基づいて信号ＤＡＣＰおよびＤＡＣＮを入力１２６および１２８にそれぞれ印加する。制御信号１６４は、信号ＤＡＣＰおよびＤＡＣＮの印加を制御する。簡潔さのために図１で省略されている、制御信号１６４に類似の制御信号がＳＡＲエンジン１５２から１０ビットＤＡＣ１５９〜１６１に印加される。スイッチ１２０は、図２の信号「増幅イネーブル」がＨであるときに閉じ、図２の信号「増幅イネーブル」がＬであるときに開く。
【００５０】
オフセットキャンセル信号の正確な値（例えばこの実施形態では電圧）を決定するために、オフセットキャンセル信号は、充分に実際の条件に近い回路条件において決定されなければならず、この実際の条件においては、出力１７６および１７８が交互にＶＤＤおよびＧＮＤに相補的に結合される。例えばある期間において、出力１７６および１７８は、それぞれＨおよびＬにあり、次の期間において、出力１７６および１７８は、それぞれＬおよびＨにある。この実際の動作条件をシミュレートするために、図１および２に示される実施形態は、電力段１７０の出力１７６および１７８を、電源電圧ＶＤＤおよびグラウンド電圧ＧＮＤの平均点（つまり中間点）に結合する。その結果、負荷１８０においてフィルタリングされた出力は、増幅の開始時（すなわち時刻ｔ２）においてほとんど少ししかグリッチを生じないか、まったくグリッチを生じない。よって本発明のさまざまな実施形態は、増幅器においてＤＣオフセットを低減可能でありえて、それによって増幅器のミュートが解除されたときにポッピング音を実質的に除去でき、ＤＣオフセットによる電力損失を低減できる。
【００５１】
図２に示されるように、信号ＦＢＰおよびＦＢＮは、時刻ｔ０以前の状態に比較して、キャリブレーションモードのあいだ（すなわち期間ｔ０〜ｔ１）は０ボルトからのより大きい偏位を示す。この偏位は、２つの差動的に駆動される信号パスについての、差動増幅器１００中の平衡が取れていないパラメータによる。したがって図１および２に示される実施形態は、例えば、オフセットキャンセル信号のキャリブレーションがシミュレートされた条件において行われる必要がある場合に望ましい。そのようなシミュレートされた条件は、オフセットキャンセル信号をより正確に発生しえる。
【００５２】
ＳＡＲエンジン１５２は、複数のチャネルのそれぞれについて順次、上述の逐次近似を行う。よって１０ビットラッチ１５４〜１４７のそれぞれは、最終的にはそれぞれのチャネルの出力に関連付けられたオフセット電圧をキャンセルする信号ＤＡＣＰおよびＤＡＣＮに対応する１０ビットワードを記憶する。図２は、期間ｔ０〜ｔ１のあいだの単一の逐次近似プロセスしか示していない。しかし差動増幅器１００は、時刻ｔ２において増幅が開始される前に、複数の逐次近似プロセスを複数のチャネルについて実行しえることに注意されたい。
【００５３】
この具体的な実施形態においては、信号ＤＡＣＰおよびＤＡＣＮの電圧を表現するデータは、１０ビットの長さをもつ。しかしある実施形態においては、オフセットキャンセル信号は、ｎビットワードに対応してもよく、ここでｎは、最大に可能な増幅システムの出力オフセット要件によってだけ決まるある特定の最小値、または実際の設計上の制限によって決まる特定の最大値によって制限される。
【００５４】
図１に示される具体的な実施形態において、オフセットキャンセル回路１５０は、シグナルプロセッサ１１０に印加されるオフセットキャンセル信号の電圧値に対応する１０ビットデータによって表現されるディジタル値を決定する。しかし他の実施形態においては、オフセットキャンセル回路１５０は、シグナルプロセッサ１１０に印加されるオフセットキャンセル信号の電流値に対応するディジタル値を決定してもよい。
【００５５】
シグナルプロセッサ１１０およびオフセットキャンセル回路１５０を含む本発明の実施形態におけるさまざまな機能ブロックは、別個の回路部品または要素によって、または単一の集積された要素によって実現できる。例として、オフセットキャンセル回路１５０は、例えばＡＳＩＣ（特定用途向け集積回路）によって単一のユニットとして実現されえる。そのような場合には、オフセットキャンセル回路１５０は、ＳＡＲエンジン１５２、１０ビットラッチ１５４〜１５７、および１０ビットＤＡＣ１５８〜１６１のような、図１に示されるような機能ブロックにはっきりとカテゴライズされえないかもしれない。ある実施形態においては、差動増幅器１００の機能ブロックの全てまたは一部が単一の機能ユニットとして実現されえる。
【００５６】
図１に示される実施形態においては、オフセットキャンセル回路１５０は、逐次近似技術を利用する。しかし増幅器の入力ポートに印加される適切な補償信号を決定するためには任意の適した近似技術が用いられえることに注意されたい。例えば、逐次近似技術の代わりにランプ技術が使用されえる。ランプ比較技術によれば、信号発生器はランプ波形を発生し、比較器１１８の入力１２６および１２８に印加する。ランプ波形は、例えばビットｂ９〜ｂ０を最下位ビットから最上位ビットまでカウントアップすることによって発生されえる。
【００５７】
例えば、信号発生器は、例えば、-111111111, -111111110, ... , 0, +000000001, +000000010, ... , +111111111の順で１０ビットワードをビット毎にインクリメントし、１０ビットワードに対応する信号ＤＡＣＰおよびＤＡＣＮを入力１２６および１２８に印加する。オフセットキャンセル回路１５０は、オフセットキャンセル信号値が、信号ＹｃａｌがＬからＨに変化する理想的な点に最も近いことを決定する。この方法は、オフセットキャンセル信号電圧を近似するのにより長い時間がかかるが、このランプ近似に必要なコントローラは、ＳＡＲエンジン１５２のそれよりもより簡単でありえる。さらにオフセットキャンセル回路１５０は、シグナルプロセッサ１１０の入力に印加される最も良いオフセットキャンセル信号を決定するために、任意の適切な近似技術を利用しえる。
【００５８】
図３は、本発明の他の実施形態による差動増幅器２００のブロック図である。図４は、図３に示される実施形態のブロック図における信号を示すタイミング図である。図１および２に示される実施形態において、キャリブレーションは、通常動作モードの前に一回だけ実行された。よって図１および２の実施形態は、「シングルパスキャリブレーション」タイプと呼ばれえる。シングルパスキャリブレーションに対して、以下に図３および４を参照して説明される実施形態は、「２パスキャリブレーション」を実行する。
【００５９】
差動増幅器２００の電源スイッチが時刻ｔ０でオンにされると、ＳＡＲエンジン２５２は、信号ＣＡＬをＨにセットする。シグナルプロセッサ２１０は、スイッチ２４０を含む。スイッチ２４０は、信号ＣＡＬがＬのとき（すなわち通常動作モードのあいだ）スイッチ１７２および１７４の入力を比較器１１８の出力に結合する。スイッチ２４０は、信号ＣＡＬがＨのとき（すなわちキャリブレーションモードのあいだ）スイッチ１７２および１７４の入力をＳＡＲエンジン２５２に結合する。よってキャリブレーションモードのあいだ、ＳＡＲエンジン２５２は、信号ＹおよびＹＢを駆動し、これらがさらにスイッチ１７２および１７４を駆動する。
【００６０】
期間ｔ０〜ｔ１（「第１パスキャリブレーション）のあいだ、オフセットキャンセル回路２５０は、第１パスキャリブレーションを行い、期間ｔ０〜ｔ１の最後において、信号（ＤＡＣＰ１−ＤＡＣｒｅｆ）および（ＤＡＣＮ１−ＤＡＣｒｅｆ）に対応する第１の１０ビット値（「ｖ１」）を決定する。期間ｔ１〜ｔ２（「第２パスキャリブレーション）のあいだ、オフセットキャンセル回路２５０は、第２パスキャリブレーションを行い、期間ｔ１〜ｔ２の最後において、信号（ＤＡＣＰ２−ＤＡＣｒｅｆ）および（ＤＡＣＮ２−ＤＡＣｒｅｆ）に対応する第２の１０ビット値（「ｖ２」）を決定する。オフセットキャンセル回路２５２は、図１および２を参照して上述したように、第１および第２パスキャリブレーションを実行する。
【００６１】
図１および２に示される実施形態と、図３および４に示される実施形態との間の主な違いは、ＳＡＲエンジン２５２による信号ＹおよびＹＢの駆動である。具体的には、第１パスキャリブレーションのあいだ、ＳＡＲエンジン２５２は信号ＹおよびＹＢをＬにセットし、第２パスキャリブレーションのあいだ、ＳＡＲエンジン２５２は信号ＹおよびＹＢをＨにセットする。その結果、第１パスキャリブレーションのあいだ、信号ＯＵＴＰおよびＯＵＴＮはＬにあり、第２パスキャリブレーションのあいだ、信号ＯＵＴＰおよびＯＵＴＮはＨにある。
【００６２】
それから期間ｔ２〜ｔ３のあいだ、ＳＡＲエンジン２５２は、第１および第２パスキャリブレーションで得られた第１および第２の１０ビット値を平均することによって、信号（ＤＡＣＰ３−ＤＡＣｒｅｆ）および（ＤＡＣＮ３−ＤＡＣｒｅｆ）に対応する第３の１０ビット値（「ｖ３」）を得る。それから通常動作モードのあいだ、オフセットキャンセル回路２５０は、第３の１０ビット値に対応する信号ＤＡＣＰ３およびＤＡＣＮ３を入力１２６および１２８にそれぞれ印加する。この実施形態において、以下の関係が満たされる。
【００６３】
v3=(v1+v2)/2
【００６４】
ここで１０ビット値ｖ１、ｖ２、およびｖ３は、中心電圧ＤＡＣｒｅｆについて測定され、中心電圧ＤＡＣｒｅｆに対する符号も含む。
【００６５】
図３および４に示される実施形態は、出力１７６および１７８がＬのときの値ｖ１に基づいてオフセット電圧をキャンセルし、出力１７６および１７８がＨのときの値ｖ２に基づいてオフセット電圧をキャンセルするための、１０ビット値ｖ３を決定する。図３に示される実施形態は、出力ＯＵＴＰおよびＯＵＴＮを電圧ディバイダ（または抵抗網）を介して中間電圧点に結合するコントローラ１９８を必要としない。この結果、図１に示される電圧ディバイダ１９８の省略が可能となる。その結果、この実施形態は、回路の複雑さとコストとがより低減されえる。図４に示されるように、負荷１８０におけるフィルタリングされた出力は、増幅の始まり（すなわち時刻ｔ３）においてほとんどグリッチを生じないか、または全くグリッチを生じない。出力１７６および１７８における電圧ポテンシャルおよびオフセット電圧は直線的な関係をもつので、値ｖ１およびｖ２を平均化することによって値ｖ３を計算することはよい近似を得る。
【００６６】
具体的な実施形態において、ＳＡＲエンジン２５２が信号（ＤＡＣＰ３−ＤＡＣｒｅｆ）および（ＤＡＣＮ３−ＤＡＣｒｅｆ）に対応する１０ビット値ｖ３を計算するとき、ＳＡＲエンジン２５２は、以下のビット計算を利用する。まずエンジン２５２は、逐次近似の第１および第２パスキャリブレーションで生成された２つの１０ビットワードｖ１およびｖ２のそれぞれのビットを加算する。それぞれのビットについてのこの加算は２つの値を加算することに対応する。
【００６７】
第２に、エンジン２５２は、結果として生じる１０ビットワードのそれぞれのビットをより高いビットからより低いビットへと１ビットだけシフトさせる。この１ビットのシフトは、２で除することに対応する。最後にＳＡＲエンジン２５２は結果を１０ビットラッチ１５４に出力する。よってビット演算を用いる値ｖ３の計算は、簡単な回路または高速計算が望ましい場合には優位性をもちえる。
【００６８】
図３に示される実施形態においては、シグナルプロセッサ２１０は、スイッチ２４０を含む。しかしスイッチ２４０は、差動増幅器２００の任意の機能ブロックの中に含まれえる。ある実施形態においては、スイッチ２４０は、スイッチ１７２および１７４をアクティブにする／ノンアクティブにすることで、出力１７６および１７８がＨ／Ｌに固定されることを可能にする適切な回路によって置き換えうる。
【００６９】
図１の実施形態と同様に、ｎチャネルをもつシステムを提供するために、差動増幅器２００は、シグナルプロセッサ２１０、１０ビットラッチ１５４、１０ビットＤＡＣ１５８、電力段１７０、負荷１８０、フィルタ１９０、および関連する回路（例えばＲ１１〜Ｒ１４を含む抵抗網、およびスイッチ２４０）のｎ個のセットを含む。よってｎチャネルについてのキャリブレーションは、時刻ｔ３において始まる通常動作モードの前に、図４の期間ｔ０〜ｔ３のあいだのプロセスを、複数のチャネルのうちのそれぞれについて繰り返すことによって行われる。
【００７０】
図５は、本発明のさらに他の実施形態による差動増幅器６００のブロック図である。差動増幅器６００は、スイッチ６２０、オフセットキャンセル回路６５０、増幅器６７０、ボリュームコントローラ６７２、および負荷６８０を含む。増幅器６７０は、シグナルプロセッサ２１０および電力段１７０の組み合わせか、またはシグナルプロセッサ１１０および電力段１７０の組み合わせかのいずれかでありえる。したがって図５示される実施形態は、図１および２に示される実施形態と、図３および４に示される実施形態との両方に利用されえる。
【００７１】
スイッチ６２０、オフセットキャンセル回路６５０、および負荷６８０は、図３に示されるそれぞれの対応するものに相当し、図３および４を参照して説明したのと同様に機能するが、オフセットキャンセル回路６５０が適切なオフセットキャンセル信号を、ボリュームコントローラ６７２によって設定される複数の入力レベルに基づいて決定する点が異なる。
【００７２】
オフセットキャンセル回路６５０は、ＳＡＲエンジン６５２、１１×１０ビットメモリ６５４、１０ビットＤＡＣ６５８、およびタイミングコントローラ６６０を含む。ＳＡＲエンジン６５２、メモリ６５４、およびＤＡＣ６５８は、図３に示されるそれぞれの対応するものに相当し、図３および４を参照して説明したのと同様に機能する。タイミングコントローラ６６０は、ＳＡＲエンジン６５２およびボリュームコントローラ６７２を制御するのに必要な信号を発生する。
【００７３】
差動増幅器６００の電源スイッチがオンにされると、図４に示される期間ｔ０〜ｔ３と同様のキャリブレーションモードがオフセットキャンセル回路６５０によって実行される。まず、オフセットキャンセル回路６５０は、ボリュームコントローラ６７２のボリュームレベルをレベル１に設定する。それからオフセットキャンセル回路６５０は、ボリュームコントローラ６７２のレベル１に対応するオフセットキャンセル信号ＤＡＣＰおよびＤＡＣＮに対応する１０ビット値ｖ３を決定する。次にオフセットキャンセル回路６５０は、順次、ボリュームコントローラ６７２のレベル２〜１１に対応する１０ビット値を決定していく。１１×１０ビットメモリ６５４は、ボリュームコントローラ６７２のレベル１〜１１に対応するオフセットキャンセル信号ＤＡＣＰおよびＤＡＣＮの１１個の１０ビット値を記憶する。
【００７４】
ボリュームコントローラ６７２においてボリュームレベルを設定するために、タイミングコントローラ６６０は、ボリューム制御信号を制御バス６６２を介して送る。ボリュームコントローラ６７２の現在のボリュームレベルをフィードバックするために、ボリュームコントローラ６７２は、ボリュームレベル信号をメモリ６５４にデータバス６６４を介して送る。メモリ６５４は、１１個のボリュームレベルに対応する１１セットの値ＤＡＣＰ３およびＤＡＣＮ３を１１個のアドレスに記憶する。
【００７５】
通常動作モードのあいだ、オフセットキャンセル回路６５０は、ボリュームコントローラ６７２の現在のボリュームレベルを示すボリュームレベル信号を受け取る。メモリ６５４は、ボリュームコントローラ６７２からのボリュームレベル信号に基づいて、ボリュームレベルに対応するオフセットキャンセル信号を表す１０ビット値を取り出す。それからＤＡＣ６５８は、取り出された１０ビット値に基づいて、信号ＤＡＣＰおよびＤＡＣＮを発生する。
【００７６】
上述のように図５に示される実施形態は、通常動作モードのあいだにユーザが変更するボリュームレベルに基づいて、異なるオフセットキャンセル信号を使用しえる。そのようなボリュームレベルの変化は、差動増幅器６００の２つの信号パスのバランスに影響を与えることがあるので、この実施形態は、ボリューム変化によるアンバランスによって引き起こされるオフセット電圧を効果的に最小にすることができる。
【００７７】
値ＤＡＣＰ３およびＤＡＣＮ３が対応するボリュームレベルの数は、１より大きい任意の整数に変更できることに注意されたい。
【００７８】
図６は、コントローラ１９８の構成を示す回路図である。ある実施形態において、コントローラ１９８は、電源電圧ＶＤＤおよびグラウンド電圧ＧＮＤの間の中間電圧を供給するように動作可能な電圧分割網を含む。出力ＯＵＴＰおよびＯＵＴＮが電源電圧ＶＤＤおよびグラウンド電圧ＧＮＤの平均に設定されるとき、抵抗７０２および７０４の抵抗値は、同じ値に設定される必要がある。
【００７９】
実施形態の上述の説明において、電力段１７０は、スイッチングアンプ、すなわちスイッチ１７２および１７４を含み、さらにこれらは特定のスイッチング回路アーキテクチャを用いる。しかし電力段１７０は、リニアアンプとして機能するアクティブデバイスを含みえる。例えば、直線領域で動作するＦＥＴのペアが電力段１７０のために用いられえる。同様に図１および３の比較器１１８は、アナログバッファリング段によって置換することができ、あるいはリニアアンプの実施形態においては省略してしまうこともできる。
【００８０】
この明細書において、「オフセットキャンセル」とは、オフセット電圧を完全に除去することを必ずしも意味しない。言い方を変えれば、「オフセットキャンセル」は、オフセットの実質的なキャンセルと、オフセットの部分的なキャンセルとの両方を含む。
【００８１】
本明細書におけるさまざまなシステム要素は、ここに述べたものと実質的に同じ機能をもつ限り、ここで示されるものとは異なる名称またはラベルをもちえる。例えばオフセットキャンセル回路１５０は、一般に「コントローラ」または「信号発生器」と呼ばれる任意の適切な回路によって実現されえる。
【００８２】
差動増幅器１１０中のさまざまな信号の特定の極性（例えば反転および非反転）は、その実施形態で利用される特定の回路アーキテクチャに依存して変更されえる。また図１のそれぞれの機能ブロックの詳細は、例えばさまざまなシステム要件によって変更されえる。そのような詳細には、例えば回路要素（例えばオペアンプ１１２、１１４、ＳＰＵ１１６、スイッチ１７２および１７４、およびＤＡＣ１５８〜１６１）の個数が含まれる。
【００８３】
ここで説明された実施形態においては、オフセットキャンセル回路１５０および２５０中に記憶される１０ビット値のうちの９ビットｂ８〜ｂ０が、中心電圧（例えば２．４Ｖ）についての信号ＤＡＣＰおよびＤＡＣＮの絶対値に対応する。しかしある実施形態においては、９ビットｂ８〜ｂ０は、信号ＤＡＣＰおよびＤＡＣＮ間のピーク・トゥー・ピーク値に対応してもよい。
【００８４】
上述の実施形態においては、オフセットキャンセル回路１５０および２５０は、キャリブレーションモードのあいだにオフセットキャンセル信号に対応するディジタル値を決定し、あとで通常動作モードのあいだに使用するためにそのディジタル値を記憶する。しかしオフセットキャンセル回路１５０および２５０は、それがオフセット電圧のキャンセルのためのオフセットキャンセル信号を表現するか、オフセットキャンセル信号に対応する限り、任意のタイプの信号（例えばディジタル信号またはアナログ信号）を使用しえる。
【００８５】
本発明の実施形態の機能は、ソフトウェアおよび／またはハードウェアの任意の組み合わせによって実現できることに注意されたい。本発明の実施形態の機能ブロックはさまざまな形態を取りえる。機能ブロックは、ここで説明した機能を実現するように選択的に構成される、または再構成される一つ以上の汎用マイクロプロセッサを含みえる。あるいは機能ブロックは、ここで説明した機能を実現する論理および／または回路を含む一つ以上の特別に設計されたプロセッサまたはマイクロコントローラを含みえる。機能ブロックの一つとして働くデバイスの任意のものは、汎用マイクロプロセッサ、マイクロコントローラ（「コントローラ」と単に呼ばれることもある）、ＡＳＩＣ（特定用途向け集積回路）、ＤＳＰ（ディジタルシグナルプロセッサ）、ＰＬＤ（プログラマブルロジックデバイス）、ＦＰＧＡ（フィールドプログラマブルゲートアレイ）、などとして設計されえる。これらは、ハードウェア、ファームウェア、ソフトウェア、再構成可能なハードウェア、これらの組み合わせなどの制御のもとで命令を実行できる。
【００８６】
上述のハードウェア要素は、本発明の実施形態の一部または全部の機能を実行する一つ以上のソフトウェアモジュールとして働くように構成（通常は一時的に）されえる。例えば、別々のモジュールが、上述の本発明による実施形態の機能を実行するプログラム命令から作られえる。適切な場合には、実施形態中のハードウェア要素の一部は省略されえる。
【００８７】
シグナルプロセッサ１１０、電力段１７０などの具体的な詳細が説明されてきたが、これらの詳細な回路構成は、本発明には特には関連しない。むしろ他のさまざまな構成がこれら機能ブロックのために利用されえる。
【００８８】
添付の特許請求の範囲を含む本明細書において、「または」という語は、その通常の意味、すなわち排他的意味ではなく、包含的意味にしたがって解釈されなければならない。よって「または」という語は、代替物のリストを既述し、そのリストにおいては、選択肢の数に関わらず、代替の選択肢のうちの一つの選択肢または任意の組み合わせを選びえる。例えば、「ブロックＸは、Ｐ、Ｑ、またはＲでありえる」という表現は、「ブロックＸは、Ｐ、Ｑ、Ｒ、Ｐ＋Ｑ、Ｐ＋Ｒ、Ｑ＋Ｒ、およびＰ＋Ｑ＋Ｒのうちの一つでありえる」と解釈されなければならない。この「または」という語の通常の意味は、本明細書において「〜または〜のいずれか」という表現にもあてはまる。
【００８９】
本発明は、その具体的な実施形態を参照して特に示され説明されてきたが、開示された実施形態の形態および詳細の変更は、本発明の精神または範囲から逸脱することなく行えることが当業者には理解されるだろう。さらに、さまざまな本発明の優位性、態様、および目的がさまざまな実施形態を参照して議論されてきたが、本発明の範囲は、そのような優位性、態様、および目的を参照して制限されてはならないことが理解されよう。むしろ本発明の範囲は、添付の特許請求の範囲を参照して決定されなければならない。
【図面の簡単な説明】
【００９０】
【図１】本発明の実施形態による差動増幅器のブロック図である。
【図２】図１に示される実施形態のブロック図における信号を示すタイミング図である。
【図３】本発明の他の実施形態による差動増幅器のブロック図である。
【図４】図３に示される実施形態のブロック図における信号を示すタイミング図である。
【図５】本発明のさらに他の実施形態による差動増幅器のブロック図である。
【図６】ある実施形態に用いられるコントローラの構成を示す回路図である。
【０００１】
本発明は、ＤＣオフセットキャリブレーションに関する。より具体的には本発明は、増幅器に関連付けられたＤＣオフセット電圧を低減するメカニズムに関する。
【背景技術】
【０００２】
増幅器はさまざまな応用例で用いられる。ある応用例では、オーディオアンプは、その電力段において、電力段に結合されたスピーカを駆動する差動増幅器を含む。そのような差動電力段は差動入力を受け取り、その入力に基づいてスピーカを駆動する。差動入力を差動電力段に供給するために、差動入力のペアおよび差動出力のペアをもつ比較器が用いられえる。
【０００３】
例えば、比較器の入力Ｐにおける電圧が比較器の入力Ｎにおける電圧より高いとき、（ヒステリシスのない）比較器の出力ＰおよびＮは、それぞれ高および低レベルにセットされる。逆に、入力Ｐにおける電圧が入力Ｎにおける電圧より低いとき、出力ＰおよびＮは、それぞれ低および高レベルにセットされる。理想的な状態では、入力ＰおよびＮが正確に同じ電圧にあるとき、出力ＰおよびＮは、正確に高および低レベルの平均レベルにあるはずである。この理想的な状態においては、比較器および比較器に関連付けられた回路は、完全にバランスが取れており、２つの差動的に駆動される入力／出力について対称的である。
【０００４】
しかし実際には、比較器および比較器に関連付けられた回路（例えば比較器に結合された高利得オペアンプ）は、いかに小さいとはいえ、固有の非対称性によって、出力ＰおよびＮをそれぞれ高および低レベルにセットする、またはそれぞれ低および高レベルにセットする自然の傾向をもつ。例を挙げれば、上述の例では、入力Ｐ電圧が入力Ｎ電圧よりもわずかに高いとき、出力Ｐは、不平衡または非対称な回路パラメータによって引き起こされる傾向のために、低レベルにあるかもしれない。典型的には、オペアンプおよび抵抗のようなさまざまな回路要素のパラメータの誤差が、２つの差動入力／出力についてのこの不平衡を生じる。
【０００５】
差動増幅器の不平衡な状態は、通常の動作モードにおいて入力信号を増幅するときに、ＤＣオフセット電圧をその出力ポートにおいて発生しえる。換言すれば、入力が平衡（同一）であるときに、ある出力をハイに、もう一方をロウにセットする傾向は小さくても、通常動作モードの出力において残留ＤＣ成分を結果として生じえる。
【０００６】
ＤＣオフセット電圧は、不必要な電力消費を通常の動作モード中に発生する。さらにＤＣオフセット電圧は、増幅器の出力のミュートが解除されるときに、ポッピング音やクリック音を発生する。このポッピング音やクリック音は、負荷に何も強制する機能を与えない状態と、ＤＣオフセット電圧を供給する状態との間を増幅器が急激に遷移するときに起こる電圧ステップから生じる。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上述を鑑みると、増幅器におけるＤＣオフセットを低減し、それにより増幅器のミュートが解除されるときにポッピング音を実質的に除去し、かつＤＣオフセットによる電力消費を低減する装置および方法を提供することが望ましい。本発明は、差動増幅器に関連付けられたＤＣオフセット電圧を低減または実質的にキャンセルことによって、これらの要求に応える。
【課題を解決するための手段】
【０００８】
本発明によれば、差動増幅器は、第１および第２出力および第１および第２電源ラインを有する。前記差動増幅器は、さらにオフセットキャンセル回路を含む。オフセットキャンセル回路は、キャリブレーションモード中に、前記第１および第２出力がともに前記第１電源ラインおよび前記第２電源ラインの間のキャリブレーション電圧に結合されるときに、オフセットキャンセル信号を発生するように動作可能である。前記差動増幅器は、前記オフセットキャンセル信号に基づいて、前記差動増幅器の通常動作モード中の前記第１および第２出力に関連付けられたオフセット電圧の少なくとも一部をキャンセルする。
【０００９】
あるいは本発明によれば、差動増幅器は、第１および第２出力および第１および第２電源ラインを有する。前記差動増幅器は、さらにオフセットキャンセル回路を含む。オフセットキャンセル回路は、キャリブレーションモード中に、前記第１および第２出力が前記第１電源ラインに結合されるときに、第１オフセットキャンセル信号を発生するように動作可能であり、前記第１および第２出力が前記第２電源ラインに結合されるときに、第２オフセットキャンセル信号を発生するように動作可能である。前記差動増幅器はまた、前記キャリブレーションモード中に、前記第１および第２オフセットキャンセル信号を平均することによって第３オフセットキャンセル信号を発生するように動作可能である。前記差動増幅器は、前記第３オフセットキャンセル信号に基づいて、前記差動増幅器の通常動作モード中の前記第１および第２出力に関連付けられたオフセット電圧の少なくとも一部をキャンセルする。
【００１０】
ある具体的な実施形態においては、前記第１および第２電源ラインは、電源電圧およびグラウンド電圧をそれぞれ供給し、前記キャリブレーション電圧は、実質的に前記電源電圧および前記グラウンド電圧の平均である。
【００１１】
他の実施形態においては、前記差動増幅器は、さらにシグナルプロセッサブロック、比較器回路、およびスイッチング増幅器を含む。前記シグナルプロセッサブロックは、前記差動増幅器の入力および前記オフセットキャンセル信号を受け取り、出力信号を出力する。
前記比較器回路は、前記出力信号をバイナリ信号に変換するように動作可能である。前記スイッチング回路は、前記バイナリ信号を増幅し、前記第１および第２出力を生成する。
【００１２】
さらに他の実施形態においては、前記差動増幅器は、複数のチャネルに対応する、前記シグナルプロセッサブロック、前記比較器回路、および前記スイッチング増幅器の複数のセットを含む。前記オフセットキャンセル回路は、前記複数のチャネルに対応する複数の前記オフセットキャンセル信号を生成するように動作可能であってもよい。
【００１３】
さらに他の実施形態においては、前記差動増幅器は、逐次近似型アナログディジタル変換器、およびディジタルアナログ変換器を含む。前記逐次近似型アナログディジタル変換器は、前記オフセット電圧に基づいてオフセット補償データを生成するよう動作可能である。前記ディジタルアナログ変換器は、前記オフセット補償データを受け取り、前記オフセット補償データに基づいてオフセット補償電圧を生成し、前記オフセット補償電圧を前記差動増幅器の入力に印加するように動作可能である。
【００１４】
本発明の他の態様によれば、差動増幅器のオフセット電圧を低減する方法が提供される。前記差動増幅器は第１および第２出力および第１および第２電源ラインを含む。この方法は、前記差動増幅器のキャリブレーションモード中に、前記第１および第２出力がともに前記第１電源ラインおよび前記第２電源ラインの間の電圧に結合されるときに、オフセットキャンセル信号を発生する。この方法は、前記オフセットキャンセル信号を、前記差動増幅器の入力に印加し、前記差動増幅器の通常動作モード中の前記第１および第２出力に関連付けられたオフセット電圧の少なくとも一部をキャンセルする。
【００１５】
本発明のさらに他の態様によれば、この方法は、前記差動増幅器のキャリブレーションモード中に、前記第１および第２出力がともに前記第１電源ラインに結合されるときに、第１オフセットキャンセル信号を発生し、前記第１および第２出力がともに前記第２電源ラインに結合されるときに、第２オフセットキャンセル信号を発生する。この方法は、前記第１および第２オフセットキャンセル信号を数学的に統合することによって第３オフセットキャンセル信号を生成する。この方法は、前記第３オフセットキャンセル信号を、前記差動増幅器の入力に印加し、前記差動増幅器の通常動作モード中の前記第１および第２出力に関連付けられたオフセット電圧の少なくとも一部をキャンセルする。
【００１６】
本発明の性質および優位性のさらなる理解は、本明細書および図面の残りの部分を参照して達成されよう。
【発明を実施するための最良の形態】
【００１７】
本発明は、そのさらなる目的および優位性とともに、添付の図面と合わせて以下の説明を参照することによって最もよく理解されよう。
【００１８】
本発明のさまざまな実施形態が図面を参照して詳細にこれから説明され、ここで同様の要素は、同様の参照符号で全体にわたって参照される。
【００１９】
図１は、本発明の実施形態による差動増幅器１００のブロック図である。差動増幅器１００は、シグナルプロセッサ１１０、電力段１７０、およびオフセットキャンセル回路１５０を含む。シグナルプロセッサ１１０は、入力信号Ｖｉｎをその入力ポートで受け取り、入力信号に基づいて、電力段１７０を差動的に駆動するディジタル信号ＹおよびＹＢのペアを生成する。電力段１７０は信号ＹおよびＹＢを受け取り、負荷１８０を出力信号ＯＵＴＰおよびＯＵＴＮによって駆動する。
【００２０】
差動増幅器１００は、２つの動作モードを持つ。すなわちキャリブレーションモードおよび通常動作モードである。キャリブレーションモードのあいだ、オフセットキャンセル回路１５０は、少なくとも一つの信号をシグナルプロセッサ１１０から受け取り、信号ＯＵＴＰおよびＯＵＴＮに関連付けられたオフセット電圧の少なくとも部分的なキャンセルを促進するオフセットキャンセル信号の値を決定する。通常動作モードのあいだ、オフセットキャンセル回路１５０は、キャリブレーションモードのあいだに決定された値に基づいてオフセットキャンセル信号をシグナルプロセッサ１１０に印加する。よって差動増幅器１００は、キャリブレーションモードのあいだに決定されたオフセットキャンセル信号に基づいて、信号ＯＵＴＰおよびＯＵＴＮに関連付けられたオフセット電圧を通常動作モードのあいだ最小化できる。
【００２１】
シグナルプロセッサ１１０は、オペアンプ１１２および１１４、および信号処理ユニット（ＳＰＵ）１１６、比較器１１８、スイッチ１２０、および抵抗Ｒ１〜Ｒ１０を含む。オペアンプ１１２、１１４およびＳＰＵ１１６のそれぞれは、非反転入力および反転入力を有する。オペアンプ１１２および１１４のそれぞれは単一の出力を有し、ＳＰＵ１１６は、差動的に駆動される正および負出力を有する。オペアンプ１１２、１１４およびＳＰＵ１１６のそれぞれは、シグナルプロセッサ１１０の入力ポートで受け取られた入力信号Ｖｉｎを増幅し、比較器１１８の差動入力ポートを駆動するのに適切な利得をもつ。例えば具体的な実施形態においては、ＳＰＵ１１６は、６０〜８０ｄＢのような非常に高い実効開ループ利得をもつ。抵抗Ｒ１〜Ｒ１０は、利得の考慮や、シグナルプロセッサ１１０のそれぞれの能動要素の適切なバイアス要件を含むさまざまなファクタによって決定される。
【００２２】
キャパシタＣ１は、入力信号Ｖｉｎが受け取られる入力ポートを、抵抗Ｒ１およびスイッチ１２０を介して入力１２２に結合する。スイッチ１２０は、キャリブレーションモードのあいだは開き、通常動作モードのあいだは閉じる。キャパシタＣ２は、入力１２４をグラウンド電圧ＧＮＤと結合する。本発明のさまざまな実施形態において、入力信号Ｖｉｎは、約１０Ｈｚから約２５ｋＨｚの範囲の周波数成分をもつアナログオーディオ信号である。しかし本発明の他の実施形態は、ＲＦ（高周波）成分のような、オーディオ周波数の範囲以外の周波数成分をもつアナログおよび／またはディジタル信号を増幅しえる。別の言い方をすれば、本発明の実施形態は、オーディオ周波数からＧＨｚ周波数帯にわたる任意の周波数成分をもつ信号を増幅しえる。
【００２３】
ＳＰＵ１１６は、非反転入力１２６および反転入力１２８をもつ。オペアンプ１１２は、信号Ｓ１を非反転入力１２６に抵抗Ｒ５を介して出力する。オペアンプ１１４は、信号Ｓ２を反転入力１２８に抵抗Ｒ６を介して出力する。ＳＰＵ１１６の非反転入力１２６は、信号Ｓ１、Ｒ７を介したオフセットキャンセル回路１５０からのオフセットキャンセル信号ＤＡＣＰ、および抵抗Ｒ９およびＲ１３を介した電力段１７０からのフィードバック信号ＦＢＰを受け取る。ＳＰＵ１１６の反転入力１２８は、信号Ｓ２、Ｒ８を介したオフセットキャンセル回路１５０からのオフセットキャンセル信号ＤＡＣＮ、および抵抗Ｒ１０およびＲ１４を介した電力段１７０からのフィードバック信号ＦＢＮを受け取る。ＳＰＵ１１６は、入力１２６および１２８において受け取られた差動信号を処理し、２つの差動信号を出力１３０および１３２において出力する。出力１３０および１３２は、差動的に比較器１１８を駆動する。
【００２４】
比較器１１８は、ＳＰＵ１１６の出力１３０および１３２から受け取られた２つの差動信号を比較し、信号ＹおよびＹＢを出力する。理想的には、入力１２６の電圧が入力１２８の電圧よりも高いときには、信号ＹおよびＹＢは、平均してそれぞれ高レベルおよび低レベルである。逆に、入力１２６の電圧が入力１２８の電圧よりも低いときには、信号ＹおよびＹＢは、平均してそれぞれ低レベルおよび高レベルである。具体的な実施形態においては、グラウンド電圧ＧＮＤに対して高レベルは５．０Ｖであり、低レベルはグラウンド電圧ＧＮＤと同じである。しかし、高および低レベルは任意の適切な電圧に設定しえる。
【００２５】
電力段１７０は、信号ＹおよびＹＢを受け取り、フィルタ１９０を介して負荷１８０を駆動する。電力段１７０は、スイッチ１７２および１７４を含む。スイッチ１７２は、（ｉ）入力信号Ｙがスレッショルドと等しいか、それより高いときに、出力１７６を電源電圧ＶＤＤに結合し、（ii）入力信号Ｙがスレッショルドより低いときに、出力１７６をグラウンド電圧ＧＮＤに結合し、（iii）入力信号Ｙに関係なく、信号ＣＡＬがアクティブにされているときは出力１７６をトライステート状態にする。「トライステート」状態にされた出力は、電源電圧ＶＤＤおよびグラウンド電圧ＧＮＤの両方から絶縁され、高インピーダンス状態を維持される。同様に、スイッチ１７４は、（ｉ）入力信号ＹＢがスレッショルドと等しいか、それより高いときに、出力１７８を電源電圧ＶＤＤに結合し、（ii）入力信号ＹＢがスレッショルドより低いときに、出力１７８をグラウンド電圧ＧＮＤに結合し、（iii）入力信号ＹＢに関係なく、信号ＣＡＬがアクティブにされているときは出力１７８をトライステート状態にする。スイッチ１７２および１７４のそれぞれは、トーテムポール接続されたトランジスタおよびインバータを含む。この具体的な実施形態においては、スイッチ１７２および１７４中のトーテムポール接続されたトランジスタは、ｎ型ＭＯＳＦＥＴ（金属酸化物半導体電界効果トランジスタ）およびｐ型ＭＯＳＦＥＴのペアである。しかしスイッチ１７２および１７４は、任意の適切なＦＥＴを使用しえる。さらにスイッチ１７２および１７４は、任意の適切なスイッチング回路アーキテクチャを使用しえる。電力段１７０は、信号ＣＡＬがアクティブにされるときに出力１７６および１７８をトライステート状態にする回路を含む。
【００２６】
この具体的な実施形態においては、スピーカ１１０はアナログオーディオ信号を増幅するので、負荷１８０はスピーカを含む。しかし差動増幅器１００は、モータ制御、ソレノイド制御、電子機械的ポジショナ、ディジタル信号、およびＲＦ信号のようなアナログオーディオ信号以外のさまざまな信号を増幅しえる。負荷１８０は、誘導的、容量的、抵抗的、またはそれらの組み合わせでありえる。具体的には負荷１８０は、以下に限定されないが、モータ、ＬＣＤ（液晶ディスプレイ）パネル、圧電アクチュエータ（例えばインクジェットプリンタ用ヘッド）、無線通信用のアンテナ、および変圧器を含みえる。
【００２７】
フィルタ１９０は、出力信号ＯＵＴＰおよびＯＵＴＮを平滑化し、それにより負荷１８０に不要な周波数成分を除去する。よってフィルタ１９０は、コイル１９２および１９３、およびキャパシタ１９４および１９５を含み、それらのパラメータは、差動増幅器１００をオーディオアンプとして用いるのに不要な成分を除去するように選択される。フィルタ１９０は、負荷１８０およびステップ１００のユーザのために所望のフィルタリング特性を達成するために、任意の適切なフィルタアーキテクチャ／パラメータを採用しえる。ある実施形態においては、フィルタ１９０は、負荷１８０および出力信号ＯＵＴＰおよびＯＵＴＮの性質、および／またはステップ１００の目的によっては省略されえる。
【００２８】
具体的な実施形態においては、電源電圧ＶＤＤは、グラウンド電圧ＧＮＤに対して約１４Ｖである。しかし電源電圧ＶＤＤは、グラウンド電圧ＧＮＤに対して任意の適切な電圧でありえる。
【００２９】
具体的な実施形態において、電力段１７０に関連付けられたＧＮＤ端子は、ゼロボルトである。しかし電力段１７０に関連付けられたこのＧＮＤ端子は、負の電圧を含む任意の適切な電圧でありえる。
【００３０】
オフセットキャンセル回路１５０は、信号Ｙｃａｌを比較器１１８の出力から受け取る。キャリブレーションモードのあいだ、オフセットキャンセル回路１５０は、信号ＯＵＴＰおよびＯＵＴＮに関連付けられたオフセット電圧の少なくとも一部をキャンセルするためのオフセットキャンセル信号に対応する値を決定する。この実施形態においては、ユーザが差動増幅器１００の電源スイッチをオンにするとき、つまりディセーブルされた、バイパスされた、または非動作の「スリープ」モードから増幅器が通常動作に入るようにするとき、キャリブレーションモードはアクティブにされる。換言すれば、キャリブレーションモードは連続的ではなく、リアルタイムのものでもない。いったんオフセットキャンセル回路１５０がオフセットキャンセル信号に対応する値を決定すると、オフセットキャンセル回路１５０は、その値を通常動作モードのあいだ記憶つまり保持し、オフセットキャンセルのために記憶された、つまり保持されたその値に基づいてオフセットキャンセル信号を印加する。
【００３１】
具体的な実施形態によれば、オフセットキャンセル回路１５０は、ＳＡＲ（逐次近似レジスタ）エンジン１５２、１０ビットラッチ１５４〜１５７、１０ビットＤＡＣ（ディジタルアナログコンバータ）１５８〜１６１、およびバス１６２を含む。ｎチャネルをもつシステムを提供するためには、差動増幅器１００は、シグナルプロセッサ１１０、１０ビットラッチ１５４、１０ビットＤＡＣ１５８、電力段１７０、負荷１８０、フィルタ１９０、および関連する回路（例えばＲ１１〜Ｒ１４を含む抵抗網）のｎ個のセットを含む。図１は、簡単のため、そのようなチャネル一つ分に関連付けられた回路だけを示す。
【００３２】
この実施形態においては、一つのＳＡＲエンジンだけ（すなわちエンジン１５２）がオフセットキャンセル回路１５０に存在する。しかしキャリブレーションモードのあいだ、ＳＡＲエンジン１５２は、ｎ個のオフセットキャンセル信号をｎ個のチャネルについて順次、決定していく。ＳＡＲエンジン１５２は、それからｎ個のオフセットキャンセル信号を通常動作モードのあいだ、ｎ個のチャネルの増幅に適用される別個のオフセットキャンセル信号を利用する。具体的な実施形態において、ｎは４である。しかしｎは、１を含む他の数でありえる。他の実施形態においては、複数のＳＡＲエンジンがあってもよく、例えば増幅チャネル当たりに１個あってもよい。
【００３３】
図２は、図１に示される実施形態のブロック図における信号を示すタイミング図である。簡潔さのために図２は、以下に述べる１０ビット処理のうちの１０ビット全てを示してはいない。さて図１および２を参照して、差動増幅器のオフセット電圧を低減する方法が詳細に説明される。ｔ０において、差動増幅器１００の電源スイッチがオンにされる。期間ｔ０〜ｔ１のあいだ、ＳＡＲエンジンは、高レベルである信号ＣＡＬを電力段１７０およびコントローラ１９８に出力する。高レベルである信号ＣＡＬを受け取ると、電力段１７０は、出力１７６および１７８をトライステート状態にし、コントローラ１９８は出力１７６および１７８を電源電圧ＶＤＤおよびグラウンド電圧ＧＮＤの間の電圧に結合する。この実施形態においては、出力１７６および１７８は、電源電圧ＶＤＤおよびグラウンド電圧ＧＮＤの実質的に平均である電圧、すなわちＶＤＤ／２に設定される。しかしある実施形態においては、出力１７６および１７８は、任意の適切な電圧に設定されえる。
【００３４】
期間ｔ０〜ｔ１のあいだ、ＳＡＲエンジン１５２は、信号Ｙｃａｌを比較器１１８の出力から受け取る。ＳＡＲエンジン１５２は、信号ＤＡＣＰおよびＤＡＣＮに対応する１０ビットの値を決定する。ここで信号ＤＡＣＰおよびＤＡＣＮは、ＤＡＣｒｅｆ（この具体的な実施形態においては２．４Ｖ）について差動的に駆動される。この１０ビット値は、信号（ＤＡＣＰ−ＤＡＣｒｅｆ）および（ＤＡＣＮ−ＤＡＣｒｅｆ）の符号を表す１ビット（ｂ９）、および信号（ＤＡＣＰ−ＤＡＣｒｅｆ）および（ＤＡＣＮ−ＤＡＣｒｅｆ）の絶対値を表す９ビット（ｂ８〜ｂ０）を含む。９ビットのうちのｉ番目のビット（ｉ＝０，１，２， ．．． ，８）は、２＾ｉの重みをもつ。ビットｂ８〜ｂ０は、−５１２から＋５１２の範囲に対応する。したがって、信号（ＤＡＣＰ−ＤＡＣｒｅｆ）および（ＤＡＣＮ−ＤＡＣｒｅｆ）のそれぞれは、−５１２から＋５１２の範囲の整数に対応する解像度を有する。信号（ＤＡＣＰ−ＤＡＣｒｅｆ）および（ＤＡＣＮ−ＤＡＣｒｅｆ）がカバーする実際の電圧レンジは、ＳＰＵ１１６、または信号ＯＵＴＰおよびＯＵＴＮにおいて生じるオフセット電圧のありえるレンジに依存して変更されえることに注意されたい。中心電圧ＤＡＣｒｅｆは、他の電圧ポテンシャルレベルへとシフトされえる。
【００３５】
入力１２６および１２８は、差動的に駆動される。オフセットキャンセル回路１５０は、信号ＤＡＣＰおよびＤＡＣＮを、非反転入力１２６および反転入力１２８にそれぞれ印加する。信号（ＤＡＣＰ−ＤＡＣｒｅｆ）および（ＤＡＣＮ−ＤＡＣｒｅｆ）は、同じ絶対値をもつが、反対の符号をもつ。換言すれば図２に示されるように、信号ＤＡＣＰおよびＤＡＣＮは、電圧ＤＡＣｒｅｆ（例えばこの実施形態では２．４Ｖ）について対称的である。
【００３６】
まず期間ｐ１の始まりにおいて、オフセットキャンセル回路１５０は、１０ビットバス１６２を全てゼロにセットし、ＤＡＣ１５８はDACP-DACref=DACN-DACref = 0ボルトとなるよう応答する。（ＤＡＣ出力がこの状態ではゼロであるので全ての他のビットｂ８〜ｂ０がロウであるとき、符号ビットは重要ではない。）期間ｐ１のいちばん最後において、比較器１１８はストローブされ、その出力状態が信号線Ｙｃａｌに現れるようにされる。（このストローブイベントの前には、Ｙｃａｌは比較器の以前にストローブされた状態で単に保持されていた。）オフセットキャンセル回路１５０は、符号ビットｂ９を「０」にセットするが、これは信号Ｙｃａｌが「Ｌ」（すなわち低レベル）だからである。期間ｐ１の最後においてＬである信号Ｙｃａｌは、システムが出力ＹをＬにセットする自然の傾向をもつことを意味する。よってオフセットキャンセル信号ＤＡＣＰは、ＤＡＣｒｅｆ（例えば２．４Ｖ）よりも高くなければならない。換言すれば、信号（ＤＡＣＰ−ＤＡＣｒｅｆ）は、正の電圧でなければならない。逆にもし期間ｐ１の最後において信号Ｙｃａｌが「Ｈ」（すなわち高レベル）であるなら、オフセットキャンセル信号ＤＡＣＰは、ＤＡＣｒｅｆ（例えば２．４Ｖ）よりも低くなければならない。換言すれば、信号（ＤＡＣＰ−ＤＡＣｒｅｆ）は、負の電圧でなければならない。もし期間ｐ１の最後において信号Ｙｃａｌが「Ｈ」であったなら、オフセットキャンセル回路１５０は符号ビットｂ９を「１」にセットするだろう。
【００３７】
次に、期間ｐ２の始まりにおいて、オフセットキャンセル回路１５０は、近似のために一時的にビットｂ８を「１」にセットし、ビットｂ８の「１」に対応するオフセットキャンセル信号を入力１２６および１２８に信号ＤＡＣＰおよびＤＡＣＮとして印加する。信号（ＤＡＣＰ−ＤＡＣｒｅｆ）および（ＤＡＣＮ−ＤＡＣｒｅｆ）の絶対値は、「１」をもつビットｂ８に対応するｖ８である。ここで符号ビットは、信号（ＤＡＣＰ−ＤＡＣｒｅｆ）が正（すなわち０Ｖより大きい）であり、信号（ＤＡＣＮ−ＤＡＣｒｅｆ）が負（すなわち０Ｖより小さい）であることを示す「０」であると決定されている。よってそのような場合、信号（ＤＡＣＰ−ＤＡＣｒｅｆ）および（ＤＡＣＮ−ＤＡＣｒｅｆ）は、「＋ｖ８」および「−ｖ８」の値をそれぞれもつ。信号（ＤＡＣＰ−ＤＡＣｒｅｆ）が負であり、信号（ＤＡＣＮ−ＤＡＣｒｅｆ）が正であることを示す符号ビットが「１」であるとする。そのような場合、信号（ＤＡＣＰ−ＤＡＣｒｅｆ）および（ＤＡＣＮ−ＤＡＣｒｅｆ）は、「−ｖ８」および「＋ｖ８」の値をそれぞれもつ。
【００３８】
期間ｐ２の最後において、比較器１１８はストローブされ、その出力状態が信号線Ｙｃａｌに現れるようにされ、オフセットキャンセル回路１５０は信号Ｙｃａｌのレベルをチェックする。もし信号ＹｃａｌがＨにあるなら、オフセットキャンセル回路１５０は近似の結果、ビットｂ８を「０」にセットするが、これはＨである信号Ｙｃａｌは、オフセットキャンセル信号がオフセット電圧をキャンセルするには大きすぎることを意味するからである。もし信号Ｙｃａｌが依然としてＬにあるなら、オフセットキャンセル回路１５０はビットｂ８を「１」にラッチするが、これは不変のＹｃａｌは、オフセットキャンセル信号がオフセット電圧をキャンセルするには小さすぎることを意味するからである。ここで図２に示されるように、信号Ｙｃａｌは期間ｐ２の最後においてＨである。よってオフセットキャンセル回路１５０は、ビットｂ８を「０」にセットする。
【００３９】
それからオフセットキャンセル回路１５０は、期間ｐ３のあいだビットｂ７を「１」に一時的に近似のためにセットする。オフセットキャンセル回路１５０は、１０ビットデータを発生し、ここでビットｂ９〜ｂ０は、「＋０１０００００００」である。別の言い方をすれば、（ＤＡＣＰ−ＤＡＣｒｅｆ）は２＾ｉ（ｉ＝０，１，... ，８）の和に対応し、これらのそれぞれはそれぞれのビットｂｉ（ｉ＝０，１，... ，８）によって重み付けされ、ビットｂ９に対応する符号（もしｂ９＝「１」なら「＋」で、もしｂ９＝「０」なら「−」である）をもつ。信号（ＤＡＣＮ−ＤＡＣｒｅｆ）は、信号（ＤＡＣＰ−ＤＡＣｒｅｆ）の反転されたものである。
【００４０】
したがって１０ビットデータおよび信号（ＤＡＣＰ−ＤＡＣｒｅｆ）および（ＤＡＣＮ−ＤＡＣｒｅｆ）の間には以下の関係（式１）が存在する。
【００４１】
(DACP-DACref) = C・sign(b9)・(b8・2^8 + b7・2^7 + ... + b0・2^0)
【００４２】
(DACN-DACref) = - C・sign(b9)・(b8・2^8 + b7・2^7 + ... + b0・2^0)
【００４３】
ここで、Ｃ＝一定の係数、そして、bitが１のとき、sign(bit)＝「＋」、bitが０のとき、sign(bit)＝「−」 …（１）
【００４４】
ＳＡＲエンジン１５２は、１０ビット値を信号Ｙｃａｌに基づいて発生し、データを１０ビットラッチ１５４に出力する。１０ビットラッチ１５４は、この１０ビット値を記憶する。制御信号１６４に基づいて、１０ビットＤＡＣ１５８は、１０ビット値を取り出し、入力１２６および１２８に印加するオフセットキャンセル信号ＤＡＣＰおよびＤＡＣＮを発生する。
【００４５】
期間ｐ３の残りのあいだ、信号（ＤＡＣＰーＤＡＣｒｅｆ）および（ＤＡＣＮーＤＡＣｒｅｆ）は、電圧ｖ７をもつ。期間ｐ２のあいだ、信号（ＤＡＣＰーＤＡＣｒｅｆ）および（ＤＡＣＮーＤＡＣｒｅｆ）は電圧ｖ８をもつ。電圧ｖ７は、電圧ｖ８の半分であるが、これはビットｂ７は、上述の式１において表現されたようにビットｂ８の重み付け値の半分だからであり、この具体例ではｂ８は、ＳＡＲがｂ７をテストするあいだに「０」にリセットされる。
【００４６】
次に期間ｐ３の最後において、比較器１１８はストローブされ、その出力状態が信号線Ｙｃａｌに現れるようにされ、オフセットキャンセル回路１５０は信号Ｙｃａｌのレベルをチェックする。期間ｐ２の最後においてなされた近似と同様に、もし信号ＹｃａｌがＨにあるなら、オフセットキャンセル回路１５０は、近似の結果、ビットｂ７を「０」にセットするが、これはＨである信号Ｙｃａｌは、オフセットキャンセル信号がオフセット電圧をキャンセルするには大きすぎることを意味するからである。もし信号ＹｃａｌがＬであるなら、オフセットキャンセル回路１５０は、ビットｂ７を「１」にセットするが、これは変化しない信号Ｙｃａｌは、オフセットキャンセル信号がオフセット電圧をキャンセルするにはまだ小さすぎることを意味するからである。ここでは信号Ｙｃａｌが期間ｐ３の最後においてＬにある。よってオフセットキャンセル回路１５０は、ビットｂ７の近似の結果としてビットｂ７を「１」にセットする。
【００４７】
期間ｐ４のあいだ、オフセットキャンセル回路１５０は、「＋０１１００００００」のビットｂ９〜ｂ０に対応するオフセットキャンセル信号を印加する。上述の近似スキームを繰り返すことによって最終的には全てのビットｂ９〜ｂ０が決定され、この値は時刻ｔ１における信号（ＤＡＣＰ−ＤＡＣｒｅｆ）および（ＤＡＣＮ−ＤＡＣｒｅｆ）に対応する符号および絶対値を表現する。
【００４８】
ＳＡＲエンジン１５２はそれから、決定されたビットｂ９〜ｂ０をバス１６２を介して１０ビットラッチ１５４に出力する。バス１６２は、オフセットキャンセル信号を表現する１０ビットデータを転送する少なくとも１０ビット幅をもつ。１０ビットラッチ１５４は、ビットｂ９〜ｂ０を含む１０ビットデータを受け取り、その１０ビットデータを記憶する。１０ビットＤＡＣ１５８は、記憶された１０ビットデータを受け取り、信号ＤＡＣＰおよびＤＡＣＮを発生する。上に詳述されたように、信号（ＤＡＣＰ−ＤＡＣｒｅｆ）および（ＤＡＣＮ−ＤＡＣｒｅｆ）は、ビットｂ９〜ｂ０を含む１０ビットデータに対応する。
【００４９】
１０ビットＤＡＣ１５８は、時刻ｔ２以降の通常動作モード中には、ＳＡＲエンジン１５２によって生成された制御信号１６４に基づいて信号ＤＡＣＰおよびＤＡＣＮを入力１２６および１２８にそれぞれ印加する。制御信号１６４は、信号ＤＡＣＰおよびＤＡＣＮの印加を制御する。簡潔さのために図１で省略されている、制御信号１６４に類似の制御信号がＳＡＲエンジン１５２から１０ビットＤＡＣ１５９〜１６１に印加される。スイッチ１２０は、図２の信号「増幅イネーブル」がＨであるときに閉じ、図２の信号「増幅イネーブル」がＬであるときに開く。
【００５０】
オフセットキャンセル信号の正確な値（例えばこの実施形態では電圧）を決定するために、オフセットキャンセル信号は、充分に実際の条件に近い回路条件において決定されなければならず、この実際の条件においては、出力１７６および１７８が交互にＶＤＤおよびＧＮＤに相補的に結合される。例えばある期間において、出力１７６および１７８は、それぞれＨおよびＬにあり、次の期間において、出力１７６および１７８は、それぞれＬおよびＨにある。この実際の動作条件をシミュレートするために、図１および２に示される実施形態は、電力段１７０の出力１７６および１７８を、電源電圧ＶＤＤおよびグラウンド電圧ＧＮＤの平均点（つまり中間点）に結合する。その結果、負荷１８０においてフィルタリングされた出力は、増幅の開始時（すなわち時刻ｔ２）においてほとんど少ししかグリッチを生じないか、まったくグリッチを生じない。よって本発明のさまざまな実施形態は、増幅器においてＤＣオフセットを低減可能でありえて、それによって増幅器のミュートが解除されたときにポッピング音を実質的に除去でき、ＤＣオフセットによる電力損失を低減できる。
【００５１】
図２に示されるように、信号ＦＢＰおよびＦＢＮは、時刻ｔ０以前の状態に比較して、キャリブレーションモードのあいだ（すなわち期間ｔ０〜ｔ１）は０ボルトからのより大きい偏位を示す。この偏位は、２つの差動的に駆動される信号パスについての、差動増幅器１００中の平衡が取れていないパラメータによる。したがって図１および２に示される実施形態は、例えば、オフセットキャンセル信号のキャリブレーションがシミュレートされた条件において行われる必要がある場合に望ましい。そのようなシミュレートされた条件は、オフセットキャンセル信号をより正確に発生しえる。
【００５２】
ＳＡＲエンジン１５２は、複数のチャネルのそれぞれについて順次、上述の逐次近似を行う。よって１０ビットラッチ１５４〜１４７のそれぞれは、最終的にはそれぞれのチャネルの出力に関連付けられたオフセット電圧をキャンセルする信号ＤＡＣＰおよびＤＡＣＮに対応する１０ビットワードを記憶する。図２は、期間ｔ０〜ｔ１のあいだの単一の逐次近似プロセスしか示していない。しかし差動増幅器１００は、時刻ｔ２において増幅が開始される前に、複数の逐次近似プロセスを複数のチャネルについて実行しえることに注意されたい。
【００５３】
この具体的な実施形態においては、信号ＤＡＣＰおよびＤＡＣＮの電圧を表現するデータは、１０ビットの長さをもつ。しかしある実施形態においては、オフセットキャンセル信号は、ｎビットワードに対応してもよく、ここでｎは、最大に可能な増幅システムの出力オフセット要件によってだけ決まるある特定の最小値、または実際の設計上の制限によって決まる特定の最大値によって制限される。
【００５４】
図１に示される具体的な実施形態において、オフセットキャンセル回路１５０は、シグナルプロセッサ１１０に印加されるオフセットキャンセル信号の電圧値に対応する１０ビットデータによって表現されるディジタル値を決定する。しかし他の実施形態においては、オフセットキャンセル回路１５０は、シグナルプロセッサ１１０に印加されるオフセットキャンセル信号の電流値に対応するディジタル値を決定してもよい。
【００５５】
シグナルプロセッサ１１０およびオフセットキャンセル回路１５０を含む本発明の実施形態におけるさまざまな機能ブロックは、別個の回路部品または要素によって、または単一の集積された要素によって実現できる。例として、オフセットキャンセル回路１５０は、例えばＡＳＩＣ（特定用途向け集積回路）によって単一のユニットとして実現されえる。そのような場合には、オフセットキャンセル回路１５０は、ＳＡＲエンジン１５２、１０ビットラッチ１５４〜１５７、および１０ビットＤＡＣ１５８〜１６１のような、図１に示されるような機能ブロックにはっきりとカテゴライズされえないかもしれない。ある実施形態においては、差動増幅器１００の機能ブロックの全てまたは一部が単一の機能ユニットとして実現されえる。
【００５６】
図１に示される実施形態においては、オフセットキャンセル回路１５０は、逐次近似技術を利用する。しかし増幅器の入力ポートに印加される適切な補償信号を決定するためには任意の適した近似技術が用いられえることに注意されたい。例えば、逐次近似技術の代わりにランプ技術が使用されえる。ランプ比較技術によれば、信号発生器はランプ波形を発生し、比較器１１８の入力１２６および１２８に印加する。ランプ波形は、例えばビットｂ９〜ｂ０を最下位ビットから最上位ビットまでカウントアップすることによって発生されえる。
【００５７】
例えば、信号発生器は、例えば、-111111111, -111111110, ... , 0, +000000001, +000000010, ... , +111111111の順で１０ビットワードをビット毎にインクリメントし、１０ビットワードに対応する信号ＤＡＣＰおよびＤＡＣＮを入力１２６および１２８に印加する。オフセットキャンセル回路１５０は、オフセットキャンセル信号値が、信号ＹｃａｌがＬからＨに変化する理想的な点に最も近いことを決定する。この方法は、オフセットキャンセル信号電圧を近似するのにより長い時間がかかるが、このランプ近似に必要なコントローラは、ＳＡＲエンジン１５２のそれよりもより簡単でありえる。さらにオフセットキャンセル回路１５０は、シグナルプロセッサ１１０の入力に印加される最も良いオフセットキャンセル信号を決定するために、任意の適切な近似技術を利用しえる。
【００５８】
図３は、本発明の他の実施形態による差動増幅器２００のブロック図である。図４は、図３に示される実施形態のブロック図における信号を示すタイミング図である。図１および２に示される実施形態において、キャリブレーションは、通常動作モードの前に一回だけ実行された。よって図１および２の実施形態は、「シングルパスキャリブレーション」タイプと呼ばれえる。シングルパスキャリブレーションに対して、以下に図３および４を参照して説明される実施形態は、「２パスキャリブレーション」を実行する。
【００５９】
差動増幅器２００の電源スイッチが時刻ｔ０でオンにされると、ＳＡＲエンジン２５２は、信号ＣＡＬをＨにセットする。シグナルプロセッサ２１０は、スイッチ２４０を含む。スイッチ２４０は、信号ＣＡＬがＬのとき（すなわち通常動作モードのあいだ）スイッチ１７２および１７４の入力を比較器１１８の出力に結合する。スイッチ２４０は、信号ＣＡＬがＨのとき（すなわちキャリブレーションモードのあいだ）スイッチ１７２および１７４の入力をＳＡＲエンジン２５２に結合する。よってキャリブレーションモードのあいだ、ＳＡＲエンジン２５２は、信号ＹおよびＹＢを駆動し、これらがさらにスイッチ１７２および１７４を駆動する。
【００６０】
期間ｔ０〜ｔ１（「第１パスキャリブレーション）のあいだ、オフセットキャンセル回路２５０は、第１パスキャリブレーションを行い、期間ｔ０〜ｔ１の最後において、信号（ＤＡＣＰ１−ＤＡＣｒｅｆ）および（ＤＡＣＮ１−ＤＡＣｒｅｆ）に対応する第１の１０ビット値（「ｖ１」）を決定する。期間ｔ１〜ｔ２（「第２パスキャリブレーション）のあいだ、オフセットキャンセル回路２５０は、第２パスキャリブレーションを行い、期間ｔ１〜ｔ２の最後において、信号（ＤＡＣＰ２−ＤＡＣｒｅｆ）および（ＤＡＣＮ２−ＤＡＣｒｅｆ）に対応する第２の１０ビット値（「ｖ２」）を決定する。オフセットキャンセル回路２５２は、図１および２を参照して上述したように、第１および第２パスキャリブレーションを実行する。
【００６１】
図１および２に示される実施形態と、図３および４に示される実施形態との間の主な違いは、ＳＡＲエンジン２５２による信号ＹおよびＹＢの駆動である。具体的には、第１パスキャリブレーションのあいだ、ＳＡＲエンジン２５２は信号ＹおよびＹＢをＬにセットし、第２パスキャリブレーションのあいだ、ＳＡＲエンジン２５２は信号ＹおよびＹＢをＨにセットする。その結果、第１パスキャリブレーションのあいだ、信号ＯＵＴＰおよびＯＵＴＮはＬにあり、第２パスキャリブレーションのあいだ、信号ＯＵＴＰおよびＯＵＴＮはＨにある。
【００６２】
それから期間ｔ２〜ｔ３のあいだ、ＳＡＲエンジン２５２は、第１および第２パスキャリブレーションで得られた第１および第２の１０ビット値を平均することによって、信号（ＤＡＣＰ３−ＤＡＣｒｅｆ）および（ＤＡＣＮ３−ＤＡＣｒｅｆ）に対応する第３の１０ビット値（「ｖ３」）を得る。それから通常動作モードのあいだ、オフセットキャンセル回路２５０は、第３の１０ビット値に対応する信号ＤＡＣＰ３およびＤＡＣＮ３を入力１２６および１２８にそれぞれ印加する。この実施形態において、以下の関係が満たされる。
【００６３】
v3=(v1+v2)/2
【００６４】
ここで１０ビット値ｖ１、ｖ２、およびｖ３は、中心電圧ＤＡＣｒｅｆについて測定され、中心電圧ＤＡＣｒｅｆに対する符号も含む。
【００６５】
図３および４に示される実施形態は、出力１７６および１７８がＬのときの値ｖ１に基づいてオフセット電圧をキャンセルし、出力１７６および１７８がＨのときの値ｖ２に基づいてオフセット電圧をキャンセルするための、１０ビット値ｖ３を決定する。図３に示される実施形態は、出力ＯＵＴＰおよびＯＵＴＮを電圧ディバイダ（または抵抗網）を介して中間電圧点に結合するコントローラ１９８を必要としない。この結果、図１に示される電圧ディバイダ１９８の省略が可能となる。その結果、この実施形態は、回路の複雑さとコストとがより低減されえる。図４に示されるように、負荷１８０におけるフィルタリングされた出力は、増幅の始まり（すなわち時刻ｔ３）においてほとんどグリッチを生じないか、または全くグリッチを生じない。出力１７６および１７８における電圧ポテンシャルおよびオフセット電圧は直線的な関係をもつので、値ｖ１およびｖ２を平均化することによって値ｖ３を計算することはよい近似を得る。
【００６６】
具体的な実施形態において、ＳＡＲエンジン２５２が信号（ＤＡＣＰ３−ＤＡＣｒｅｆ）および（ＤＡＣＮ３−ＤＡＣｒｅｆ）に対応する１０ビット値ｖ３を計算するとき、ＳＡＲエンジン２５２は、以下のビット計算を利用する。まずエンジン２５２は、逐次近似の第１および第２パスキャリブレーションで生成された２つの１０ビットワードｖ１およびｖ２のそれぞれのビットを加算する。それぞれのビットについてのこの加算は２つの値を加算することに対応する。
【００６７】
第２に、エンジン２５２は、結果として生じる１０ビットワードのそれぞれのビットをより高いビットからより低いビットへと１ビットだけシフトさせる。この１ビットのシフトは、２で除することに対応する。最後にＳＡＲエンジン２５２は結果を１０ビットラッチ１５４に出力する。よってビット演算を用いる値ｖ３の計算は、簡単な回路または高速計算が望ましい場合には優位性をもちえる。
【００６８】
図３に示される実施形態においては、シグナルプロセッサ２１０は、スイッチ２４０を含む。しかしスイッチ２４０は、差動増幅器２００の任意の機能ブロックの中に含まれえる。ある実施形態においては、スイッチ２４０は、スイッチ１７２および１７４をアクティブにする／ノンアクティブにすることで、出力１７６および１７８がＨ／Ｌに固定されることを可能にする適切な回路によって置き換えうる。
【００６９】
図１の実施形態と同様に、ｎチャネルをもつシステムを提供するために、差動増幅器２００は、シグナルプロセッサ２１０、１０ビットラッチ１５４、１０ビットＤＡＣ１５８、電力段１７０、負荷１８０、フィルタ１９０、および関連する回路（例えばＲ１１〜Ｒ１４を含む抵抗網、およびスイッチ２４０）のｎ個のセットを含む。よってｎチャネルについてのキャリブレーションは、時刻ｔ３において始まる通常動作モードの前に、図４の期間ｔ０〜ｔ３のあいだのプロセスを、複数のチャネルのうちのそれぞれについて繰り返すことによって行われる。
【００７０】
図５は、本発明のさらに他の実施形態による差動増幅器６００のブロック図である。差動増幅器６００は、スイッチ６２０、オフセットキャンセル回路６５０、増幅器６７０、ボリュームコントローラ６７２、および負荷６８０を含む。増幅器６７０は、シグナルプロセッサ２１０および電力段１７０の組み合わせか、またはシグナルプロセッサ１１０および電力段１７０の組み合わせかのいずれかでありえる。したがって図５示される実施形態は、図１および２に示される実施形態と、図３および４に示される実施形態との両方に利用されえる。
【００７１】
スイッチ６２０、オフセットキャンセル回路６５０、および負荷６８０は、図３に示されるそれぞれの対応するものに相当し、図３および４を参照して説明したのと同様に機能するが、オフセットキャンセル回路６５０が適切なオフセットキャンセル信号を、ボリュームコントローラ６７２によって設定される複数の入力レベルに基づいて決定する点が異なる。
【００７２】
オフセットキャンセル回路６５０は、ＳＡＲエンジン６５２、１１×１０ビットメモリ６５４、１０ビットＤＡＣ６５８、およびタイミングコントローラ６６０を含む。ＳＡＲエンジン６５２、メモリ６５４、およびＤＡＣ６５８は、図３に示されるそれぞれの対応するものに相当し、図３および４を参照して説明したのと同様に機能する。タイミングコントローラ６６０は、ＳＡＲエンジン６５２およびボリュームコントローラ６７２を制御するのに必要な信号を発生する。
【００７３】
差動増幅器６００の電源スイッチがオンにされると、図４に示される期間ｔ０〜ｔ３と同様のキャリブレーションモードがオフセットキャンセル回路６５０によって実行される。まず、オフセットキャンセル回路６５０は、ボリュームコントローラ６７２のボリュームレベルをレベル１に設定する。それからオフセットキャンセル回路６５０は、ボリュームコントローラ６７２のレベル１に対応するオフセットキャンセル信号ＤＡＣＰおよびＤＡＣＮに対応する１０ビット値ｖ３を決定する。次にオフセットキャンセル回路６５０は、順次、ボリュームコントローラ６７２のレベル２〜１１に対応する１０ビット値を決定していく。１１×１０ビットメモリ６５４は、ボリュームコントローラ６７２のレベル１〜１１に対応するオフセットキャンセル信号ＤＡＣＰおよびＤＡＣＮの１１個の１０ビット値を記憶する。
【００７４】
ボリュームコントローラ６７２においてボリュームレベルを設定するために、タイミングコントローラ６６０は、ボリューム制御信号を制御バス６６２を介して送る。ボリュームコントローラ６７２の現在のボリュームレベルをフィードバックするために、ボリュームコントローラ６７２は、ボリュームレベル信号をメモリ６５４にデータバス６６４を介して送る。メモリ６５４は、１１個のボリュームレベルに対応する１１セットの値ＤＡＣＰ３およびＤＡＣＮ３を１１個のアドレスに記憶する。
【００７５】
通常動作モードのあいだ、オフセットキャンセル回路６５０は、ボリュームコントローラ６７２の現在のボリュームレベルを示すボリュームレベル信号を受け取る。メモリ６５４は、ボリュームコントローラ６７２からのボリュームレベル信号に基づいて、ボリュームレベルに対応するオフセットキャンセル信号を表す１０ビット値を取り出す。それからＤＡＣ６５８は、取り出された１０ビット値に基づいて、信号ＤＡＣＰおよびＤＡＣＮを発生する。
【００７６】
上述のように図５に示される実施形態は、通常動作モードのあいだにユーザが変更するボリュームレベルに基づいて、異なるオフセットキャンセル信号を使用しえる。そのようなボリュームレベルの変化は、差動増幅器６００の２つの信号パスのバランスに影響を与えることがあるので、この実施形態は、ボリューム変化によるアンバランスによって引き起こされるオフセット電圧を効果的に最小にすることができる。
【００７７】
値ＤＡＣＰ３およびＤＡＣＮ３が対応するボリュームレベルの数は、１より大きい任意の整数に変更できることに注意されたい。
【００７８】
図６は、コントローラ１９８の構成を示す回路図である。ある実施形態において、コントローラ１９８は、電源電圧ＶＤＤおよびグラウンド電圧ＧＮＤの間の中間電圧を供給するように動作可能な電圧分割網を含む。出力ＯＵＴＰおよびＯＵＴＮが電源電圧ＶＤＤおよびグラウンド電圧ＧＮＤの平均に設定されるとき、抵抗７０２および７０４の抵抗値は、同じ値に設定される必要がある。
【００７９】
実施形態の上述の説明において、電力段１７０は、スイッチングアンプ、すなわちスイッチ１７２および１７４を含み、さらにこれらは特定のスイッチング回路アーキテクチャを用いる。しかし電力段１７０は、リニアアンプとして機能するアクティブデバイスを含みえる。例えば、直線領域で動作するＦＥＴのペアが電力段１７０のために用いられえる。同様に図１および３の比較器１１８は、アナログバッファリング段によって置換することができ、あるいはリニアアンプの実施形態においては省略してしまうこともできる。
【００８０】
この明細書において、「オフセットキャンセル」とは、オフセット電圧を完全に除去することを必ずしも意味しない。言い方を変えれば、「オフセットキャンセル」は、オフセットの実質的なキャンセルと、オフセットの部分的なキャンセルとの両方を含む。
【００８１】
本明細書におけるさまざまなシステム要素は、ここに述べたものと実質的に同じ機能をもつ限り、ここで示されるものとは異なる名称またはラベルをもちえる。例えばオフセットキャンセル回路１５０は、一般に「コントローラ」または「信号発生器」と呼ばれる任意の適切な回路によって実現されえる。
【００８２】
差動増幅器１１０中のさまざまな信号の特定の極性（例えば反転および非反転）は、その実施形態で利用される特定の回路アーキテクチャに依存して変更されえる。また図１のそれぞれの機能ブロックの詳細は、例えばさまざまなシステム要件によって変更されえる。そのような詳細には、例えば回路要素（例えばオペアンプ１１２、１１４、ＳＰＵ１１６、スイッチ１７２および１７４、およびＤＡＣ１５８〜１６１）の個数が含まれる。
【００８３】
ここで説明された実施形態においては、オフセットキャンセル回路１５０および２５０中に記憶される１０ビット値のうちの９ビットｂ８〜ｂ０が、中心電圧（例えば２．４Ｖ）についての信号ＤＡＣＰおよびＤＡＣＮの絶対値に対応する。しかしある実施形態においては、９ビットｂ８〜ｂ０は、信号ＤＡＣＰおよびＤＡＣＮ間のピーク・トゥー・ピーク値に対応してもよい。
【００８４】
上述の実施形態においては、オフセットキャンセル回路１５０および２５０は、キャリブレーションモードのあいだにオフセットキャンセル信号に対応するディジタル値を決定し、あとで通常動作モードのあいだに使用するためにそのディジタル値を記憶する。しかしオフセットキャンセル回路１５０および２５０は、それがオフセット電圧のキャンセルのためのオフセットキャンセル信号を表現するか、オフセットキャンセル信号に対応する限り、任意のタイプの信号（例えばディジタル信号またはアナログ信号）を使用しえる。
【００８５】
本発明の実施形態の機能は、ソフトウェアおよび／またはハードウェアの任意の組み合わせによって実現できることに注意されたい。本発明の実施形態の機能ブロックはさまざまな形態を取りえる。機能ブロックは、ここで説明した機能を実現するように選択的に構成される、または再構成される一つ以上の汎用マイクロプロセッサを含みえる。あるいは機能ブロックは、ここで説明した機能を実現する論理および／または回路を含む一つ以上の特別に設計されたプロセッサまたはマイクロコントローラを含みえる。機能ブロックの一つとして働くデバイスの任意のものは、汎用マイクロプロセッサ、マイクロコントローラ（「コントローラ」と単に呼ばれることもある）、ＡＳＩＣ（特定用途向け集積回路）、ＤＳＰ（ディジタルシグナルプロセッサ）、ＰＬＤ（プログラマブルロジックデバイス）、ＦＰＧＡ（フィールドプログラマブルゲートアレイ）、などとして設計されえる。これらは、ハードウェア、ファームウェア、ソフトウェア、再構成可能なハードウェア、これらの組み合わせなどの制御のもとで命令を実行できる。
【００８６】
上述のハードウェア要素は、本発明の実施形態の一部または全部の機能を実行する一つ以上のソフトウェアモジュールとして働くように構成（通常は一時的に）されえる。例えば、別々のモジュールが、上述の本発明による実施形態の機能を実行するプログラム命令から作られえる。適切な場合には、実施形態中のハードウェア要素の一部は省略されえる。
【００８７】
シグナルプロセッサ１１０、電力段１７０などの具体的な詳細が説明されてきたが、これらの詳細な回路構成は、本発明には特には関連しない。むしろ他のさまざまな構成がこれら機能ブロックのために利用されえる。
【００８８】
添付の特許請求の範囲を含む本明細書において、「または」という語は、その通常の意味、すなわち排他的意味ではなく、包含的意味にしたがって解釈されなければならない。よって「または」という語は、代替物のリストを既述し、そのリストにおいては、選択肢の数に関わらず、代替の選択肢のうちの一つの選択肢または任意の組み合わせを選びえる。例えば、「ブロックＸは、Ｐ、Ｑ、またはＲでありえる」という表現は、「ブロックＸは、Ｐ、Ｑ、Ｒ、Ｐ＋Ｑ、Ｐ＋Ｒ、Ｑ＋Ｒ、およびＰ＋Ｑ＋Ｒのうちの一つでありえる」と解釈されなければならない。この「または」という語の通常の意味は、本明細書において「〜または〜のいずれか」という表現にもあてはまる。
【００８９】
本発明は、その具体的な実施形態を参照して特に示され説明されてきたが、開示された実施形態の形態および詳細の変更は、本発明の精神または範囲から逸脱することなく行えることが当業者には理解されるだろう。さらに、さまざまな本発明の優位性、態様、および目的がさまざまな実施形態を参照して議論されてきたが、本発明の範囲は、そのような優位性、態様、および目的を参照して制限されてはならないことが理解されよう。むしろ本発明の範囲は、添付の特許請求の範囲を参照して決定されなければならない。
【図面の簡単な説明】
【００９０】
【図１】本発明の実施形態による差動増幅器のブロック図である。
【図２】図１に示される実施形態のブロック図における信号を示すタイミング図である。
【図３】本発明の他の実施形態による差動増幅器のブロック図である。
【図４】図３に示される実施形態のブロック図における信号を示すタイミング図である。
【図５】本発明のさらに他の実施形態による差動増幅器のブロック図である。
【図６】ある実施形態に用いられるコントローラの構成を示す回路図である。
Claims (41)
- 第１および第２出力および第１および第２電源ラインを備える差動増幅器であって、前記差動増幅器は、キャリブレーションモード中に、前記第１および第２出力がともに前記第１電源ラインおよび前記第２電源ラインの間のキャリブレーション電圧に結合されるときに、オフセットキャンセル信号を発生するように動作可能であり、前記オフセットキャンセル信号は、前記差動増幅器の通常動作モード中の前記第１および第２出力に関連付けられたオフセット電圧の少なくとも一部をキャンセルすることを促進する差動増幅器。
- 請求項１に記載の差動増幅器であって、前記第１および第２電源ラインは、電源電圧およびグラウンド電圧をそれぞれ供給し、前記キャリブレーション電圧は、実質的に前記電源電圧および前記グラウンド電圧の平均である差動増幅器。
- 請求項２に記載の差動増幅器であって、前記キャリブレーションモード中に前記キャリブレーション電圧を前記第１および第２出力に供給するように動作可能である電圧分割網をさらに備える差動増幅器。
- 請求項１に記載の差動増幅器であって、前記第１および第２出力にそれぞれ結合された第１および第２能動デバイスをさらに備え、前記第１および第２能動デバイスのそれぞれはスイッチとして動作する差動増幅器。
- 請求項４に記載の差動増幅器であって、前記第１および第２能動デバイスは、電界効果トランジスタを備える差動増幅器。
- 請求項４に記載の差動増幅器であって、前記第１および第２能動デバイスは、バイポーラトランジスタを備える差動増幅器。
- 請求項１に記載の差動増幅器であって、前記第１および第２出力にそれぞれ結合された第１および第２能動デバイスをさらに備え、前記第１および第２能動デバイスのそれぞれはリニア増幅器として動作する差動増幅器。
- 請求項１に記載の差動増幅器であって、
前記差動増幅器の入力および前記オフセットキャンセル信号を受け取り、出力信号を出力するシグナルプロセッサブロック、
前記出力信号をバイナリ信号に変換する比較器回路、および
前記バイナリ信号を増幅し、前記第１および第２出力を生成するスイッチング増幅器
をさらに備える差動増幅器。 - 請求項８に記載の差動増幅器であって、前記第１および第２出力は、スピーカを駆動するように構成される差動増幅器。
- 請求項８に記載の差動増幅器であって、前記第１および第２出力は、モータを駆動するように構成される差動増幅器。
- 請求項８に記載の差動増幅器であって、前記差動増幅器は、複数のチャネルに対応する、前記シグナルプロセッサブロック、前記比較器回路、および前記スイッチング増幅器の複数のセットを含む差動増幅器。
- 請求項１１に記載の差動増幅器であって、前記オフセットキャンセル回路は、前記複数のチャネルに対応する複数の前記オフセットキャンセル信号を生成するように動作可能である差動増幅器。
- 請求項１に記載の差動増幅器であって、前記オフセットキャンセル回路は、
前記オフセット電圧に基づいてオフセット補償データを生成する逐次近似型アナログディジタル変換器、および
前記オフセット補償データを受け取り、前記オフセット補償データに基づいてオフセット補償電圧を生成し、前記オフセット補償電圧を前記差動増幅器の入力に印加するディジタルアナログ変換器
を含む差動増幅器。 - 請求項１３に記載の差動増幅器であって、前記オフセットキャンセル信号は、ｎビットワードに対応し、ここでｎは少なくとも２である差動増幅器。
- 請求項１に記載の差動増幅器であって、前記オフセットキャンセル信号は電圧信号である差動増幅器。
- 請求項１に記載の差動増幅器であって、前記オフセットキャンセル信号は電流信号である差動増幅器。
- 請求項１に記載の差動増幅器であって、前記オフセットキャンセル回路は、複数の前記オフセットキャンセル信号を前記差動増幅器の入力の複数のレベルに基づいて生成するように動作可能である差動増幅器。
- 第１および第２出力および第１および第２電源ラインを備える差動増幅器であって、前記差動増幅器は、キャリブレーションモード中に、前記第１および第２出力が前記第１電源ラインに結合されるときに、第１オフセットキャンセル信号を発生するように動作可能であり、前記第１および第２出力が前記第２電源ラインに結合されるときに、第２オフセットキャンセル信号を発生するように動作可能であり、前記差動増幅器はまた、前記キャリブレーションモード中に、前記第１および第２オフセットキャンセル信号を平均することによって第３オフセットキャンセル信号を発生するように動作可能であり、前記第３オフセットキャンセル信号は、前記差動増幅器の通常動作モード中の前記第１および第２出力に関連付けられたオフセット電圧の少なくとも一部をキャンセルすることを促進する差動増幅器。
- 請求項１８に記載の差動増幅器であって、前記第１および第２電源ラインは、電源電圧およびグラウンド電圧をそれぞれ供給する差動増幅器。
- 請求項１８に記載の差動増幅器であって、前記キャリブレーションモード中に前記第１および第２出力を前記第１および第２電源ラインのうちの一つに結合するように動作可能であるコントローラをさらに備える差動増幅器。
- 請求項１８に記載の差動増幅器であって、前記第１および第２出力にそれぞれ結合された第１および第２能動デバイスをさらに備え、前記第１および第２能動デバイスのそれぞれはスイッチとして動作する差動増幅器。
- 請求項２１に記載の差動増幅器であって、前記第１および第２能動デバイスは、電界効果トランジスタを備える差動増幅器。
- 請求項２１に記載の差動増幅器であって、前記第１および第２能動デバイスは、バイポーラトランジスタを備える差動増幅器。
- 請求項１８に記載の差動増幅器であって、前記第１および第２出力にそれぞれ結合された第１および第２能動デバイスをさらに備え、前記第１および第２能動デバイスのそれぞれはリニア増幅器として動作する差動増幅器。
- 請求項１８に記載の差動増幅器であって、
前記差動増幅器の入力および前記オフセットキャンセル信号を受け取り、出力信号を出力するシグナルプロセッサブロック、
前記出力信号をバイナリ信号に変換する比較器回路、および
前記バイナリ信号を増幅し、前記第１および第２出力を生成するスイッチング増幅器
をさらに備える差動増幅器。 - 請求項２５に記載の差動増幅器であって、前記第１および第２出力は、スピーカを駆動するように構成される差動増幅器。
- 請求項２５に記載の差動増幅器であって、前記第１および第２出力は、モータを駆動するように構成される差動増幅器。
- 請求項２５に記載の差動増幅器であって、前記差動増幅器は、複数のチャネルに対応する、前記シグナルプロセッサブロック、前記比較器回路、および前記スイッチング増幅器の複数のセットを含む差動増幅器。
- 請求項２８に記載の差動増幅器であって、前記オフセットキャンセル回路は、前記複数のチャネルに対応する複数の前記オフセットキャンセル信号を生成するように動作可能である差動増幅器。
- 請求項１８に記載の差動増幅器であって、前記オフセットキャンセル回路は、
前記第１および第２出力が前記第１電源ラインに結合された状態に対応する前記オフセット電圧に基づいて第１オフセット補償データを生成し、前記第１および第２出力が前記第２電源ラインに結合された状態に対応する前記オフセット電圧に基づいて第２オフセット補償データを生成する逐次近似型アナログディジタル変換器、および
前記第１および第２オフセット補償データを受け取り、前記第１および第２オフセット補償データの平均値に対応する平均オフセット補償データを生成し、前記平均オフセット補償データに基づいて平均オフセット補償電圧を生成し、前記平均オフセット補償電圧を前記差動増幅器の入力に印加するディジタルアナログ変換器
を含む差動増幅器。 - 請求項３０に記載の差動増幅器であって、前記オフセットキャンセル信号は、ｎビットワードに対応し、ここでｎは少なくとも２である差動増幅器。
- 請求項１８に記載の差動増幅器であって、前記オフセットキャンセル信号は電圧信号である差動増幅器。
- 請求項１８に記載の差動増幅器であって、前記オフセットキャンセル信号は電流信号である差動増幅器。
- 請求項１８に記載の差動増幅器であって、前記オフセットキャンセル回路は、複数の前記オフセットキャンセル信号を前記差動増幅器の入力の複数のレベルに基づいて生成するように動作可能である差動増幅器。
- 差動増幅器のオフセット電圧を低減する方法であって、前記差動増幅器は第１および第２出力および第１および第２電源ラインを含み、
前記差動増幅器のキャリブレーションモード中に、前記第１および第２出力がともに前記第１電源ラインおよび前記第２電源ラインの間の電圧に結合されるときに、オフセットキャンセル信号を発生すること、および
前記オフセットキャンセル信号を、前記差動増幅器の入力に印加し、前記差動増幅器の通常動作モード中の前記第１および第２出力に関連付けられたオフセット電圧の少なくとも一部をキャンセルすること
を含む方法。 - 請求項３５に記載の方法であって、前記第１および第２電源ラインは、電源電圧およびグラウンド電圧をそれぞれ供給し、前記電圧は、実質的に前記電源電圧および前記グラウンド電圧の平均である方法。
- 差動増幅器のオフセット電圧を低減する方法であって、前記差動増幅器は第１および第２出力および第１および第２電源ラインを含み、
前記差動増幅器のキャリブレーションモード中に、前記第１および第２出力がともに前記第１電源ラインに結合されるときに、第１オフセットキャンセル信号を発生し、前記第１および第２出力がともに前記第２電源ラインに結合されるときに、第２オフセットキャンセル信号を発生すること、
前記第１および第２オフセットキャンセル信号を数学的に統合することによって第３オフセットキャンセル信号を生成すること、および
前記第３オフセットキャンセル信号を、前記差動増幅器の入力に印加し、前記差動増幅器の通常動作モード中の前記第１および第２出力に関連付けられたオフセット電圧の少なくとも一部をキャンセルすること
を含む方法。 - 請求項３７に記載の方法であって、前記第１および第２電源ラインは、電源電圧およびグラウンド電圧をそれぞれ供給する方法。
- 請求項３７に記載の方法であって、前記第１および第２オフセットキャンセル信号を数学的に統合することは、前記第１および第２オフセットキャンセル信号の平均を計算することを含む方法。
- 請求項１に記載の差動増幅器を備える電子装置。
- 請求項１８に記載の差動増幅器を備える電子装置。
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