JP2005244343A - アナログデジタル変換器 - Google Patents
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Abstract
【解決手段】第1AD変換回路11は、入力されるアナログ信号をデジタル値に変換し、上位4ビット(D9〜D6)を取り出す。第1DA変換回路12は、第1AD変換回路11により変換されたデジタル値をアナログ値に変換する。減算増幅回路13は、入力されたアナログ信号をサンプルして、第1DA変換回路12の変換が確定するまでホールドし、ホールドしたアナログ信号から第1DA変換回路12の出力アナログ信号を減算して増幅する。このような構成により、従来第1AD変換回路11と並列に設けられていたサンプルホールド回路を除去する。
【選択図】図1
Description
本実施形態は、第1ステージのAD変換回路で4ビットを変換し、第2ステージのサイクリック型のAD変換回路で3ビットずつ2回に分けて変換することにより合計10ビットを出力するAD変換器の例である。
本実施形態は、第1ステージのAD変換回路で4ビットを変換し、第2ステージのAD変換回路で3ビットを変換し、第3ステージのAD変換回路で3ビットを変換する3ステージからなるパイプライン型のAD変換器の例である。
Claims (6)
- 入力アナログ信号を複数回に分けてデジタル値に変換するアナログデジタル変換器であって、
入力されるアナログ信号を所定ビット数のデジタル値に変換するステージを複数有し、
前記複数のステージの内の1以上のステージは、自ステージに入力されるアナログ信号を1つの増幅素子により増幅するステージであり、
前記増幅素子は、自ステージに入力されるアナログ信号をサンプルしてホールドし、該ホールドしたアナログ信号から、自ステージで変換したデジタル値をアナログ値に変換した信号を、減算して増幅する第1減算増幅回路であり、
前記複数のステージの内の他の1以上のステージは、自ステージに入力されるアナログ信号を複数の増幅素子により増幅するステージであり、
前記複数の増幅素子の内の1つの増幅素子は、自ステージに入力されるアナログ信号をサンプルしてホールドするサンプルホールド回路、または自ステージに入力されるアナログ信号をサンプルして所定の増幅率で増幅する増幅回路であり、
前記複数の増幅素子の内の他の増幅素子は、前記サンプルホールド回路または前記増幅回路の出力アナログ信号から、自ステージで変換したデジタル値をアナログ値に変換した信号を、減算して増幅する第2減算増幅回路であることを特徴とするアナログデジタル変換器。 - 前記第1減算増幅回路は、自ステージに入力されるアナログ信号をデジタル変換するためにサンプルするタイミングと同期して、該アナログ信号を直接サンプルすることを特徴とする請求項1に記載のアナログデジタル変換器。
- 前記第1減算増幅回路を含むステージは、初段のステージであることを特徴とする請求項1または2に記載のアナログデジタル変換器。
- 前記複数のステージの内の任意のステージは、自ステージの出力アナログ信号が、自ステージの入力にフィードバックするサイクリック型のステージであることを特徴とする請求項1から3のいずれかに記載のアナログデジタル変換器。
- 前記第1減算増幅回路は、前記入力されるアナログ信号をサンプルした後、少なくとも前記自ステージで変換したデジタル値のアナログ値への変換が確定するまで、ホールドすることを特徴とする請求項1から4のいずれかに記載のアナログデジタル変換器。
- 前記第1減算増幅回路は、オートゼロ期間よりも長い期間、増幅することを特徴とする請求項1から5のいずれかに記載のアナログデジタル変換器。
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