JP2015231107A - イメージセンサ用ａｄ変換回路 - Google Patents

Abstract

【課題】高フレームレート超高精細イメージセンサ用高速・高精度AD変換回路の低消費電力化を可能とするイメージセンサ用AD変換回路を提供する。
【解決手段】イメージセンサの画素から垂直信号線に出力される画素信号にAD変換を行うイメージセンサ用AD変換回路であって、第1ビット数分の変換処理能力を有する第1段目巡回型ADコンバータと、前記第1段目巡回型ADコンバータの出力側に接続され、前記第1ビット数以上の第2ビット数分の変換処理能力を有する第2段目巡回型ADコンバータと、前記第2段目巡回型ADコンバータの出力側に接続され、前記第2ビット数以上の第3ビット数分の変換処理能力を有する第3段目巡回型ADコンバータと、前記第3段目巡回型ADコンバータの出力側に接続され、4ビット以下の変換処理能力を有するフラッシュ形ADコンバータとを含む。
【選択図】図5

Description

本発明は、イメージセンサ用ＡＤ変換回路に関する。

高フレームレート超高精細イメージセンサとして最近研究開発が行われている、フレームレート120Hz, 3300万画素CMOS(Complementary Metal-Oxide Semiconductor)イメージセンサでは、1水平走査期間が約1.9msと短く、列ごとに配置されたAD(Analog to Digital)変換回路には、この期間内に12ビットの変換を行う高速性が求められる。また、このAD変換回路は約8000列に配置されているため、低消費電力化も重要な技術課題となっている。これらを満たすAD変換回路として、2段巡回型AD変換回路が開発され、高フレームレート超高精細イメージセンサに適用されている（例えば、非特許文献1参照）。

ここでは、まず、図1に示すような一般的な巡回型のAD変換回路とその動作（図2参照）について説明し、次に図1に示すAD変換回路を2段縦列接続した2段巡回型AD変換回路（図3参照）と、2段巡回型AD変換回路を適用したCMOSイメージセンサの動作タイミング（図4参照）について説明する。

まず、図1に示すAD変換回路1は、1つのオペアンプ、2つのキャパシタC₁, C₂、スイッチトランジスタ、DA(Digital to Analog)変換器、sub-AD変換器から構成される。AD変換回路1の動作は、以下に説明するように、4つの動作フェーズ1）〜4）に分類できる。

1）スイッチS₂, S₃,S₀, およびS_Rをオンしてすべてのキャパシタの電荷をリセットする（リセット動作：R）。

2）スイッチS₀をオフ、スイッチS_Sをオンしてsub-AD変換器に入力し、入力信号に対して[-1, 0, 1]の3値によるAD変換を行う（サンプル動作：S）。これは、sub-AD変換器の内部の2個の比較器（不図示）によって、式(1)のように出力コード（3値のデジタル出力：D）を求める。

このように2進数で3値を用いる方式は、1.5ビット冗長方式と呼ばれる。

3）スイッチS_S, S₃およびS_Rをオフ、スイッチS₀をオンして、入力信号がサンプリングされたキャパシタC₁の一方の端子を3値が出力されるDA変換器に接続し、他方をオペアンプの負入力端子に接続する（アンプ動作：A）。DA変換器はスイッチで構成され、sub-AD変換器の出力に基づいて、±V_R、0のいずれかをキャパシタC₁に接続するように動作する。これにより、もともとC₁に充電されていた電荷C₁V_inに対して、DA変換器の接続により生じるC₁の電荷の変化分C₁(V_in−D×V_REF)がC₂に転送される（V_REFは、±V_R、0のいずれかの値をとる）。C₂にはもともとC₂V_inの電荷が充電されているので、オペアンプの出力には、V_inが2倍され、DA変換値が差し引かれた値が現れる。

4）スイッチS₂をオフ、スイッチS₁, S₃をオンして、オペアンプの出力をキャパシタC₁の一方の端子に接続してサンプリングするとともに、sub-AD変換器によってアンプの出力電圧値に対して[-1, 0, 1]の3値によるAD変換を行う（フィードバック動作：F）。

3）と4）の動作を1サイクルとして、このサイクルを必要な回数だけ繰り返すことにより、繰り返し回数に応じた分解能のAD変換を実現できる。ここで、i回目のサイクルにおけるオペアンプの出力をV_out(i)とし、そのときのsub-AD変換器の出力コードをD(i)とすると、i+1回目のサイクルにおけるオペアンプ出力は、式(2)のように表すことができる。

もし、C₁ = C₂であれば、

となる。

(3)式で表される変換特性を図示すると、図2のようになる。一般に、N回の巡回により、N+1ビットの分解能のAD変換を行うことができる。なお、このように1サイクルあたり3値のデジタル出力が得られるため、デジタル出力は2ビット長で00,01, 10となる。

図3は、図1に示す巡回型AD変換回路1を2段縦列接続した2段巡回型AD変換回路2を示す図である。ここでは、1段目を巡回型AD変換回路1Aと称し、2段目を巡回型AD変換回路1Bと称す。

1段目の巡回型AD変換回路1Aで上位Mビット、2段目の巡回型AD変換回路1Bで下位N_F−Mビットに分割してAD変換することにより、N_Fビットの分解能を実現する。

まず、1段目の巡回型AD変換回路1Aで、図1を用いて説明した動作方式にしたがって、3）の動作（アンプ：A）と4）の動作（フィードバック：F）をM−1サイクル繰り返して、上位MビットをAD変換する。

ここで、M−1サイクル目の3）の動作（アンプ：A）の間に、スイッチS_SBをオンして1段目の巡回型AD変換回路1Aのアナログ出力と2段目の巡回型AD変換回路1Bの入力を接続する。

このとき、2段目の巡回型AD変換回路1Bは、2）の動作（サンプル動作：S）を行い、1段目の巡回型AD変換回路1Aの出力が2段目の巡回型AD変換回路1Bに入力される（サンプルされる）。

この後、スイッチS_SBをオフして2段目の巡回型AD変換回路1Bを1段目の巡回型AD変換回路1Aから切り離し、3）の動作（アンプ：A）と4）の動作（フィードバック：F）のサイクルをN_F−M回繰り返すことで、2段目の巡回型AD変換回路1Bにおいて残りの下位N_F−Mビットを変換する。

2段巡回型AD変換回路2を各列に配置したCMOSイメージセンサでは、1画素の信号の上位Mビットを1段目の巡回型AD変換回路1AでAD変換した後、2段目の巡回型AD変換回路1Bで残りの下位N_F−MビットをAD変換するとき、1段目の巡回型AD変換回路1Aでは次行の画素信号が入力され、同様に上位MビットをAD変換する。

このように1段目の巡回型AD変換回路1Aと2段目の巡回型AD変換回路1Bの間でパイプライン並列動作を行うことで、実効的な変換速度を高くできる。

図4は、2段巡回型AD変換回路2において、N_F = 12、M = 4のときの動作タイミングを示す図である。図4では、上述した、1）の動作（リセット動作：R）、2）の動作（サンプル動作：S）、3）の動作（アンプ：A）、4）の動作（フィードバック：F）を、それぞれ、R、S、A、Fと記す。

図4にはイメージセンサのN行とN+1行における動作を示す。各行では、画素リセットパルスでイメージセンサのフォトダイオードがリセットされ、信号電荷が蓄積される。また、画素転送パルスが立ち上がると、フォトダイオードに蓄積された電荷がフローティングディフュージョンに転送される。その後、スイッチS_SAがオンにされることにより、サンプル動作が行われる。

1段目の巡回型AD変換回路1Aのアナログ出力を2段目の巡回型AD変換回路1Bに転送し、残りの下位8ビットをAD変換するときに、1段目の巡回型AD変換回路1Aでは、次行の画素信号をサンプルし、AD変換している。これがパイプライン並列動作である。

T.Watabe, et al., "A 33Mpixel 120fps CMOS Image SensorUsing 12b Column-Parallel Pipelined Cyclic ADCs", ISSCC Dig. Tech Papers,pp.388-389, 2012. K.Kitamura, et al., "A 33-Megapixel 120-Frames-Per-Second2.5-Watt CMOS Image Sensor With Column-Parallel Two-Stage Cyclic Analog-to-DigitalConverters", IEEE Trans. Electron Devices, 59, 12, pp.3426-3433,2012. 「CMOSイメージセンサ」、映像情報メディア学会編、コロナ社、pp.169-174映像情報メディア学会技術報告 Vol.36, No.18, pp.31-36,2012.

CMOSイメージセンサの各列に配置された2段巡回型AD変換回路2においては、各段の消費電力は、必要な変換精度と、各ビットを変換する時間とによって決まる。上記N_F = 12、M = 4を例にとると、1段目の巡回型AD変換回路1Aでは12ビット精度で4ビット分の変換を1水平走査期間に行う。また、2段目の巡回型AD変換回路1Bでは9ビット精度で8ビット分の変換を1水平走査期間内に行うための消費電力が必要となる。したがって、より多くの画素数、より高いビット精度・フレームレートのCMOSイメージセンサが求められるとき、2段巡回型AD変換回路2のような方式では、1ビットあたりの変換時間が短くなるため、消費電力が大きくなる。

すなわち、高フレームレート超高精細イメージセンサでは、各列に配置されるAD変換回路の変換時間が短くなるため、AD変換回路には高速で高精度な変換特性が求められる。また、AD変換回路を各列に配置するため、レイアウト面積も小さくする必要がある。

これらの要求をすべて実現しようとすると、AD変換回路の消費電力が大きくなり、イメージセンサの消費電力が増大するという問題がある。

そこで、本発明は、高フレームレート超高精細イメージセンサ用高速・高精度AD変換回路の低消費電力化を可能とする、イメージセンサ用AD変換回路を提供することを目的とする。

本発明の実施の形態のイメージセンサ用AD変換回路は、イメージセンサの画素から垂直信号線に出力される画素信号にAD変換を行うイメージセンサ用AD変換回路であって、第1ビット数分の変換処理能力を有する第1段目巡回型ADコンバータと、前記第1段目巡回型ADコンバータの出力側に接続され、前記第1ビット数以上の第2ビット数分の変換処理能力を有する第2段目巡回型ADコンバータと、前記第2段目巡回型ADコンバータの出力側に接続され、前記第2ビット数以上の第3ビット数分の変換処理能力を有する第3段目巡回型ADコンバータと、前記第3段目巡回型ADコンバータの出力側に接続され、4ビット以下の変換処理能力を有するフラッシュ形ADコンバータとを含む。

高フレームレート超高精細イメージセンサ用高速・高精度AD変換回路の低消費電力化を可能とする、イメージセンサ用AD変換回路を提供することができる。

AD変換回路1を示す図である。 AD変換回路1の変換特性を示す図である。 図1に示す巡回型AD変換回路1を2段縦列接続した2段巡回型AD変換回路2を示す図である。 2段巡回型AD変換回路2において、N_F = 12、M = 4のときの動作タイミングを示す図である。 実施の形態のイメージセンサ用AD変換回路100を示す図である。 実施の形態のイメージセンサ用AD変換回路100の動作を示すタイミングチャートである。 実施の形態の変形例によるイメージセンサ用AD変換回路100Aを示す図である。 イメージセンサ用AD変換回路100Aの動作を示すタイミングチャートである。 実施の形態の変形例によるイメージセンサ用AD変換回路100Bを示す図である。 イメージセンサ用AD変換回路100Bの動作を示すタイミングチャートである。 実施の形態の変形例によるイメージセンサ用AD変換回路100Cを示す図である。 イメージセンサ用AD変換回路100Cの動作を示すタイミングチャートである。

以下、本発明のイメージセンサ用AD変換回路を適用した実施の形態について説明する。

＜実施の形態＞
図5は、実施の形態のイメージセンサ用AD変換回路100を示す図である。

イメージセンサ用AD変換回路100は、スイッチS_SA、1段目巡回型ADコンバータ10、スイッチS_SB、2段目巡回型ADコンバータ20、スイッチS_SC、3段目巡回型ADコンバータ30、マルチプレクサ40、フラッシュ型ADコンバータ50、マルチプレクサ60、ラッチ回路70、及び演算処理回路80を含む。

ここでは、CMOSによる高フレームレート超高精細イメージセンサの16列の垂直信号線にイメージセンサ用AD変換回路100が接続されている場合について説明するため、フラッシュ型ADコンバータ50以外の構成要素を16個ずつ示す。

なお、図5では、高フレームレート超高精細イメージセンサの出力に対応すべく、イメージセンサ用AD変換回路100の分解能が12ビットである場合について説明する。

スイッチS_SAは、高フレームレート超高精細イメージセンサの垂直信号線と1段目巡回型ADコンバータ10との間に接続されており、オンにされると高フレームレート超高精細イメージセンサの画素から出力される画素信号が入力される。

1段目巡回型ADコンバータ10は、図1に示すAD変換回路1と同様の回路構成を有するADコンバータであり、スイッチS_SAとスイッチS_SBとの間に設けられている。1段目巡回型ADコンバータ10は、画素信号をAD変換して上位側の12ビット目と11ビット目のデジタルデータを演算処理回路80に出力するとともに、残差信号をスイッチS_SBに出力する。

スイッチS_SBは、1段目巡回型ADコンバータ10と2段目巡回型ADコンバータ20との間に接続されており、オンにされると1段目巡回型ADコンバータ10から出力される残差信号を2段目巡回型ADコンバータ20に出力する。

2段目巡回型ADコンバータ20は、図1に示すAD変換回路1と同様の回路構成を有するADコンバータであり、スイッチS_SBとスイッチS_SCとの間に設けられている。2段目巡回型ADコンバータ20は、1段目巡回型ADコンバータ10から出力される残差信号をAD変換し、10ビット目と9ビット目のデジタルデータを演算処理回路80に出力するとともに、残差信号をスイッチS_SCに出力する。

スイッチS_SCは、2段目巡回型ADコンバータ20と3段目巡回型ADコンバータ30との間に接続されており、オンにされると2段目巡回型ADコンバータ20から出力される残差信号を3段目巡回型ADコンバータ30に出力する。

3段目巡回型ADコンバータ30は、図1に示すAD変換回路1と同様の回路構成を有するADコンバータであり、スイッチS_SCとマルチプレクサ40との間に設けられている。3段目巡回型ADコンバータ30は、2段目巡回型ADコンバータ20から出力される残差信号をAD変換し、8ビット目から5ビット目のデジタルデータを演算処理回路80に出力するとともに、残差信号をマルチプレクサ40に出力する。

マルチプレクサ40は、3段目巡回型ADコンバータ30とフラッシュ型ADコンバータ50との間に設けられており、16個の入力端子と1個の出力端子を有する。マルチプレクサ40は、3段目巡回型ADコンバータ30から出力される残差信号を1つずつ選択し、フラッシュ型ADコンバータ50に出力する。

フラッシュ型ADコンバータ50は、マルチプレクサ40とマルチプレクサ60との間に設けられており、4ビットの分解能を有する。フラッシュ型ADコンバータ50は、2⁴個の抵抗と比較器を有し、4ビットのデジタルデータを出力する。

フラッシュ型ADコンバータ50は、マルチプレクサ40から入力される3段目巡回型ADコンバータ30の残差信号を1つずつAD変換し、4ビット目から1ビット目のデジタルデータを16個のマルチプレクサ60にそれぞれ出力する。

マルチプレクサ60は、フラッシュ型ADコンバータ50とラッチ回路70との間に設けられており、1個の入力端子と16個の出力端子とを有する。マルチプレクサ60は、フラッシュ型ADコンバータ50が出力する16個のデジタルデータを16個のラッチ回路70にそれぞれ出力する。

ラッチ回路70は、4ビットのラッチ回路であり、マルチプレクサ60と演算処理回路80との間に設けられている。ラッチ回路70は、マルチプレクサ60から出力される4ビット目から1ビット目の4ビットのデジタルデータを保持し、所定のタイミングで演算処理回路80に出力する。

演算処理回路80は、1段目巡回型ADコンバータ10、2段目巡回型ADコンバータ20、3段目巡回型ADコンバータ30、及びラッチ回路70の出力端子に接続されている。演算処理回路80には、1段目巡回型ADコンバータ10、2段目巡回型ADコンバータ20、3段目巡回型ADコンバータ30、及びラッチ回路70から、それぞれ、12ビット目と11ビット目のデジタルデータ、10ビット目と9ビット目のデジタルデータ、8ビット目から5ビット目のデジタルデータ、及び4ビット目から1ビット目のデジタルデータが入力される。このようにして、演算処理回路80には12ビットのデジタルデータが入力される。

演算処理回路80は、12ビットのデジタルデータを処理して、非冗長の12ビットの画像データとして出力する。

ここで、イメージセンサ用AD変換回路100の内容を一般化するために、最上位ビットをN_Fビットと表して説明を行う。

イメージセンサ用AD変換回路100は、最上位ビット（N_Fビット）から5ビット目までを変換するために、3段の巡回型ADコンバータ10、20、30を列方向に縦に接続した構成であり、画素信号が出力される各列の出力側に配置されている。

3段の巡回型ADコンバータ10、20、30で分担してパイプライン動作により最上位ビット（N_Fビット）から5ビット目までのAD変換を行い、残りの4ビットを、16列ごとに1個配置したフラッシュ型ADコンバータ50を各列の3段目巡回型ADコンバータ30に順次接続して時系列で変換する。

すなわち、1段目巡回型ADコンバータ10は、変換ビット数X（変換ビットN_F〜N_F−X+1ビット）、必要ビット精度はN_Fビットである。2段目巡回型ADコンバータ20は、変換ビット数Y（変換ビットN_F−X〜N_F−X−Y+1ビット）、必要ビット精度はN_F−X+1ビットである。3段目巡回型ADコンバータ30は、変換ビット数N_F−X−Y−4（変換ビットN_F−X−Y〜5ビット）、必要ビット精度はN_F−X−Y+1ビットとなる。

例えば、N_F = 12、X = 2、Y = 2の場合は、図5に示す回路構成に対応し、1段目巡回型ADコンバータ10では、変換ビット数2（変換ビット12, 11ビット目）、2段目巡回型ADコンバータ20では、変換ビット数2（変換ビット10,9ビット目）、3段目巡回型ADコンバータ30では、変換ビット数4（変換ビット8〜5ビット目）となる。

3段の巡回型ADコンバータ10、20、30を、図3に示した2段巡回型AD変換回路2と同様の動作方法によりパイプライン並列動作させると同時に、1段目巡回型ADコンバータ10の変換ビット数を2段目巡回型ADコンバータ20の変換ビット数以下に設定し、かつ、2段目巡回型ADコンバータ20の変換ビット数を3段目巡回型ADコンバータ30の変換ビット数よりも小さくすることで、より高い変換精度が要求される上位段の巡回型ADコンバータ（10、20）ほど、1ビットあたりの変換時間を長くとれるので、消費電力を小さくできる。

また、残りの4ビット（4ビット目から1ビット目）に関しては、巡回型ADコンバータ10、20、30に比べると変換精度は低いものの、より高速な動作が可能なフラッシュ型ADコンバータ50を用いてAD変換を行うことで、定常電流による消費電力をゼロにすることが可能となる。

また、4ビットのフラッシュ型ADコンバータ50は、2⁴個の抵抗と比較器が必要となり、配置スペースの制約からイメージセンサの一列の幅に配置することが困難になるおそれがあるため、16列ごとに1個配置し、各列の3段目巡回型ADコンバータ30のアナログ出力（残差信号）を時系列で順次マルチプレクサ40により接続、転送してAD変換を行う構成としている。

フラッシュ型ADコンバータ50でAD変換が行われた各列の4ビットのデジタルデータは、各列に配置した4ビットのラッチ回路70によりラッチされる。

3段の巡回型ADコンバータ10、20、30のデジタルデータ（N_Fビット目〜5ビット目）は、各ビットが2ビット長(D_H, D_L)の冗長出力である。フラッシュ型ADコンバータ50のデジタルデータ（4ビット目〜1ビット目）は、1ビット長(D₁)の非冗長出力となる。

これらをN_Fビットの非冗長出力D_NFにするため、次式(4)で表される演算処理を施せばよい。ここで、（）内の数字は、変換ビット数を表す。

以上のような構成により、従来の2段巡回型AD変換回路2よりも消費電力を低減したイメージセンサ用AD変換回路100を実現することができる。

図6は、実施の形態のイメージセンサ用AD変換回路100の動作を示すタイミングチャートである。

1段目巡回型ADコンバータ10において、11ビット目のAD変換時のアンプフェーズA(11)で、1段目巡回型ADコンバータ10と2段目巡回型ADコンバータ20をスイッチS_SBで接続して、1段目巡回型ADコンバータ10のアナログ出力（残差信号）を2段目巡回型ADコンバータ20に転送する。そして、2段目巡回型ADコンバータ20は、10ビット目以降のAD変換を行う。

また、2段目巡回型ADコンバータ20において、9ビット目の変換時のアンプフェーズA(9)で、2段目巡回型ADコンバータ20と3段目巡回型ADコンバータ30をスイッチS_SCで接続して、2段目巡回型ADコンバータ20のアナログ出力（残差信号）を3段目巡回型ADコンバータ30に転送する。そして、3段目巡回型ADコンバータ30は、8ビット目から5ビット目までの4ビットのデジタルデータのAD変換を行う。

3段の巡回型ADコンバータ10、20、30は、従来の2段巡回型AD変換回路2（図3参照）と同様の動作原理によってパイプライン並列動作が行われるため、各段のAD変換時間が1水平走査期間に延長されている。

従って、図6に示すように、より高い変換精度が必要な上位の段ほど、AD変換に要する時間を長くとれるため、消費電力を低減することができる。

3段目巡回型ADコンバータ30は、8ビット目から5ビット目までのデジタルデータのAD変換を行い、4ビット目のAD変換をするためのアナログ信号（残差信号）、すなわち4ビット目のアンプフェーズA(4)における出力をフラッシュ型ADコンバータ50に転送するため、4ビット目のAD変換時のアンプフェーズA(4)まで演算を行うことになる。

次に、各列のA(4)フェーズにおけるアナログ値を、マルチプレクサ40により順次フラッシュ型ADコンバータ50に転送し、フラッシュ型ADコンバータ50でAD変換を行うことにより、各列の非冗長4ビット出力を得る。

この非冗長4ビット出力は、マルチプレクサ60を介して順次各列に配置されたラッチ回路70に転送されてラッチされ、3段の巡回型ADコンバータ10、20、30の冗長出力とともに演算処理回路80に入力され、(4)式に示した演算が行われて、12ビットの非冗長出力が求められる。

以上のように、CMOSによる高フレームレート超高精細イメージセンサの画素から垂直信号線に出力される画素信号は、実施の形態のイメージセンサ用AD変換回路100によって、12ビットのデジタルデータ（画像データ）に変換される。

以上、実施の形態によれば、従来の2段巡回型AD変換回路2よりも消費電力を低減したイメージセンサ用AD変換回路100を実現することができる。

なお、ここでは、2段目巡回型ADコンバータ20の変換ビット数を3段目巡回型ADコンバータ30の変換ビット数よりも小さくする形態について説明したが、2段目巡回型ADコンバータ20の変換ビット数と3段目巡回型ADコンバータ30の変換ビット数とは同じであってもよい。すなわち、3段目巡回型ADコンバータ30の変換ビット数は、2段目巡回型ADコンバータ20の変換ビット数以上であればよい。

また、以上では、4ビットのフラッシュ型ADコンバータ50を16列ごとに1個配置する形態について説明したが、4ビットのフラッシュ型ADコンバータ50を8列ごとに1個配置してもよい。

また、フラッシュ型ADコンバータ50の分解能は、4ビット以下であればよい。

また、以上では、1段目巡回型ADコンバータ10の変換ビット数X、2段目巡回型ADコンバータ20の変換ビット数Y、3段目巡回型ADコンバータ30の変換ビット数N_F−X−Y−4の場合において、N_F = 12、X = 2、Y = 2の場合について図5を用いて説明したが、以下のように、変換ビット数X、Yを変更することができる。

以下では、3段目巡回型ADコンバータ30の変換ビット数をZとする。

図7は、実施の形態の変形例によるイメージセンサ用AD変換回路100Aを示す図である。図8は、イメージセンサ用AD変換回路100Aの動作を示すタイミングチャートである。

図7に示すイメージセンサ用AD変換回路100Aは、12ビットの分解能を有し、変換ビット数X、Y、Zが3、3、3であり、フラッシュ型ADコンバータ50Aの分解能が3ビットである場合の構成を有する。すなわち、1段目巡回型ADコンバータ10A、スイッチS_SB、2段目巡回型ADコンバータ20A、スイッチS_SC、3段目巡回型ADコンバータ30Aは、それぞれ、3ビットのデジタルデータを出力し、フラッシュ型ADコンバータ50Aは、3ビット目から1ビット目の3ビットのデータについてAD変換を行う。

イメージセンサ用AD変換回路100Aの動作は、図8に示すタイミングチャートの通りである。10ビット目のAD変換時のアンプフェーズA(10)で、1段目巡回型ADコンバータ10Aと2段目巡回型ADコンバータ20AとがスイッチS_SBで接続される。また、7ビット変換時のアンプフェーズA(7)で、2段目巡回型ADコンバータ20Aと3段目巡回型ADコンバータ30AとがスイッチS_SCで接続される。

図9は、実施の形態の変形例によるイメージセンサ用AD変換回路100Bを示す図である。図10は、イメージセンサ用AD変換回路100Bの動作を示すタイミングチャートである。

図9に示すイメージセンサ用AD変換回路100Bは、12ビットの分解能を有し、変換ビット数X、Y、Zが2、3、4であり、フラッシュ型ADコンバータ50の変換ビットが3ビットである場合の構成を有する。すなわち、1段目巡回型ADコンバータ10、スイッチS_SB、2段目巡回型ADコンバータ20B、スイッチS_SC、3段目巡回型ADコンバータ30Bは、それぞれ、2ビット、3ビット、4ビットのデジタルデータを出力し、フラッシュ型ADコンバータ50は、3ビット目から1ビット目の3ビットのデータについてAD変換を行う。

イメージセンサ用AD変換回路100Bの動作は、図10に示すタイミングチャートの通りである。10ビット目のAD変換時のアンプフェーズA(11)で、1段目巡回型ADコンバータ10と2段目巡回型ADコンバータ20BとがスイッチS_SBで接続される。また、8ビット変換時のアンプフェーズA(8)で、2段目巡回型ADコンバータ20Bと3段目巡回型ADコンバータ30BとがスイッチS_SCで接続される。

図11は、実施の形態の変形例によるイメージセンサ用AD変換回路100Cを示す図である。図12は、イメージセンサ用AD変換回路100Cの動作を示すタイミングチャートである。

図11に示すイメージセンサ用AD変換回路100Cは、14ビットの分解能を有し、変換ビット数X、Y、Zが3、3、4であり、フラッシュ型ADコンバータ50の変換ビットが4ビットである場合の構成を有する。すなわち、1段目巡回型ADコンバータ10C、スイッチS_SB、2段目巡回型ADコンバータ20C、スイッチS_SC、3段目巡回型ADコンバータ30Cは、それぞれ、3ビット、3ビット、4ビットのデジタルデータを出力し、フラッシュ型ADコンバータ50は、4ビット目から1ビット目の3ビットのデータについてAD変換を行う。

イメージセンサ用AD変換回路100Cの動作は、図12に示すタイミングチャートの通りである。12ビット目のAD変換時のアンプフェーズA(12)で、1段目巡回型ADコンバータ10Cと2段目巡回型ADコンバータ20CとがスイッチS_SBで接続される。また、9ビット変換時のアンプフェーズA(9)で、2段目巡回型ADコンバータ20Cと3段目巡回型ADコンバータ30CとがスイッチS_SCで接続される。

以上、本発明の例示的な実施の形態のAD変換回路について説明したが、本発明は、具体的に開示された実施の形態に限定されるものではなく、特許請求の範囲から逸脱することなく、種々の変形や変更が可能である。

100、100A、100B、100C イメージセンサ用AD変換回路
S_SA スイッチ
10、10A、10B、10C 1段目巡回型ADコンバータ
S_SB スイッチ
20、20A、20B、20C 2段目巡回型ADコンバータ
S_SC スイッチ
30、30A、30B、30C 3段目巡回型ADコンバータ
40 マルチプレクサ
50 フラッシュ型ADコンバータ
60 マルチプレクサ
70 ラッチ回路
80 演算処理回路

Claims (2)

1. イメージセンサの画素から垂直信号線に出力される画素信号にAD変換を行うイメージセンサ用AD変換回路であって、
   第1ビット数分の変換処理能力を有する第1段目巡回型ADコンバータと、
   前記第1段目巡回型ADコンバータの出力側に接続され、前記第1ビット数以上の第2ビット数分の変換処理能力を有する第2段目巡回型ADコンバータと、
   前記第2段目巡回型ADコンバータの出力側に接続され、前記第2ビット数以上の第3ビット数分の変換処理能力を有する第3段目巡回型ADコンバータと、
   前記第3段目巡回型ADコンバータの出力側に接続され、4ビット以下の変換処理能力を有するフラッシュ形ADコンバータと
   を含む、イメージセンサ用AD変換回路。
2. 前記第3ビット数は、前記第2ビット数よりも大きい、請求項1記載のAD変換回路。

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