JP2016019119A - アナログ／ディジタル変換回路 - Google Patents

Abstract

【課題】フォトカプラ等のアイソレータを用いることなく、一次側の回路と二次側の回路とを絶縁した状態で、一次側の回路のアナログ信号をディジタル信号に変換して二次側の回路に供給できるようにする。
【解決手段】本発明に係るアナログ／ディジタル変換回路（１１）は、容量素子（１２、ＣＩＮ１、ＣＩＮ２）と、供給されたアナログ信号に応じた電荷を一定周期毎に前記容量素子に蓄える入力スイッチ回路（１１１）と、前記容量素子に前記一定周期毎に蓄えられた電荷に基づく信号をΔΣ変調することにより、ディジタル信号を生成するディジタル信号生成回路（１１２）とを有し、前記入力スイッチ回路と前記ディジタル信号生成回路とは、互いに異なる電源（ＶＣＣ−ＧＮＤ１／ＶＤＤ−ＧＮＤ２）で動作し、互いに前記容量素子によって絶縁されることを特徴とする。
【選択図】図１

Description

本発明は、デルタ・シグマ（ΔΣ）型のアナログ／ディジタル変換回路に関する。

プラントやビルの空調設備等に設けられる温度調節器や流量調節器等の計装機器は、温度や流量等の検出を行う１次側のセンサ部と、１次側のセンサ部による検出結果に基づいてデータ処理等を行う２次側のデータ処理部（例えばマイクロコントローラ）とを備えている。上記計装機器では、１次側のセンサ部と２次側のデータ処理部とが異なる電源電圧で動作することが多く、１次側のセンサ部と２次側のデータ処理部との間に絶縁が必要となる。そのため、従来は、１次側のセンサ部による検出結果をアイソレータを介して２次側のデータ処理部に送信することが多かった。

図６は、従来の計装機器の構成例を示す図である。
図６に示されるように、従来の計装機器４０は、１次側のセンサ部５０としてセンサ５００およびアナログ／ディジタル変換回路（以下、「Ａ／Ｄ変換回路」とも称する。）５０１を備え、２次側のデータ処理部６０としてマイクロコントローラ（ＭＣＵ）６００を備えている。従来の計装機器４０では、センサ５００から出力された検出信号（アナログ信号）をアナログ／ディジタル変換回路５０１によってディジタル信号に変換し、そのディジタル信号をアイソレータ７０を介して２次側のＣＰＵ６００に送信する。アイソレータ７０としては、例えば、フォトカプラや、下記特許文献１に開示されているようなトランスから成るディジタルアイソレータ等が用いられていた。

特開２０１３−１４９０２１号公報

しかしながら、プラントやビルの空調設備等に設けられる計装機器では、一般に、複数箇所の温度や流量等を計測するために一次側のセンサ部（センサおよびＡ／Ｄ変換回路）が複数チャネル設けられることが多い。このような計装機器では、チャネル毎に設けられたＡ／Ｄ変換回路のＡ／Ｄ変換結果をデータ処理部に夫々送信するために、チャネル毎にアイソレータを設ける必要があった。そのため、従来の計装機器では、アイソレータの部品コストや、アイソレータを複数実装するための基板の実装面積の増大により、製造コストが大きくなるという問題があった。

本発明は、上記問題点を解消するためになされたものであり、フォトカプラ等のアイソレータを用いることなく、一次側の回路と二次側の回路とを絶縁した状態で、一次側の回路のアナログ信号をディジタル信号に変換して二次側の回路に送信できるようにすることを目的とする。

本発明に係るアナログ／ディジタル変換回路（１１）は、容量素子（１２、ＣＩＮ１、ＣＩＮ２）と、供給されたアナログ信号に応じた電荷を一定周期毎に前記容量素子に蓄える入力スイッチ回路（１１１）と、前記容量素子に前記一定周期毎に蓄えられた電荷に基づく信号をΔΣ変調することによりディジタル信号を生成するディジタル信号生成回路（１１２）とを有し、前記入力スイッチ回路と前記ディジタル信号生成回路とは、互いに異なる電源（ＶＣＣ−ＧＮＤ１／ＶＤＤ−ＧＮＤ２）で動作し、互いに前記容量素子によって絶縁されることを特徴とする。

上記アナログ／ディジタル変換回路において、前記入力スイッチ回路と前記ディジタル信号生成回路とは、夫々別々の半導体チップに形成されていてもよい。

上記アナログ／ディジタル変換回路において、前記容量素子として第１入力容量素子および第２入力容量素子を有し、前記入力スイッチ回路は、正側の入力端子（ＩＮＰ）と、負側の入力端子（ＩＮＮ）と、一端が正側の入力端子に接続され、他端が前記第１入力容量素子の一方の電極に接続される第１スイッチ素子（ＳＷ１）と、一端が負側の入力端子に接続され、他端が前記第２入力容量素子の一方の電極に接続される第２スイッチ素子（ＳＷ２）と、一端が前記第１スイッチ素子の他端に接続される第３スイッチ素子（ＳＷ３）と、一端が前記第２スイッチ素子の他端に接続され、他端が前記第３スイッチ素子の他端に接続される第４スイッチ素子（ＳＷ４）とを有し、前記第３スイッチ素子と前記第４スイッチ素子とが接続されるノード（Ｐ）は、フローティングノードであってもよい。

なお、上記説明において括弧を付した参照符号は、図面において当該参照符号が付された構成要素の概念に含まれるものを例示するに過ぎない。

以上説明したことにより、本発明によれば、フォトカプラ等のアイソレータを用いることなく、一次側の回路と二次側の回路とを絶縁した状態で、一次側の回路のアナログ信号をディジタル信号に変換して二次側の回路に供給することができる。

図１は、本発明の一実施の形態に係るＡ／Ｄ変換回路を備えた計装機器の構成を示す図である。 図２は、本発明の一実施の形態に係るＡ／Ｄ変換回路の具体的な内部構成を示す図である。 図３Ａは、一般的な完全差動型のΔΣＡ／Ｄ変換回路の入力段の回路構成を示す図である。 図３Ｂは、一般的な完全差動型のΔΣＡ／Ｄ変換回路の入力段の回路構成を示す図である。 図４Ａは、本発明の一実施の形態に係るＡ／Ｄ変換回路の入力段の回路構成を示す図である。 図４Ｂは、本発明の一実施の形態に係るＡ／Ｄ変換回路の入力段の回路構成を示す図である。 図５は、本発明の一実施の形態に係るＡ／Ｄ変換回路における全差動増幅回路周辺の回路構成を示す図である。 図６は、従来の計装機器の構成例を示す図である。

以下、本発明の実施の形態について図を参照して説明する。

≪計装機器の構成≫
図１は、本発明の一実施の形態に係るＡ／Ｄ変換回路を備えた計装機器の構成を示す図である。
同図に示される計装機器１は、制御対象装置２の状態を監視し、その監視結果に基づいて制御対象機器２を制御するものである。計測機器１は、例えば温度調節器であり、制御対象装置２の温度を測定し、測定結果に基づいて制御対象装置２が目標温度になるように制御対象装置２内に設けられたヒーター等を制御する。

具体的に、計装機器１は、センサ１０、Ａ／Ｄ変換回路１１、データ処理制御部１３、およびその他図示されていない電源回路や外部入出力インターフェース回路等を備えている。

センサ１０は、制御対象装置２の状態を監視するものであり、例えば、温度を検知する温度センサである。センサ１０は、制御対象装置２の温度を検知し、検知した温度に応じたアナログ形式の検知信号（以下、「アナログ信号」と称する。）ＶＩＮを出力する。

Ａ／Ｄ変換回路１１は、センサ１０から出力されたアナログ信号ＶＩＮをディジタル信号ＤＯＵＴに変換する。Ａ／Ｄ変換回路１１は、例えばΔΣ型のＡ／Ｄ変換回路である。具体的に、Ａ／Ｄ変換回路１１は、容量素子１２と、入力スイッチ回路１１１と、ディジタル信号生成部１１２とを備える。
入力スイッチ回路１１１は、複数のスイッチ素子から構成され、入力したアナログ信号ＶＩＮに応じた電荷を一定周期毎に容量素子１２に蓄える回路である。ディジタル信号生成部１１２は、容量素子１２に一定周期毎に蓄えられた電荷に基づく信号をΔΣ変調することにより、ディジタル信号ＤＯＵＴを生成する。なお、入力スイッチ回路１１１およびディジタル信号生成部１１２の詳細な内部構成については、後述する。

データ処理制御部１３は、例えばマイクロコントローラであり、ＣＰＵやＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）やＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等の各種の記憶装置等から構成され、記憶装置に記憶されたプログラムにしたがってＣＰＵが演算を行うことにより、各種のデータ処理および制御を実現する。

具体的に、データ処理制御部１３は、Ａ／Ｄ変換回路１１によって変換されたディジタル信号ＤＯＵＴに基づいてデータ処理を行うとともに、制御対象装置２を制御する。例えば、データ処理制御部１３は、ディジタル信号ＤＯＵＴに基づいて制御対象装置２の温度を監視するとともに、制御対象装置２が目標温度になるように制御対象装置２内に設けられたヒーター等を制御するための制御信号ＣＮＴを生成する。データ処理制御部１３によって生成された制御信号ＣＮＴは、図示されていない外部インターフェース回路を介して制御対象装置２に入力される。制御対象装置２は、入力された制御信号ＣＮＴに基づいてヒーターの電流値等が調整される。これにより、制御対象装置２の温度が目標温度になるように制御される。

上述した計装機器１を構成する各機能部は、電源電圧ＶＣＣとグラウンド電圧ＧＮＤ１との間で動作する一次側の回路群１００と、電源電圧ＶＤＤとグラウンド電圧ＧＮＤ２との間で動作する二次側の回路群２００とに分けられる。グラウンド電圧ＧＮＤ１とグラウンド電圧ＧＮＤ２とは、別々のグラウンド配線によって一次側の回路群１００と二次側の回路群２００に夫々供給される。電源電圧ＶＣＣは、例えば３．３Ｖ〜５．０Ｖの範囲の直流電圧であり、電源電圧ＶＤＤは、例えば１．８Ｖ〜５．０Ｖの範囲の直流電圧である。電源電圧ＶＣＣおよび電源電圧ＶＤＤは、例えば計測機器１内に設けられた電源回路（図示せず）によって、計装機器１に供給された外部電源電圧に基づいて生成される。例えば、ＬＤＯ（Ｌｏｗ Ｄｒｏｐ Ｏｕｔ）等のシリーズレギュレータ回路によって外部電源電圧から電源電圧ＶＤＤが生成され、絶縁型ＤＣ／ＤＣコンバータ回路によって外部電源電圧から電源電圧ＶＣＣが生成される。

一次側の回路群１００には、センサ１０とＡ／Ｄ変換回路１１の入力スイッチ回路１１１とが含まれる。二次側の回路群２００には、データ処理制御部１３とＡ／Ｄ変換回路１１のディジタル信号生成部１１２とが含まれる。

≪Ａ／Ｄ変換回路の構成≫
上述したように、Ａ／Ｄ変換回路１１には、電源電圧ＶＣＣが供給される入力スイッチ回路１１１と、電源電圧ＶＤＤが供給されるディジタル信号生成部１１２とが存在するが、入力スイッチ回路１１１とディジタル信号生成回路１１２とは、互いに容量素子１２によって絶縁されている。

入力スイッチ回路１１１とディジタル信号生成部１１２とは、別個の半導体チップに形成されている。例えば、入力スイッチ回路１１１は、公知のＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）製造プロセスやＢｉＣＭＯＳ（Ｂｉｐｏｌａｒ Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）製造プロセス等によって１個の半導体基板に形成された１チップの半導体装置として実現されている。また、ディジタル信号生成部１１２は、公知のＣＭＯＳ製造プロセスによって１個の半導体基板に形成された１チップの半導体装置として実現されている。なお、ディジタル信号生成部１１２は、データ処理制御部１３の一部または全部と同じ半導体基板に形成されていてもよい。

図２に、Ａ／Ｄ変換回路１１の具体的な内部構成を示す。
同図に示されるように、Ａ／Ｄ変換回路１１は、例えば全差動型のΔΣＡ／Ｄ変換回路として構成されている。なお、同図において、各スイッチ素子を示す参照符号ＳＷ１〜ＳＷ１４の後に括弧付きで付された記号（Φ１やΦ２等）は、そのスイッチ素子のオンするタイミングを表している。

容量素子１２は、正側の入力容量ＣＩＮ１と負側の入力容量ＣＩＮ２とを含む。入力容量ＣＩＮ１と入力容量ＣＩＮ２とは、夫々別個に設けられたディスクリート部品であり、例えばチップコンデンサである。入力容量ＣＩＮ１と入力容量ＣＩＮ２とは、同一の容量値となるように選択されている。

クロック信号生成部（ＣＧＥＮ）１１０は、後述するスイッチ素子ＳＷ１〜ＳＷ１４のオン／オフを制御するためのクロック信号ＣＬＫを生成する。クロック信号ＣＬＫは、例えば一定周期毎にハイレベル／ローレベルが切り替わる信号である。例えばクロック信号ＣＬＫがハイレベルになるタイミングが“Φ１”となり、クロック信号ＣＬＫがローレベルになるタイミングが“Φ２”となる。なお、クロック信号生成部１１０は、入力スイッチ回路１１１が形成される半導体チップと、ディジタル信号生成部１１２が形成される半導体チップに夫々形成されても良いし、上記２つの半導体チップとは別個の半導体チップに形成されていても良い。

入力スイッチ回路１１１は、正側の入力端子ＩＮＰ、負側の入力端子ＩＮＮ、およびスイッチ素子ＳＷ１〜ＳＷ４から構成されている。正側の入力端子ＩＮＰと負側の入力端子ＩＮＮとの間にアナログ信号ＶＩＮが供給される。

スイッチ素子ＳＷ１〜ＳＷ４は、Ｎチャネル型またはＰチャネル型のＭＯＳトランジスタやＮＰＮ型またはＰＮＰ型のバイポーラトランジスタから構成されている。なお、スイッチ素子ＳＷ１〜ＳＷ４は、２つの異なる導電型のトランジスタを並列に接続したアナログスイッチとして構成されていてもよい。

スイッチ素子ＳＷ１は、一端が正側の入力端子ＩＮＰに接続され、他端が入力容量ＣＩＮ１の一方の電極に接続される。スイッチ素子ＳＷ２は、一端が負側の入力端子ＩＮＮに接続され、他端が入力容量ＣＩＮ２の一方の電極に接続される。スイッチ素子ＳＷ３とスイッチ素子ＳＷ４とは、入力容量ＣＩＮ１の一方の電極と入力容量ＣＩＮ２の一方の電極との間に直列に接続される。具体的に、スイッチ素子ＳＷ３は、一端がスイッチ素子ＳＷ１の他端に接続され、他端がスイッチ素子ＳＷ４の一端に接続される。また、スイッチ素子ＳＷ４は、一端がスイッチ素子ＳＷ３の他端に接続され、他端がスイッチ素子ＳＷ２の他端に接続される。スイッチ素子ＳＷ１、ＳＷ２は、例えばタイミングΦ１でオンし、タイミングΦ２でオフする。また、スイッチ素子ＳＷ３、ＳＷ４は、例えばタイミングΦ１でオフし、タイミングΦ２でオンする。

スイッチ素子ＳＷ３とスイッチ素子ＳＷ４とが接続されるノードＰは、グラウンド電圧ＧＮＤ１等の固定電位に接続されず、フローティングノードとなる。なお、ノードＰをフローティングノードにすることによる作用および効果については、後で詳述する。

ディジタル信号生成部１１２は、累積加算部１１３、量子化部（ＣＭＰ）１１４、およびディジタルフィルタ（ＤＦＬＴＲ）１１５から構成されている。

累積加算部１１３は、入力容量ＣＩＮ１、ＣＩＮ２に蓄えられた電荷を一定周期毎に積分容量Ｃｉｎｔ１、Ｃｉｎｔ２に転送することによって累積加算する全差動構成の積分器である。
具体的に、累積加算部１１３は、スイッチ素子ＳＷ５〜ＳＷ１４、積分容量ＣＩＮ１、ＣＩＮ２、フィードバック容量ＣＦＢ１、ＣＦＢ２、および差動増幅回路ＡＭＰを含む。

差動増幅回路ＡＭＰは、差動入力および差動出力の完全差動型のオペアンプである。
スイッチ素子ＳＷ５は、一端が入力容量ＣＩＮ１の他方の電極に接続され、他端にシグナルグラウンド電圧ＳＧＮＤ２が供給される。スイッチ素子ＳＷ４は、一端が入力容量ＣＩＮ２の他方の電極に接続され、他端にシグナルグラウンド電圧ＳＧＮＤ２が供給される。スイッチ素子ＳＷ１１は、一端が入力容量ＣＩＮ１の他方の電極に接続され、他端が差動増幅回路ＡＭＰの反転入力端子（−）に接続される。スイッチ素子ＳＷ１２は、一端が入力容量ＣＩＮ２の他方の電極に接続され、他端が差動増幅回路ＡＭＰの非反転入力端子（＋）に接続される。

積分容量Ｃｉｎｔ１は、差動増幅回路ＡＭＰの反転入力端子と非反転出力端子（＋）との間に接続され、積分容量Ｃｉｎｔ２は、差動増幅回路ＡＭＰの非反転入力端子と反転出力端子（−）との間に接続される。

スイッチ素子ＳＷ５、ＳＷ６は、タイミングΦ１でオンし、タイミングΦ２でオフする。また、スイッチ素子ＳＷ１１、ＳＷ１２は、タイミングΦ１でオフし、タイミングΦ２でオンする。

フィードバック容量ＣＦＢ１は、一方の電極が入力容量ＣＩＮ１の他方の電極に接続される。スイッチ素子ＳＷ７は、一端がフィードバック容量ＣＦＢ１の他方の電極に接続され、他端にシグナルグラウンド電圧ＳＧＮＤ２が供給される。スイッチ素子ＳＷ９は、一端がフィードバック容量ＣＦＢ１の他方の電極に接続され、他端に固定電圧Ｖｒｅｆ（＜ＶＤＤ）が供給される。スイッチ素子ＳＷ１０は、一端がフィードバック容量ＣＦＢ１の他方の電極に接続され、他端に固定電圧−Ｖｒｅｆが供給される。

スイッチ素子ＳＷ９は、タイミングΦ１で量子化部１１４の出力信号Ｖがローレベル（Ｌ）であるときにオンし、それ以外のタイミングではオフする。一方、スイッチ素子ＳＷ１０は、タイミングΦ１で量子化部１１４の出力信号Ｖがハイレベル（Ｈ）であるときにオンし、それ以外のタイミングではオフする。

フィードバック容量ＣＦＢ２は、一方の電極が入力容量ＣＩＮ２の他方の電極に接続される。スイッチ素子ＳＷ８は、一端がフィードバック容量ＣＦＢ２の他方の電極に接続され、他端にシグナルグラウンド電圧ＳＧＮＤ２が供給される。スイッチ素子ＳＷ１３は、一端がフィードバック容量ＣＦＢ２の他方の電極に接続され、他端に固定電圧Ｖｒｅｆが供給される。スイッチ素子ＳＷ１４は、一端がフィードバック容量ＣＦＢ２の他方の電極に接続され、他端に固定電圧−Ｖｒｅｆが供給される。

スイッチ素子ＳＷ１３は、タイミングΦ１で量子化部１１４の出力信号Ｖがハイレベル（Ｈ）であるときにオンし、それ以外のタイミングではオフする。一方、スイッチ素子ＳＷ１４は、タイミングΦ１で量子化部１１４の出力信号Ｖがローレベル（Ｌ）であるときにオンし、それ以外のタイミングではオフする。

量子化部１１４は、累積加算部１１３によって累積加算結果を量子化し、ハイレベル（Ｈ）またはローレベル（Ｌ）の出力信号Ｖを生成する。例えば、量子化部１１４は、コンパレータから構成されており、差動増幅回路ＡＭＰの出力信号Ｖｏｐと出力信号Ｖｏｎの差電圧が閾値を超えているか否かを判定し、閾値を超えている場合に出力信号Ｖをハイレベルにし、閾値を超えていない場合に出力信号Ｖをローレベルにする。

ディジタルフィルタ１１５は、量子化部１１４から出力されたハイレベルまたはローレベルの出力信号Ｖを入力し、出力信号Ｖから量子化雑音を取り除くとともに、間引き（デシメーション）によってサンプリング周波数を低くする処理を行う。

≪本発明の一実施の形態に係るＡ／Ｄ変換回路の動作≫
上記の回路構成を有するＡ／Ｄ変換回路１１の回路動作は以下のようになる。
先ず、タイミングΦ１において、スイッチ素子ＳＷ３、ＳＷ４、ＳＷ７、ＳＷ８、ＳＷ１１、ＳＷ１２がオフし、スイッチ素子ＳＷ１、ＳＷ２、ＳＷ５、ＳＷ６がオンすると、正側の入力端子ＩＮＰに入力された電圧に応じた電荷が入力容量ＣＩＮ１に蓄積され、負側の入力端子ＩＮＮに入力された電圧に応じた電荷が入力容量ＣＩＮ２に蓄積される。

その後、タイミングΦ２において、スイッチ素子ＳＷ１、ＳＷ２、ＳＷ５、ＳＷ６がオフし、スイッチ素子ＳＷ３、ＳＷ４、ＳＷ７、ＳＷ８、ＳＷ１１、ＳＷ１２がオンすると、入力容量ＣＩＮ１、ＣＩＮ２に蓄積されている電荷が積分容量Ｃｉｎｔ１，Ｃｉｎｔ２に夫々転送される。
差動増幅回路ＡＭＰは、積分容量Ｃｉｎｔ１，Ｃｉｎｔ２に転送された電荷の電荷量に応じた信号Ｖｏｐ，Ｖｏｎを生成する。量子化部１１４は、信号Ｖｏｐと信号Ｖｏｎとの差電圧が閾値よりも高いか否かを判定し、判定結果に応じた論理レベル（ハイレベルまたはローレベル）の出力信号Ｖを生成する。スイッチ素子ＳＷ９、ＳＷ１０、ＳＷ１３、ＳＷ１４は、タイミングΦ１において、出力信号Ｖの論理レベル（量子化部１１４による判定結果）に応じてオン／オフが切り替えられる。これにより、出力信号Ｖの判定結果に応じてフィードバック容量ＣＦＢ１、ＣＦＢ２に電荷が蓄えられ、その蓄えられた電荷が、入力容量ＣＩＮ１、ＣＩＮ２に蓄積されている電荷とともに積分容量Ｃｉｎｔ１，Ｃｉｎｔ２に転送される。

上記のように各機能部が動作することにより、入力スイッチ回路１１１、入力容量ＣＩＮ１、ＣＩＮ２、累積加算部１１３およびコンパレータ１１４は、ΔΣ変調器として動作し、正側の入力端子ＩＮＰに印加された電圧と負側の入力端子ＩＮＮに印加された電圧の差電圧に比例した密度のパルス列（出力信号Ｖ）を出力する。コンパレータ１１４の出力信号Ｖのパルス列をディジタルフィルタ１１５に入力することにより、量子化雑音が取り除かれるとともに出力信号Ｖが間引きされ、アナログ信号ＶＩＮのＡ／Ｄ変換結果としてのディジタル信号ＤＯＵＴが得られる。

≪本発明の一実施の形態に係るＡ／Ｄ変換回路による効果≫
本発明の一実施の形態に係るＡ／Ｄ変換回路１１によれば、別電源で動作する一次側の回路群１００と二次側の回路群２００とを容量素子１２（ＣＩＮ１、ＣＩＮ２）によって絶縁することができるので、フォトカプラやフォトカプラ等のアイソレータを設けることなく、一次側のセンサ１０のアナログ信号ＶＩＮをディジタル信号ＤＯＵＴに変換して二次側のデータ処理制御部１３に送信することが可能となる。これにより、フォトカプラ等のアイソレータを設ける場合に比べて、アイソレータの部品コストや計装機器の実装面積を削減することができ、計装機器の製造コストを抑えることが可能となる。特に、複数のセンサおよびＡ／Ｄ変換回路を備えた複数チャネルの入力系統を有する計装機器に、本発明の一実施の形態に係るＡ／Ｄ変換回路を適用することで、製造コストの大きな削減効果が期待できる。

また、本発明の一実施の形態に係るＡ／Ｄ変換回路１１によれば、スイッチ回路１１１におけるスイッチ素子ＳＷ３とスイッチ素子ＳＷ４とが接続されるノードＰをフローティングノードにするので、入力容量ＣＩＮ１と入力容量ＣＩＮ２との間に容量のミスマッチがある場合であっても、高精度なＡ／Ｄ変換が可能となる。以下、詳細に説明する。

前述したように、入力容量ＣＩＮ１、ＣＩＮ２はディスクリート部品であるため、入力容量ＣＩＮ１と入力容量ＣＩＮ２との間に数％程度の容量値のミスマッチ（容量値のずれ）が生じる虞がある。
一般的に、完全差動型のΔΣＡ／Ｄ変換回路は、正側の入力端子に入力された電圧と負側の入力端子に入力された電圧の差電圧に対してＡ／Ｄ変換処理を行うのではなく、正側の入力端子に入力された電圧に応じて入力容量に蓄えられた電荷と、負側の入力端子に入力された電圧に応じて入力容量に蓄えられた電荷の差分の電荷量に対してＡ／Ｄ変換処理を行うものである。このため、入力容量間に容量値のミスマッチがあると、同相信号除去比（ＣＭＲＲ）が低下し、Ａ／Ｄ変換の精度が低下する虞がある。

例えば、従来の完全差動型のΔΣＡ／Ｄ変換回路のように、スイッチ回路１１１におけるスイッチ素子ＳＷ３とスイッチ素子ＳＷ４とが接続されるノードＰを固定電位（グラウンド電位）に接続する場合を考える。
図３Ａ、図３Ｂは、一般的な完全差動型のΔΣＡ／Ｄ変換回路の入力段の回路構成を示す図である。図３Ａには、入力容量ＣＩＮ１、ＣＩＮ２に入力電圧ＶＩＮに応じた電荷を蓄えるときの回路の接続状態が示され、図３Ｂには、入力容量ＣＩＮ１、ＣＩＮ２に蓄えられた電荷を後段の回路（累積加算部）に転送するときの回路の接続状態が示されている。

この場合に、図３Ａのようにスイッチ素子ＳＷ１、ＳＷ２、ＳＷ５、ＳＷ６をオンさせて入力容量ＣＩＮ１、ＣＩＮ２に電荷を蓄積した後に、図３Ｂのようにスイッチ素子ＳＷ３、ＳＷ４、ＳＷ１１、ＳＷ１２をオンさせると、入力容量ＣＩＮ１、ＣＩＮ２の入力端子側の電極が基準電位（ＳＧＮＤ１）に接続されるため、入力容量ＣＩＮ１、ＣＩＮ２に充電されていた電荷が全て後段の積分容量Ｃｉｎｔ１，Ｃｉｎｔ２に転送される。
このとき、図３Ａにおいて入力容量ＣＩＮ１に蓄えられる電荷量をΔＱ１、入力容量ＣＩＮ２に蓄えられる電荷量をΔＱ２、入力端子ＩＮＰの電圧をＶ１、入力端子ＩＮＮの電圧Ｖ２とすると、後段に転送される差動電荷転送量（ΔＱ１−ΔＱ２）は、下記式（１）で表される。ここで、Ｃｃｏｍ＝（ＣＩＮ１＋ＣＩＮ２）／２、ΔＣ＝（ＣＩＮ１−ＣＩＮ２）、Ｖｃｏｍ＝（Ｖ１＋Ｖ２）／２である。

式（１）から理解されるように、“Ｃｃｏｍ×Ｖｉｎ”が差動電荷転送量（ΔＱ１−ΔＱ２）の差動成分であり、“ΔＣ×Ｖｃｏｍ”が差動電荷転送量（ΔＱ１−ΔＱ２）の同相成分である。すなわち、入力容量ＣＩＮ１、ＣＩＮ２に容量値のミスマッチが存在すると、同相成分“ΔＣ×Ｖｃｏｍ”がゼロにならないため、差動成分“Ｃｃｏｍ×Ｖｉｎ”とともに同相成分“ΔＣ×Ｖｃｏｍ”も後段の積分容量Ｃｉｎｔ１、Ｃｉｎｔ２に転送され、Ａ／Ｄ変換結果に現れてしまう。

これに対し、本発明の一実施の形態に係るＡ／Ｄ変換回路１１のようにノードＰをフローティングノードにすることで、入力容量ＣＩＮ１、ＣＩＮ２のミスマッチによる影響を抑えることができる。
図４Ａ、図４Ｂは、本実施の形態に係るＡ／Ｄ変換回路１１の入力段の回路構成を示す図である。図４Ａには、入力容量ＣＩＮ１、ＣＩＮ２に入力電圧ＶＩＮに応じた電荷を蓄えるときの回路の接続状態が示され、図４Ｂには、入力容量ＣＩＮ１、ＣＩＮ２に蓄えられた電荷を後段の回路（累積加算部）に転送するときの回路の接続状態が示されている。

図４Ａのようにスイッチ素子ＳＷ１、ＳＷ２、ＳＷ５、ＳＷ６をオンさせて入力容量ＣＩＮ１、ＣＩＮ２に電荷を蓄積した後に、図４Ｂのようにスイッチ素子ＳＷ３、ＳＷ４、ＳＷ１１、ＳＷ１２をオンさせると、入力容量ＣＩＮ１、ＣＩＮ２の入力端子側の電極に蓄積された電荷は入力容量ＣＩＮ１、ＣＩＮ２間のみを移動し、入力容量ＣＩＮ１と入力容量ＣＩＮ２の入力端子側の電極の電位が等しくなるような電荷バランスで安定する。

このとき、図４Ａにおいて入力容量ＣＩＮ１に蓄えられる電荷量をΔＱ１、入力容量ＣＩＮ２に蓄えられる電荷量をΔＱ２、入力端子ＩＮＰの電圧をＶ１、入力端子ＩＮＮの電圧Ｖ２とすると、後段に転送される差動電荷転送量（ΔＱ１−ΔＱ２）は、下記式（２）で表される。ここで、Ｃｓは、直列接続した入力容量ＣＩＮ１と入力容量ＣＩＮ２の合成容量であり、Ｃｓ＝（ＣＩＮ１×ＣＩＮ２）／（ＣＩＮ１＋ＣＩＮ２）である。

式（２）から理解されるように、差動電荷転送量（ΔＱ１−ΔＱ２）には差動成分“２Ｃｓ×Ｖｉｎ”のみが含まれ、入力容量ＣＩＮ１、ＣＩＮ２に容量値のミスマッチに起因する同相成分は含まれない。すなわち、Ａ／Ｄ変換回路１１によれば、入力容量ＣＩＮ１、ＣＩＮ２に容量値のミスマッチが生じても、同相信号除去比（ＣＭＲＲ）の低下を抑えることができ、高精度なＡ／Ｄ変換を実現することが可能となる。

また、スイッチ素子ＳＷ３とスイッチ素子ＳＷ４とが接続されるノードＰをフローティングノードにすることによる副次的な効果として、差動増幅回路ＡＭＰの入力電圧が安定し、Ａ／Ｄ変換回路の安定性が向上するという効果がある。以下、詳細に説明する。

図５は、本発明の一実施の形態に係るＡ／Ｄ変換回路における全差動増幅回路周辺の回路構成を示す図である。
同図に示されるように、差動増幅回路ＡＭＰは、正の出力電圧Ｖｏｐと負の出力電圧Ｖｏｎとが一定の基準電圧ＶＭを中心に対称になるようにコモンフィードバックがかけられる。これにより、基準電圧ＶＭ＝０とすると、Ｖｏｐ＝−Ｖｏｎとなる。

また、差動増幅回路ＡＭＰの反転入力端子の入力電圧をＶｉとしたとき、オペアンプの仮想短絡（イマジナリショート）の効果により、差動増幅回路ＡＭＰの非反転入力端子の入力電圧もＶｉとなる。このとき、電圧Ｖｉは、下記式（３）で表される。

ここで、Ｑｐは積分容量Ｃｉｎｔ１の電荷量、Ｑｎは積分容量Ｃｉｎｔ２の電荷量であり、Ｃｉｎｔ１＝Ｃｉｎｔ２＝Ｃｉｎｔである。

前述したように、入力容量ＣＩＮ１、ＣＩＮ２に容量値のミスマッチが生じても、入力容量ＣＩＮ１、ＣＩＮ２から差動成分に係る電荷のみが後段の積分容量Ｃｉｎｔ１，Ｃｉｎｔ２に転送されることから、Ｑｐ＝−Ｑｎが成立する。
したがって、上記式（３）において、Ｑｐ＝−Ｑｎとすると、“Ｖｉ＝０”となる。すなわち、スイッチ素子ＳＷ３とスイッチ素子ＳＷ４とが接続されるノードＰをフローティングノードにすることにより、積分容量Ｃｉｎｔ１の電荷量Ｑｐと積分容量Ｃｉｎｔ２の電荷量Ｑｎが大きさを有し且つ、且つ極性が反対の関係（Ｑｐ＝−Ｑｎ）となることから、差動増幅回路ＡＭＰの入力電圧Ｖｉが０Ｖで安定し、差動増幅回路ＡＭＰの動作の安定性が向上する。これにより、Ａ／Ｄ変換回路の安定性が向上する。

以上、本発明の一実施の形態に係るＡ／Ｄ変換回路によれば、フォトカプラ等のアイソレータを用いることなく、一次側の回路と二次側の回路とを絶縁した状態で、一次側の回路のアナログ信号をディジタル信号に変換して二次側の回路に供給することが可能となる。これにより、Ａ／Ｄ変換回路を備えた計装機器等の製造コストの低減を図ることができる。また、２つの入力容量間に容量値のミスマッチが生じても、高精度なＡ／Ｄ変換を実現することができる。

以上、本発明者らによってなされた発明を実施の形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。

例えば、上記実施の形態におけるＡ／Ｄ変換回路１１の累積加算部１１３は、入力容量ＣＩＮ１、ＣＩＮ２に蓄えられた電荷を累積加算することができれば、図２に例示した回路構成に限定されない。

また、上記実施の形態において、入力容量ＣＩＮ１、ＣＩＮ２がディスクリート部品である場合を例示したが、入力容量ＣＩＮ１、ＣＩＮ２を一つの半導体基板に形成した半導体装置であってもよい。この場合、入力容量ＣＩＮ１と入力容量ＣＩＮ２との相対誤差は小さくなるが、Ａ／Ｄ変換の更なる高精度化が期待できる。

また、上記実施の形態において、計装機器１として温度調整器を例示したが、一次側の回路と二次側の回路とを絶縁し、一次側の回路（センサ等）のアナログ信号をＡ／Ｄ変換回路によってディジタル信号に変換して二次側の回路に送信する回路構成を有するものであれば、その他の機器であってもよい。例えば、流量調節器や圧力調節器等にも、本発明の一実施の形態に係るＡ／Ｄ変換回路を適用することが可能である。

１…計装機器、２…制御対象装置、１００…一次側の回路、２００…二次側の回路、ＶＶＣＣ、ＶＤＤ…電源電圧、ＧＮＤ１、ＧＮＤ２…グラウンド電圧、ＳＧＮＤ１、ＳＧＮＤ２…シグナルグラウンド電圧、１０…センサ、１１…Ａ／Ｄ変換回路、１２、ＣＩＮ１、ＣＩＮ２…入力容量、１３…データ処理制御部、１１０…クロック信号生成部、１１１…入力スイッチ回路、１１２…ディジタル信号生成部、１１３…累積加算部、１１４…量子化部、１１５…ディジタルフィルタ、ＶＩＮ…検知信号（アナログ信号）、ＤＯＵＴ…ディジタル信号、ＳＷ１〜ＳＷ１４…スイッチ素子、ＩＮＰ…正側の入力端子、ＩＮＮ…負側の入力端子、Ｃｉｎｔ１、Ｃｉｎｔ２、ＣＦＢ１、ＣＦＢ２…容量、ＡＭＰ…全差動増幅回路アンプ。

Claims (3)

1. 容量素子と、
   供給されたアナログ信号に応じた電荷を一定周期毎に前記容量素子に蓄える入力スイッチ回路と、
   前記容量素子に前記一定周期毎に蓄えられた電荷に基づく信号をΔΣ変調することにより、ディジタル信号を生成するディジタル信号生成回路と、を有し、
   前記入力スイッチ回路と前記ディジタル信号生成回路とは、互いに異なる電源で動作し、互いに前記容量素子によって絶縁される
   ことを特徴とするアナログ／ディジタル変換回路。
2. 請求項１に記載のアナログ／ディジタル変換回路において、
   前記入力スイッチ回路と前記ディジタル信号生成回路とは、夫々別々の半導体チップに形成される
   ことを特徴とするアナログ／ディジタル変換回路。
3. 請求項１または２に記載のアナログ／ディジタル変換回路において、
   前記容量素子として第１入力容量素子および第２入力容量素子を有し、
   前記入力スイッチ回路は、
   正側の入力端子と、
   負側の入力端子と、
   一端が正側の入力端子に接続され、他端が前記第１入力容量素子の一方の電極に接続される第１スイッチ素子と、
   一端が負側の入力端子に接続され、他端が前記第２入力容量素子の一方の電極に接続される第２スイッチ素子と、
   一端が前記第１スイッチ素子の他端に接続される第３スイッチ素子と、
   一端が前記第２スイッチ素子の他端に接続され、他端が前記第３スイッチ素子の他端に接続される第４スイッチ素子と、を有し、
   前記第３スイッチ素子と前記第４スイッチ素子とが接続されるノードは、フローティングノードである
   ことを特徴とするアナログ／ディジタル変換回路。

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