JP7427985B2 - A/d変換器 - Google Patents
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Description
以下、基本実施形態について、図1を参照して説明する。
図1は、基本的な構成を示すもので、A/D変換器100は、マルチビットΔΣ変調型のメインA/D変換器110、増幅器120、サブA/D変換器130、制御回路140および加算器150を備えるハイブリッド型のA/D変換器を構成している。
以下、第1実施形態について、図2~図6を参照して説明する。この実施形態では、A/D変換器10として、上記した基本実施形態の構成中、増幅器120をメイン増幅器110の構成を利用して一体に構成している。
図2において、A/D変換器10は、ΔΣ変調型のメインA/D変換器1と例えば巡回型のサブA/D変換器2を備えるハイブリッド型のA/D変換器を構成している。サブA/D変換器2は巡回型のものに限らず、種々のタイプのものを用いることができる。A/D変換器10は、加算器8を備えるとともに、アナログ入力電圧Vinの入力端子10aおよびデジタル信号出力Doutの出力端子10bを備えている。メインA/D変換器1は、サンプラ3、積分回路4、量子化器5、ロジック回路6、D/A変換器7などを備えている。
-Vth2=-(3/4)Vref
-Vth1=-(1/4)Vref
+Vth1=+(1/4)Vref
+Vth2=+(3/4)Vref
Vrefp2=+Vref
Vrefp1=+(1/2)Vref
Vcm=0
Vrefm1=-(1/2)Vref
Vrefm2=-Vref
図7から図10は第2実施形態を示すもので、以下、第1実施形態と異なる部分について説明する。
この実施形態では、図7に示すように、A/D変換器20において、メインA/D変換器21として、量子化器22は1.5ビットのものを用い、D/A変換器23は3レベルのアナログ電位を与える構成としている。一方、1回のサンプル動作において、量子化器22により複数回行うマルチレート型によってマルチビット出力を得るようにした構成としている。なお、量子化器22は、1ビットのものを用いることもできる。
-Vth=-(1/4)Vref
+Vth=+(1/4)Vref
図11は第3実施形態を示すもので、以下、第2実施形態と異なる部分について説明する。この実施形態では、図11の対比図に示しているように、サブA/D変換器2として設けている巡回型A/D変換器の4回分のサイクル動作Cyclic(l)~Cyclic(l+4)を、メインA/D変換器21の2回のフェーズ動作に対応させている。
図12は第4実施形態を示すもので、以下、第1実施形態と異なる部分について説明する。この実施形態では、図12に示しているように、メインA/D変換器1による増幅サイクルを増やして2サイクル分を割り当てている。
図13および図14は第5実施形態を示すもので、以下、第1実施形態と異なる部分について説明する。この実施形態では、A/D変換器30として、メインA/D変換器31に設ける積分回路32の構成が第1実施形態における積分回路4と異なる構成である。
この実施形態においては、メインA/D変換器31によるΔΣ変調処理のフェーズにおいては、第1実施形態と同様にして第mフェーズまでの動作が行われる。このとき、積分回路32においては、ΔΣ変調動作中は、スイッチSf11、Sf13、Sf21、Sf31がオン動作され、実質的に第1実施形態と同様の動作を実行する。
サブA/D変換器2においては、ノードN2に増幅して3倍に増幅されたアナログ出力Aoutに基づいて下位ビットLSBのA/D変換処理を実行する。
図15は第6実施形態を示すもので、以下、第1実施形態と異なる部分について説明する。この実施形態では、サブA/D変換器2として用いたものを巡回型A/D変換器40により構成した場合の第1の例を示している。
図16は第7実施形態を示すもので、以下、第6実施形態と異なる部分について説明する。この実施形態では、サブA/D変換器として用いたものを巡回型A/D変換器50により構成した場合の第2の例を示している。巡回型A/D変換器50においては、サンプラ42に加えてもう一つサンプラ51を設ける構成としたものである。
図17および図18は第8実施形態を示すもので、以下、第1実施形態と異なる部分について説明する。この実施形態では、第1実施形態の構成において、サブA/D変換器2として設けていた構成のうち、内部構成の積分回路をメインA/D変換器の積分回路と共用する構成としている。
なお、本発明は、上述した実施形態のみに限定されるものではなく、その要旨を逸脱しない範囲で種々の実施形態に適用可能であり、例えば、以下のように変形または拡張することができる。
上記各実施形態において、メインA/D変換器によるアナログ出力の増幅は、適宜の増幅度に設定することができる。
メインA/D変換器による増幅サイクルは、3サイクル以上としても良い。
サブA/D変換器は、巡回型A/D変換器以外にも、例えば逐次比較型A/D変換器やフラッシュA/D変換器など種々のものを用いることができる。
Claims (3)
- アナログ入力信号を2ビット以上の分解能を持つA/D変換器をΔΣ型動作させることでデジタル信号に変換するメインA/D変換器(110、1、21、31)と、
前記メインA/D変換器の量子化誤差のアナログ出力を増幅して出力する増幅回路(120)と、
前記メインA/D変換器の動作後に前記増幅回路により増幅された量子化誤差のアナログ出力をデジタル信号に変換して出力するサブA/D変換器(130、2、21、50、60)と、
を備え、
前記メインA/D変換器は、1ビットまたは1.5ビットの分解能のA/D変換器を複数回実行して2ビット以上の分解能を得るA/D変換器をΔΣ型動作させる構成とし、
前記サブA/D変換器は、巡回型のA/D変換器であり、
前記サブA/D変換器の1フェーズは、前記メインA/D変換器の1フェーズより短くなっており、
前記増幅回路は、前記メインA/D変換器(1、21、31)の構成を利用して一体に構成されており、
前記メインA/D変換器は、アナログ入力信号を2ビット以上の分解能を持つA/D変換器をΔΣ型動作させることでデジタル信号に変換する変換動作を実施するとともに、量子化誤差のアナログ出力を増幅して出力する増幅動作を実施し、
前記サブA/D変換器(2、21、50、60)は、前記メインA/D変換器の動作後の量子化誤差のアナログ出力をデジタル信号に変換して出力し、
前記メインA/D変換器は、前記増幅動作を1回の前記変換動作よりも長い時間で実施し、
前記巡回型のA/D変換器は、サンプラおよびD/A変換器を備え、積分回路を含んだ他の回路構成を前記メインA/D変換器の構成を共用する構成とされ、前記変換動作および前記増幅動作の終了後に、A/D変換処理を実施するように構成されるA/D変換器。 - 前記メインA/D変換器は、2ビット以上の分解能のA/D変換器を複数回実行してより高ビットを得るA/D変換器をΔΣ型動作させる構成とした請求項1に記載のA/D変換器。
- 前記巡回型のA/D変換器は、第1A/D変換器および第2A/D変換器を備え、複数サイクルに渡るA/D変換処理を前記第1A/D変換器および前記第2A/D変換器を交互に実行するように構成された請求項1または2に記載のA/D変換器。
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