JPH1127148A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH1127148A JPH1127148A JP9176865A JP17686597A JPH1127148A JP H1127148 A JPH1127148 A JP H1127148A JP 9176865 A JP9176865 A JP 9176865A JP 17686597 A JP17686597 A JP 17686597A JP H1127148 A JPH1127148 A JP H1127148A
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- 239000004065 semiconductor Substances 0.000 title claims description 21
- 238000012545 processing Methods 0.000 claims abstract description 61
- 238000006243 chemical reaction Methods 0.000 claims description 88
- 238000013139 quantization Methods 0.000 claims description 67
- 238000000034 method Methods 0.000 claims description 12
- 238000010586 diagram Methods 0.000 description 20
- 238000012805 post-processing Methods 0.000 description 6
- 230000003321 amplification Effects 0.000 description 4
- 125000004122 cyclic group Chemical group 0.000 description 4
- 238000007667 floating Methods 0.000 description 4
- 238000003199 nucleic acid amplification method Methods 0.000 description 4
- 238000007781 pre-processing Methods 0.000 description 4
- 238000005070 sampling Methods 0.000 description 4
- 230000008878 coupling Effects 0.000 description 3
- 238000010168 coupling process Methods 0.000 description 3
- 238000005859 coupling reaction Methods 0.000 description 3
- 230000010354 integration Effects 0.000 description 2
- 230000003213 activating effect Effects 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000001351 cycling effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
- H03M1/40—Analogue value compared with reference values sequentially only, e.g. successive approximation type recirculation type
- H03M1/403—Analogue value compared with reference values sequentially only, e.g. successive approximation type recirculation type using switched capacitors
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- Theoretical Computer Science (AREA)
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Abstract
(57)【要約】
【課題】 ＤＡコンバーターを用いていたので回路規模
が増加、消費電力の増大を招いていた。 【解決手段】 利得を１倍又は２倍に切換え可能な信号
増幅手段２，１０と、入力される信号と基準電圧とを減
算処理して出力するか又は減算処理しないで出力する演
算処理手段７，９と、一方の切換端子が信号入力端子と
接続され且つ他方の切換端子がサンプルホールド手段
５，６の出力側と接続され、共通端子が演算処理手段の
入力側に接続される切換手段８と、信号増幅手段の出力
と基準電圧と比較して２値化するコンパレーター３と、
信号増幅手段の出力側とサンプルホールド手段の入力側
とを接続するスイッチ手段１１と、を有し、演算処理手
段はコンパレーターの出力に基づいて、入力される信号
と基準電圧とを減算処理して出力するか、減算処理しな
いで出力するか、の切換えを行う。
が増加、消費電力の増大を招いていた。 【解決手段】 利得を１倍又は２倍に切換え可能な信号
増幅手段２，１０と、入力される信号と基準電圧とを減
算処理して出力するか又は減算処理しないで出力する演
算処理手段７，９と、一方の切換端子が信号入力端子と
接続され且つ他方の切換端子がサンプルホールド手段
５，６の出力側と接続され、共通端子が演算処理手段の
入力側に接続される切換手段８と、信号増幅手段の出力
と基準電圧と比較して２値化するコンパレーター３と、
信号増幅手段の出力側とサンプルホールド手段の入力側
とを接続するスイッチ手段１１と、を有し、演算処理手
段はコンパレーターの出力に基づいて、入力される信号
と基準電圧とを減算処理して出力するか、減算処理しな
いで出力するか、の切換えを行う。
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路に係
わり、特に逐次比較型ＡＤ変換器に関するものである。
わり、特に逐次比較型ＡＤ変換器に関するものである。
【０００２】
【従来の技術】現在のデジタル信号処理の発達でアナロ
グ信号を、デジタル信号に変換するＡＤ変換器は重要な
技術であり、多様な方式のＡＤ変換器（以下、ＡＤコン
バーターと略す。）が開発されてきた。特に高速度用途
では、量子化範囲のすべてに対応する比較電圧がありＮ
ビット変換の場合、２Ｎ−１個のコンパレーターを持ち
同時並列に比較エンコードするフラッシュＡＤコンバー
ターが主流であるがコンパレーターの数が多い為、低消
費電力が要求される携帯用端末等の用途には不向きであ
った。そこで低消費電力である逐次比較型ＡＤコンバー
ターが多く利用されている。
グ信号を、デジタル信号に変換するＡＤ変換器は重要な
技術であり、多様な方式のＡＤ変換器（以下、ＡＤコン
バーターと略す。）が開発されてきた。特に高速度用途
では、量子化範囲のすべてに対応する比較電圧がありＮ
ビット変換の場合、２Ｎ−１個のコンパレーターを持ち
同時並列に比較エンコードするフラッシュＡＤコンバー
ターが主流であるがコンパレーターの数が多い為、低消
費電力が要求される携帯用端末等の用途には不向きであ
った。そこで低消費電力である逐次比較型ＡＤコンバー
ターが多く利用されている。
【０００３】図１２に従来の逐次比較型ＡＤコンバータ
ーのブロック図を示す。変換されるアナログ信号は入力
端子５０に印加され、コンパレーター５１の＋入力端子
に入る。コンパレーター５１の−入力端子は逐次比較レ
ジスタ５３で入力ビットが設定され、比較アナログ電圧
を発生するＤＡコンバーター５４の出力が接続される。
制御回路５２はコンパレーター５１の結果を元に逐次比
較制御レジスタ５３の値を設定しＤＡコンバーター５４
の出力をコントロールする。逐次比較型ＡＤコンバータ
ーの場合、ＭＳＢより１ビットずつ、順番にデジタルコ
ードに変換してゆく。Ｎビットの逐次比較を考えると、
制御回路５２からのコントロール信号により逐次比較レ
ジスタＭＳＢであるＮビット目を１に、他のビットを０
に設定する。このコードがＤＡコンバーター５４に加え
られアナログ比較信号Ｖｄａに変換される。この場合、
全量子化範囲の１／２の電圧が発生し、入力端子５０に
印加されたアナログ入力信号Ｖｉｎと比較する。Ｖｉｎ
＞Ｖｄａの場合、コンパレーター５１の出力は“Ｈ”と
なり、制御回路５２に送られる。制御回路５２では、
“Ｈ”を受け取ると、逐次比較レジスタの内容を、現在
の比較したビットであるＭＳＢを１に保ったまま下位ビ
ットＭＳＢ−１を１に設定し、ＤＡコンバーター５４に
送る。この場合、ＭＳＢビットの１は確定し、ＭＢＳ−
１ビットに１を立てて、次の比較動作を行う。Ｖｉｎ＜
Ｖｄａの場合、コンパレーター５１の出力は“Ｌ”とな
り、制御回路５２に送られる。制御回路５２では、
“Ｌ”を受け取ると、逐次比較レジスタの内容を、現在
の比較したビットであるＭＳＢを１から０に変更しか
つ、下位ビットＭＳＢ−１を１に設定し、ＤＡコンバー
ター５４に送る。この場合、ＭＳＢビットの０は確定
し、ＭＳＢ−１ビットに１を立てて、次の比較動作を行
う。この動作を上位ビットから順に下位ビットに向け
て、比較・レジスタ設定を繰り返すことで、最終的に逐
次比較レジスタの内容が入力端子５０に印加されたアナ
ログ入力信号ＶｉｎをＡＤ変換した２進コードとなる。
ーのブロック図を示す。変換されるアナログ信号は入力
端子５０に印加され、コンパレーター５１の＋入力端子
に入る。コンパレーター５１の−入力端子は逐次比較レ
ジスタ５３で入力ビットが設定され、比較アナログ電圧
を発生するＤＡコンバーター５４の出力が接続される。
制御回路５２はコンパレーター５１の結果を元に逐次比
較制御レジスタ５３の値を設定しＤＡコンバーター５４
の出力をコントロールする。逐次比較型ＡＤコンバータ
ーの場合、ＭＳＢより１ビットずつ、順番にデジタルコ
ードに変換してゆく。Ｎビットの逐次比較を考えると、
制御回路５２からのコントロール信号により逐次比較レ
ジスタＭＳＢであるＮビット目を１に、他のビットを０
に設定する。このコードがＤＡコンバーター５４に加え
られアナログ比較信号Ｖｄａに変換される。この場合、
全量子化範囲の１／２の電圧が発生し、入力端子５０に
印加されたアナログ入力信号Ｖｉｎと比較する。Ｖｉｎ
＞Ｖｄａの場合、コンパレーター５１の出力は“Ｈ”と
なり、制御回路５２に送られる。制御回路５２では、
“Ｈ”を受け取ると、逐次比較レジスタの内容を、現在
の比較したビットであるＭＳＢを１に保ったまま下位ビ
ットＭＳＢ−１を１に設定し、ＤＡコンバーター５４に
送る。この場合、ＭＳＢビットの１は確定し、ＭＢＳ−
１ビットに１を立てて、次の比較動作を行う。Ｖｉｎ＜
Ｖｄａの場合、コンパレーター５１の出力は“Ｌ”とな
り、制御回路５２に送られる。制御回路５２では、
“Ｌ”を受け取ると、逐次比較レジスタの内容を、現在
の比較したビットであるＭＳＢを１から０に変更しか
つ、下位ビットＭＳＢ−１を１に設定し、ＤＡコンバー
ター５４に送る。この場合、ＭＳＢビットの０は確定
し、ＭＳＢ−１ビットに１を立てて、次の比較動作を行
う。この動作を上位ビットから順に下位ビットに向け
て、比較・レジスタ設定を繰り返すことで、最終的に逐
次比較レジスタの内容が入力端子５０に印加されたアナ
ログ入力信号ＶｉｎをＡＤ変換した２進コードとなる。
【０００４】
【発明が解決しようとする課題】しかしながら、従来の
ビット数の多い逐次比較型ＡＤコンバーターを構成しよ
うとした場合、図１２で示した逐次比較型ＡＤコンバー
ターではアナログ比較電圧を発生するＤＡコンバーター
５４のビット数も同数必要となり、回路規模が増加し、
これによる消費電力の増大を招いていた。また、逐次変
換方式ＡＤコンバーターの変換精度はＤＡコンバーター
５４の誤差が主要因であり、ビット数の増加はＤＡコン
バーター５４の精度を悪化させ、結果的にＡＤコンバー
ターとして、単調性を欠いたりコード抜けが発生する要
因となっていた。
ビット数の多い逐次比較型ＡＤコンバーターを構成しよ
うとした場合、図１２で示した逐次比較型ＡＤコンバー
ターではアナログ比較電圧を発生するＤＡコンバーター
５４のビット数も同数必要となり、回路規模が増加し、
これによる消費電力の増大を招いていた。また、逐次変
換方式ＡＤコンバーターの変換精度はＤＡコンバーター
５４の誤差が主要因であり、ビット数の増加はＤＡコン
バーター５４の精度を悪化させ、結果的にＡＤコンバー
ターとして、単調性を欠いたりコード抜けが発生する要
因となっていた。
【０００５】
【課題を解決するための手段及び作用】以下、本発明の
構成について図１及び図３を参照しつつ説明する。ただ
し、本発明は図１及び図３の構成のみに限定されるもの
ではない。
構成について図１及び図３を参照しつつ説明する。ただ
し、本発明は図１及び図３の構成のみに限定されるもの
ではない。
【０００６】本発明は、利得を１倍又は２倍に切換え可
能な信号増幅手段（図１の２，１０）と、該信号増幅手
段の入力側に接続される、入力される信号と基準電圧と
を減算処理して出力するか又は入力される信号を減算処
理しないで出力する演算処理手段（図１の７，９）と、
一方の切換端子が信号入力端子（図１の１）と接続され
且つ他方の切換端子がサンプルホールド手段（図１の
５，６）の出力側と接続され、共通端子が前記演算処理
手段の入力側に接続される切換手段（図１の８）と、前
記信号増幅手段の出力側に接続され、前記信号増幅手段
の出力と基準電圧（図１の１２）と比較して２値化する
コンパレーター（図１の３）と、前記信号増幅手段の出
力側と前記サンプルホールド手段の入力側とを接続する
スイッチ手段（図１の１１）と、を有し、前記演算処理
手段（図１の７，９）は、前記コンパレーター（図１の
３）の出力に基づいて、入力される信号と基準電圧とを
減算処理して出力するか、入力される信号を減算処理し
ないで出力するか、の切換え（図１の９の切換え）を行
ってなる半導体集積回路を提供するものである。
能な信号増幅手段（図１の２，１０）と、該信号増幅手
段の入力側に接続される、入力される信号と基準電圧と
を減算処理して出力するか又は入力される信号を減算処
理しないで出力する演算処理手段（図１の７，９）と、
一方の切換端子が信号入力端子（図１の１）と接続され
且つ他方の切換端子がサンプルホールド手段（図１の
５，６）の出力側と接続され、共通端子が前記演算処理
手段の入力側に接続される切換手段（図１の８）と、前
記信号増幅手段の出力側に接続され、前記信号増幅手段
の出力と基準電圧（図１の１２）と比較して２値化する
コンパレーター（図１の３）と、前記信号増幅手段の出
力側と前記サンプルホールド手段の入力側とを接続する
スイッチ手段（図１の１１）と、を有し、前記演算処理
手段（図１の７，９）は、前記コンパレーター（図１の
３）の出力に基づいて、入力される信号と基準電圧とを
減算処理して出力するか、入力される信号を減算処理し
ないで出力するか、の切換え（図１の９の切換え）を行
ってなる半導体集積回路を提供するものである。
【０００７】また本発明は、利得を１倍又は２倍に切換
え可能であって、入力される信号と基準電圧とを減算処
理して出力するか又は減算処理しないで出力するかの切
換えが可能な信号増幅手段（図３の２）と、一方の切換
端子が信号入力端子（図３の１）と接続され且つ他方の
切換端子がサンプルホールド手段（図３の５，６）の出
力側と接続され、共通端子が前記信号増幅手段の入力側
に接続される切換手段（図３の８）と、前記信号増幅手
段の出力側に接続され、前記信号増幅手段の出力と基準
電圧（図３の１２）と比較して２値化するコンパレータ
ー（図３の３）と、前記信号増幅手段の出力側と前記サ
ンプルホールド手段の入力側とを接続するスイッチ手段
（図３の１１）と、を有し、前記信号増幅手段（図３の
２）は、前記コンパレーター（図３の３）の出力に基づ
いて、入力される信号と基準電圧とを減算処理して出力
するか、入力される信号を減算処理しないで出力する
か、の切換え（図３の９の切換え）を行ってなる半導体
集積回路を提供するものである。
え可能であって、入力される信号と基準電圧とを減算処
理して出力するか又は減算処理しないで出力するかの切
換えが可能な信号増幅手段（図３の２）と、一方の切換
端子が信号入力端子（図３の１）と接続され且つ他方の
切換端子がサンプルホールド手段（図３の５，６）の出
力側と接続され、共通端子が前記信号増幅手段の入力側
に接続される切換手段（図３の８）と、前記信号増幅手
段の出力側に接続され、前記信号増幅手段の出力と基準
電圧（図３の１２）と比較して２値化するコンパレータ
ー（図３の３）と、前記信号増幅手段の出力側と前記サ
ンプルホールド手段の入力側とを接続するスイッチ手段
（図３の１１）と、を有し、前記信号増幅手段（図３の
２）は、前記コンパレーター（図３の３）の出力に基づ
いて、入力される信号と基準電圧とを減算処理して出力
するか、入力される信号を減算処理しないで出力する
か、の切換え（図３の９の切換え）を行ってなる半導体
集積回路を提供するものである。
【０００８】すなわち、本発明によれば入力アナログ信
号を基準電源の基準電圧（１２）と比較し、その結果を
元に該入力アナログ信号を、そのまま又は基準電圧値を
引いた差分値を入力にフィードバックすることで、逐次
変換動作を実現できる為、コンパレーターのみを使用
し、ＤＡコンバーターのいらないシンプルな回路が低消
費電力で実現できる。これにより変換ビット数が増加し
てもハードウェアの増加の無い高精度な逐次変換ＡＤコ
ンバーターを可能とした。
号を基準電源の基準電圧（１２）と比較し、その結果を
元に該入力アナログ信号を、そのまま又は基準電圧値を
引いた差分値を入力にフィードバックすることで、逐次
変換動作を実現できる為、コンパレーターのみを使用
し、ＤＡコンバーターのいらないシンプルな回路が低消
費電力で実現できる。これにより変換ビット数が増加し
てもハードウェアの増加の無い高精度な逐次変換ＡＤコ
ンバーターを可能とした。
【０００９】また本発明において、該第一の切換手段
（８）が該信号入力端子（１）と演算処理手段（図１の
７，９）又は前記信号増幅手段（図３の２）の入力側と
を導通させるＭＳＢ変換モードにおいて、該信号増幅手
段（２）の利得が１に設定され、該第一の切換手段が該
信号入力端子と該サンプルホールド回路の該出力を導通
させる、ＭＳＢ以外の変換モードにおいて、該信号増幅
手段の利得が２に設定されることを特徴とする、半導体
集積回路を提供する。
（８）が該信号入力端子（１）と演算処理手段（図１の
７，９）又は前記信号増幅手段（図３の２）の入力側と
を導通させるＭＳＢ変換モードにおいて、該信号増幅手
段（２）の利得が１に設定され、該第一の切換手段が該
信号入力端子と該サンプルホールド回路の該出力を導通
させる、ＭＳＢ以外の変換モードにおいて、該信号増幅
手段の利得が２に設定されることを特徴とする、半導体
集積回路を提供する。
【００１０】すなわち本発明によれば、ＭＳＢ変換モー
ドとＭＳＢ以外の変換モードにおいて、該信号増幅手段
の利得を切り替えるだけで、各ビット変換モードに対応
でき回路素子数を低減した逐次比較ＡＤコンバーターを
実現した。
ドとＭＳＢ以外の変換モードにおいて、該信号増幅手段
の利得を切り替えるだけで、各ビット変換モードに対応
でき回路素子数を低減した逐次比較ＡＤコンバーターを
実現した。
【００１１】また本発明において、該信号入力端子
（１）にＡＤ変換前の信号が印加され、該信号増幅手段
（２）によって１又は２倍され、該コンパレーター
（３）の２値比較動作が終了した後に、該コンパレータ
ーの出力がアクティブの時、該ＡＤ変換前の信号から該
基準電源分の信号を減算処理し、該コンパレーターの出
力がノンアクティブの時、該ＡＤ変換前の信号から該基
準電源分の信号を減算処理しない演算処理実行後、該信
号増幅手段の出力を第一のスイッチ手段（１１）を導通
させ該サンプルホールド回路（５）に入力されることを
特徴とする半導体集積回路を提供する。
（１）にＡＤ変換前の信号が印加され、該信号増幅手段
（２）によって１又は２倍され、該コンパレーター
（３）の２値比較動作が終了した後に、該コンパレータ
ーの出力がアクティブの時、該ＡＤ変換前の信号から該
基準電源分の信号を減算処理し、該コンパレーターの出
力がノンアクティブの時、該ＡＤ変換前の信号から該基
準電源分の信号を減算処理しない演算処理実行後、該信
号増幅手段の出力を第一のスイッチ手段（１１）を導通
させ該サンプルホールド回路（５）に入力されることを
特徴とする半導体集積回路を提供する。
【００１２】すなわち本発明によれば１個のコンパレー
ターすなわち１ビットのＡＤコンバーターにより、量子
化した結果をもとに変換される入力アナログ信号に適応
した処理を行い、次の変換ビットの入力情報として保持
して置くことで、変換ビット数が増えてもハード的に
は、１ビットのＡＤコンバーターのみで実現することが
でき、変換ビット数が増加しても高精度なＡＤ変換が可
能となった。
ターすなわち１ビットのＡＤコンバーターにより、量子
化した結果をもとに変換される入力アナログ信号に適応
した処理を行い、次の変換ビットの入力情報として保持
して置くことで、変換ビット数が増えてもハード的に
は、１ビットのＡＤコンバーターのみで実現することが
でき、変換ビット数が増加しても高精度なＡＤ変換が可
能となった。
【００１３】また、本発明によれば、該信号増幅手段が
演算増幅器（図３の２）より構成され、該演算増幅器の
非反転入力端子が第一の容量手段（図３の２３）を介し
て第二の切換手段（図３の２０）と接続され、該第二の
切換手段の一方は第二の基準電源（図３の２７）に接続
され、他方は該第一の切換手段（図３の８）の出力と接
続されており、反転入力端子は第二の容量手段（図３の
２４）を介して第三の切換手段（図３の９）と接続され
かつ、第三の容量手段（図３の２５）を介して該演算増
幅器の出力とも接続されており、該第三の切換手段の一
方は、接地電位（図３の２７）と、他方は第一の基準電
源（図３の１２）と接続された構成となっており、該第
三の切換手段は、該コンパレーターの２値出力でコント
ロールされることを特徴とする半導体集積回路を提供す
る。
演算増幅器（図３の２）より構成され、該演算増幅器の
非反転入力端子が第一の容量手段（図３の２３）を介し
て第二の切換手段（図３の２０）と接続され、該第二の
切換手段の一方は第二の基準電源（図３の２７）に接続
され、他方は該第一の切換手段（図３の８）の出力と接
続されており、反転入力端子は第二の容量手段（図３の
２４）を介して第三の切換手段（図３の９）と接続され
かつ、第三の容量手段（図３の２５）を介して該演算増
幅器の出力とも接続されており、該第三の切換手段の一
方は、接地電位（図３の２７）と、他方は第一の基準電
源（図３の１２）と接続された構成となっており、該第
三の切換手段は、該コンパレーターの２値出力でコント
ロールされることを特徴とする半導体集積回路を提供す
る。
【００１４】すなわち本発明によれば、演算増幅器の非
反転入力端子に接続されている第一の容量手段を介し
て、基準電圧値と入力信号値を交互に書き込むことで該
基準電圧値からの入力電圧値の差分を正確に入力するこ
とを可能とし、該演算増幅器等のオフセットの影響を受
けない正確な信号処理を可能とした。また該演算増幅器
の反転端子に接続された第二の容量手段を介して接地電
位又は基準電圧値に接続されるスイッチ（切換手段）を
持ち、リセット時には基準電圧値に、ＡＤ変換後は該コ
ンパレーターすなわち１ビットＡＤコンバーターの出力
結果により、該基準電圧値か接地電位のいずれかに接続
することにより、比較された入力アナログ信号の下位ビ
ットへの変換動作がシンプルな制御と回路構成で実現で
きる為、レンジ変換の精度を大幅に向上することが可能
となり、逐次比較型ＡＤコンバーターの量子化変換ビッ
ト数を大幅に増大することを可能とした。
反転入力端子に接続されている第一の容量手段を介し
て、基準電圧値と入力信号値を交互に書き込むことで該
基準電圧値からの入力電圧値の差分を正確に入力するこ
とを可能とし、該演算増幅器等のオフセットの影響を受
けない正確な信号処理を可能とした。また該演算増幅器
の反転端子に接続された第二の容量手段を介して接地電
位又は基準電圧値に接続されるスイッチ（切換手段）を
持ち、リセット時には基準電圧値に、ＡＤ変換後は該コ
ンパレーターすなわち１ビットＡＤコンバーターの出力
結果により、該基準電圧値か接地電位のいずれかに接続
することにより、比較された入力アナログ信号の下位ビ
ットへの変換動作がシンプルな制御と回路構成で実現で
きる為、レンジ変換の精度を大幅に向上することが可能
となり、逐次比較型ＡＤコンバーターの量子化変換ビッ
ト数を大幅に増大することを可能とした。
【００１５】また本発明によれば、該第三の切換手段
（図３の９）が該コンパレーター（図３の３）の２値出
力がアクティブの時、該第一の基準電源（図３の１２）
と接続され、ノンアクティブの時、接地電位（図３の２
７）と接続されることを特徴とする半導体集積回路を提
供する。
（図３の９）が該コンパレーター（図３の３）の２値出
力がアクティブの時、該第一の基準電源（図３の１２）
と接続され、ノンアクティブの時、接地電位（図３の２
７）と接続されることを特徴とする半導体集積回路を提
供する。
【００１６】すなわち本発明によれば、ビット変換結果
に応じて、ビット出力が“Ｈ”ならば入力アナログ信号
からフルレンジの半分の電圧を引き帰還ループに戻し、
ビット出力が“Ｌ”ならば入力アナログ信号は無処理の
まま該帰還ループに戻すことにより、次のビット出力の
比較の為に必要な減算処理等を、容量結合された演算増
幅器１段のみで可能とし、精度の向上はもちろんのこ
と、特別な回路を必要とせず処理回路を実現したことに
より、低消費電力化も可能となった。
に応じて、ビット出力が“Ｈ”ならば入力アナログ信号
からフルレンジの半分の電圧を引き帰還ループに戻し、
ビット出力が“Ｌ”ならば入力アナログ信号は無処理の
まま該帰還ループに戻すことにより、次のビット出力の
比較の為に必要な減算処理等を、容量結合された演算増
幅器１段のみで可能とし、精度の向上はもちろんのこ
と、特別な回路を必要とせず処理回路を実現したことに
より、低消費電力化も可能となった。
【００１７】この様に本発明によれば、容量結合型演算
増幅器とサンプルホールド回路及び１ビットの量子化コ
ンパレーターを用いて、上位ビットのＭＳＢから順に量
子化判定後、その量子化結果に基ずき入力アナログ信号
に減算処理、レンジ拡大処理を行い、処理後のアナログ
信号を入力に帰還し、次のビットの量子化動作を行う信
号巡回回路構成を取ることにより、１段の容量結合型演
算増幅器とサンプルホールド回路という簡単な構成でア
ナログ処理を高精度化したことで回路規模が小さい高集
積化が可能でかつ低消費電力が実現でき、量子化変換誤
差を飛躍的に改善した多ビット長の逐次比較型ＡＤ変換
器を実現できる。
増幅器とサンプルホールド回路及び１ビットの量子化コ
ンパレーターを用いて、上位ビットのＭＳＢから順に量
子化判定後、その量子化結果に基ずき入力アナログ信号
に減算処理、レンジ拡大処理を行い、処理後のアナログ
信号を入力に帰還し、次のビットの量子化動作を行う信
号巡回回路構成を取ることにより、１段の容量結合型演
算増幅器とサンプルホールド回路という簡単な構成でア
ナログ処理を高精度化したことで回路規模が小さい高集
積化が可能でかつ低消費電力が実現でき、量子化変換誤
差を飛躍的に改善した多ビット長の逐次比較型ＡＤ変換
器を実現できる。
【００１８】
【実施例】以下、本発明による実施例について、図面を
参照しつつ詳細に説明する。 ［第１の実施例］図１は、本発明の第１の実施例を示す
回路図である。図１において入力端子１に、ＡＤ変換さ
れるアナログ信号が印加され、スイッチ手段８，９，１
０を通ってコンパレーター３の非反転入力端子（＋入力
端子）に入力される。コンパレーター３の反転入力端子
（−入力端子）には、基準電源１２から基準電圧が印加
されており、入力端子１に印加されたアナログ信号が基
準電源１２の基準電圧よりも大きいときはコンパレータ
ー３の出力は“Ｈ”に、小さいときはコンパレーター３
の出力は“Ｌ”になる。なお基準電源１２は、ＡＤ変換
するアナログ信号の取りうる電圧フルレンジＶfullの１
／２の電圧値（Ｖref）を持った直流電圧源である。す
なわち、Ｖref＝Ｖfull／２の関係にある。本実施例に
おける逐次比較型ＡＤコンバーターは最上位桁ＭＳＢよ
り逐次ＡＤ変換されていくので、上記説明の動作は、Ｍ
ＳＢ時変換の時のモードである。入力端子１に印加され
たアナログ信号が基準電源１２の基準電圧よりも大きく
コンパレーター３の出力が“Ｈ”のとき、ＭＳＢの量子
化値を１に決定すると共に、スイッチ手段９を制御し入
力端子１に印加されたアナログ信号から基準電源１２の
基準電圧値を引く減算処理回路７の出力をスイッチ９の
出力とする。
参照しつつ詳細に説明する。 ［第１の実施例］図１は、本発明の第１の実施例を示す
回路図である。図１において入力端子１に、ＡＤ変換さ
れるアナログ信号が印加され、スイッチ手段８，９，１
０を通ってコンパレーター３の非反転入力端子（＋入力
端子）に入力される。コンパレーター３の反転入力端子
（−入力端子）には、基準電源１２から基準電圧が印加
されており、入力端子１に印加されたアナログ信号が基
準電源１２の基準電圧よりも大きいときはコンパレータ
ー３の出力は“Ｈ”に、小さいときはコンパレーター３
の出力は“Ｌ”になる。なお基準電源１２は、ＡＤ変換
するアナログ信号の取りうる電圧フルレンジＶfullの１
／２の電圧値（Ｖref）を持った直流電圧源である。す
なわち、Ｖref＝Ｖfull／２の関係にある。本実施例に
おける逐次比較型ＡＤコンバーターは最上位桁ＭＳＢよ
り逐次ＡＤ変換されていくので、上記説明の動作は、Ｍ
ＳＢ時変換の時のモードである。入力端子１に印加され
たアナログ信号が基準電源１２の基準電圧よりも大きく
コンパレーター３の出力が“Ｈ”のとき、ＭＳＢの量子
化値を１に決定すると共に、スイッチ手段９を制御し入
力端子１に印加されたアナログ信号から基準電源１２の
基準電圧値を引く減算処理回路７の出力をスイッチ９の
出力とする。
【００１９】次に下位ビットのＡＤ変換の為の前処理と
して、減算処理をしたアナログ信号を２倍増幅する信号
増幅手段２を通って、信号を２倍増幅しレンジ拡大処理
を行いスイッチ手段１０の出力とする。入力端子１に印
加されたアナログ信号が基準電源１２の基準電圧よりも
小さくコンパレーター３の出力が“Ｌ”の時、ＭＳＢの
量子化値を０に決定すると共に、スイッチ手段９を制御
し入力端子１に印加されたアナログ信号を、そのままス
イッチ手段９の出力とする。次に下位ビットのＡＤ変換
の為の前処理として、スイッチ手段９の出力であるアナ
ログ信号を２倍増幅する信号増幅手段２を通って、信号
を２倍増幅しレンジ拡大処理を行いスイッチ手段１０の
出力とする。この様に下位ビット変換用に加工されたア
ナログ信号はスイッチ手段１１を介して第一のサンプル
ホールド回路（Ｓ／Ｈ）５に入力され一時保持される。
ＡＤ変換処理部での量子化動作が終了するとスイッチ手
段１１をオフ、スイッチ手段１３をオンし、サンプルホ
ールド回路５に保持されていた、次のビットのＡＤ変換
用のアナログ信号を第二のサンプルホールド回路（Ｓ／
Ｈ）６に入力し、スイッチ手段１３をオフすることでこ
の値を保持する。スイッチ手段８はサンプルホールド回
路６の出力をＡＤ変換処理部へ入力するモードとなり、
ＭＳＢ以外のビットの処理は、サンプルホールド回路６
の出力がスイッチ手段８の出力になる様に設定される。
すなわちＭＳＢ以外の処理ではＡＤ変換処理部の出力信
号は、サンプルホールド回路５，６を介してＡＤ変換処
理部の入力に帰還される。
して、減算処理をしたアナログ信号を２倍増幅する信号
増幅手段２を通って、信号を２倍増幅しレンジ拡大処理
を行いスイッチ手段１０の出力とする。入力端子１に印
加されたアナログ信号が基準電源１２の基準電圧よりも
小さくコンパレーター３の出力が“Ｌ”の時、ＭＳＢの
量子化値を０に決定すると共に、スイッチ手段９を制御
し入力端子１に印加されたアナログ信号を、そのままス
イッチ手段９の出力とする。次に下位ビットのＡＤ変換
の為の前処理として、スイッチ手段９の出力であるアナ
ログ信号を２倍増幅する信号増幅手段２を通って、信号
を２倍増幅しレンジ拡大処理を行いスイッチ手段１０の
出力とする。この様に下位ビット変換用に加工されたア
ナログ信号はスイッチ手段１１を介して第一のサンプル
ホールド回路（Ｓ／Ｈ）５に入力され一時保持される。
ＡＤ変換処理部での量子化動作が終了するとスイッチ手
段１１をオフ、スイッチ手段１３をオンし、サンプルホ
ールド回路５に保持されていた、次のビットのＡＤ変換
用のアナログ信号を第二のサンプルホールド回路（Ｓ／
Ｈ）６に入力し、スイッチ手段１３をオフすることでこ
の値を保持する。スイッチ手段８はサンプルホールド回
路６の出力をＡＤ変換処理部へ入力するモードとなり、
ＭＳＢ以外のビットの処理は、サンプルホールド回路６
の出力がスイッチ手段８の出力になる様に設定される。
すなわちＭＳＢ以外の処理ではＡＤ変換処理部の出力信
号は、サンプルホールド回路５，６を介してＡＤ変換処
理部の入力に帰還される。
【００２０】図２は本実施例のＡＤ変換アーキテクチャ
ーの説明図である。図２の説明は例として３ビットの本
実施例における逐次比較型ＡＤコンバーターの場合であ
るが、本発明によるＡＤコンバーターはむろん、このビ
ット数に限ったものでは無い。
ーの説明図である。図２の説明は例として３ビットの本
実施例における逐次比較型ＡＤコンバーターの場合であ
るが、本発明によるＡＤコンバーターはむろん、このビ
ット数に限ったものでは無い。
【００２１】図１の入力端子１に印加されるアナログ信
号を図２の１４に示す。１１９はＭＳＢにおける入力ア
ナログ信号の量子化レンジであり、量子化範囲は３ビッ
トすなわち８通りに等分割それぞれの量子化範囲に量子
化代表点０００から１１１までが割り当てられている。
図１のコンパレーターの基準電源１２の基準電位、すな
わちＶrefは量子化レンジ１１９の中心に位置し、この
値を超えた場合、図１のコンパレーター３の出力は
“Ｈ”になりＭＳＢの量子化コードは“１”に確定す
る。入力アナログ信号がこの値を超えなかった場合、コ
ンパレーター３の出力は“Ｌ”となりＭＳＢの量子化コ
ードは“０”に確定する。図２の例では、入力アナログ
信号１４が基準電位Ｖref１２よりも小さい為、コンパ
レーター（Comp）３の出力は“Ｌ”となり、ＭＳＢの
“０”が確定する。
号を図２の１４に示す。１１９はＭＳＢにおける入力ア
ナログ信号の量子化レンジであり、量子化範囲は３ビッ
トすなわち８通りに等分割それぞれの量子化範囲に量子
化代表点０００から１１１までが割り当てられている。
図１のコンパレーターの基準電源１２の基準電位、すな
わちＶrefは量子化レンジ１１９の中心に位置し、この
値を超えた場合、図１のコンパレーター３の出力は
“Ｈ”になりＭＳＢの量子化コードは“１”に確定す
る。入力アナログ信号がこの値を超えなかった場合、コ
ンパレーター３の出力は“Ｌ”となりＭＳＢの量子化コ
ードは“０”に確定する。図２の例では、入力アナログ
信号１４が基準電位Ｖref１２よりも小さい為、コンパ
レーター（Comp）３の出力は“Ｌ”となり、ＭＳＢの
“０”が確定する。
【００２２】次に下位ビットであるＭＳＢ−１ビットの
量子化を行う為、ＭＳＢにおけるアナログ信号が基準電
位Ｖref１２を超えずコンパレーター３の出力は“Ｌ”
であったので、図１の減算処理回路７は通さず、２倍の
ゲインを持った信号増幅手段２によりアナログ増幅さ
れ、２倍のレンジ拡大を行い図２の１５に示すアナログ
信号となり、図１のサンプルホールド回路５，６を介し
てＡＤ変換処理部の入力に帰還され、ＭＳＢ−１の位と
してＡＤ変換される。この時、レンジ拡大後の信号であ
る為、ＡＤ変換処理部に入力された図２のアナログ信号
１５に対応する量子化レンジ１２０はＭＳＢ時の量子化
レンジ１１９の基準電位Ｖref１２以下のレベルを２倍
したものとなり、ＭＳＢ−１の位の量子化を実現してい
る。量子化レンジ１２０は量子化レンジ１１９に対して
２倍にレンジに拡大されているので、フルレンジを４通
りに分割した量子化範囲をもち、図１のコンパレーター
３の基準電源の基準電位Ｖref１２は量子化レンジ１２
０の中心に位置し、この値を超えた場合、図１のコンパ
レーター３の出力は“Ｈ”になりＭＳＢ−１の量子化コ
ードは“１”に確定する。入力アナログ信号がこの値を
超えなかった場合、コンパレーター３の出力は“Ｌ”と
なりＭＳＢ−１の量子化コードは“０”に確定する。図
２の例では、入力アナログ信号１５が基準電位Ｖref１
２よりも大きい為、コンパレーター３の出力は“Ｈ”と
なり、ＭＳＢ−１の“１”が確定する。
量子化を行う為、ＭＳＢにおけるアナログ信号が基準電
位Ｖref１２を超えずコンパレーター３の出力は“Ｌ”
であったので、図１の減算処理回路７は通さず、２倍の
ゲインを持った信号増幅手段２によりアナログ増幅さ
れ、２倍のレンジ拡大を行い図２の１５に示すアナログ
信号となり、図１のサンプルホールド回路５，６を介し
てＡＤ変換処理部の入力に帰還され、ＭＳＢ−１の位と
してＡＤ変換される。この時、レンジ拡大後の信号であ
る為、ＡＤ変換処理部に入力された図２のアナログ信号
１５に対応する量子化レンジ１２０はＭＳＢ時の量子化
レンジ１１９の基準電位Ｖref１２以下のレベルを２倍
したものとなり、ＭＳＢ−１の位の量子化を実現してい
る。量子化レンジ１２０は量子化レンジ１１９に対して
２倍にレンジに拡大されているので、フルレンジを４通
りに分割した量子化範囲をもち、図１のコンパレーター
３の基準電源の基準電位Ｖref１２は量子化レンジ１２
０の中心に位置し、この値を超えた場合、図１のコンパ
レーター３の出力は“Ｈ”になりＭＳＢ−１の量子化コ
ードは“１”に確定する。入力アナログ信号がこの値を
超えなかった場合、コンパレーター３の出力は“Ｌ”と
なりＭＳＢ−１の量子化コードは“０”に確定する。図
２の例では、入力アナログ信号１５が基準電位Ｖref１
２よりも大きい為、コンパレーター３の出力は“Ｈ”と
なり、ＭＳＢ−１の“１”が確定する。
【００２３】次に下位ビットであるＭＳＢ−２ビットの
量子化を行う為、ＭＳＢ−１におけるアナログ信号１５
が基準電位Ｖref１２を超えコンパレーター３の出力は
“Ｈ”であったので、図１の減算処理回路７に入力され
アナログ信号１５から基準電源Ｖref１２に相当するア
ナログ信号１６の部分を減じたアナログ信号１７は、２
倍のゲインを持った信号増幅手段２によりアナログ増幅
され、２倍のレンジ拡大を行い図２に示すアナログ信号
１８となり、図１のサンプルホールド回路５，６を介し
てＡＤ変換処理部の入力に帰還され、ＭＳＢ−２（ＬＳ
Ｂ）の位としてＡＤ変換される。この時、レンジ拡大後
の信号である為、ＡＤ変換処理部に入力された図２のア
ナログ信号１８に対応する量子化レンジ１２１はＭＳＢ
−１時の量子化レンジ１２０の基準電位Ｖref１２以上
のレベルを２倍したものとなり、ＭＳＢ−２の位の量子
化の為のレンジ拡大処理を実現している。量子化レンジ
１２１は量子化レンジ１２０に対して２倍にレンジ拡大
されているので、フルレンジを２通りに分割した量子化
範囲をもち、図１のコンパレーター３の基準電源の基準
電位Ｖref１２は量子化レンジ１２１の中心に位置し、
この値を超えた場合、図１のコンパレーター３の出力は
“Ｈ”になり、ＭＳＢ−２（ＬＳＢ）の量子化コードは
“１”に確定する。入力アナログ信号がこの値を超えな
かった場合、コンパレーター３の出力は“Ｌ”となりＭ
ＳＢ−２（ＬＳＢ）の量子化コードは“０”に確定す
る。図２の例では、入力アナログ信号１８が基準電位Ｖ
ref１２よりも大きい為、コンパレーター３の出力は
“Ｈ”となり、ＭＳＢ−２（ＬＳＢ）の“１”が確定す
る。これにより、ＭＳＢ，ＭＳＢ−１，ＭＳＢ−２（Ｌ
ＳＢ）と順に逐次比較され０１１のＡＤ変換コードがエ
ンコードされる。
量子化を行う為、ＭＳＢ−１におけるアナログ信号１５
が基準電位Ｖref１２を超えコンパレーター３の出力は
“Ｈ”であったので、図１の減算処理回路７に入力され
アナログ信号１５から基準電源Ｖref１２に相当するア
ナログ信号１６の部分を減じたアナログ信号１７は、２
倍のゲインを持った信号増幅手段２によりアナログ増幅
され、２倍のレンジ拡大を行い図２に示すアナログ信号
１８となり、図１のサンプルホールド回路５，６を介し
てＡＤ変換処理部の入力に帰還され、ＭＳＢ−２（ＬＳ
Ｂ）の位としてＡＤ変換される。この時、レンジ拡大後
の信号である為、ＡＤ変換処理部に入力された図２のア
ナログ信号１８に対応する量子化レンジ１２１はＭＳＢ
−１時の量子化レンジ１２０の基準電位Ｖref１２以上
のレベルを２倍したものとなり、ＭＳＢ−２の位の量子
化の為のレンジ拡大処理を実現している。量子化レンジ
１２１は量子化レンジ１２０に対して２倍にレンジ拡大
されているので、フルレンジを２通りに分割した量子化
範囲をもち、図１のコンパレーター３の基準電源の基準
電位Ｖref１２は量子化レンジ１２１の中心に位置し、
この値を超えた場合、図１のコンパレーター３の出力は
“Ｈ”になり、ＭＳＢ−２（ＬＳＢ）の量子化コードは
“１”に確定する。入力アナログ信号がこの値を超えな
かった場合、コンパレーター３の出力は“Ｌ”となりＭ
ＳＢ−２（ＬＳＢ）の量子化コードは“０”に確定す
る。図２の例では、入力アナログ信号１８が基準電位Ｖ
ref１２よりも大きい為、コンパレーター３の出力は
“Ｈ”となり、ＭＳＢ−２（ＬＳＢ）の“１”が確定す
る。これにより、ＭＳＢ，ＭＳＢ−１，ＭＳＢ−２（Ｌ
ＳＢ）と順に逐次比較され０１１のＡＤ変換コードがエ
ンコードされる。
【００２４】この様にＡＤ変換したアナログ信号をレン
ジ拡大処理し、帰還巡回させ、再度ＡＤ変換することに
より、シンプルな回路構成により高精度の逐次比較が可
能となった。すなわち従来例で示したＤＡコンバーター
５４を必要とせず、ＡＤ変換の量子化ビット数を増加さ
せても、従来例の様に内蔵のＤＡコンバーター５４の変
換精度でＡＤ変換の精度が決り高精度化が難しかったの
に対し、本実施例によれば、減算処理回路７の減算精度
とレンジ拡大処理の信号増幅手段２及びコンパレーター
３の判定精度のみで決まる為、量子化ビット数を上げて
もＡＤ変換の量子化誤差の増加にはつながらず、多ビッ
トの高精度な逐次比較型ＡＤコンバーターを可能とし
た。 ［第２の実施例］図３は、本発明の第２の実施例を示す
回路図である。図３において、入力端子１に、ＡＤ変換
されるアナログ信号が印加され、スイッチ手段８に入力
される。スイッチ手段８の他方の入力は第二のサンプル
ホールド回路６に接続されており、ＭＳＢ以降のアナロ
グ変換信号が保持されている。スイッチ手段８の出力は
スイッチ手段２０に入力され、スイッチ手段２０の他方
の入力は、接地電位２７に接続されている。スイッチ手
段２０の出力は第一の容量手段２３に接続され、第一の
容量手段２３の他方の端子は、演算増幅器２の非反転入
力端子（＋入力端子）に接続される。演算増幅器２の反
転入力端子（−入力端子）には、第二の容量手段２４と
第三の容量手段２５が共通接続されており、第三の容量
手段２５の他方の端子は演算増幅器２の出力に接続さ
れ、容量結合の帰還ループを形成する。第二の容量手段
２４の他方の端子はスイッチ手段９の出力が接続され、
スイッチ手段９の一方の入力端子は基準電源１２に接続
され、他方の入力端子は接地電位２７に接続されてい
る。又スイッチ手段９の制御端子はコンパレーター３の
出力でコントロールされ、ここで信号減算処理が行われ
る。また演算増幅器２の出力はスイッチ手段２２を通し
て演算増幅器２の反転入力端子に接続され、リセット制
御信号２６をアクティブにすることで、演算増幅器２を
ゲイン１のボルテージフォロアのモードにセットする。
演算増幅器２の非反転入力端子と第一の容量手段２３の
共通接続点にはスイッチ手段２１を通して、接地電位２
７に接続されており、リセット制御信号２８でオンし、
演算増幅器２の非反転入力端子を接地電位２７にリセッ
トする。演算増幅器２の出力は、コンパレーター３の非
反転入力端子とスイッチ手段１１に接続されており、コ
ンパレーター３の反転入力端子には、基準電源の基準電
圧Ｖref１２が印加され、演算増幅器２の出力が基準電
位Ｖref１２より大きい場合は“Ｈ”を出力し、小さい
場合は“Ｌ”を出力する。このコンパレーター３の出力
が逐次比較されている入力アナログ信号の量子化出力で
あり、かつスイッチ手段９の制御信号となり、ＡＤ変換
後の入力アナログ信号の後処理（減算処理か、何もしな
いか）を制御している。ＡＤ変換後の入力アナログ信号
の後処理された信号は、スイッチ手段１１を通して第一
のサンプルホールド回路５に入力され、次桁のＡＤ変換
用アナログ信号として、保持される。保持された信号は
スイッチ手段１３を通して第二のサンプルホールド回路
６に入力され、第二のサンプルホールド回路６の出力か
らＭＳＢ以降のＡＤ変換用アナログ信号Ｖinがスイッチ
手段８を通して入力部に巡回帰還される。
ジ拡大処理し、帰還巡回させ、再度ＡＤ変換することに
より、シンプルな回路構成により高精度の逐次比較が可
能となった。すなわち従来例で示したＤＡコンバーター
５４を必要とせず、ＡＤ変換の量子化ビット数を増加さ
せても、従来例の様に内蔵のＤＡコンバーター５４の変
換精度でＡＤ変換の精度が決り高精度化が難しかったの
に対し、本実施例によれば、減算処理回路７の減算精度
とレンジ拡大処理の信号増幅手段２及びコンパレーター
３の判定精度のみで決まる為、量子化ビット数を上げて
もＡＤ変換の量子化誤差の増加にはつながらず、多ビッ
トの高精度な逐次比較型ＡＤコンバーターを可能とし
た。 ［第２の実施例］図３は、本発明の第２の実施例を示す
回路図である。図３において、入力端子１に、ＡＤ変換
されるアナログ信号が印加され、スイッチ手段８に入力
される。スイッチ手段８の他方の入力は第二のサンプル
ホールド回路６に接続されており、ＭＳＢ以降のアナロ
グ変換信号が保持されている。スイッチ手段８の出力は
スイッチ手段２０に入力され、スイッチ手段２０の他方
の入力は、接地電位２７に接続されている。スイッチ手
段２０の出力は第一の容量手段２３に接続され、第一の
容量手段２３の他方の端子は、演算増幅器２の非反転入
力端子（＋入力端子）に接続される。演算増幅器２の反
転入力端子（−入力端子）には、第二の容量手段２４と
第三の容量手段２５が共通接続されており、第三の容量
手段２５の他方の端子は演算増幅器２の出力に接続さ
れ、容量結合の帰還ループを形成する。第二の容量手段
２４の他方の端子はスイッチ手段９の出力が接続され、
スイッチ手段９の一方の入力端子は基準電源１２に接続
され、他方の入力端子は接地電位２７に接続されてい
る。又スイッチ手段９の制御端子はコンパレーター３の
出力でコントロールされ、ここで信号減算処理が行われ
る。また演算増幅器２の出力はスイッチ手段２２を通し
て演算増幅器２の反転入力端子に接続され、リセット制
御信号２６をアクティブにすることで、演算増幅器２を
ゲイン１のボルテージフォロアのモードにセットする。
演算増幅器２の非反転入力端子と第一の容量手段２３の
共通接続点にはスイッチ手段２１を通して、接地電位２
７に接続されており、リセット制御信号２８でオンし、
演算増幅器２の非反転入力端子を接地電位２７にリセッ
トする。演算増幅器２の出力は、コンパレーター３の非
反転入力端子とスイッチ手段１１に接続されており、コ
ンパレーター３の反転入力端子には、基準電源の基準電
圧Ｖref１２が印加され、演算増幅器２の出力が基準電
位Ｖref１２より大きい場合は“Ｈ”を出力し、小さい
場合は“Ｌ”を出力する。このコンパレーター３の出力
が逐次比較されている入力アナログ信号の量子化出力で
あり、かつスイッチ手段９の制御信号となり、ＡＤ変換
後の入力アナログ信号の後処理（減算処理か、何もしな
いか）を制御している。ＡＤ変換後の入力アナログ信号
の後処理された信号は、スイッチ手段１１を通して第一
のサンプルホールド回路５に入力され、次桁のＡＤ変換
用アナログ信号として、保持される。保持された信号は
スイッチ手段１３を通して第二のサンプルホールド回路
６に入力され、第二のサンプルホールド回路６の出力か
らＭＳＢ以降のＡＤ変換用アナログ信号Ｖinがスイッチ
手段８を通して入力部に巡回帰還される。
【００２５】以後、各モードにおける動作を図面を用い
て説明する。図４〜図７を用いてＭＳＢ変換時の回路動
作を説明する。図３において、スイッチ手段８を入力端
子１側に倒し、最初にＡＤ変換するアナログ信号をスイ
ッチ手段２０の入力端子に印加する。この時の等価回路
を図４に示す。
て説明する。図４〜図７を用いてＭＳＢ変換時の回路動
作を説明する。図３において、スイッチ手段８を入力端
子１側に倒し、最初にＡＤ変換するアナログ信号をスイ
ッチ手段２０の入力端子に印加する。この時の等価回路
を図４に示す。
【００２６】演算動作に入る前に必ずリセットモードを
持ち各容量手段の初期値を設定する。スイッチ手段２０
は接地電位２７に接続され、スイッチ手段２１はオンし
接地電位２７に接続され、スイッチ手段２２はオンし演
算増幅器２の出力と反転入力端子をショートし演算増幅
器２をボルテージフォロアのモードに固定する。スイッ
チ手段９は接地電位２７に接続される。図５はＭＳＢ変
換リセット時の等価回路図である。第一の容量手段２３
の両端は接地電位２７に接続され、演算増幅器２の反転
入力端子は、出力とショートされボルテージフォロアと
なっており、演算増幅器２の非反転入力端子は接地電位
２７に接続されている為、演算増幅器２の出力も接地電
位２７と同電位となる。
持ち各容量手段の初期値を設定する。スイッチ手段２０
は接地電位２７に接続され、スイッチ手段２１はオンし
接地電位２７に接続され、スイッチ手段２２はオンし演
算増幅器２の出力と反転入力端子をショートし演算増幅
器２をボルテージフォロアのモードに固定する。スイッ
チ手段９は接地電位２７に接続される。図５はＭＳＢ変
換リセット時の等価回路図である。第一の容量手段２３
の両端は接地電位２７に接続され、演算増幅器２の反転
入力端子は、出力とショートされボルテージフォロアと
なっており、演算増幅器２の非反転入力端子は接地電位
２７に接続されている為、演算増幅器２の出力も接地電
位２７と同電位となる。
【００２７】次にスイッチ手段２０を入力端子１側に倒
し、入力アナログ信号を取り込み量子化処理する。この
信号入力比較モードを図６に示す。第一の容量手段２３
の片側には入力端子１が接続され、端子の電位は接地電
位から入力されたアナログ信号に変化する。容量手段２
３の他方の端子に接続されているスイッチ手段２１はオ
フとなるので、演算増幅器２の非反転入力端子は高イン
ピーダンスであるのでこのポイントはフローティングと
なり、第一の容量手段２３の入力端子の電位の変化分と
同じだけ変化する為、演算増幅器２の出力はＶinと等し
くなる。コンパレーター３はこのＶinを受け、入力アナ
ログフルレンジの１／２の電圧である基準電源の基準電
圧Ｖref１２と比較され、Ｖinが基準電圧Ｖref１２より
も大きい場合“Ｈ”を出力しＭＳＢの量子化コードを
“１”に確定し、Ｖinが基準電圧Ｖref１２よりも小さ
い場合“Ｌ”を出力しＭＳＢの量子化コードを“０”に
確定し、出力端子４に出す。
し、入力アナログ信号を取り込み量子化処理する。この
信号入力比較モードを図６に示す。第一の容量手段２３
の片側には入力端子１が接続され、端子の電位は接地電
位から入力されたアナログ信号に変化する。容量手段２
３の他方の端子に接続されているスイッチ手段２１はオ
フとなるので、演算増幅器２の非反転入力端子は高イン
ピーダンスであるのでこのポイントはフローティングと
なり、第一の容量手段２３の入力端子の電位の変化分と
同じだけ変化する為、演算増幅器２の出力はＶinと等し
くなる。コンパレーター３はこのＶinを受け、入力アナ
ログフルレンジの１／２の電圧である基準電源の基準電
圧Ｖref１２と比較され、Ｖinが基準電圧Ｖref１２より
も大きい場合“Ｈ”を出力しＭＳＢの量子化コードを
“１”に確定し、Ｖinが基準電圧Ｖref１２よりも小さ
い場合“Ｌ”を出力しＭＳＢの量子化コードを“０”に
確定し、出力端子４に出す。
【００２８】回路はここでＭＳＢ変換動作を終えＭＳＢ
−１変換の為の前処理及びレンジ拡大処理に移行する。
図７に後処理及びレンジ拡大処理モードの等価回路図を
示す。コンパレーター３の出力４はスイッチ手段９の制
御端子に接続されており、Ｖinが基準電圧Ｖref１２よ
りも小さい場合、スイッチ手段９の制御端子には“Ｌ”
が入力され、接地電位２７に接続されたままの状態とな
る。この時、スイッチ手段２２はオフし演算増幅器２の
反転入力端子と出力の間には、第三の容量手段２５が接
続された形となる。第二の容量手段２４と第三の容量手
段２５の容量値は等しく設定されており、スイッチ手段
２２がオフすると同時に、演算増幅器２のゲインは２倍
に設定され、ＭＳＢ変換時に用いた入力アナログ信号Ｖ
inを２倍して出力する。この時、スイッチ手段１１は、
演算増幅器２のゲインが１から２倍に推移する間はオン
し、ゲインが２倍に設定されて出力が安定した時点でオ
フする。このサンプリング動作により第一のサンプルホ
ールド回路５にはＭＳＢ時に比較したＶinの２倍の電圧
を保持することになり、次の下位ビットの量子化動作時
にＡＤ変換部のアナログ入力端子に巡回帰還させる。Ｖ
inが基準電源の基準電圧Ｖref１２よりも大きい場合、
スイッチ手段９の制御端子には“Ｈ”が入力され、スイ
ッチ手段９は入力を接地電位２７から基準電圧Ｖref１
２に切り替える。この時点でスイッチ手段２２はオフし
演算増幅器２の反転入力端子と出力の間には、第三の容
量手段２５が接続された形となる。第二の容量手段２４
と第三容量手段２５の容量値は等しく設定されており、
スイッチ手段２２がオフすると同時に、スイッチ手段９
も接地電位２７から基準電圧Ｖref１２に推移する為、
ＶinからＶrefを引いたＶin−Ｖrefを演算増幅器２が２
倍して出力する。この時、スイッチ手段１１は、演算増
幅器２のフローティングポイントがＶin−Ｖref演算を
行い、ゲインが１から２倍に推移する間はオンし、ゲイ
ンが２倍に設定されて出力が安定した時点でオフする。
このサンプリング動作により第一のサンプルホールド回
路５にはＭＳＢ時に比較したＶinからＶrefを引いた電
圧の２倍の値を保持することになり、次の下位ビットの
量子化動作時にＡＤ変換部のアナログ入力端子に巡回帰
還させる。
−１変換の為の前処理及びレンジ拡大処理に移行する。
図７に後処理及びレンジ拡大処理モードの等価回路図を
示す。コンパレーター３の出力４はスイッチ手段９の制
御端子に接続されており、Ｖinが基準電圧Ｖref１２よ
りも小さい場合、スイッチ手段９の制御端子には“Ｌ”
が入力され、接地電位２７に接続されたままの状態とな
る。この時、スイッチ手段２２はオフし演算増幅器２の
反転入力端子と出力の間には、第三の容量手段２５が接
続された形となる。第二の容量手段２４と第三の容量手
段２５の容量値は等しく設定されており、スイッチ手段
２２がオフすると同時に、演算増幅器２のゲインは２倍
に設定され、ＭＳＢ変換時に用いた入力アナログ信号Ｖ
inを２倍して出力する。この時、スイッチ手段１１は、
演算増幅器２のゲインが１から２倍に推移する間はオン
し、ゲインが２倍に設定されて出力が安定した時点でオ
フする。このサンプリング動作により第一のサンプルホ
ールド回路５にはＭＳＢ時に比較したＶinの２倍の電圧
を保持することになり、次の下位ビットの量子化動作時
にＡＤ変換部のアナログ入力端子に巡回帰還させる。Ｖ
inが基準電源の基準電圧Ｖref１２よりも大きい場合、
スイッチ手段９の制御端子には“Ｈ”が入力され、スイ
ッチ手段９は入力を接地電位２７から基準電圧Ｖref１
２に切り替える。この時点でスイッチ手段２２はオフし
演算増幅器２の反転入力端子と出力の間には、第三の容
量手段２５が接続された形となる。第二の容量手段２４
と第三容量手段２５の容量値は等しく設定されており、
スイッチ手段２２がオフすると同時に、スイッチ手段９
も接地電位２７から基準電圧Ｖref１２に推移する為、
ＶinからＶrefを引いたＶin−Ｖrefを演算増幅器２が２
倍して出力する。この時、スイッチ手段１１は、演算増
幅器２のフローティングポイントがＶin−Ｖref演算を
行い、ゲインが１から２倍に推移する間はオンし、ゲイ
ンが２倍に設定されて出力が安定した時点でオフする。
このサンプリング動作により第一のサンプルホールド回
路５にはＭＳＢ時に比較したＶinからＶrefを引いた電
圧の２倍の値を保持することになり、次の下位ビットの
量子化動作時にＡＤ変換部のアナログ入力端子に巡回帰
還させる。
【００２９】以上、図４〜図７で説明した通り、容量結
合型演算増幅器を用いてＭＳＢ変換後、処理ゲイン１で
信号増幅された入力アナログ信号はコンパレーター３に
より基準電圧Ｖref１２と比較され量子化されると共
に、次の桁ＭＳＢ−１の処理為、入力アナログ信号を後
処理（量子化コードが“０”の時、何もせず、量子化コ
ードが“１”の時、Ｖin−Ｖrefの減算処理を行う。）
及びレンジ拡大処理（後処理後のアナログ信号を２倍し
て、ＡＤ変換される次の桁ＭＳＢ−１のスケールに合わ
せる。）をしサンプルホールド回路を通して入力に巡回
帰還させる。
合型演算増幅器を用いてＭＳＢ変換後、処理ゲイン１で
信号増幅された入力アナログ信号はコンパレーター３に
より基準電圧Ｖref１２と比較され量子化されると共
に、次の桁ＭＳＢ−１の処理為、入力アナログ信号を後
処理（量子化コードが“０”の時、何もせず、量子化コ
ードが“１”の時、Ｖin−Ｖrefの減算処理を行う。）
及びレンジ拡大処理（後処理後のアナログ信号を２倍し
て、ＡＤ変換される次の桁ＭＳＢ−１のスケールに合わ
せる。）をしサンプルホールド回路を通して入力に巡回
帰還させる。
【００３０】ＭＳＢ以降特にＭＳＢ−１ビットのＡＤ変
換のアーキテクチャーを、図８〜図１１を用いて説明す
る。
換のアーキテクチャーを、図８〜図１１を用いて説明す
る。
【００３１】図８に、ＭＳＢ−１のＡＤ変換時の等価回
路を示す。スイッチ手段８を、後処理及びレンジ拡大処
理が施されたＭＳＢ−１桁用アナログ信号電圧が保持さ
れている第二のサンプルホールド回路６の出力側に倒
し、この信号を次のＡＤ変換用アナログ信号として入力
する。またスイッチ手段１３をオフにして第二のサンプ
ルホールド回路６には、ＭＳＢ−１桁用アナログ信号電
圧を保持した状態を保つ。
路を示す。スイッチ手段８を、後処理及びレンジ拡大処
理が施されたＭＳＢ−１桁用アナログ信号電圧が保持さ
れている第二のサンプルホールド回路６の出力側に倒
し、この信号を次のＡＤ変換用アナログ信号として入力
する。またスイッチ手段１３をオフにして第二のサンプ
ルホールド回路６には、ＭＳＢ−１桁用アナログ信号電
圧を保持した状態を保つ。
【００３２】演算動作に入る前に必ずリセットモードを
持ち各容量手段の初期値を設定する。スイッチ手段２０
は接地電位２７に接続され、スイッチ手段２１はオンし
接地電位２７に接続され、スイッチ手段２２はオンし演
算増幅器２の出力と反転入力端子をショートし演算増幅
器２をボルテージフォロアのモードに固定する。スイッ
チ手段９は接地電位２７に接続される。図９はＭＳＢ−
１変換リセット時の等価回路図である。第一の容量手段
２３の両端は接地電位２７に接続され、演算増幅器２の
反転入力端子は、出力とショートされボルテージフォロ
アとなっており、演算増幅器２の非反転入力端子は接地
電位２７に接続されている為、演算増幅器２の出力も接
地電位２７と同電位となる。
持ち各容量手段の初期値を設定する。スイッチ手段２０
は接地電位２７に接続され、スイッチ手段２１はオンし
接地電位２７に接続され、スイッチ手段２２はオンし演
算増幅器２の出力と反転入力端子をショートし演算増幅
器２をボルテージフォロアのモードに固定する。スイッ
チ手段９は接地電位２７に接続される。図９はＭＳＢ−
１変換リセット時の等価回路図である。第一の容量手段
２３の両端は接地電位２７に接続され、演算増幅器２の
反転入力端子は、出力とショートされボルテージフォロ
アとなっており、演算増幅器２の非反転入力端子は接地
電位２７に接続されている為、演算増幅器２の出力も接
地電位２７と同電位となる。
【００３３】次にスイッチ手段２０をスイッチ手段８側
（第二のサンプルホールド回路６の出力側）に倒し、Ｍ
ＳＢ−１桁用アナログ信号電圧を取り込み量子化処理す
る。このＭＳＢ−１桁用アナログ信号入力比較モードを
図１０に示す。第一の容量手段２３の片側には第二のサ
ンプルホールド回路６の出力が接続され、端子の電位は
接地電位から入力されたＭＳＢ−１桁用アナログ信号電
圧２９に変化する。容量手段２３の他方の端子に接続さ
れているスイッチ手段２１はオフとなるので、演算増幅
器２の非反転入力端子は高インピーダンスであるのでこ
のポイントはフローティングとなり、第一の容量手段２
３の入力端子の電位の変化分と同じだけ変化する為、演
算増幅器２の出力はＭＳＢ−１桁用アナログ信号電圧２
９と等しくなる。コンパレーター３はこのＭＳＢ−１桁
用アナログ信号電圧を受け、入力アナログフルレンジの
１／２の電圧である基準電圧Ｖref１２と比較され、Ｍ
ＳＢ−１桁用アナログ信号電圧が基準電圧Ｖref１２よ
りも大きい場合“Ｈ”を出力しＭＳＢ−１の量子化コー
ドを“１”に確定し、ＭＳＢ−１桁用アナログ信号電圧
が基準電圧Ｖref１２よりも小さい場合“Ｌ”を出力し
ＭＳＢ−１の量子化コードを“０”に確定し、出力端子
４に出す。
（第二のサンプルホールド回路６の出力側）に倒し、Ｍ
ＳＢ−１桁用アナログ信号電圧を取り込み量子化処理す
る。このＭＳＢ−１桁用アナログ信号入力比較モードを
図１０に示す。第一の容量手段２３の片側には第二のサ
ンプルホールド回路６の出力が接続され、端子の電位は
接地電位から入力されたＭＳＢ−１桁用アナログ信号電
圧２９に変化する。容量手段２３の他方の端子に接続さ
れているスイッチ手段２１はオフとなるので、演算増幅
器２の非反転入力端子は高インピーダンスであるのでこ
のポイントはフローティングとなり、第一の容量手段２
３の入力端子の電位の変化分と同じだけ変化する為、演
算増幅器２の出力はＭＳＢ−１桁用アナログ信号電圧２
９と等しくなる。コンパレーター３はこのＭＳＢ−１桁
用アナログ信号電圧を受け、入力アナログフルレンジの
１／２の電圧である基準電圧Ｖref１２と比較され、Ｍ
ＳＢ−１桁用アナログ信号電圧が基準電圧Ｖref１２よ
りも大きい場合“Ｈ”を出力しＭＳＢ−１の量子化コー
ドを“１”に確定し、ＭＳＢ−１桁用アナログ信号電圧
が基準電圧Ｖref１２よりも小さい場合“Ｌ”を出力し
ＭＳＢ−１の量子化コードを“０”に確定し、出力端子
４に出す。
【００３４】回路はここでＭＳＢ−１桁変換動作を終え
ＭＳＢ−２桁変換の為、ＭＳＢ−１桁アナログ信号の後
処理及びレンジ拡大処理に移行する。図１１に前処理及
びレンジ拡大処理モードの等価回路図を示す。コンパレ
ーター３の出力端子４はスイッチ手段９の制御端子に接
続されており、ＭＳＢ−１桁用アナログ信号電圧が基準
電圧Ｖref１２よりも小さい場合、スイッチ手段９の制
御端子には“Ｌ”が入力され、接地電位２７に接続され
たままの状態となる。この時、スイッチ手段２２はオフ
し演算増幅器２の反転入力端子と出力の間には、第三の
容量手段２５が接続された形となる。第二の容量手段２
４と第三の容量手段２５の容量値は等しく設定されてお
り、スイッチ手段２２がオフすると同時に、演算増幅器
２のゲインは２倍に設定され、ＭＳＢ−１変換時に用い
たＭＳＢ−１桁用アナログ信号電圧を２倍して出力す
る。この時、スイッチ手段１１は、演算増幅器２のゲイ
ンが１から２倍に推移する間はオンし、ゲインが２倍に
設定されて出力が安定した時点でオフする。このサンプ
リング動作により第一のサンプルホールド回路５にはＭ
ＳＢ−１時に比較したＭＳＢ−１桁用アナログ信号電圧
の２倍の電圧を保持することになり、次の下位ビットＭ
ＳＢ−２の量子化動作時にＡＤ変換部のアナログ入力端
子に巡回帰還させる為、第一のサンプルホールド回路５
に保持されているＭＳＢ−１桁用アナログ信号電圧をス
イッチ手段１３をオンにして第二のサンプルホールド回
路６に転送する。ＭＳＢ−１桁用アナログ信号電圧が基
準電圧Ｖref１２よりも大きい場合、スイッチ手段９の
制御端子には“Ｈ”が入力され、スイッチ手段９は入力
を接地電位２７から基準電圧Ｖref１２に切り替える。
この時点でスイッチ手段２２はオフし演算増幅器２の反
転入力端子と出力の間には、第三の容量手段２５が接続
された形となる。第二の容量手段２４と第三の容量手段
２５の容量値は等しく設定されており、スイッチ手段２
２がオフすると同時に、スイッチ手段９も接地電位２７
から基準電圧Ｖref１２に推移する為、ＭＳＢ−１桁用
アナログ信号電圧からＶrefを引いた、（ＭＳＢ−１桁
用アナログ信号電圧）−Ｖrefを演算増幅器２が２倍し
て出力する。この時、スイッチ手段１１は、演算増幅器
２のフローティングポイントが（ＭＳＢ−１桁用アナロ
グ信号電圧）−Ｖref演算を行い、ゲイン１から２倍に
推移する間はオンし、ゲインが２倍に設定されて出力が
安定した時点でオフする。このサンプリング動作により
第一のサンプルホールド回路５にはＭＳＢ−１時に比較
したＭＳＢ−１桁用アナログ信号電圧からＶrefを引い
た電圧の２倍の値を保持することになり、次の下位ビッ
トＭＳＢ−２の量子化動作時にＡＤ変換部のアナログ入
力端子に巡回帰還させる為、第一のサンプルホールド回
路５に保持されているＭＳＢ−１桁用アナログ信号電圧
をスイッチ手段１３をオンにしてサンプルホールド回路
６に転送する。
ＭＳＢ−２桁変換の為、ＭＳＢ−１桁アナログ信号の後
処理及びレンジ拡大処理に移行する。図１１に前処理及
びレンジ拡大処理モードの等価回路図を示す。コンパレ
ーター３の出力端子４はスイッチ手段９の制御端子に接
続されており、ＭＳＢ−１桁用アナログ信号電圧が基準
電圧Ｖref１２よりも小さい場合、スイッチ手段９の制
御端子には“Ｌ”が入力され、接地電位２７に接続され
たままの状態となる。この時、スイッチ手段２２はオフ
し演算増幅器２の反転入力端子と出力の間には、第三の
容量手段２５が接続された形となる。第二の容量手段２
４と第三の容量手段２５の容量値は等しく設定されてお
り、スイッチ手段２２がオフすると同時に、演算増幅器
２のゲインは２倍に設定され、ＭＳＢ−１変換時に用い
たＭＳＢ−１桁用アナログ信号電圧を２倍して出力す
る。この時、スイッチ手段１１は、演算増幅器２のゲイ
ンが１から２倍に推移する間はオンし、ゲインが２倍に
設定されて出力が安定した時点でオフする。このサンプ
リング動作により第一のサンプルホールド回路５にはＭ
ＳＢ−１時に比較したＭＳＢ−１桁用アナログ信号電圧
の２倍の電圧を保持することになり、次の下位ビットＭ
ＳＢ−２の量子化動作時にＡＤ変換部のアナログ入力端
子に巡回帰還させる為、第一のサンプルホールド回路５
に保持されているＭＳＢ−１桁用アナログ信号電圧をス
イッチ手段１３をオンにして第二のサンプルホールド回
路６に転送する。ＭＳＢ−１桁用アナログ信号電圧が基
準電圧Ｖref１２よりも大きい場合、スイッチ手段９の
制御端子には“Ｈ”が入力され、スイッチ手段９は入力
を接地電位２７から基準電圧Ｖref１２に切り替える。
この時点でスイッチ手段２２はオフし演算増幅器２の反
転入力端子と出力の間には、第三の容量手段２５が接続
された形となる。第二の容量手段２４と第三の容量手段
２５の容量値は等しく設定されており、スイッチ手段２
２がオフすると同時に、スイッチ手段９も接地電位２７
から基準電圧Ｖref１２に推移する為、ＭＳＢ−１桁用
アナログ信号電圧からＶrefを引いた、（ＭＳＢ−１桁
用アナログ信号電圧）−Ｖrefを演算増幅器２が２倍し
て出力する。この時、スイッチ手段１１は、演算増幅器
２のフローティングポイントが（ＭＳＢ−１桁用アナロ
グ信号電圧）−Ｖref演算を行い、ゲイン１から２倍に
推移する間はオンし、ゲインが２倍に設定されて出力が
安定した時点でオフする。このサンプリング動作により
第一のサンプルホールド回路５にはＭＳＢ−１時に比較
したＭＳＢ−１桁用アナログ信号電圧からＶrefを引い
た電圧の２倍の値を保持することになり、次の下位ビッ
トＭＳＢ−２の量子化動作時にＡＤ変換部のアナログ入
力端子に巡回帰還させる為、第一のサンプルホールド回
路５に保持されているＭＳＢ−１桁用アナログ信号電圧
をスイッチ手段１３をオンにしてサンプルホールド回路
６に転送する。
【００３５】以上、図８〜図１１で説明した通り、容量
結合型演算増幅器を用いてＭＳＢ−１桁のＡＤ変換時、
処理ゲイン１で信号増幅された入力アナログ信号はコン
パレーター３により基準電圧Ｖref１２と比較され量子
化されると共に、次の桁ＭＳＢ−２の処理為、ＭＳＢ−
１桁用アナログ信号電圧を後処理（量子化コードが
“０”の時、何もせず、量子化コードが“１”の時、Ｍ
ＳＢ−１桁用アナログ信号電圧−Ｖrefの減算処理を行
う。）及びレンジ拡大処理（後処理後のアナログ信号を
２倍して、ＡＤ変換される次の桁ＭＳＢ−２のスケール
に合わせる。）をしサンプルホールド回路を通して入力
に巡回帰還させる。
結合型演算増幅器を用いてＭＳＢ−１桁のＡＤ変換時、
処理ゲイン１で信号増幅された入力アナログ信号はコン
パレーター３により基準電圧Ｖref１２と比較され量子
化されると共に、次の桁ＭＳＢ−２の処理為、ＭＳＢ−
１桁用アナログ信号電圧を後処理（量子化コードが
“０”の時、何もせず、量子化コードが“１”の時、Ｍ
ＳＢ−１桁用アナログ信号電圧−Ｖrefの減算処理を行
う。）及びレンジ拡大処理（後処理後のアナログ信号を
２倍して、ＡＤ変換される次の桁ＭＳＢ−２のスケール
に合わせる。）をしサンプルホールド回路を通して入力
に巡回帰還させる。
【００３６】この様にＡＤ変換したアナログ信号をレン
ジ拡大処理し、巡回帰還させ、再度ＡＤ変換することに
より、シンプルな回路構成により高精度の逐次比較が可
能となった。すなわち従来例で示したＤＡコンバーター
５４を必要とせず、ＡＤ変換の量子化ビット数を増加さ
せても、従来例の様に内蔵のＤＡコンバーター５４の変
換精度でＡＤ変換の精度が決り高精度化が難しかったの
に対し、本実施例によれば、容量結合型演算増幅器の演
算精度及びコンパレーターの判定精度のみで決まる為、
量子化ビット数を上げてもＡＤ変換の量子化誤差の増加
にはつながらず、多ビットの高精度な逐次比較型ＡＤコ
ンバーターを可能とした。また、従来例の逐次比較型Ａ
Ｄコンバーターでは、量子化ビット数を増加すると内蔵
されるＤＡコンバーター５４のビット数もＮビット化し
なければならず、回路規模が増加したが、本実施例によ
る回路では量子化ビット数をあげても回路の増加はな
く、高集積度、低消費電力の逐次比較型ＡＤコンバータ
ーを可能とした。
ジ拡大処理し、巡回帰還させ、再度ＡＤ変換することに
より、シンプルな回路構成により高精度の逐次比較が可
能となった。すなわち従来例で示したＤＡコンバーター
５４を必要とせず、ＡＤ変換の量子化ビット数を増加さ
せても、従来例の様に内蔵のＤＡコンバーター５４の変
換精度でＡＤ変換の精度が決り高精度化が難しかったの
に対し、本実施例によれば、容量結合型演算増幅器の演
算精度及びコンパレーターの判定精度のみで決まる為、
量子化ビット数を上げてもＡＤ変換の量子化誤差の増加
にはつながらず、多ビットの高精度な逐次比較型ＡＤコ
ンバーターを可能とした。また、従来例の逐次比較型Ａ
Ｄコンバーターでは、量子化ビット数を増加すると内蔵
されるＤＡコンバーター５４のビット数もＮビット化し
なければならず、回路規模が増加したが、本実施例によ
る回路では量子化ビット数をあげても回路の増加はな
く、高集積度、低消費電力の逐次比較型ＡＤコンバータ
ーを可能とした。
【００３７】
【発明の効果】以上説明したように、本発明によれば、
ＭＳＢより逐次変換するＡＤコンバーターにおいて、信
号増幅手段とサンプルホールド回路を用いてＡＤ変換し
たアナログ信号を、その桁の量子化結果に基ずき減算処
理やレンジ拡大処理を実行して、次桁の処理可能なアナ
ログ電圧に変換してから、入力に帰還し次桁のＡＤ変換
を行う処理を単一のハードウェアで実現したことによ
り、シンプルな回路構成により高精度の逐次比較ＡＤ変
換動作が可能となった。また量子化ビット数を増加して
もハードウェアの増加が無いフレキシブルな回路を採用
したことで、高集積度、低消費電力の逐次比較型ＡＤコ
ンバーターを可能とした。
ＭＳＢより逐次変換するＡＤコンバーターにおいて、信
号増幅手段とサンプルホールド回路を用いてＡＤ変換し
たアナログ信号を、その桁の量子化結果に基ずき減算処
理やレンジ拡大処理を実行して、次桁の処理可能なアナ
ログ電圧に変換してから、入力に帰還し次桁のＡＤ変換
を行う処理を単一のハードウェアで実現したことによ
り、シンプルな回路構成により高精度の逐次比較ＡＤ変
換動作が可能となった。また量子化ビット数を増加して
もハードウェアの増加が無いフレキシブルな回路を採用
したことで、高集積度、低消費電力の逐次比較型ＡＤコ
ンバーターを可能とした。
【図１】本発明の第一実施例を示す回路図である。
【図２】第一実施例のアーキテクチャーの説明図であ
る。
る。
【図３】本発明の第二実施例を示す回路図である。
【図４】第二実施例のＭＳＢ変換時の動作を説明する回
路図である。
路図である。
【図５】第二実施例のＭＳＢ変換時の動作を説明する回
路図である。
路図である。
【図６】第二実施例のＭＳＢ変換時の動作を説明する回
路図である。
路図である。
【図７】第二実施例のＭＳＢ変換時の動作を説明する回
路図である。
路図である。
【図８】第二実施例のＭＳＢ以降のビットのＡＤ変換の
動作を説明する回路図である。
動作を説明する回路図である。
【図９】第二実施例のＭＳＢ以降のビットのＡＤ変換の
動作を説明する回路図である。
動作を説明する回路図である。
【図１０】第二実施例のＭＳＢ以降のビットのＡＤ変換
の動作を説明する回路図である。
の動作を説明する回路図である。
【図１１】第二実施例のＭＳＢ以降のビットのＡＤ変換
の動作を説明する回路図である。
の動作を説明する回路図である。
【図１２】従来の逐次比較型ＡＤコンバーターの回路図
である。
である。
１ 入力端子 ２ 信号増幅手段 ３ コンパレーター ４ 出力端子 ５ 第一のサンプルホールド回路 ６ 第二のサンプルホールド回路 ７ 減算処理回路 ８ スイッチ手段 ９ スイッチ手段 １０ スイッチ手段 １１ スイッチ手段 １２ 基準電圧Ｖref １３ スイッチ手段 １４ アナログ信号 １５ アナログ信号 １６ アナログ信号 １７ アナログ信号 １８ アナログ信号 １１９ 量子化レンジ １２０ 量子化レンジ １２１ 量子化レンジ ２０ スイッチ手段 ２１ スイッチ手段 ２２ スイッチ手段 ２３ 第一の容量手段 ２４ 第二の容量手段 ２５ 第三の容量手段 ２６ リセット信号 ２７ 接地電位 ２８ リセット信号 ２９ ＭＳＢ−１桁用アナログ信号電圧 ５０ 入力端子 ５１ コンパレーター ５２ 制御回路 ５３ 比較制御レジスタ ５４ ＤＡコンバーター
───────────────────────────────────────────────────── フロントページの続き (72)発明者 大見 忠弘 宮城県仙台市青葉区米ヶ袋２−１−17− 301 (72)発明者 柴田 直 東京都江東区越中島１丁目３番地16−411 号
Claims (14)
- 【請求項１】 利得を１倍又は２倍に切換え可能な信号
増幅手段と、 該信号増幅手段の入力側に接続される、入力される信号
と基準電圧とを減算処理して出力するか又は入力される
信号を減算処理しないで出力する演算処理手段と、 一方の切換端子が信号入力端子と接続され且つ他方の切
換端子がサンプルホールド手段の出力側と接続され、共
通端子が前記演算処理手段の入力側に接続される切換手
段と、 前記信号増幅手段の出力側に接続され、前記信号増幅手
段の出力と基準電圧と比較して２値化するコンパレータ
ーと、 前記信号増幅手段の出力側と前記サンプルホールド手段
の入力側とを接続するスイッチ手段と、を有し、 前記演算処理手段は、前記コンパレーターの出力に基づ
いて、入力される信号と基準電圧とを減算処理して出力
するか、入力される信号を減算処理しないで出力する
か、の切換えを行ってなる半導体集積回路。 - 【請求項２】 利得を１倍又は２倍に切換え可能であっ
て、入力される信号と基準電圧とを減算処理して出力す
るか又は減算処理しないで出力するかの切換えが可能な
信号増幅手段と、 一方の切換端子が信号入力端子と接続され且つ他方の切
換端子がサンプルホールド手段の出力側と接続され、共
通端子が前記信号増幅手段の入力側に接続される切換手
段と、 前記信号増幅手段の出力側に接続され、前記信号増幅手
段の出力と基準電圧と比較して２値化するコンパレータ
ーと、 前記信号増幅手段の出力側と前記サンプルホールド手段
の入力側とを接続するスイッチ手段と、を有し、 前記信号増幅手段は、前記コンパレーターの出力に基づ
いて、入力される信号と基準電圧とを減算処理して出力
するか、入力される信号を減算処理しないで出力する
か、の切換えを行ってなる半導体集積回路。 - 【請求項３】 前記切換手段が、前記信号入力端子と前
記演算処理手段又は前記信号増幅手段の入力側とを導通
させるＭＳＢ変換モードにおいて、前記信号増幅手段の
利得が１に設定されることを特徴とする請求項１又は請
求項２に記載の半導体集積回路。 - 【請求項４】 前記切換手段が、前記サンプルホールド
手段の出力側と前記演算処理手段又は前記信号増幅手段
の入力側とを導通させる、ＭＳＢ変換モード以外の変換
モードにおいて、前記信号増幅手段の利得が２に設定さ
れることを特徴とする請求項１又は請求項２に記載の半
導体集積回路。 - 【請求項５】 前記信号入力端子にＡＤ変換前の信号が
印加され、前記信号増幅手段によって１又は２倍され、
前記コンパレーターの２値比較動作が終了した後に、 該コンパレーターの出力がアクティブの時に、前記ＡＤ
変換前の信号から前記基準電圧分の信号を減算処理し、
該コンパレーターの出力がノンアクティブの時に、前記
ＡＤ変換前の信号から前記基準電源分の信号を減算処理
しない演算処理実行後、前記信号増幅手段の出力を前記
スイッチ手段を導通させて前記サンプルホールド手段に
入力させることを特徴とする請求項１又は請求項２に記
載の半導体集積回路。 - 【請求項６】 前記スイッチ手段を第一のスイッチ手段
としたときに、 前記サンプルホールド手段を、第一のホールド回路と第
二のスイッチ手段を介してつながった第二のホールド回
路から構成し、該第一のスイッチ手段がオンの時、該第
二のスイッチ手段がオフし、該第一のスイッチ手段がオ
フの時、該第二のスイッチ手段がオンすることを特徴と
する請求項１又は請求項２に記載の半導体集積回路。 - 【請求項７】 前記切換手段を第一の切換手段とし、前
記基準電圧を第一の基準電圧としたときに、 前記信号増幅手段が演算増幅器より構成され、該演算増
幅器の非反転入力端子は第一の容量手段を介して第二の
切換手段の共通端子と接続され、該第二の切換手段の一
方の切換端子は第二の基準電圧が印加され、他方の切換
端子は該第一の切換手段の共通端子と接続されており、
反転入力端子は第二の容量手段を介して第三の切換手段
の共通端子と接続され且つ第三の容量手段を介して該演
算増幅器の出力と接続されており、該第三の切換手段の
一方の切換端子は第二の基準電圧が印加され、他方の切
換端子は第一の基準電圧が印加されており、該第三の切
換手段は、前記コンパレーターの２値出力でコントロー
ルされることを特徴とする請求項２に記載の半導体集積
回路。 - 【請求項８】 前記第三の切換手段は、前記コンパレー
ターの出力がアクティブの時は前記第一の基準電圧が印
加された切換端子と接続され、ノンアクティブの時は前
記第二の基準電圧が印加された切換端子と接続されるこ
とを特徴とする請求項７に記載の半導体集積回路。 - 【請求項９】 前記演算増幅器の前記非反転入力端子は
第三のスイッチ手段を介して前記第二の基準電圧が印加
され、前記演算増幅器の前記反転入力端子が第四のスイ
ッチ手段を介して前記演算増幅器の出力側と接続されて
いることを特徴とする請求項７に記載の半導体集積回
路。 - 【請求項１０】 前記スイッチ手段を第一のスイッチ手
段としたときに、該第一のスイッチ手段がオフし、前記
第二の切換手段及び第三の切換手段が前記第二の基準電
圧に接続され、第三のスイッチ手段がオンし前記非反転
入力端子に前記第二の基準電圧が印加され、該第四のス
イッチ手段がオンし、前記反転入力端子と前記演算増幅
器の出力側が接続されるリセットモードを設けることを
特徴とする請求項９に記載の半導体集積回路。 - 【請求項１１】 前記第二の切換手段の切換端子が前記
第一の切換手段の共通端子に接続され、前記第三及び第
四のスイッチ手段がオフし、前記第一の切換手段より信
号が入力される量子化前処理モードを設けることを特徴
とする請求項７に記載の半導体集積回路。 - 【請求項１２】 前記量子化前処理モード後、前記演算
増幅器の出力結果を前記コンパレーターが２値化処理
し、量子化コードを出力する量子化モードを設けること
を特徴とする請求項１１に記載の半導体集積回路。 - 【請求項１３】 前記コンパレーターの結果より前記第
三の切換手段を制御し、前記演算増幅器で得た演算結果
を第二のスイッチ手段はオフし第一のスイッチ手段をオ
ンし、第一のホールド回路のみに該演算結果を書き込む
量子化後処理モードを設けることを特徴とする請求項１
２に記載の半導体集積回路。 - 【請求項１４】 第一のスイッチ手段をオフし、第二の
スイッチ手段をオンすることにより第一のホールド回路
に書き込まれた該演算結果を、第二のホールド回路に転
送することを特徴とする請求項７又は請求項１３に記載
の半導体集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9176865A JPH1127148A (ja) | 1997-07-02 | 1997-07-02 | 半導体集積回路 |
| US09/105,258 US6259393B1 (en) | 1997-07-02 | 1998-06-26 | Semiconductor integrated circuit and driving method using comparator feedback loop to switch subtraction bypass circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9176865A JPH1127148A (ja) | 1997-07-02 | 1997-07-02 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1127148A true JPH1127148A (ja) | 1999-01-29 |
Family
ID=16021168
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9176865A Pending JPH1127148A (ja) | 1997-07-02 | 1997-07-02 | 半導体集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6259393B1 (ja) |
| JP (1) | JPH1127148A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005041419A1 (ja) * | 2003-10-29 | 2005-05-06 | National University Corporation Shizuoka University | Ａ／ｄ変換アレイ及びイメージセンサ |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6445208B1 (en) * | 2000-04-06 | 2002-09-03 | Advantest Corp. | Power source current measurement unit for semiconductor test system |
| US6611222B1 (en) | 2002-06-03 | 2003-08-26 | Charles Douglas Murphy | Low-complexity high-speed analog-to-digital converters |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5027116A (en) * | 1987-02-24 | 1991-06-25 | Micro Linear Corporation | Self-calibrating analog to digital converter |
| US4994808A (en) * | 1989-12-14 | 1991-02-19 | Wichelman Karl F | Pipelined analog to digital converter with summing and comparator functions occurring in parallel for each bit |
| JP3061923B2 (ja) | 1992-02-28 | 2000-07-10 | キヤノン株式会社 | 半導体発光素子の駆動回路 |
| SE9604616L (sv) * | 1996-12-16 | 1998-06-17 | Ericsson Telefon Ab L M | Analog-digitalomvandling av pipelinetyp |
| SE9604617L (sv) * | 1996-12-16 | 1998-06-17 | Ericsson Telefon Ab L M | Cyklisk analog-digitalomvandling |
-
1997
- 1997-07-02 JP JP9176865A patent/JPH1127148A/ja active Pending
-
1998
- 1998-06-26 US US09/105,258 patent/US6259393B1/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005041419A1 (ja) * | 2003-10-29 | 2005-05-06 | National University Corporation Shizuoka University | Ａ／ｄ変換アレイ及びイメージセンサ |
| US7345615B2 (en) | 2003-10-29 | 2008-03-18 | National University Corporation Shizuoka University | Cyclic multi-bit A/D conversion array and image sensor |
Also Published As
| Publication number | Publication date |
|---|---|
| US6259393B1 (en) | 2001-07-10 |
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