CN113659988B - 一种单周期多位量化逐次逼近型模数转换器 - Google Patents
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Abstract
本发明公开了一种单周期多位量化逐次逼近型模数转换器，包括：第一差分采样保持开关、第二差分采样保持开关、参考电容DAC、信号电容DAC、电压比较器组和逐次逼近逻辑控制电路；电压比较器组包括五个电压比较器，用于在一个周期内进行2.6‑bit/cycle量化并产生五个温度计码。本发明的单周期多位量化逐次逼近型模数转换器可以在一个量化周期内进行多位数字编码的产生，大幅提高模数转换速度，而且采用差分结构的非二进制电容阵列，在量化过程中插入冗余，提高了模数转换的精度。
Description
技术领域
本发明属于超短波天线技术领域，具体涉及一种单周期多位量化逐次逼近型模数转换器。
背景技术
模数转换器能够将模拟信号转换成数字信号，是获取自然界信息的关键手段。作为获取信息的重要媒介，ADC被广泛应用于工业测量，无线通信，图像识别等领域。随着科技的进一步发展，各领域对信息的高效获取是要求越来越多，高速、高精度ADC的需求不断增多。逐次逼近型模数转换器(SAR ADC，successive approximation register Analog toDigital)是一种奈奎斯特型模数转换器，遵循非相干采样定理，采用逐次逼近算法，将模拟信号转换为数字信号。高速高精度单周期多位量化逐次逼近型模数转换器，主要面向高速高精度模数转换的应用场合，如：图像处理技术、激光雷达系统等，由于逐次逼近型模数转换器的结构简单，功耗低等优点，而得到广泛的应用。
相关技术中，传统逐次逼近型模数转换器在每一个周期只能进行一位量化，从而转换速度受限，且精度较低。
发明内容
为了解决现有技术中存在的上述问题，本发明提供了一种单周期多位量化逐次逼近型模数转换器。本发明要解决的技术问题通过以下技术方案实现：
一种单周期多位量化逐次逼近型模数转换器，包括：第一差分采样保持开关、第二差分采样保持开关、参考电容DAC、信号电容DAC、电压比较器组和逐次逼近逻辑控制电路；
所述第一差分采样保持开关，与所述参考电容DAC连接，用于在第一采样时钟控制下对参考电压进行采样，输出参考采样电压；
所述参考电容DAC，与所述电压比较器组连接，用于对所述参考采样电压进行处理，输出差分阈值电压；
所述第二差分采样保持开关，与所述信号电容DAC连接，用于在第二采样时钟控制下对模拟输入信号进行采样，输出采样信号；
所述信号电容DAC，与所述电压比较器组连接，用于对所述采样信号进行处理，输出差分输出信号；
所述电压比较器组，与所述逐次逼近逻辑控制电路连接，用于对所述差分阈值电压和所述差分输出信号进行处理产生温度计码，其中所述电压比较器组包括五个电压比较器，以进行2-bit/cycle量化和2.6-bit/cycle量化；
所述逐次逼近逻辑控制电路，与所述参考电容DAC和所述信号电容DAC连接，用于根据所述温度计码控制所述所述参考电容DAC和所述信号电容DAC的电容电压的切换以进行逐次逼近量化，输出量化后的温度计码。
在本发明的一个实施例中，所述参考电容DAC包括：正端电容阵列和负端电容阵列；
所述正端电容阵列包括：第一控制开关组、相互并联的第一电容、第二电容、第三电容、第四电容和第五电容；所述第一差分采样保持开关，包括第一子采样保持开关和第二子采样保持开关；
所述第一子采样保持开关输入所述参考电压，输出所述参考采样电压；
所述第一电容、所述第二电容、所述第三电容、所述第四电容和所述第五电容的上极板均通过所述第一子采样保持开关接所述参考电压并输入所述参考采样电压，所述第一电容、所述第二电容、所述第三电容和所述第四电容的下极板分别通过所述第一控制开关组的开关与所述参考电压端或接地端电连接，所述第五电容的下极板与接地端电连接；
其中，所述第一电容、所述第二电容、所述第三电容、所述第四电容和所述第五电容的电容值分别为67C、53C、9C、1.5C和128.5C，其中，C为单位电容；
所述负端电容阵列包括：第二控制开关组、相互并联的第六电容、第七电容、第八电容、第九电容和第十电容；
所述第六电容、所述第七电容、所述第八电容、所述第九电容和所述第十电容的上极板均通过所述第二子采样保持开关连接接地端，所述第六电容、所述第七电容、所述第八电容和所述第九电容的下极板分别通过所述第二控制开关组的开关与所述参考电压端或所述接地端电连接，所述第十电容的下极板与所述接地端电连接；
其中，所述第六电容、所述第七电容、所述第八电容、所述第九电容和所述第十电容的电容值分别为67C、53C、9C、1.5C和131.5C，其中，C为单位电容。
在本发明的一个实施例中，所述信号电容DAC包括：第一电容阵列和第二电容阵列；
所述第一电容阵列包括：第三控制开关组、相互并联的第十一电容、第十二电容、第十三电容、第十四电容、第十五电容、第十六电容、第十七电容、第十八电容、第十九电容、第二十电容、第二十一电容、第二十二电容、第二十三电容、第二十四电容；所述第二差分采样保持开关，包括第三子采样保持开关和第四子采样保持开关；
所述第十一电容、所述第十二电容、所述第十三电容、所述第十四电容、所述第十五电容、所述第十六电容、所述第十七电容、所述第十八电容、所述第十九电容、所述第二十电容、所述第二十一电容、所述第二十二电容、所述第二十三电容和所述第二十四电容的上极板均通过第三子采样保持开关接所述模拟输入信号的反向输入端并输入所述采样信号，所述第十一电容、所述第十二电容、所述第十三电容、所述第十四电容、所述第十五电容、所述第十六电容、所述第十七电容、所述第十八电容、所述第十九电容、所述第二十电容、所述第二十一电容、所述第二十二电容和所述第二十三电容的下极板分别通过所述第三控制开关组的开关与所述参考电压端或接地端电连接，第二十四电容的下极板与接地端电连接；
其中，所述第十一电容、所述第十二电容、所述第十三电容、所述第十四电容、所述第十五电容、所述第十六电容、所述第十七电容、所述第十八电容、所述第十九电容、所述第二十电容、所述第二十一电容、所述第二十二电容、所述第二十三电容和所述第二十四电容的电容值分别为64C、64C、64C、11C、11C、11C、11C、11C、2C、2C、2C、2C、2C、2C，其中，C为单位电容；
所述第二电容阵列包括：第四控制开关组、相互并联的第二十五电容、第二十六电容、第二十七电容、第二十八电容、第二十九电容、第三十电容、第三十一电容、第三十二电容、第三十三电容、第三十四电容、第三十五电容、第三十六电容、第三十七电容和第三十八电容；
所述第二十五电容、所述第二十六电容、所述第二十七电容、所述第二十八电容、所述第二十九电容、所述第三十电容、所述第三十一电容、所述第三十二电容、所述第三十三电容、所述第三十四电容、所述第三十五电容、所述第三十六电容、所述第三十七电容、所述第三十八电容的上极板均通过所述第四子采样保持开关接所述模拟输入信号的正向输入端并输入所述采样信号；所述第二十五电容、所述第二十六电容、所述第二十七电容、所述第二十八电容、所述第二十九电容、所述第三十电容、所述第三十一电容、所述第三十二电容、所述第三十三电容、所述第三十四电容、所述第三十五电容、所述第三十六电容和所述第三十七电容的下极板分别通过所述第四控制开关组的开关与所述参考电压端或接地端电连接，所述第三十八电容与所述接地端电连接；
其中，所述第二十五电容、所述第二十六电容、所述第二十七电容、所述第二十八电容、所述第二十九电容、所述第三十电容、所述第三十一电容、所述第三十二电容、所述第三十三电容、所述第三十四电容、所述第三十五电容、所述第三十六电容、所述第三十七电容、所述第三十八电容的电容值分别为64C、64C、64C、11C、11C、11C、11C、11C、2C、2C、2C、2C、2C、2C，其中，C为单位电容。
在本发明的一个实施例中，所述电压比较器组包括：第一电压比较器、第二电压比较器、第三电压比较器、第四电压比较器和第五电压比较器；
所述第一电压比较器的两个正输入端分别与所述第二电容阵列的输出端和所述负端电容阵列的输出端电连接；所述第一电压比较器的两个负输入端分别与所述正端电容阵列的输出端和所述第一电容阵列的输出端电连接；
所述第二电压比较器的两个正输入端分别与所述第二电容阵列的输出端和所述负端电容阵列的输出端电连接；所述第二电压比较器的两个负输入端分别与所述正端电容阵列的输出端和所述第一电容阵列的输出端电连接；
所述第三电压比较器的两个正输入端分别与所述第二电容阵列的输出端和共模参考电压端电连接；所述第三电压比较器的两个负输入端分别与所述共模参考电压端和所述第一电容阵列的输出端电连接；
所述第四电压比较器的两个正输入端分别与所述第二电容阵列的输出端和所述正端电容阵列的输出端电连接；所述第四电压比较器的两个负输入端分别与所述负端电容阵列的输出端和所述第一电容阵列的输出端电连接；
所述第五电压比较器的两个正输入端分别与所述第二电容阵列的输出端和所述正端电容阵列的输出端电连接；所述第五电压比较器的两个负输入端分别与所述负端电容阵列的输出端和所述第一电容阵列的输出端电连接；
其中，进行2-bit/cycle量化时，所述第二电压比较器和所述第四电压比较器将所述差分阈值电压结合MOS管进行一倍放大；所述第三电压比较器将共模参考电压结合MOS管进行一倍放大；
进行2.6-bit/cycle量化时，所述第一电压比较器和所述第五电压比较器将所述差分阈值电压结合MOS管进行两倍放大，所述第二电压比较器和所述第四电压比较器将所述差分阈值电压结合MOS管进行一倍放大，所述第三电压比较器将共模参考电压结合MOS管进行一倍放大。
在本发明的一个实施例中，所述电压比较器组在一个周期内的量化过程为：
第一步量化：
所述第二电压比较器、所述第三电压比较器和所述第四电压比较器在所述异步时钟产生电路产生的第一比较器时钟的控制下对所述差分阈值电压和所述差分输出信号进行2-bit/cycle量化，产生三个温度计码，将量化范围四等分；其中，所述第二电压比较器和所述第四电压比较器将所述差分阈值电压结合MOS管进行一倍放大；所述第三电压比较器将共模参考电压结合MOS管进行一倍放大，所述第一步量化中插入4LSB冗余，LSB为最低有效位；
第二步量化：
所述第一电压比较器、所述第二电压比较器、所述第三电压比较器、所述第四电压比较器和所述第五电压比较器在所述异步时钟产生电路产生的第二比较器时钟的控制下对第二差分阈值电压和第二差分输出信号进行2.6-bit/cycle量化，产生五个温度计码，将量化范围六等分；其中，所述第一电压比较器和所述第五电压比较器将第二差分阈值电压结合MOS管进行两倍放大，所述第二电压比较器和所述第四电压比较器将所述第二差分阈值电压结合MOS管进行一倍放大，所述第三电压比较器将共模参考电压结合MOS管进行一倍放大，所述第二步量化中插入2LSB冗余；
所述第二差分阈值电压和所述第二差分输出信号为所述逐次逼近逻辑控制电路根据所述第一步量化产生的温度计码对所述参考电容DAC和所述信号电容DAC进行控制后产生的差分阈值电压和差分输出信号；
第三步量化：对所述第三差分阈值电压和第三差分输出信号进行与所述第二步量化过程相同的量化过程；其中，所述第三差分阈值电压和所述第三差分输出信号为所述逐次逼近逻辑控制电路根据所述第二步量化产生的温度计码对所述参考电容DAC和所述信号电容DAC进行控制后产生的差分阈值电压和差分输出信号；
第四步量化：所述第一电压比较器、所述第二电压比较器、所述第三电压比较器、所述第四电压比较器和所述第五电压比较器在所述异步时钟产生电路产生的第二比较器时钟的控制下对第四差分阈值电压和第四差分输出信号进行2.6-bit/cycle量化，产生五个温度计码，将量化范围六等分；其中，所述第一电压比较器和所述第五电压比较器将第四差分阈值电压结合MOS管进行两倍放大，所述第二电压比较器和所述第四电压比较器将所述第四差分阈值电压结合MOS管进行一倍放大，所述第三电压比较器将共模参考电压结合MOS管进行一倍放大；
所述第四差分阈值电压和所述第四差分输出信号为所述逐次逼近逻辑控制电路根据所述第三步量化产生的温度计码对所述参考电容DAC和所述信号电容DAC进行控制后产生的差分阈值电压和差分输出信号。
在本发明的一个实施例中，所述异步时钟产生电路，包括：第一或非门、第二或非门和与非门；
所述第三电压比较器的输出端与所述第一或非门的输入端电连接，所述第一或非门的输出端与所述与非门的第一输入端电连接，所述与非门的第二输入端与第二采样时钟的反向信号连接，所述与非门的输出端与所述第二或非门的第一输入端电连接，所述第二或非门的第二输入端与所述第二采样时钟连接，所述第二或非门输出第一比较器时钟，所述第一比较器时钟产生所述第二比较器时钟。
在本发明的一个实施例中，还包括寄存器和译码器；
所述寄存器，与所述逐次逼近逻辑控制电路连接，用于对量化后的温度计码进行存储；
所述译码器，与所述寄存器连接，用于将量化后的温度计码码依次转换为非二进制编码并输出的二进制编码。
本发明的有益效果：
本发明的单周期多位量化逐次逼近型模数转换器可以在一个量化周期内进行多位数字编码的产生，大幅提高模数转换速度，而且采用差分结构的非二进制电容阵列，在量化过程中插入冗余，提高了模数转换的精度。
以下将结合附图及实施例对本发明做进一步详细说明。
附图说明
图1是本发明实施例提供的一种单周期多位量化逐次逼近型模数转换器的结构框图；
图2是本发明实施例提供的9bit SAR ADC中参考电容DAC的电路图；
图3是本发明实施例提供的9bit SAR ADC中信号电容DAC的电路图；
图4是本发明实施例提供的电压比较器组工作方式图；
图5是本发明实施例提供的9bit SAR ADC中2-2.6bit/cycle量化原理示意图；
图6是本发明实施例提供的电压比较器组工作时序图；
图7是本发明实施例提供的异步时钟产生电路图；
图8是本发明实施例提供的另一种单周期多位量化逐次逼近型模数转换器的结构框图。
具体实施方式
下面结合具体实施例对本发明做进一步详细的描述，但本发明的实施方式不限于此。
实施例一
请参见图1，一种单周期多位量化逐次逼近型模数转换器，包括：第一差分采样保持开关、第二差分采样保持开关、参考电容DAC、信号电容DAC、电压比较器组、逐次逼近逻辑控制电路。
第一差分采样保持开关与参考电容DAC连接，第一差分采样保持开关用于在第一采样时钟CKS_REF控制下对参考电压进行采样，第一差分采样保持开关输出参考采样电压。参考电容DAC与电压比较器组连接，参考电容DAC用于对参考采样电压进行处理，参考电容DAC输出差分阈值电压。参考电容DAC对第一差分采样保持开关在第一采样时钟CKS_REF控制下所采样得到的参考采样电压进行储存，并产生输入电压比较器组的差分阈值电压。
第二差分采样保持开关与信号电容DAC连接，第二差分采样保持开关用于在第二采样时钟CKS控制下对模拟输入信号进行采样，第二差分采样保持开关输出采样信号。信号电容DAC与电压比较器组连接，信号电容DAC用于对采样信号进行处理，信号电容DAC输出差分输出信号。信号电容DAC用于对采样信号进行储存并进行逐次逼近量化。
电压比较器组与逐次逼近逻辑控制电路连接，电压比较器组用于对差分阈值电压和差分输出信号进行处理产生温度计码，其中电压比较器组包括五个电压比较器，以进行2-bit/cycle量化和2.6-bit/cycle量化。时钟控制的电压比较器组对差分阈值电压与差分输出信号进行比较产生比较结果，即：温度计码。其中还包括异步时钟产生电路，步时钟产生电路由组合逻辑电路产生电压比较器组的时钟信号。
逐次逼近逻辑控制电路与参考电容DAC和信号电容DAC连接，逐次逼近逻辑控制电路用于根据温度计码控制参考电容DAC和信号电容DAC的电容电压的切换以进行逐次逼近量化，输出量化后的温度计码。逐次逼近逻辑控制电路的输出端与参考电容DAC的输入端、信号电容DAC的输入端电连接。逐次逼近逻辑控制电路根据电压比较器组的比较结果产生控制信号进行参考电容DAC和信号电容DAC相关电容电压的切换，进行逐次逼近量化，并对比较结果进行储存。
本实施例中，单周期多位量化逐次逼近型模数转换器在一个周期内进行多位量化，只需要五个电压比较器就可以进行2-bit/cycle量化和2.6-bit/cycle量化，大幅提高了模数转换速度。同时，使用一个参考电容DAC和一个信号电容DAC，均采用差分结构的非二进制电容阵列，在量化过程中引入冗余，可对量化过程中的误差进行校准，提高了模数转换的精度。信号电容DAC和参考信号DAC均采用差分电容结构。
此外，本实施例的单周期多位量化逐次逼近型模数转换器在一个周期内进行多位量化，只需要五个电压比较器、一个参考电容DAC和一个信号电容DAC进一步减小了电路结构的体积，便于应用。
进一步地，如图2所示，参考电容DAC包括：正端电容阵列和负端电容阵列。
正端电容阵列包括：第一控制开关组K1、相互并联的第一电容C1、第二电容C2、第三电容C3、第四电容C4和第五电容C5。第一差分采样保持开关包括第一子采样保持开关S1和第二子采样保持开关S2。第一子采样保持开关S1输入参考电压，输出参考采样电压。
第一电容C1、第二电容C2、第三电容C3、第四电容C4和第五电容C5的上极板均通过第一子采样保持开关S1接参考电压并输入参考采样电压，第一电容C1、第二电容C2、第三电容C3和第四电容C4的下极板分别通过第一控制开关组K1的四个开关与参考电压端VREF或接地端GND电连接；第五电容C5的下极板与接地端GND电连接。其中，第一电容C1、第二电容C2、第三电容C3、第四电容C4和第五电容C5的电容值分别为67C、53C、9C、1.5C和128.5C，其中，C为单位电容。
负端电容阵列包括：第二控制开关组K2、相互并联的第六电容C6、第七电容C7、第八电容C8、第九电容C9和第十电容C10；
第六电容C6、第七电容C7、第八电容C8、第九电容C9和第十电容C10的上极板均通过第二子采样保持开关S2连接接地端GND；第六电容C6、第七电容C7、第八电容C8、第九电容C9的下极板分别通过第二控制开关组K2的四个开关与参考电压端VREF或接地端GND电连接；第十电容C10的下极板与接地端GND电连接。其中，第六电容C6、第七电容C7、第八电容C8、第九电容C9和第十电容C10的电容值分别为67C、53C、9C、1.5C和131.5C，其中，C为单位电容。
本实施例中，参考电容DAC采用差分结构的非二进制电容阵列。其中，第一控制开关组K1包括四个单刀双掷开关，第二控制开关组K2包括四个单刀双掷开关。单刀双掷开关的动端与电容的极板电连接，两个不动端与接地端GND和参考电压端VREF电连接。正端电容阵列的输出端和负端电容阵列的输出端输出差分阈值电压VREFP、VREFN。
进一步地，如图3所示，信号电容DAC包括：第一电容阵列和第二电容阵列；
第一电容阵列包括：第三控制开关组K3、相互并联的第十一电容C11、第十二电容C12、第十三电容C13、第十四电容C14、第十五电容C15、第十六电容C16、第十七电容C17、第十八电容C18、第十九电容C19、第二十电容C20、第二十一电容C21、第二十二电容C22、第二十三电容C23和第二十四电容C24；第二差分采样保持开关，包括第三子采样保持开关S3和第四子采样保持开关S4；
第十一电容C11、第十二电容C12、第十三电容C13、第十四电容C14、第十五电容C15、第十六电容C16、第十七电容C17、第十八电容C18、第十九电容C19、第二十电容C20、第二十一电容C21、第二十二电容C22、第二十三电容C23和第二十四电容C24的上极板均通过第三子采样保持开关S3接模拟输入信号的反向输入端Vin并输入采样信号；第十一电容C11、第十二电容C12、第十三电容C13、第十四电容C14、第十五电容C15、第十六电容C16、第十七电容C17、第十八电容C18、第十九电容C19、第二十电容C20、第二十一电容C21、第二十二电容C22、第二十三电容C23的下极板分别通过第三控制开关组K3的开关与参考电压端VREF或接地端GND电连接，第二十四电容C24的下极板与接地端GND电连接。其中，第十一电容C11、第十二电容C12、第十三电容C13、第十四电容C14、第十五电容C15、第十六电容C16、第十七电容C17、第十八电容C18、第十九电容C19、第二十电容C20、第二十一电容C21、第二十二电容C22、第二十三电容C23和第二十四电容C24的电容值分别为64C、64C、64C、11C、11C、11C、11C、11C、2C、2C、2C、2C、2C、2C，其中，C为单位电容；
第二电容阵列包括：第四控制开关组K4、相互并联的第二十五电容C25、第二十六电容C26、第二十七电容C27、第二十八电容C28、第二十九电容C29、第三十电容C30、第三十一电容C31、第三十二电容C32、第三十三电容C33、第三十四电容C34、第三十五电容C35、第三十六电容C36、第三十七电容C37、第三十八电容C38；
第二十五电容C25、第二十六电容C26、第二十七电容C27、第二十八电容C28、第二十九电容C29、第三十电容C30、第三十一电容C31、第三十二电容C32、第三十三电容C33、第三十四电容C34、第三十五电容C35、第三十六电容C36、第三十七电容C37、第三十八电容C38的上极板均通过第四子采样保持开关S4接模拟输入信号的正向输入端Vip并输入采样信号；第二十五电容C25、第二十六电容C26、第二十七电容C27、第二十八电容C28、第二十九电容C29、第三十电容C30、第三十一电容C31、第三十二电容C32、第三十三电容C33、第三十四电容C34、第三十五电容C35、第三十六电容C36、第三十七电容C37的下极板分别通过第四控制开关组K4的开关与参考电压端VREF或接地端GND电连接，第三十八电容C38的下极板与接地端GND电连接。其中，第二十五电容C25、第二十六电容C26、第二十七电容C27、第二十八电容C28、第二十九电容C29、第三十电容C30、第三十一电容C31、第三十二电容C32、第三十三电容C33、第三十四电容C34、第三十五电容C35、第三十六电容C36、第三十七电容C37、第三十八电容C38的电容值分别为64C、64C、64C、11C、11C、11C、11C、11C、2C、2C、2C、2C、2C、2C，其中，C为单位电容。
本实施例中，信号电容DAC采用差分结构的非二进制电容阵列。其中，第三控制开关组K3包括十三个单刀双掷开关，第四控制开关组K4包括十三个单刀双掷开关。单刀双掷开关的动端与电容的极板电连接，两个不动端与接地端GND和参考电压端VREF电连接。第一电容阵列的输出端和第二电容阵列的输出端输出差分输出信号VSIGN、VSIGP
进一步地，如图4所示，电压比较器组包括：第一电压比较器CMP1、第二电压比较器CMP2、第三电压比较器CMP3、第四电压比较器CMP4和第五电压比较器CMP5。
第一电压比较器CMP1的两个正输入端分别与第二电容阵列的输出端和负端电容阵列的输出端电连接；第一电压比较器CMP1的两个负输入端分别与正端电容阵列的输出端和第一电容阵列的输出端电连接。
第二电压比较器CMP2的两个正输入端分别与第二电容阵列的输出端和负端电容阵列的输出端电连接；第二电压比较器CMP2的两个负输入端分别与正端电容阵列的输出端和第一电容阵列的输出端电连接。
第三电压比较器CMP3的两个正输入端分别与第二电容阵列的输出端和共模参考电压端VREF电连接；第三电压比较器CMP3的两个负输入端分别与共模参考电压端VREF和第一电容阵列的输出端电连接。
第四电压比较器CMP4的两个正输入端分别与第二电容阵列的输出端和正端电容阵列的输出端电连接；第四电压比较器CMP4的两个负输入端分别与负端电容阵列的输出端和第一电容阵列的输出端电连接。
第五电压比较器CMP5的两个正输入端分别与第二电容阵列的输出端和正端电容阵列的输出端电连接；第五电压比较器CMP5的两个负输入端分别与负端电容阵列的输出端和第一电容阵列的输出端电连接。
其中，进行2-bit/cycle量化时，第二电压比较器CMP2和第四电压比较器CMP4将差分阈值电压结合MOS管进行一倍放大；第三电压比较器CMP3将共模参考电压结合MOS管进行一倍放大；
进行2.6-bit/cycle量化时，第一电压比较器CMP1和第五电压比较器CMP5将差分阈值电压结合MOS管进行两倍放大，第二电压比较器CMP2和第四电压比较器CMP4将差分阈值电压结合MOS管进行一倍放大，第三电压比较器CMP3将共模参考电压结合MOS管进行一倍放大。
本实施例中，电压比较器组共由五个电压比较器构成，通过对差分阈值电压和量化模拟电压进行逐次比较量化，产生量化编码。具体地，电压比较器组分四次量化完成9bitSAR ADC的量化过程，一次量化产生的温度计码输入逐次逼近逻辑控制电路进行处理，然后逐次逼近逻辑控制电路产生数字控制信号，对参考电容DAC和信号电容DAC进行控制，参考电容DAC和信号电容DAC产生下次量化所需的差分阈值电压和差分输出信号。电压比较器组在一个周期内的量化过程为：
第一步量化：
第二电压比较器CMP2、第三电压比较器CMP3和第四电压比较器CMP4在异步时钟产生电路产生的第一比较器时钟CKC1的控制下对差分阈值电压和差分输出信号进行2-bit/cycle量化，产生三个温度计码，将量化范围四等分；其中，第二电压比较器CMP2和第四电压比较器CMP4将差分阈值电压结合MOS管进行一倍放大；第三电压比较器CMP3将共模参考电压结合MOS管进行一倍放大，第一步量化中插入4LSB±2LSB冗余，LSB为最低有效位。第一步2-bit/cycle量化需要的三个比较阈值电压，是通过将参考电容DAC上的差分阈值电压VREFP、VREFN结合MOS管结构的进行1倍放大和电压比较器差分输入端结构而产生的，因此可以将量化区间四等分。
第一步量化产生的温度计码输入逐次逼近逻辑控制电路进行存储并进行处理产生数字控制信号，对参考电容DAC和信号电容DAC进行控制，使参考电容DAC和信号电容DAC产生第二差分阈值电压和第二差分输出信号。
第二步量化：
第一电压比较器CMP1、第二电压比较器CMP2、第三电压比较器CMP3、第四电压比较器CMP4和第五电压比较器CMP5在异步时钟产生电路产生的第二比较器时钟CKC2的控制下对第二差分阈值电压和第二差分输出信号进行2.6-bit/cycle量化，产生五个温度计码，将量化范围六等分；其中，第一电压比较器CMP1和第五电压比较器CMP5第二差分阈值电压结合MOS管进行两倍放大，第二电压比较器CMP2和第四电压比较器CMP4将第二差分阈值电压结合MOS管进行一倍放大，第三电压比较器CMP3将共模参考电压结合MOS管进行一倍放大，第二步量化中插入2LSB±1LSB冗余。
第二步量化产生的温度计码输入逐次逼近逻辑控制电路进行存储并进行处理产生数字控制信号，对参考电容DAC和信号电容DAC进行控制，使参考电容DAC和信号电容DAC产生第三差分阈值电压和第二差分输出信号。
第三步量化：第一电压比较器CMP1、第二电压比较器CMP2、第三电压比较器CMP3、第四电压比较器CMP4和第五电压比较器CMP5在异步时钟产生电路产生的第二比较器时钟CKC2的控制下对第三差分阈值电压和第三差分输出信号进行2.6-bit/cycle量化，产生五个温度计码，将量化范围六等分；其中，第一电压比较器CMP1和第五电压比较器CMP5第三差分阈值电压结合MOS管进行两倍放大，第二电压比较器CMP2和第四电压比较器CMP4将第三差分阈值电压结合MOS管进行一倍放大，第三电压比较器CMP3将共模参考电压结合MOS管进行一倍放大，第二步量化中插入2LSB±1LSB冗余。
第三步量化产生的温度计码输入逐次逼近逻辑控制电路进行存储并进行处理产生数字控制信号，对参考电容DAC和信号电容DAC进行控制，使参考电容DAC和信号电容DAC产生第四差分阈值电压和第四差分输出信号。
第四步量化：第一电压比较器CMP1、第二电压比较器CMP2、第三电压比较器CMP3、第四电压比较器CMP4和第五电压比较器CMP5在异步时钟产生电路产生的第二比较器时钟CKC2的控制下对第四差分阈值电压和第四差分输出信号进行2.6-bit/cycle量化工作，产生五个温度计码，将量化范围六等分；其中，第一电压比较器CMP1和第五电压比较器CMP5将第四差分阈值电压结合MOS管进行两倍放大，第二电压比较器CMP2和第四电压比较器CMP4将第四差分阈值电压结合MOS管进行一倍放大，第三电压比较器CMP3将共模参考电压结合MOS管进行一倍放大，第四步量化中不插入冗余。
第四步量化产生的温度计码输入逐次逼近逻辑控制电路进行处理和存储，然后逐次逼近逻辑控制电路将每步产生的温度计码输出至寄存器中。
第二步、第三步、第四步进行2.6-bit/cycle量化时五个电压比较器CMP1、CMP2、CMP3、CMP4、CMP5进行工作，需要的五个比较阈值电压，是通过将参考电容DAC上的差分阈值电压VREFP、VREFN结合MOS管结构的进行1倍和2倍放大和电压比较器差分输入端结构而产生的，因此可以将量化区间六等分。
进一步地，如图所示，异步时钟产生电路，包括：第一或非门、第二或非门和与非门；
第三电压比较器CMP3的输出端与第一或非门的输入端电连接第三电压比较器CMP3输出的比较结果CMPP3、CMPN3接第一或非门，第一或非门的输出端与与非门的第一输入端电连接，与非门的第二输入端与第二采样时钟CKS的反向信号CKSN连接，与非门的输出端与第二或非门的第一输入端电连接，第二或非门的第二输入端与第二采样时钟CKS连接，第二或非门输出第一比较器时钟CKC1，第一比较器时钟CKC1产生第二比较器时钟CKC2。
本实施例中，将差分参考电压进行放大，只需要一个参考电容DAC就可以完成比较过程，因此，模数转换器结构简单且体积小。
进一步地，如图8所示，一种单周期多位量化逐次逼近型模数转换器，其特征在于，还包括寄存器和译码器。寄存器与逐次逼近逻辑控制电路连接，寄存器用于对量化后的温度计码进行存储。译码器与寄存器连接，译码器用于将量化后的温度计码码依次转换为非二进制编码并输出的二进制编码。
本实施例中，寄存器输出端与译码器的输入端电连接。寄存器用于依次存储量化后的温度计码。译码器的电路由加法器实现，译码器将量化后的温度计码依次转换为非二进制编码和最终输出的二进制编码。译码器电路根据一步多位技术2-bit/cycle和2.6-bit/cycle的译码算法，以及非二进制电容权重与二进制权重转换的关系，通过加法器实现量化后的温度计码到最终输出的二进制数字编码的转换。
在本发明的描述中，需要理解的是，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
在本发明中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。此外，本领域的技术人员可以将本说明书中描述的不同实施例或示例进行接合和组合。
以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。
Claims (4)
1.一种单周期多位量化逐次逼近型模数转换器，其特征在于，包括：第一差分采样保持开关、第二差分采样保持开关、参考电容DAC、信号电容DAC、电压比较器组和逐次逼近逻辑控制电路；
所述第一差分采样保持开关，与所述参考电容DAC连接，用于在第一采样时钟(CKS_REF)控制下对参考电压进行采样，输出参考采样电压；
所述参考电容DAC，与所述电压比较器组连接，用于对所述参考采样电压进行处理，输出差分阈值电压；
所述第二差分采样保持开关，与所述信号电容DAC连接，用于在第二采样时钟(CKS)控制下对模拟输入信号进行采样，输出采样信号；
所述信号电容DAC，与所述电压比较器组连接，用于对所述采样信号进行处理，输出差分输出信号；
所述电压比较器组，与所述逐次逼近逻辑控制电路连接，用于对所述差分阈值电压和所述差分输出信号进行处理产生温度计码，其中所述电压比较器组包括五个电压比较器，以进行2-bit/cycle量化和2.6-bit/cycle量化；
所述逐次逼近逻辑控制电路，与所述参考电容DAC和所述信号电容DAC连接，用于根据所述温度计码控制所述参考电容DAC和所述信号电容DAC的电容电压的切换以进行逐次逼近量化，输出量化后的温度计码；
所述参考电容DAC包括：正端电容阵列和负端电容阵列；
所述正端电容阵列包括：第一控制开关组(K1)、相互并联的第一电容(C1)、第二电容(C2)、第三电容(C3)、第四电容(C4)和第五电容(C5)；所述第一差分采样保持开关，包括第一子采样保持开关(S1)和第二子采样保持开关(S2)；
所述第一子采样保持开关(S1)输入所述参考电压，输出所述参考采样电压；
所述第一电容(C1)、所述第二电容(C2)、所述第三电容(C3)、所述第四电容(C4)和所述第五电容(C5)的上极板均通过所述第一子采样保持开关(S1)接所述参考电压并输入所述参考采样电压，所述第一电容(C1)、所述第二电容(C2)、所述第三电容(C3)和所述第四电容(C4)的下极板分别通过所述第一控制开关组(K1)的开关与所述参考电压端(VREF)或接地端(GND)电连接，所述第五电容(C5)的下极板与接地端(GND)电连接；
其中，所述第一电容(C1)、所述第二电容(C2)、所述第三电容(C3)、所述第四电容(C4)和所述第五电容(C5)的电容值分别为67C、53C、9C、1.5C和128.5C，其中，C为单位电容；
所述负端电容阵列包括：第二控制开关组(K2)、相互并联的第六电容(C6)、第七电容(C7)、第八电容(C8)、第九电容(C9)和第十电容(C10)；
所述第六电容(C6)、所述第七电容(C7)、所述第八电容(C8)、所述第九电容(C9)和所述第十电容(C10)的上极板均通过所述第二子采样保持开关(S2)连接接地端(GND)，所述第六电容(C6)、所述第七电容(C7)、所述第八电容(C8)和所述第九电容(C9)的下极板分别通过所述第二控制开关组(K2)的开关与所述参考电压端(VREF)或所述接地端(GND)电连接，所述第十电容(C10)的下极板与所述接地端(GND)电连接；
其中，所述第六电容(C6)、所述第七电容(C7)、所述第八电容(C8)、所述第九电容(C9)和所述第十电容(C10)的电容值分别为67C、53C、9C、1.5C和131.5C，其中，C为单位电容；
所述信号电容DAC包括：第一电容阵列和第二电容阵列；
所述第一电容阵列包括：第三控制开关组(K3)、相互并联的第十一电容(C11)、第十二电容(C12)、第十三电容(C13)、第十四电容(C14)、第十五电容(C15)、第十六电容(C16)、第十七电容(C17)、第十八电容(C18)、第十九电容(C19)、第二十电容(C20)、第二十一电容(C21)、第二十二电容(C22)、第二十三电容(C23)、第二十四电容(C24)；所述第二差分采样保持开关，包括第三子采样保持开关(S3)和第四子采样保持开关(S4)；
所述第十一电容(C11)、所述第十二电容(C12)、所述第十三电容(C13)、所述第十四电容(C14)、所述第十五电容(C15)、所述第十六电容(C16)、所述第十七电容(C17)、所述第十八电容(C18)、所述第十九电容(C19)、所述第二十电容(C20)、所述第二十一电容(C21)、所述第二十二电容(C22)、所述第二十三电容(C23)和所述第二十四电容(C24)的上极板均通过第三子采样保持开关(S3)接所述模拟输入信号的反向输入端(Vin)并输入所述采样信号，所述第十一电容(C11)、所述第十二电容(C12)、所述第十三电容(C13)、所述第十四电容(C14)、所述第十五电容(C15)、所述第十六电容(C16)、所述第十七电容(C17)、所述第十八电容(C18)、所述第十九电容(C19)、所述第二十电容(C20)、所述第二十一电容(C21)、所述第二十二电容(C22)和所述第二十三电容(C23)的下极板分别通过所述第三控制开关组(K3)的开关与所述参考电压端(VREF)或接地端(GND)电连接，第二十四电容(C24)的下极板与接地端(GND)电连接；
其中，所述第十一电容(C11)、所述第十二电容(C12)、所述第十三电容(C13)、所述第十四电容(C14)、所述第十五电容(C15)、所述第十六电容(C16)、所述第十七电容(C17)、所述第十八电容(C18)、所述第十九电容(C19)、所述第二十电容(C20)、所述第二十一电容(C21)、所述第二十二电容(C22)、所述第二十三电容(C23)和所述第二十四电容(C24)的电容值分别为64C、64C、64C、11C、11C、11C、11C、11C、2C、2C、2C、2C、2C、2C，其中，C为单位电容；
所述第二电容阵列包括：第四控制开关组(K4)、相互并联的第二十五电容(C25)、第二十六电容(C26)、第二十七电容(C27)、第二十八电容(C28)、第二十九电容(C29)、第三十电容(C30)、第三十一电容(C31)、第三十二电容(C32)、第三十三电容(C33)、第三十四电容(C34)、第三十五电容(C35)、第三十六电容(C36)、第三十七电容(C37)和第三十八电容(C38)；
所述第二十五电容(C25)、所述第二十六电容(C26)、所述第二十七电容(C27)、所述第二十八电容(C28)、所述第二十九电容(C29)、所述第三十电容(C30)、所述第三十一电容(C31)、所述第三十二电容(C32)、所述第三十三电容(C33)、所述第三十四电容(C34)、所述第三十五电容(C35)、所述第三十六电容(C36)、所述第三十七电容(C37)、所述第三十八电容(C38)的上极板均通过所述第四子采样保持开关(S4)接所述模拟输入信号的正向输入端(Vip)并输入所述采样信号；所述第二十五电容(C25)、所述第二十六电容(C26)、所述第二十七电容(C27)、所述第二十八电容(C28)、所述第二十九电容(C29)、所述第三十电容(C30)、所述第三十一电容(C31)、所述第三十二电容(C32)、所述第三十三电容(C33)、所述第三十四电容(C34)、所述第三十五电容(C35)、所述第三十六电容(C36)和所述第三十七电容(C37)的下极板分别通过所述第四控制开关组(K4)的开关与所述参考电压端(VREF)或接地端(GND)电连接，所述第三十八电容(C38)与所述接地端(GND)电连接；
其中，所述第二十五电容(C25)、所述第二十六电容(C26)、所述第二十七电容(C27)、所述第二十八电容(C28)、所述第二十九电容(C29)、所述第三十电容(C30)、所述第三十一电容(C31)、所述第三十二电容(C32)、所述第三十三电容(C33)、所述第三十四电容(C34)、所述第三十五电容(C35)、所述第三十六电容(C36)、所述第三十七电容(C37)、所述第三十八电容(C38)的电容值分别为64C、64C、64C、11C、11C、11C、11C、11C、2C、2C、2C、2C、2C、2C，其中，C为单位电容；
所述电压比较器组包括：第一电压比较器(CMP1)、第二电压比较器(CMP2)、第三电压比较器(CMP3)、第四电压比较器(CMP4)和第五电压比较器(CMP5)；
所述第一电压比较器(CMP1)的两个正输入端分别与所述第二电容阵列的输出端和所述负端电容阵列的输出端电连接；所述第一电压比较器(CMP1)的两个负输入端分别与所述正端电容阵列的输出端和所述第一电容阵列的输出端电连接；
所述第二电压比较器(CMP2)的两个正输入端分别与所述第二电容阵列的输出端和所述负端电容阵列的输出端电连接；所述第二电压比较器(CMP2)的两个负输入端分别与所述正端电容阵列的输出端和所述第一电容阵列的输出端电连接；
所述第三电压比较器(CMP3)的两个正输入端分别与所述第二电容阵列的输出端和共模参考电压端(VREF)电连接；所述第三电压比较器(CMP3)的两个负输入端分别与所述共模参考电压端(VREF)和所述第一电容阵列的输出端电连接；
所述第四电压比较器(CMP4)的两个正输入端分别与所述第二电容阵列的输出端和所述正端电容阵列的输出端电连接；所述第四电压比较器(CMP4)的两个负输入端分别与所述负端电容阵列的输出端和所述第一电容阵列的输出端电连接；
所述第五电压比较器(CMP5)的两个正输入端分别与所述第二电容阵列的输出端和所述正端电容阵列的输出端电连接；所述第五电压比较器(CMP5)的两个负输入端分别与所述负端电容阵列的输出端和所述第一电容阵列的输出端电连接；
其中，进行2-bit/cycle量化时，所述第二电压比较器(CMP2)和所述第四电压比较器(CMP4)将所述差分阈值电压结合MOS管进行一倍放大；所述第三电压比较器(CMP3)将共模参考电压结合MOS管进行一倍放大；
进行2.6-bit/cycle量化时，所述第一电压比较器(CMP1)和所述第五电压比较器(CMP5)将所述差分阈值电压结合MOS管进行两倍放大，所述第二电压比较器(CMP2)和所述第四电压比较器(CMP4)将所述差分阈值电压结合MOS管进行一倍放大，所述第三电压比较器(CMP3)将共模参考电压结合MOS管进行一倍放大。
2.根据权利要求1所述的一种单周期多位量化逐次逼近型模数转换器，其特征在于，所述电压比较器组在一个周期内的量化过程为：
第一步量化：
所述第二电压比较器(CMP2)、所述第三电压比较器(CMP3)和所述第四电压比较器(CMP4)在异步时钟产生电路产生的第一比较器时钟(CKC1)的控制下对所述差分阈值电压和所述差分输出信号进行2-bit/cycle量化，产生三个温度计码，将量化范围四等分；其中，所述第二电压比较器(CMP2)和所述第四电压比较器(CMP4)将所述差分阈值电压结合MOS管进行一倍放大；所述第三电压比较器(CMP3)将共模参考电压结合MOS管进行一倍放大，所述第一步量化中插入4LSB冗余，LSB为最低有效位；
第二步量化：
所述第一电压比较器(CMP1)、所述第二电压比较器(CMP2)、所述第三电压比较器(CMP3)、所述第四电压比较器(CMP4)和所述第五电压比较器(CMP5)在所述异步时钟产生电路产生的第二比较器时钟(CKC2)的控制下对第二差分阈值电压和第二差分输出信号进行2.6-bit/cycle量化，产生五个温度计码，将量化范围六等分；其中，所述第一电压比较器(CMP1)和所述第五电压比较器(CMP5)将第二差分阈值电压结合MOS管进行两倍放大，所述第二电压比较器(CMP2)和所述第四电压比较器(CMP4)将所述第二差分阈值电压结合MOS管进行一倍放大，所述第三电压比较器(CMP3)将共模参考电压结合MOS管进行一倍放大，所述第二步量化中插入2LSB冗余；
所述第二差分阈值电压和所述第二差分输出信号为所述逐次逼近逻辑控制电路根据所述第一步量化产生的温度计码对所述参考电容DAC和所述信号电容DAC进行控制后产生的差分阈值电压和差分输出信号；
第三步量化：对第三差分阈值电压和第三差分输出信号进行与所述第二步量化过程相同的量化过程；其中，所述第三差分阈值电压和所述第三差分输出信号为所述逐次逼近逻辑控制电路根据所述第二步量化产生的温度计码对所述参考电容DAC和所述信号电容DAC进行控制后产生的差分阈值电压和差分输出信号；
第四步量化：所述第一电压比较器(CMP1)、所述第二电压比较器(CMP2)、所述第三电压比较器(CMP3)、所述第四电压比较器(CMP4)和所述第五电压比较器(CMP5)在所述异步时钟产生电路产生的第二比较器时钟(CKC2)的控制下对第四差分阈值电压和第四差分输出信号进行2.6-bit/cycle量化，产生五个温度计码，将量化范围六等分；其中，所述第一电压比较器(CMP1)和所述第五电压比较器(CMP5)将第四差分阈值电压结合MOS管进行两倍放大，所述第二电压比较器(CMP2)和所述第四电压比较器(CMP4)将所述第四差分阈值电压结合MOS管进行一倍放大，所述第三电压比较器(CMP3)将共模参考电压结合MOS管进行一倍放大；
所述第四差分阈值电压和所述第四差分输出信号为所述逐次逼近逻辑控制电路根据所述第三步量化产生的温度计码对所述参考电容DAC和所述信号电容DAC进行控制后产生的差分阈值电压和差分输出信号。
3.根据权利要求2所述的一种单周期多位量化逐次逼近型模数转换器，其特征在于，所述异步时钟产生电路，包括：第一或非门、第二或非门和与非门；
所述第三电压比较器(CMP3)的输出端与所述第一或非门的输入端电连接，所述第一或非门的输出端与所述与非门的第一输入端电连接，所述与非门的第二输入端与第二采样时钟(CKS)的反向信号(CKSN)连接，所述与非门的输出端与所述第二或非门的第一输入端电连接，所述第二或非门的第二输入端与所述第二采样时钟(CKS)连接，所述第二或非门输出第一比较器时钟(CKC1)，所述第一比较器时钟(CKC1)产生所述第二比较器时钟(CKC2)。
4.根据权利要求1所述的一种单周期多位量化逐次逼近型模数转换器，其特征在于，还包括寄存器和译码器；
所述寄存器，与所述逐次逼近逻辑控制电路连接，用于对量化后的温度计码进行存储；
所述译码器，与所述寄存器连接，用于将量化后的温度计码码依次转换为非二进制编码并输出的二进制编码。
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