KR101157749B1 - 순회형 아날로그·디지털 변환기 - Google Patents

순회형 아날로그·디지털 변환기 Download PDF

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Abstract

순회형 A/D 변환기(21)는, 복수의 커패시터 및 연산 증폭기를 공용하여 복잡한 처리를 피하는 증폭형 잡음 감쇄 처리 및 순회형 A/D 변환을 제공한다. 순회형 A/D 변환기(21)에서는, 이득 스테이지(23)는, 제1~제3의 커패시터(33, 35, 37) 및 연산 증폭 회로(39)를 이용하여, 잡음 감쇄 처리 및 증폭을 행하여 제1 및 제2의 신호 레벨의 차분 신호를 생성한다. 잡음 감쇄 처리에서는 제1의 신호 레벨 VR와 제2의 신호 레벨 VS의 차분이 생성된다. 이 차분의 증폭은 잡음 감쇄 처리에 수반하여 행해진다. 이득 스테이지(23)는, 제1~제3의 커패시터(33, 35, 37) 및 연산 증폭 회로(39)를 이용하여, 차분 신호의 순회형 A/D 변환을 위한 처리를 행한다. 서브 A/D 변환 회로(25)는, 연산 증폭 회로(39)의 출력(예를 들면, 비반전 출력)(39a)으로부터의 신호 VOP를 받는다.

Description

순회형 아날로그·디지털 변환기{CYCLIC ANALOG/DIGITAL CONVERTER}
본 발명은 순회형 아날로그·디지털 변환기에 관한 것이다.
특허 문헌 1에는, 이미지 센서용 A/D 변환 어레이가 기재되어 있다. 동문헌의 도 11에 나타난 A/D(Analog/Digital) 변환기는 커패시터(C1, C2, C3) 및 반전 증폭기를 이용하여 리셋 잡음(reset noise)을 잡음 감쇄(noise cancel)함과 아울러, 커패시터(C1, C2) 및 반전 증폭기를 연달아 이용하여 순회형 A/D 변환을 행한다. 순회형 A/D 변환에서는 커패시터(C3)는 이용되지 않았다.
특허 문헌 2에는, 잡음 감쇄(noise cancel) 기능부 A/D 변환기가 기재되어 있다. 동문헌의 도 4에 나타난 A/D 변환기에서는, 차동 입력-차동 출력 증폭기는 복수의 스위치를 개재하여 커패시터(C1, C2, C3, C4, C5)에 접속된다. 커패시터(C5)는 증폭기의 이득(gain)을 결정한다. 이 A/D 변환기는 동문헌의 도 6에 나타나듯이, 잡음 감쇄에 5스텝을 필요로 한다. 커패시터(C1)에 리셋 레벨을 격납함과 아울러 커패시터(C2)에 신호 레벨을 격납한다. 커패시터(C1)의 일방의 단자 및 커패시터(C2)의 일방의 단자를 각 차동 입력에 접속함과 아울러 커패시터(C1, C2)의 타방의 단자끼리를 서로 접속함으로써, 리셋 레벨과 신호 레벨의 차분 신호를 증폭기의 출력에 생성한다. 그 다음에, 순회형 A/D 변환을 위해서 증폭기에의 커패시터(C1~C4)의 접속을 복수의 스위치를 개재하여 절체하여, 이 차분 신호의 순회형 A/D 변환을 2스텝으로 행한다. 순회형 A/D 변환의 반복에 의해 랜덤(random) 잡음이 경감된 A/D 변환값을 얻는다.
일본국 특허공개 2005－136540호 공보 일본국 특허공개 2007－104655호 공보
순회형 아날로그·디지털 변환기는, 예를 들면 CMOS 이미지 센서의 칼럼(column)에 어레이(array)로서 집적화하는데 적합하다. 그렇지만, 순회형 아날로그·디지털 변환기에는 증폭 기능은 없다. 저잡음 독출의 요구에 부응하기 위해서, 증폭형 잡음 감쇄 회로와 이와는 다른 순회형 A/D 변환기를 칼럼에 집적화할 수 있지만 실장 면적이 커진다. 한편, 특허 문헌 1에서는, 화소로부터의 신호의 잡음 감쇄와 순회형 A/D 변환의 두 기능을 제공하기 위해서 단일의 회로 내의 구성 부품의 일부분을 공용하고 있다. 특허 문헌 2에서는, 증폭형 잡음 감쇄 기능과 순회형 A/D 변환의 두 기능을 제공하기 위해서 단일의 회로 내의 구성 부품의 일부분을 공용하고 있다. 그렇지만, 특허 문헌 2에 있어서의 방식에서는 회로가 복잡하고, 잡음 감쇄 처리를 위한 타이밍(timing)이 복잡하고, 한편 처리 스텝도 많다.
본 발명은, 복수의 커패시터 및 연산 증폭기를 공용하여 복잡한 처리를 피하는 증폭형 잡음 감쇄 처리 및 순회형 아날로그·디지털 변환기를 제공하는 것을 목적으로 한다.
본 발명의 일측면은, 잡음 성분을 포함하는 제1의 신호 레벨과 이 잡음 성분에 중첩된 신호 성분을 포함하는 제2의 신호 레벨을 가지는 입력 신호를 처리하는 순회형 아날로그·디지털 변환기(이하, 「순회형 A/D 변환기」라고 함)이다. 순회형 A/D 변환기는, (a) 제1, 제2 및 제3의 커패시터(capacitor) 및 연산 증폭 회로를 가지고, 잡음 감쇄 처리 및 증폭을 행하여 상기 제1 및 제2의 신호 레벨의 차분 신호를 생성함과 아울러 상기 차분 신호의 순회형 A/D 변환을 위한 처리를 행하는 이득 스테이지(gain stage)와, (b) 상기 연산 증폭 회로의 출력으로부터의 신호를 받는 서브(sub) A/D 변환 회로와, (c) 상기 서브 A/D 변환 회로에 접속된 논리 회로와, (d) 상기 논리 회로로부터의 제어 신호에 따라 동작하는 D/A(Digital/Analog) 변환 회로와, (e) 상기 이득 스테이지의 상기 잡음 감쇄 처리 및 증폭 및 상기 순회형 A/D 변환의 동작을 제어하기 위한 타이밍 회로를 구비한다.
상기 잡음 감쇄 처리에서는 상기 이득 스테이지는, 상기 제1 및 제2의 신호 레벨의 어느 일방을 상기 제1 및 제2의 커패시터의 각각에 표본화함과 아울러, 상기 제3의 커패시터를 궤환(feedback) 커패시터로 한 상기 연산 증폭 회로의 입력에 상기 제1 및 제2의 커패시터를 개재하여 상기 제1 및 제2의 신호 레벨의 어느 타방을 받은 것에 응답하여, 상기 연산 증폭 회로의 출력에 상기 차분 신호를 생성하고, 상기 차분 신호를 상기 제1 및 제2의 커패시터의 각각에 격납한다.
상기 순회형 A/D 변환을 위한 처리에서는 상기 이득 스테이지는, 상기 제2 및 제3의 커패시터의 각각을 궤환 커패시터로 한 상기 연산 증폭 회로의 상기 입력에 상기 D/A 변환 회로로부터의 신호를 상기 제1의 커패시터를 개재하여 받아 상기 연산 증폭 회로의 상기 출력에 연산값을 생성함과 아울러, 상기 제1의 커패시터에 상기 연산값을 표본화한다.
이 순회형 A/D 변환기에 의하면, 이득 스테이지는, 제1, 제2 및 제3의 커패시터 및 연산 증폭 회로를 이용하여, 잡음 감쇄 처리 및 증폭을 행하여 차분 신호를 생성한다. 이득 스테이지는, 잡음 감쇄 처리에 수반하여 증폭을 행한다. 또, 이득 스테이지는, 제1, 제2 및 제3의 커패시터 및 연산 증폭 회로를 이용하여, 차분 신호의 순회형 A/D 변환을 위한 처리를 행한다. 잡음 감쇄 처리 및 증폭에서는 제1 및 제2의 커패시터를 조합하여 이용함과 아울러, 순회형 A/D 변환을 위한 처리에서는 제2 및 제3의 커패시터를 조합하여 이용한다. 이에 의해 제1, 제2 및 제3의 커패시터 및 연산 증폭 회로는 잡음 감쇄 처리 및 증폭 및 순회형 A/D 변환을 위한 처리에 있어서 공용되어 있다.
본 발명과 관련되는 순회형 A/D 변환기에서는, 상기 차분 신호의 증폭은, 상기 제3의 커패시터의 용량값과 상기 제1 및 제2의 커패시터의 용량값의 합과의 비에 의해 규정되는 증폭율로 행해진다.
이 순회형 A/D 변환기에 의하면, 제2 및 제3의 커패시터의 그룹과 제1의 커패시터의 커패시턴스(capacitance)는, 순회형 A/D 변환을 위한 처리용으로 규정되어 있다. 이 조합을 제1 및 제2의 커패시터의 그룹과 제3의 커패시터로 변경하면 잡음 감쇄 처리에 수반하여 증폭이 가능하게 된다.
본 발명과 관련되는 순회형 A/D 변환기에서는, 상기 잡음 감쇄 처리에 있어서, 상기 제1 및 제2의 커패시터는 병렬로 접속되어 있고, 상기 제3의 커패시터는 궤환 커패시터로 한 상기 연산 증폭 회로에 접속되어 있고, 상기 이득 스테이지는, 상기 연산 증폭 회로의 상기 입력과 상기 출력을 리셋(reset)하여 상기 제1 및 제2의 커패시터에 상기 제1 및 제2의 신호 레벨의 어느 일방을 받아 상기 제1 및 제2의 커패시터의 각각에 표본화 전하를 격납하고, 상기 제1 및 제2의 신호 레벨의 어느 타방을 상기 연산 증폭 회로의 상기 입력에 상기 제1 및 제2의 커패시터를 개재하여 받은 것에 응답하여, 상기 제1~제3의 커패시터에 상기 표본화 전하를 재배치하여 상기 연산 증폭 회로의 상기 출력에 상기 차분 신호를 생성하고, 상기 이득 스테이지는, 상기 차분 신호를 상기 제1 및 제2의 커패시터에 표본화하여, 상기 차분 신호에 따른 전하를 상기 제1 및 제2의 커패시터의 각각에 격납한다.
이 순회형 A/D 변환기에 의하면, 잡음 감쇄 처리에 이용하는 커패시터를 제1 및 제2의 커패시터에 의해 구성하고, 차분 신호에 따른 전하를 제1 및 제2의 커패시터의 각각에 격납하므로, 이어지는 순회형 A/D 변환을 위한 처리에 있어서 제2의 커패시터를 제3의 커패시터와 조합할 수 있다.
또, 본 발명과 관련되는 순회형 A/D 변환기에서는, 상기 순회형 A/D 변환 처리에 있어서, 상기 제2 및 제3의 커패시터가 병렬로 접속되어 있고, 상기 제2 및 제3의 커패시터가 궤환 커패시터로서 상기 연산 증폭 회로에 접속되어 있고, 상기 이득 스테이지는, 상기 D/A 변환 회로로부터의 신호를 상기 제1의 커패시터를 개재하여 상기 연산 증폭 회로의 상기 입력에 받은 것에 응답하여, 상기 제1의 커패시터 상의 전하를 상기 제2 및 제3의 커패시터에 전송하여 전하를 재배치함으로써 상기 연산 증폭 회로의 상기 출력에 상기 연산값을 생성하고, 상기 제1의 커패시터는, 상기 연산값을 상기 제1의 커패시터에 표본화하여 상기 연산값에 대응한 전하를 격납하고, 상기 순회형 A/D 변환 처리를 소망의 횟수로 반복함으로써, 상기 서브 A/D 변환 회로가 비트열을 제공한다.
이 순회형 A/D 변환기에 의하면, 연산값은, 연산값의 생성에 있어서 연산 증폭 회로의 입력과 출력의 사이에 접속된 제2 및 제3의 커패시터의 용량값의 합과 제1의 커패시터의 용량값의 비에 의해 규정되는 비율로 처리된다.
본 발명의 다른 측면은, 잡음 성분을 포함하는 제1의 신호 레벨과 이 잡음 성분에 중첩된 신호 성분을 포함하는 제2의 신호 레벨을 가지는 입력 신호를 처리하는 순회형 A/D 변환기이다. 순회형 A/D 변환기는, (a) 제1, 제2 및 제3의 커패시터 및 연산 증폭 회로를 포함하고, 상기 제1 및 제2의 신호 레벨의 차분 신호를 생성하기 위해서 잡음 감쇄 처리를 실행 가능함과 아울러 상기 차분 신호의 순회형 A/D 변환을 위한 처리를 행하는 이득 스테이지와, (b) 상기 연산 증폭 회로의 출력으로부터의 신호를 받는 서브 A/D 변환 회로와, (c) 상기 서브 A/D 변환 회로에 접속된 논리 회로와, (d) 상기 논리 회로로부터의 제어 신호에 따라 동작하는 D/A 변환 회로와, (e) 상기 이득 스테이지의 상기 잡음 감쇄 처리 및 상기 순회형 A/D 변환의 동작을 제어하기 위한 타이밍 회로를 구비한다. 상기 잡음 감쇄 처리에서는 상기 이득 스테이지는, 상기 제1 및 제2의 신호 레벨의 어느 일방을 제1의 표본화 커패시터에 표본화함과 아울러, 제1의 궤환 커패시터가 접속된 상기 연산 증폭 회로의 입력에 상기 제1의 표본화 커패시터를 개재하여 상기 제1 및 제2의 신호 레벨의 어느 타방을 받은 것에 응답하여, 상기 연산 증폭 회로의 출력에 상기 차분 신호의 생성을 행하고, 상기 차분 신호를 상기 제1의 표본화 커패시터 및 상기 제1의 궤환 커패시터에 격납한다. 상기 순회형 A/D 변환을 위한 처리에서는 상기 이득 스테이지는, 제2의 궤환 커패시터가 접속된 상기 연산 증폭 회로의 상기 입력에 상기 D/A 변환 회로로부터의 신호를 제2의 표본화 커패시터를 개재하여 받아 상기 연산 증폭 회로의 상기 출력에 연산값을 생성함과 아울러, 상기 제2의 표본화 커패시터에 상기 연산값을 격납한다. 상기 잡음 감쇄 처리는 배타적으로 실행 가능한 제1 및 제2의 처리 모드를 포함한다. 상기 타이밍 회로는 상기 이득 스테이지의 상기 제1 및 제2의 처리 모드의 동작을 선택함과 아울러 이 선택된 처리 모드의 동작을 제어한다. 상기 제1의 처리 모드에 있어서의 상기 이득 스테이지의 제1의 이득은 상기 제3의 커패시터의 용량값과 상기 제1 및 제2의 커패시터의 용량값의 합과의 비에 의해 규정되고, 상기 제2의 처리 모드에 있어서의 상기 이득 스테이지의 제2의 이득은 상기 제3의 커패시터의 용량값과 상기 제1의 커패시터의 용량값의 비에 의해 규정된다. 상기 이득 스테이지는, 상기 제2의 표본화 커패시터가 상기 제1의 커패시터에 의해 구성되도록 상기 제1의 커패시터의 접속을 제공함과 아울러, 상기 제2의 궤환 커패시터가 상기 제2 및 제3의 커패시터에 의해 구성되도록 상기 제2 및 제3의 커패시터의 접속을 제공하기 위한 제1의 스위치 수단과, 상기 제1의 표본화 커패시터가 상기 제1 및 제2의 커패시터에 의해 구성되도록 상기 제1 및 제2의 커패시터의 접속을 제공함과 아울러, 상기 제1의 궤환 커패시터가 상기 제3의 커패시터에 의해 구성되도록 상기 제3의 커패시터의 접속을 제공하기 위한 제2의 스위치 수단과, 상기 제1의 표본화 커패시터가 상기 제1의 커패시터에 의해 구성되도록 상기 제1의 커패시터의 접속을 제공함과 아울러, 상기 제1의 궤환 커패시터가 상기 제3의 커패시터에 의해 구성되도록 상기 제3의 커패시터의 접속을 제공하고, 상기 차분 신호를 표본화하기 위해서, 상기 제1의 표본화 커패시터에의 상기 제2의 커패시터의 병렬 접속을 제공하기 위한 제3의 스위치 수단을 포함한다.
이 순회형 A/D 변환기에 의하면, 본 발명의 일측면과 관련되는 순회형 A/D 변환기에 있어서의 잡음 감쇄 처리 및 순회형 A/D 변환을 위한 처리에 더하여, 커패시터의 조합에 의해, 추가의 처리 모드를 실행 가능하다. 커패시터의 조합의 변경에 의해, 제1 및 제2의 처리 모드에 있어서의 증폭율 A(＞1)를 변경할 수 있다. 이득 스테이지는 타이밍 회로로부터의 신호에 응답하여 동작하는 스위치 수단을 더 구비할 수가 있다.
본 발명과 관련되는 순회형 A/D 변환기에서는, 상기 잡음 감쇄 처리는, 제1 및 제2의 처리 모드에 대해서 배타적으로 실행 가능한 제3의 처리 모드를 포함한다. 상기 제3의 처리 모드에 있어서의 상기 이득 스테이지의 제3의 이득은 상기 제2 및 제3의 커패시터의 용량값의 합과 상기 제1의 커패시터의 용량값의 비에 의해 규정되고, 상기 타이밍 회로는 상기 이득 스테이지의 상기 제1 및 제2의 처리 모드에 더하여 상기 제3의 처리 모드의 동작을 선택한다. 상기 이득 스테이지는, 상기 제1의 표본화 커패시터가 상기 제1의 커패시터에 의해 구성되도록 상기 제1의 커패시터의 접속을 제공함과 아울러, 상기 제1의 궤환 커패시터가 상기 제2 및 제3의 커패시터에 의해 구성되도록 상기 제2 및 제3의 커패시터의 접속을 제공하기 위한 제4의 스위치 수단을 더 포함한다.
이 순회형 A/D 변환기에 의하면, 이득 스테이지는, 새로운 추가의 처리 모드를 실행 가능하다. 제3의 처리 모드에서는, 잡음 감쇄 처리에 수반하여 증폭 A(=1)는 행해지지 않는다. 이득 스테이지는 타이밍 회로로부터의 신호에 응답하여 동작하는 스위치 수단을 더 구비할 수가 있다.
본 발명과 관련되는 또 다른 측면과 관련되는 순회형 A/D 변환기는 잡음 성분을 포함하는 제1의 신호 레벨과 이 잡음 성분에 중첩된 신호 성분을 포함하는 제2의 신호 레벨을 가지는 입력 신호를 처리하는 순회형 A/D 변환기이다. 이 순회형 A/D 변환기는, (a) 제1, 제2 및 제3의 커패시터 및 연산 증폭 회로를 포함하고, 상기 제1 및 제2의 신호 레벨의 차분 신호를 생성하기 위해서 잡음 감쇄 처리를 실행 가능함과 아울러 상기 차분 신호의 순회형 A/D 변환을 위한 처리를 행하는 이득 스테이지와, (b) 상기 연산 증폭 회로의 출력으로부터의 신호를 받는 서브 A/D 변환 회로와, (c) 상기 서브 A/D 변환 회로에 접속된 논리 회로와, (d) 상기 논리 회로로부터의 제어 신호에 따라 동작하는 D/A 변환 회로와, (e) 상기 이득 스테이지의 상기 잡음 감쇄 처리 및 상기 순회형 A/D 변환의 동작을 제어하기 위한 타이밍 회로를 구비한다. 상기 잡음 감쇄 처리에서는 상기 이득 스테이지는, 상기 제1 및 제2의 신호 레벨의 어느 일방을 제1의 표본화 커패시터에 표본화함과 아울러, 제1의 궤환 커패시터가 접속된 상기 연산 증폭 회로의 입력에 상기 제1의 표본화 커패시터를 개재하여 상기 제1 및 제2의 신호 레벨의 어느 타방을 받은 것에 응답하여, 상기 연산 증폭 회로의 출력에 상기 차분 신호의 생성을 행하고, 상기 차분 신호를 상기 제1의 표본화 커패시터 및 상기 제1의 궤환 커패시터에 격납한다. 상기 순회형 A/D 변환을 위한 처리에서는 상기 이득 스테이지는, 제2의 궤환 커패시터가 접속된 상기 연산 증폭 회로의 상기 입력에 상기 D/A 변환 회로로부터의 신호를 제2의 표본화 커패시터를 개재하여 받아 상기 연산 증폭 회로의 상기 출력에 연산값을 생성함과 아울러, 상기 제2의 표본화 커패시터에 상기 연산값을 격납한다. 상기 잡음 감쇄 처리는 배타적으로 실행 가능한 제1 및 제3의 처리 모드를 포함한다. 상기 타이밍 회로는 상기 이득 스테이지의 상기 제1 및 제3의 처리 모드의 동작을 선택함과 아울러 이 선택된 잡음 감쇄 처리의 동작을 제어한다. 상기 제1의 처리 모드에 있어서의 상기 이득 스테이지의 제1의 이득은 상기 제3의 커패시터의 용량값과 상기 제1 및 제2의 커패시터의 용량값의 합과의 비에 의해 규정되고, 상기 제3의 처리 모드에 있어서의 상기 이득 스테이지의 제3의 이득은 상기 제2 및 제3의 커패시터의 용량값의 합과 상기 제1의 커패시터의 용량값의 비에 의해 규정된다. 상기 이득 스테이지는, 상기 제2의 표본화 커패시터가 상기 제1의 커패시터에 의해 구성되도록 상기 제1의 커패시터의 접속을 제공함과 아울러, 상기 제1의 궤환 커패시터가 상기 제2 및 제3의 커패시터에 의해 구성되도록 상기 제2 및 제3의 커패시터의 접속을 제공하기 위한 제1의 스위치 수단과, 상기 제1의 표본화 커패시터가 상기 제1 및 제2의 커패시터에 의해 구성되도록 상기 제1 및 제2의 커패시터의 접속을 제공함과 아울러, 상기 제1의 궤환 커패시터가 상기 제3의 커패시터에 의해 구성되도록 상기 제3의 커패시터의 접속을 제공하기 위한 제2의 스위치 수단과, 상기 제1의 표본화 커패시터가 상기 제1의 커패시터에 의해 구성되도록 상기 제1의 커패시터의 접속을 제공함과 아울러, 상기 제1의 궤환 커패시터가 상기 제2 및 제3의 커패시터에 의해 구성되도록 상기 제2 및 제3의 커패시터의 접속을 제공하기 위한 제4의 스위치 수단을 포함한다.
이 A/D 변환기에 의하면, 이득 스테이지는 타이밍 회로로부터의 신호에 응답하여 동작하는 스위치 수단을 더 구비할 수가 있다.
본 발명과 관련되는 순회형 A/D 변환기에서는, 상기 순회형 A/D 변환 처리에 있어서, 상기 제2 및 제3의 커패시터가 병렬로 접속되어 있고, 상기 제2 및 제3의 커패시터가 궤환 커패시터로서 상기 연산 증폭 회로에 접속되어 있고, 상기 이득 스테이지는, 상기 D/A 변환 회로로부터의 신호를 상기 제1의 커패시터를 개재하여 상기 연산 증폭 회로의 상기 입력에 받은 것에 응답하여, 상기 제1의 커패시터 상의 전하를 상기 제2 및 제3의 커패시터에 전송하여 전하를 재배치함으로써 상기 연산 증폭 회로의 상기 출력에 상기 연산값을 생성하고, 상기 제1의 커패시터는, 상기 연산값을 상기 제1의 커패시터에 표본화하여 상기 연산값에 대응한 전하를 격납하고, 상기 순회형 A/D 변환 처리를 소망의 횟수로 반복함으로써, 상기 서브 A/D 변환 회로가 비트(bit)열을 제공한다.
본 발명과 관련되는 순회형 A/D 변환기에서는, 상기 서브 A/D 변환 회로는, 상기 이득 스테이지로부터의 신호를 소정의 기준 신호와 비교함과 아울러 비교 결과 신호를 제공하는 비교기(comparator)를 포함한다. 이 순회형 A/D 변환기에 의하면, 서브(sub) A/D 변환 회로는, 이득 스테이지로부터의 연산값에 대응한 디지털 값을 생성한다. 또, 본 발명과 관련되는 순회형 A/D 변환기에서는, 상기 서브 A/D 변환 회로는, 상기 이득 스테이지로부터의 신호를 소정의 2개의 기준 신호와 비교함으로써 3치(3値)의 용장(redundancy) 디지털 신호를 생성할 수가 있다. 순회형 A/D 변환기는 용장 디지털 코드를 제공한다.
본 발명과 관련되는 순회형 A/D 변환기에서는, 상기 제2의 커패시터와 상기 제3의 커패시터의 비 (C2/C3)는 m－1이고, 상기 제1의 커패시터와 상기 제3의 커패시터의 비 (C1/C3)는 m이고, m은 2 이상의 정수일 수가 있다. 또, 본 발명과 관련되는 순회형 A/D 변환기에서는, 상기 순회형 A/D 변환에 있어서의 상기 이득 스테이지의 이득은 2일 수가 있다. 혹은, 본 발명과 관련되는 순회형 A/D 변환기에서는, 상기 순회형 A/D 변환에 있어서의 상기 이득 스테이지의 이득은 2 미만일 수가 있다. 당해 순회형 A/D 변환기는 상기 이득에 관련지어진 보정 계수를 이용하여, N회의 순회형 A/D 변환 동작에 의한 상기 서브 A/D 변환 회로로부터의 디지털 값을 보정하여, 상기 M＋1(N＞M＋1) 비트의 디지털 값을 생성하는 보정 회로를 더 구비할 수가 있다. 이 순회형 A/D 변환기는 상기 서브 A/D 변환 회로로부터의 N개의 디지털 값을 보정하여, 상기 M＋1(N＞M＋1) 비트의 디지털 값을 생성하는 보정 회로를 더 구비할 수가 있다.
본 발명과 관련되는 순회형 A/D 변환기에서는, 상기 이득 스테이지는 모두 차동 구성일 수가 있다. 상기 이득 스테이지는, 제4, 제5 및 제6의 커패시터를 더 가지고, 상기 잡음 감쇄 처리에서는 상기 이득 스테이지는, 상기 제1 및 제2의 신호 레벨의 어느 일방을 상기 제4 및 제5의 커패시터의 각각에 표본화함과 아울러, 상기 제6의 커패시터를 궤환 커패시터로 한 상기 연산 증폭 회로의 입력에 상기 제4 및 제5의 커패시터를 개재하여 상기 제1 및 제2의 신호 레벨의 어느 타방을 받은 것에 응답하여, 상기 연산 증폭 회로의 출력에 상기 차분 신호를 생성하고, 상기 차분 신호를 상기 제4 및 제5의 커패시터의 각각에 표본화한다. 상기 순회형 A/D 변환을 위한 처리에서는 상기 이득 스테이지는, 상기 제5 및 제6의 커패시터의 각각을 궤환 커패시터로 한 상기 연산 증폭 회로의 상기 입력에 상기 D/A 변환 회로로부터의 신호를 상기 제4의 커패시터를 개재하여 받아 상기 연산 증폭 회로의 상기 출력에 연산값을 생성함과 아울러, 상기 제4의 커패시터에 상기 연산값을 표본화한다.
이 순회형 A/D 변환기에 의하면, 단순한 동작에 의해, 모든 차동 구성의 이득 스테이지에 있어서도, 증폭형 잡음 감쇄 처리 및 순회형 A/D 변환을 위한 처리를 행할 수가 있고, 게다가 저잡음화가 가능하다.
이상 설명한 것처럼, 본 발명에 의하면, 복수의 커패시터 및 연산 증폭기를 공용하여 복잡한 처리를 피하는 증폭형 잡음 감쇄 처리 및 순회형 A/D 변환이 제공된다.
도 1은 본 실시의 형태의 순회형 A/D 변환기의 회로를 개략적으로 나타내는 도면이다.
도 2는 도 1에 나타난 순회형 A/D 변환기의 타이밍 차트를 개략적으로 나타내는 도면이다.
도 3은 도 1에 나타난 순회형 A/D 변환기의 주요한 동작 스텝에 있어서의 회로 접속을 개략적으로 나타내는 도면이다.
도 4는 본 실시의 형태와 관련되는 CMOS 이미지 센서 회로를 개략적으로 나타내는 도면이다.
도 5는 본 실시의 형태와 관련되는 순회형 A/D 변환기의 변형예의 회로를 개략적으로 나타내는 도면이다.
도 6은 도 5에 나타난 순회형 A/D 변환기의 하나의 동작 타이밍 차트(timing chart)를 개략적으로 나타내는 도면이다.
도 7은 도 5에 나타난 순회형 A/D 변환기의 주요한 동작 스텝에 있어서의 회로 접속을 개략적으로 나타내는 도면이다.
도 8은 도 5에 나타난 순회형 A/D 변환기의 다른 동작 타이밍 차트를 개략적으로 나타내는 도면이다.
도 9는 도 8에 나타난 순회형 A/D 변환기의 주요한 동작 스텝에 있어서의 회로 접속을 개략적으로 나타내는 도면이다.
도 10은 본 실시의 형태와 관련되는 순회형 A/D 변환기의 전체 차동 구조의 회로를 나타내는 도면이다.
도 11은 본 실시의 형태의 순회형 A/D 변환기의 회로를 개략적으로 나타내는 도면이다.
본 발명의 상기의 목적 및 다른 목적, 특징, 및 이점은 첨부 도면을 참조하여 진행되는 본 발명의 매우 적합한 실시의 형태의 이하의 상세한 기술로부터 보다 용이하게 밝혀진다.
본 발명의 지견(知見)은 예시로서 나타난 첨부 도면을 참조하여 이하의 상세한 기술을 고려함으로써 용이하게 이해할 수 있다. 이어서 첨부 도면을 참조하면서 본 발명의 순회형 A/D 변환기와 관련되는 실시의 형태를 설명한다. 가능한 경우에는 동일한 부분에는 동일한 부호를 붙인다.
도 1은 본 실시의 형태와 관련되는 순회형 A/D 변환기의 회로를 개략적으로 나타내는 도면이다. 도 2는 도 1에 나타난 순회형 A/D 변환기의 타이밍 차트를 개략적으로 나타내는 도면이다. 도 3은 도 1에 나타난 순회형 A/D 변환기의 주요한 동작 스텝에 있어서의 회로 접속을 개략적으로 나타내는 도면이다.
순회형 A/D 변환기(21)는 입력 신호 VIN를 처리한다. 입력 신호 VIN는 잡음 성분을 포함하는 제1의 신호 레벨 VR와 이 잡음 성분에 중첩된 신호 성분을 포함하는 제2의 신호 레벨 VS를 가진다. 제2의 신호 레벨 VS는 잡음 성분을 포함한다.
순회형 A/D 변환기(21)는, 이득 스테이지(23)와, 서브(sub) A/D 변환 회로(25)와, 논리 회로(27)와, D/A 변환 회로(29)와, 타이밍 회로(31)를 구비한다. 이득 스테이지(23)는, 제1, 제2 및 제3의 커패시터(33, 35, 37) 및 연산 증폭 회로(39)를 가진다. 이득 스테이지(23)는, 제1~제3의 커패시터(33, 35, 37) 및 연산 증폭 회로(39)를 이용하여, 잡음 감쇄 처리 및 증폭을 행하여 제1 및 제2의 신호 레벨 VR, VS의 차분 신호를 생성한다. 잡음 감쇄 처리에서는 제1의 신호 레벨 VR와 제2의 신호 레벨 VS의 차분이 생성된다. 이 차분의 증폭은, 잡음 감쇄 처리에 수반하여 행해지고, 회로 동작으로서 동시에 행해진다. 또, 이득 스테이지(23)는, 제1~제3의 커패시터(33, 35, 37) 및 연산 증폭 회로(39)를 이용하여, 차분 신호의 순회형 A/D 변환을 위한 처리를 행한다. 순회형 A/D 변환 처리는, 이득 스테이지(23)로부터의 신호에 응답하여, 서브 A/D 변환 회로(25), 논리 회로(27) 및 D/A 변환 회로(29)에 의해 행해진다. 서브 A/D 변환 회로(25)는, 연산 증폭 회로(39)의 출력(예를 들면, 비반전 출력)(39a)으로부터의 신호 VOP를 받는다. 서브 A/D 변환 회로(25)는, 순회형 A/D 변환을 위한 처리에 의해 이득 스테이지(23)에 의해 제공되는 연산값 VOP를 처리하여, 한번 순회분에 따른 디지털 신호 SDIG를 생성한다.
이 순회형 A/D 변환기(21)에 의하면, 이득 스테이지(23)는, 커패시터(33, 35, 37) 및 연산 증폭 회로(39)를 이용하여, 잡음 감쇄 처리·증폭을 행하여 차분 신호를 생성한다. 또, 이득 스테이지(23)는, 커패시터(33, 35, 37) 및 연산 증폭 회로(39)를 이용하여, 차분 신호의 순회형 A/D 변환을 위한 처리를 행한다. 순회형 A/D 변환에 있어서의 이득 스테이지의 이득은 2 또는 2 미만의 값일 수가 있다. 잡음 감쇄 처리 및 증폭에서는 커패시터(33, 35)의 병렬 접속을 이용함과 아울러, 순회형 A/D 변환을 위한 처리에서는 커패시터(35, 37)의 병렬 접속을 이용한다. 이에 의해 커패시터(33, 35, 37) 및 연산 증폭 회로(39)가, 잡음 감쇄 처리 및 증폭 및 순회형 A/D 변환을 위한 처리에 있어서 공용되어 있다. 커패시터(33, 35, 37)의 값은, 예를 들면 도 1에 나타나듯이,
커패시터(33)：C1=(m－n)×C
커패시터(35)：C2=(m－1)×C
커패시터(37)：C3=C
이다(m＞n, n≥0). n=0 및 m≥2(2 이상의 수)인 실시예에서는, C1=C2＋C3가 만족된다. 이 때, 순회형 A/D 변환에 있어서의 이득 스테이지의 이득이 2이다. 그렇지만, 잠시 후에 설명되듯이, 순회형 A/D 변환에 있어서의 이득 스테이지의 이득이 2 미만일 수가 있다.
서브 A/D 변환 회로(25)는, 예를 들면 1개의 비교기를 포함할 수가 있다. 비교기는, 입력 아날로그 신호를 소정의 기준 신호와 비교함과 아울러, 비교 결과를 나타내는 신호를 제공한다. 이 변환 회로(25)를 이용하여, 1비트의 디지털 값이 얻어진다. 비교기의 수를 늘리면, 1비트를 넘는 비트수의 디지털 신호가 얻어진다. 서브 A/D 변환 회로(25)는, 예를 들면 2개의 비교기(25a, 25b)를 포함할 수가 있다. 비교기(25a, 25b)는, 각각, 연산값 VOP(최초의 비교만, 차분 신호이지만, 이하의 설명에서는 「연산값」을 이용한다)를 기준 신호 ＋VRef/4, －VRef/4와 비교함과 아울러, 도 1에 나타나듯이, 비교 결과 신호 B0, B1을 제공한다.
연산값 VOP의 범위　　　　　　 　　디지털 신호
(1)－VRef/4＞VOP,　　　　　 －1(B1=0, B0=0)
(2) VRef/4≥VOP≥－VRef/4, 0(B1=0, B0=1)
(3) VOP＞＋VRef/4,　　　　　 ＋1(B1=1, B0=1)
가 된다. 서브 A/D 변환 회로(25)가 연산값 VOP를 소정의 2개의 기준 신호와 비교함으로써 3치의 용장 디지털 신호를 생성할 수 있다. 이 변환 회로(25)에 의하면, 입력 아날로그 신호를 소정의 2개의 기준 신호와 비교하므로, 3치의 디지털 신호가 얻어진다.
논리 회로(27)는, 서브 A/D 변환 회로(25)에 접속되어 있고, 순회형 A/D 변환을 위해서 D/A 변환 회로(29)를 제어하는 제어 신호 SCONT를 생성한다. D/A 변환 회로(29)는 제어 신호 SCONT에 따라 동작하고, 최신의 순회형 A/D 변환의 결과에 따른 D/A 신호 SD /A를 생성한다. D/A 신호 SD /A는, 본 실시예에서는, 논리 회로(27)로부터의 제어 신호에 응답하여, 예를 들면
(1) 조건(－VRef/4＞VOP)이 만족될 때, SA /D=VRef를 제공한다.
(2) 조건(＋VRef/4≥VOP≥－VRef/4)이 만족될 때, SA /D=0을 제공한다.
(3) 조건(VOP＞＋VRef/4)이 만족될 때, SA /D=－VRef를 제공한다.
도 4(a)에 나타나듯이, 이들 세 영역에 대해서 3치의 A/D 변환을 행하여 「－1」, 「0」, 「＋1」의 디지털 코드 D를 할당한다. 최초의 코드는 최상위 자리로 된다. D/A 신호 SD /A는, 다음의 순회형 A/D 변환을 위해서 이득 스테이지(23)에 제공된다. 서브 A/D 변환 회로(25) 및 D/A 변환 회로(29)에는 전압원(41)이 참조 신호 ＋VR ef, －VRef, ＋VRef/4, －VRef/4를 공급한다.
타이밍 회로(31)는, 이득 스테이지(23)의 잡음 감쇄 처리·증폭 및 순회형 A/D 변환의 동작을 제어한다. 이 때문에, 타이밍 회로(31)는 도 2에 나타나는 제어 신호 및 타이밍 신호를 이득 스테이지(23) 및 서브 A/D 변환 회로(25)에 공급한다. 이득 스테이지(23)는, 타이밍 회로(31)로부터의 신호에 응답하여 동작하는 스위치 수단(φS, φ0~φ5)을 구비할 수가 있다. 이 스위치 수단은, 잡음 감쇄 처리에 있어서의 커패시터(33, 35, 37) 및 연산 증폭 회로(39)의 접속을 제공한다. 또, 스위치 수단은, 순회형 A/D 변환을 위한 처리에 있어서의 커패시터(33, 35, 37) 및 연산 증폭 회로(39)의 접속을 제공한다.
A/D 변환 처리는 도 2에 나타나는 기간 TSAM에 행해지는 잡음 감쇄 처리·증폭과 기간 TA /D에 행해지는 순회형 A/D 변환을 위한 처리를 포함한다.
잡음 감쇄 처리·증폭에서는 이득 스테이지(23)는, 제1 및 제2의 신호 레벨(VR, VS)의 어느 일방(예를 들면, 제1의 신호 레벨 VR)을 커패시터(33, 35)의 각각에 표본화함과 아울러, 커패시터(37)를 궤환 커패시터로 한 연산 증폭 회로(39)의 입력(예를 들면, 반전 입력)(39b)에 커패시터(33, 35)를 개재하여 제1 및 제2의 신호 레벨(VR, VS)의 어느 타방(예를 들면, 제2의 신호 레벨 VS)을 받는다. 이득 스테이지(23)는, 이 제2번째 신호의 수신에 응답하여, 연산 증폭 회로(39)의 출력(39a)에 차분 신호 β×(VR－VS)를 생성하고, 이 차분 신호를 커패시터(33, 35)의 각각에 표본화한다. 계수β(＞1)는 증폭율을 나타낸다. 순회형 A/D 변환을 위한 처리에서는 이득 스테이지(23)는, 커패시터(35, 37)의 각각을 궤환 커패시터로 한 연산 증폭 회로(39)의 입력(29b)에 D/A 변환 회로(29)로부터의 D/A 신호 SD /A를 커패시터(33)를 개재하여 받아 연산 증폭 회로(39)의 출력(39a)에 연산값 VOP를 생성함과 아울러, 커패시터(33)에 연산값 VOP를 표본화한다. 본 실시예에서는, 연산 증폭 회로(39)의 비반전 입력(39c)은 가상 접지(혹은 접지선)에 접속되어 있다.
차분 신호 β×(VR－VS)의 증폭은, 커패시터(37)의 용량값과 커패시터(33, 35)의 용량값의 합과의 비 (C1＋C2)/C3에 의해 규정되는 증폭율로 행해진다. 커패시터(35, 37)의 합성 커패시턴스와 제1의 커패시터(33)의 커패시턴스는, 순회형 A/D 변환을 위한 처리용으로 규정되어 있다. 이 조합을 커패시터(33, 35)의 그룹과 커패시터(37)로 변경하면 잡음 감쇄 처리에 수반하여 증폭이 가능하게 된다.
도 3을 참조하면, 잡음 감쇄 처리·증폭에 기간 (a), (b), (c)가 규정되어 있고, 순회형 A/D 변환을 위한 처리에는 기간 (d), (e)가 규정되어 있다. 이득 스테이지(23)의 스위치 수단에 의해, 잡음 감쇄 처리·증폭에서는 커패시터(33, 35)를 조합하도록 접속함과 아울러, 순회형 A/D 변환을 위한 처리에서는 커패시터(35, 37)를 조합하도록 접속한다.
도 3에 나타난 스텝 (a)에서는, 도 2에 나타나듯이, 스위치 φS, φ0, φ2~φ4는 턴온(turn on)하고 있고, 스위치 φ1, φ5는 턴오프(turn off) 하고 있다. 클록 φC는, 서브 A/D 변환 회로(예를 들면 2개의 비교기(25a, 25b))(25)의 동작 타이밍을 결정하고 있다. 스위치 수단에 의해 이하의 접속이 제공된다. 스위치 수단(1A)은, 리셋 레벨 VR의 표본화를 위해서, 커패시터(33, 35)를 표본화 용량으로 하여 당해 아날로그·디지털 변환기(21)의 신호 입력(22)에 선택적으로 접속함과 아울러, 리셋하기 위해서, 궤환 커패시터로서 연산 증폭 회로(39)의 입력(39b)과 출력(39a)과 접속된 커패시터(37)의 양단 및 연산 증폭 회로(39)의 입력(39b) 및 출력(39a)을 선택적으로 접속하기 위해서 설치된다. 또, 스위치 수단(1B)은, 연산 증폭 회로(39)의 출력(39a)을 신호 입력(22)으로부터 떼어냄과 아울러, 연산 증폭 회로(39)의 입력(39b)을 접지선 G로부터 떼어내기 위해서 설치되어 있다. 커패시터(33, 35)는 병렬로 접속되어 있고, 커패시터(33, 35)의 일단은 연산 증폭 회로(39)의 동작에 의해 가상 접지되어 있다. 이득 스테이지(23)는, 연산 증폭 회로(39)의 입력(39b)과 출력(39a)을 접속하여 커패시터(37)의 전하를 리셋하고, 순회형 A/D 변환기(21)의 입력(22)으로부터 리셋 신호 VR를 커패시터(33, 35)의 각각에 표본화 전하를 격납한다.
도 3에 나타난 스텝 (b)에서는, 도 2에 나타나듯이, 스위치 φ0, φ2~φ4는 턴온 하고 있고, 스위치 φS, φ1, φ5는 턴오프 하고 있다. 스위치 수단(2A)은, 신호 레벨 VS의 표본화를 위해서, 커패시터(33, 35)를 연산 증폭 회로(39)의 입력(39b)과 신호 입력(22)의 사이에 선택적으로 접속함과 아울러, 커패시터(37)를 연산 증폭 회로(39)의 입력(39b)과 출력(39a)의 사이에 궤환 용량으로 하여 선택적으로 접속하기 위해서 설치된다. 스위치 수단(2B)은, 연산 증폭 회로(39)의 리셋의 해제를 위해서 입력(39b)과 출력(39a)을 선택적으로 떼어냄(이후의 공정에 있어서도 마찬가지임)과 아울러, 연산 증폭 회로(39)의 출력(39a)을 신호 입력(22)으로부터 떼어내고, 연산 증폭 회로(39)의 입력(39b)을 접지선 G로부터 떼어내기 위해서 설치된다. 이득 스테이지(23)는, 신호 레벨 VS를 연산 증폭 회로(39)의 입력(39b)에 커패시터(33, 35)를 개재하여 받은 것에 응답하여 커패시터(33, 35, 37)에 표본화 전하를 재배치하여, 연산 증폭 회로(39)의 출력(39a)에 차분 신호를 생성한다.
도 3에 나타난 스텝 (c)에서는, 도 2에 나타나듯이, 스위치 φ1~φ3, φ5는 턴온 하고 있고, 스위치 φS, φ0, φ4는 턴오프 하고 있다. 스위치 수단(3A)은, 차분 신호의 표본화를 위해서, 커패시터(33, 35)를 연산 증폭 회로(39)의 출력(39a)과 접지선 G의 사이에 선택적으로 접속하고, 커패시터(37)를 연산 증폭 회로(39)의 입력(39b)과 출력(39a)을 선택적으로 접속하기 위해서 설치되어 있다. 스위치 수단(3B)은, 신호 입력(22)을 이득 스테이지(23)의 입력(23a)과 떼어냄과 아울러, 커패시터(33, 35)를 연산 증폭 회로(39)의 입력(39b)로부터 떼어내기 위해서 설치되어 있다. 커패시터(33, 35)는 스위치 φ1, φ2를 개재하여 접지되어 있고, 연산 증폭 회로(39)의 출력(39a)에 생성된 차분 신호는, 스위치 φ3, φ5를 개재하여 커패시터(33, 35)에 표본화되어, 차분 신호에 따른 전하가 커패시터(33, 35)의 각각에 격납된다. 이 차분 신호는 신호 φC에 응답하는 서브 A/D 변환 회로(25)에 출력(23c)을 개재하여 제공된다.
도 3에 나타난 스텝 (d)에서는, 도 2에 나타나듯이, 스위치 φ2, φ4, φ5는 턴온 하고 있고, 스위치 φS, φ0, φ1, φ3은 턴오프 하고 있다. 연산값 VOP의 생성을 위해서, 스위치 수단(4A)은, 커패시터(33)를 연산 증폭 회로(39)의 입력(39b)과 D/A 변환 회로(29)의 사이에 선택적으로 접속함과 아울러, 커패시터(35, 37)를 연산 증폭 회로(39)의 입력(39b)과 출력(39a)의 사이에 궤환 용량으로 하여 선택적으로 접속하기 위해서 설치되어 있다. 스위치 수단(4B)은, 신호 입력(22)을 이득 스테이지(23)의 입력(23a)과 떼어냄과 아울러, 커패시터(33)를 커패시터(35)로부터 떼어내기 위해서 설치되어 있다. 이득 스테이지(39)는 D/A 변환 회로(29)로부터의 신호를 연산 증폭 회로(39)의 입력(39b)에 커패시터(33)를 개재하여 받아, 이것에 응답하여 커패시터(33) 상의 전하를 커패시터(35, 37)에 전송하여 전하를 재배치함으로써, 연산 증폭 회로(39)의 출력(39b)에 연산값 VOP를 생성한다. 연산값 VOP는 연산 증폭 회로(39)의 입력(39b)과 출력(39a)의 사이에 접속된 커패시터(35, 37)의 용량값의 합과 커패시터(33)의 용량값의 비에 의해 규정되는 비율로 처리된다.
도 3에 나타난 스텝 (e)에서는, 도 2에 나타나듯이, 스위치 φ1, φ3~φ5는 턴온 하고 있고, 스위치 φS, φ0, φ2는 턴오프 하고 있다. 스위치 수단(5A)은, 연산값 VOP의 격납을 위해서, 표본화 커패시터로서 커패시터(33)를 연산 증폭 회로(39)의 출력(39a)과 접지선 G의 사이에 선택적으로 접속함과 아울러, 궤환 용량으로 하여 커패시터(35, 37)를 연산 증폭 회로(39)의 입력(39b)과 출력(39a)의 사이에 선택적으로 접속하기 위해서 설치된다. 스위치 수단(5B)은, 커패시터(33)를 연산 증폭 회로(39)에 입력(39b)로부터 떼어냄과 아울러, 커패시터(33)를 커패시터(35)로부터 떼어내고, 신호 입력(22)으로부터 커패시터(33, 35)를 떼어내기 위해서 설치되어 있다. 커패시터(33)는 연산값 VOP를 커패시터(22)에 표본화하여 연산값 VOP에 대응한 전하를 격납한다. 도 2에 나타나듯이, 순회형 A/D 변환 처리의 스텝 (d) 및 (e)을 소망의 횟수로 반복하는 스텝에 의해 서브 A/D 변환 회로(25)가 비트열(BD0, BD1, BDN －2)을 제공하는 이어지는 순회형 A/D 변환에 대해서는, 커패시터(33, 35, 37) 상의 전하가 서브 A/D 변환 회로(25)로부터의 신호에 의해 제어되는 D/A 신호 SD /A에 응답하여 재배치된다.
이상 설명한 것처럼, 순회형 A/D 변환기(21)에 의하면, 잡음 감쇄 처리에 이용하는 표본화 커패시터를 커패시터(33, 35)에 의해 구성함과 아울러 궤환 커패시터를 커패시터(37)에 의해 구성하고, 차분 신호에 따른 전하를 커패시터(33, 35)의 각각에 격납하므로, 이어지는 순회형 A/D 변환을 위한 처리에 있어서 커패시터(35)를 커패시터(37)와 조합할 수 있다. 순회형 A/D 변환 처리에 있어서, 표본화 커패시터를 커패시터(33)에 의해 구성함과 아울러, 커패시터(35, 37)가 병렬로 접속되어 있고, 커패시터(35, 37)가 궤환 커패시터로서 연산 증폭 회로(39)에 접속되어 있다. 커패시터의 이용에 헛됨이 없다. 또, 스위치 φ5는 커패시터(35)와 연산 증폭 회로(39)의 출력(39a)의 사이에 접속되어 있다. 스위치 φ5의 턴오프에 의해, 잡음 감쇄 처리 및 증폭에 있어서, 커패시터(35)를 연산 증폭 회로(39)의 출력(39a)으로부터 떼어내고 있다. 스위치 φ3은 커패시터(35)와 커패시터(33)의 사이에 접속되어 있다. 스위치 φ3의 턴오프에 의해, 잡음 감쇄 처리 및 증폭에 있어서, 커패시터(35)를 커패시터(33)로부터 떼어내고 있다. 스위치 φ2 및 φ3에 의해, 커패시터(33, 35)의 병렬 접속을 가능하게 하고 있다. 스위치 φ4, φ5의 턴온에 의해, 커패시터(35)를 연산 증폭 회로(39)의 입력(39b)과 출력(39a)의 사이에 접속하고, 커패시터(35, 37)의 병렬 접속을 가능하게 하고 있다.
간단하게 하기 위해서, n=0으로 할 때, 순회형 A/D 변환기(21)에서는, 커패시터(35)와 커패시터(37)의 비 (C2/C3)는 m－1이고, 커패시터(33)와 커패시터(37)의 비 (C1/C3)는 m이다. m은 2 이상의 수이다. 이득 스테이지(23)는, 커패시턴스 비 (C1＋C2＋C3)/(C2＋C3)에 의해 순회형 A/D 변환을 위한 처리를 행한다. 잡음 감쇄 시에 있어서의 증폭은, 커패시터(37)의 용량값과 커패시터(33, 35)의 용량값의 합과의 비 (C1＋C2)/C3에 의해 규정된다.
도 4(b)는 도 1에 나타난 A/D 변환기를 포함한 CMOS 이미지 센서 회로의 회로 블록을 개략적으로 나타내는 도면이다. 수직 시프트 레지스터(shift register)(11)는, 이미지 어레이(12)를 구성하는 화소(13)에 주어지는 제어 신호 Ri, Si, TXi를 공급하고, 각 화소(13)에 있어서 얻어진 광전하에 의한 신호를 순회형 A/D 변환기(21)의 어레이(14)에 전송한다. 순회형 A/D 변환기(21)의 어레이(14)는 도 1에 나타나는 복수의 기본 회로를 포함하고, 또 각 화소(13)로부터의 신호를 병렬로 처리할 수 있다. 순회형 A/D 변환에 있어서의 순회마다의 A/D 변환 결과는, 데이터 레지스터(15)에 격납되고 수평 시프트 레지스터(16)로부터의 제어 신호에 의해 수평 주사에 의해 A/D 변환 후에 독출된다. 그 디지털 값은 3치를 취하는, 즉 용장 표현으로 되어 있다. 이들을 수평 주사로 독출한 디지털 값은, 용장 표현-비용장 표현 변환 회로(17)에 의해 비용장 표현의 2진수로 변환된다.
도 4를 참조하면, 순회형 A/D 변환기(21)가 어레이 형상으로 배치된 화소를 포함하는 이미지 센서 회로에 이용되고 있다. 화소(13)는, 포토다이오드 PDi를 포함하는 센서 회로(13a)와, 센서 회로(13a)로부터의 센서 신호를 증폭하는 증폭 회로(13b)를 포함한다. 화소(13)는 리셋 신호를 받아 내부 상태를 초기화한다. 이 초기화의 후에, 화소(13)는 포토다이오드 PDi가 받은 광에 대응하는 전기 신호를 제공한다. 전기 신호는 유의인 신호 성분뿐만이 아니라 리셋 잡음 등의 잡음 성분도 포함한다. 각 화소(13)는 광을 전하로 변환하기 위한 포토다이오드 PDi와 몇개의 MOS 트랜지스터 T1~T4를 구비한다. 또, 제어 신호 TXi에 응답하는 트랜지스터 T1에 의해 전하의 이동이 제어되고, 제어 신호 Ri에 응답하는 트랜지스터 T2에 의해 전하의 초기화가 제어되고, 제어 신호 Si에 응답하는 트랜지스터 T3에 의해 화소의 선택이 제어된다. 트랜지스터 T4는 트랜지스터 T1과 T2의 접속점 J1의 전위에 응답한다. 각 화소(13)에서는 리셋 동작에 응답하여 리셋 잡음이 발생된다. 또, 각 화소(13)로부터 출력되는 전압에는 화소마다 고유의 고정 패턴 잡음이 포함된다. 또, 랜덤 잡음은 A/D 변환기(21)의 입력에 접속되는 소자 등에 의해 발생된다. 각 화소(13)는 매트릭스 형상으로 배치되고, 화소(13)로부터의 신호 VR, VS는 증폭 회로(13b)에 접속된 신호선을 개재하여 순회형 A/D 변환기(21)의 어레이(14)에 전송된다.
도 5는 본 실시의 형태와 관련되는 순회형 A/D 변환기의 변형예의 회로를 개략적으로 나타내는 도면이다. 도 6은 도 5에 나타난 순회형 A/D 변환기의 하나의 동작 타이밍 차트를 개략적으로 나타내는 도면이다. 도 7은 도 5에 나타난 순회형 A/D 변환기의 주요한 동작 스텝에 있어서의 회로 접속을 개략적으로 나타내는 도면이다. 도 8은 도 5에 나타난 순회형 A/D 변환기의 다른 동작 타이밍 차트를 개략적으로 나타내는 도면이다. 도 9는 도 8에 나타난 순회형 A/D 변환기의 주요한 동작 스텝에 있어서의 회로 접속을 개략적으로 나타내는 도면이다. 순회형 A/D 변환기(21a)는 도 2, 도 6 및 도 8에 나타난 어느 타이밍 차트에 의해서도 동작 가능하다.
순회형 A/D 변환기(21a)는, 이득 스테이지(23)에 대신하여, 차분 신호의 순회형 A/D 변환을 위한 처리를 행하는 이득 스테이지(24)를 포함한다. 이득 스테이지(24)는, 차분 신호를 생성하기 위해서 잡음 감쇄 처리를 제1 및 제2의 처리 모드로 실행 가능하다. 혹은, 이득 스테이지(24)는, 차분 신호의 생성을 위해서, 잡음 감쇄 처리를 제1 및 제3의 처리 모드로 실행 가능하다. 혹은, 이득 스테이지(24)는, 차분 신호의 생성을 위해서, 잡음 감쇄 처리를 제1~제3의 처리 모드로 실행 가능하다. 타이밍 회로(31a)는 이득 스테이지(24)에 있어서의 처리 모드의 동작을 선택함과 아울러 이 선택된 잡음 감쇄 처리의 처리 모드의 동작 및 상기 순회형 A/D 변환의 동작을 제어하기 위한 제어 신호를 공급한다. 타이밍 회로(31a)는 제1의 처리 모드에 대해서는 도 2에 나타난 타이밍 차트를 실행하기 위한 제어 신호를 이득 스테이지(24)에 공급한다. 타이밍 회로(31a)는 제2의 처리 모드에 대해서는 도 6에 나타난 타이밍 차트를 실행하기 위한 제어 신호를 이득 스테이지(24)에 공급한다. 타이밍 회로(31a)는 제3의 처리 모드에 대해서는 도 8에 나타난 타이밍 차트를 실행하기 위한 제어 신호를 이득 스테이지(24)에 공급한다.
순회형 A/D 변환기(21a)에서는, 제1 및 제2의 처리 모드에서는 각각 제1 및 제2의 증폭율에 의해 증폭을 한다. 제1의 증폭율은 제2의 증폭율과 다르다. 제1의 증폭율은 커패시터(37)의 용량값과 커패시터(33, 35)의 용량값의 합과의 비 (C1＋C2)/C3에 의해 규정된다. 제2의 증폭율은 커패시터(37)의 용량값과 커패시터(33)의 용량값의 비 C1/C3에 의해 규정된다. 예를 들면 순회형 A/D 변환에 있어서의 이득 스테이지(24)의 이득이 2일 때, 이 순회형 A/D 변환기(21a)의 실시예에 의하면, 커패시터(33, 35, 37)의 조합의 변경에 의해, 제1 및 제2의 처리 모드에 있어서의 증폭율(이득 A＞1)을 바꿀 수가 있다. 또, 제3의 처리 모드에서는, 잡음 감쇄 처리에 수반하여 증폭(이득 A=1)은 행해지지 않는다. 예를 들면 순회형 A/D 변환에 있어서의 이득 스테이지(24)의 이득이 2 미만일 때, 제1 및 제2의 처리 모드에 있어서 증폭율(이득 A＞1)이 달성된다.
제2의 처리 모드는 도 6에 나타나는 타이밍 차트에 따른다. 이득 스테이지(24)는, 예를 들면 리셋 레벨 VR를 커패시터(33)에 표본화함과 아울러, 커패시터(37)를 궤환 커패시터로 한 연산 증폭 회로(39)의 입력(39b)에 커패시터(33)를 개재하여, 예를 들면 신호 레벨 VS를 받은 것에 응답하여, 연산 증폭 회로(39)의 출력(39a)에 차분 신호의 생성 및 증폭을 행한다. 이 차분 신호는 마찬가지로 커패시터(33, 35)의 각각에 표본화된다.
제3의 처리 모드는 도 8에 나타나는 타이밍 차트에 따른다. 이득 스테이지(24)는, 예를 들면 리셋 레벨 VR를 커패시터(33)에 표본화함과 아울러, 커패시터(35, 37)를 궤환 커패시터로 한 연산 증폭 회로(39)의 입력(39b)에 커패시터(33)를 개재하여, 예를 들면 신호 레벨 VS를 받은 것에 응답하여, 연산 증폭 회로(39)의 출력(39a)에 차분 신호를 생성한다. 이 차분 신호는 마찬가지로 커패시터(33, 35)의 각각에 표본화된다.
제2의 처리 모드를 보다 상세하게 설명한다. 이득 스테이지(24)는, 이득 스테이지(23)의 회로에 추가된 스위치 φ6을 포함한다. 스위치 φ6은 커패시터(35)(노드 J2)와 접지선의 사이에 접속되어 있다. 스위치 φ6을 추가할 때, 도 6에 나타난 타이밍 차트에 의해 잡음 감쇄 처리·증폭에 있어서의 동작이 변경된다. 타이밍 회로(31a)가, 도 6에 나타난 타이밍 차트를 위한 제어 신호를 공급할 때, 타이밍 차트의 제어 신호에 의해, 도 3에 나타난 스텝 (a) 및 (b)에 대신하여 스텝 (f) 및 (g)가 행해진다.
도 7을 참조하면, 잡음 감쇄 처리·증폭에 기간 스텝 (f) 및 (g)이 규정되어 있어 표본화에는 스텝 (c)이 이용된다. 순회형 A/D 변환을 위한 처리에는 기간 (d), (e)가 이용된다.
도 7에 나타난 스텝 (f)에서는, 도 6에 나타나듯이, 스위치 φS, φ0, φ2, φ4, φ6은 턴온 하고 있고, 스위치 φ1, φ3, φ5는 턴오프 하고 있다. 클록 φC는, 서브 A/D 변환 회로(예를 들면 2개의 비교기(25a, 25b))(25)의 동작 타이밍을 결정하고 있다. 스위치 수단에 의해 이하의 접속이 제공된다. 스위치 수단(6A)은, 리셋 레벨 VR의 표본화를 위해서, 커패시터(33)를 표본화 용량으로 하여 당해 아날로그·디지털 변환기(21)의 신호 입력(22)과 연산 증폭 회로(39)의 입력(39b)의 사이에 선택적으로 접속하고, 연산 증폭 회로(39)의 입력(39b)과 가상 접지선 G의 사이에 커패시터(35)를 선택적으로 접속함과 아울러, 리셋하기 위해서, 연산 증폭 회로(39)의 입력(39b)과 출력(39a)에 접속된 커패시터(37)의 양단 및 연산 증폭 회로(39)의 입력(39b)과 출력(39a)을 선택적으로 접속하기 위해서 설치된다. 또, 스위치 수단(6B)은, 연산 증폭 회로(39)의 출력(39a)을 접지선으로부터 떼어냄과 아울러, 커패시터(33)를 접지선 G로부터 떼어내고, 신호 입력(22a)를 접지선으로부터 떼어내기 위해서 설치되어 있다. 커패시터(33, 35)의 일단은 연산 증폭 회로(39)의 동작에 의해 가상 접지에 접속되어 있고, 커패시터(35)의 타단은 스위치 φ6을 개재하여 접지선에 접속되어 있다. 이득 스테이지(23)는, 연산 증폭 회로(39)의 입력(39b) 및 출력(39a) 및 커패시터(37)의 전하를 리셋하고, 순회형 A/D 변환기(21a)의 입력(22)으로부터 리셋 신호 VR를 받아 커패시터(33)에 표본화 전하를 격납한다.
도 7에 나타난 스텝 (g)에서는, 도 6에 나타나듯이, 스위치 φ0, φ2, φ4, φ6은 턴온 하고 있고, 스위치 φS, φ1, φ3, φ5는 턴오프 하고 있다. 스위치 수단(7A)은, 신호 레벨 VS의 표본화를 위해서, 커패시터(33)를 연산 증폭 회로(39)의 입력(39b)과 신호 입력(22)의 사이에 선택적으로 접속함과 아울러, 커패시터(37)를 연산 증폭 회로(39)의 입력(39b)과 출력(39a)의 사이에 궤환 용량으로 하여 선택적으로 접속하기 위해서 설치된다. 스위치 수단(7B)은, 연산 증폭 회로(39)의 리셋을 해제하여 입력(39b)과 출력(39a)을 선택적으로 떼어내고, 커패시터(35)를 신호 입력(22a)으로부터 떼어냄과 아울러, 커패시터(35)를 연산 증폭 회로(39)의 출력(39a)으로부터 떼어내고, 연산 증폭 회로(39)의 입력(39b)을 접지선으로부터 떼어내기 위해서 설치된다. 이득 스테이지(24)는, 신호 레벨 VS를 연산 증폭 회로(39)의 입력(39b)에 커패시터(33)를 개재하여 받은 것에 응답하여 커패시터(33, 37)에 있어서 표본화 전하를 재배치하여, 연산 증폭 회로(39)의 출력(39a)에 차분 신호를 생성한다. 차분 신호는, 스텝 (c)에 따라서, 커패시터(33, 35)에 격납된다. 커패시터(33, 35, 37)에 격납된 전하를 이용하여, 순회형 A/D 변환을 스텝 (d) 및 (e)에 따라서 실시한다.
간단하게 하기 위해서, n=0으로 할 때, 순회형 A/D 변환기(21)에서는, 커패시터(35)와 커패시터(37)의 비 (C2/C3)는 m－1이고, 커패시터(33)와 커패시터(37)의 비 (C1/C3)는 m이다. m은 2 이상의 수이다. 이득 스테이지(24)는, 커패시턴스 비 (C1＋C2＋C3)/(C2＋C3)에 의해 순회형 A/D 변환을 위한 처리를 행한다. 잡음 감쇄 시에 있어서의 증폭은, 커패시터(37)의 용량값과 커패시터(33, 35)의 용량값의 합과의 비 C1/C3에 의해 규정된다.
제3의 처리 모드를 보다 상세하게 설명한다. 도 8에 나타난 타이밍 차트에 의해 잡음 감쇄 처리에 있어서의 동작이 변경된다. 타이밍 회로(31a)가, 도 8에 나타난 타이밍 차트를 위한 제어 신호를 공급할 때, 타이밍 차트의 제어 신호에 의해, 도 3에 나타난 스텝 (a) 및 (b)에 대신하여 스텝 (h) 및 (i)가 행해진다.
도 9를 참조하면, 잡음 감쇄 처리에 기간 스텝 (h) 및 (i)이 규정되어 있고 표본화에는 스텝 (c)이 이용된다. 순회형 A/D 변환을 위한 처리에는 기간 (d), (e)가 이용된다. 모든 기간을 통해 스위치 φ5는 턴온이고, 스위치 φ6은 턴오프이다.
도 9에 나타난 스텝 (h)에서는, 도 8에 나타나듯이, 스위치 φS, φ0, φ2, φ4, φ5는 턴온 하고 있고, 스위치 φ1, φ3, φ6은 턴오프 하고 있다. 클록 φC는, 서브 A/D 변환 회로(예를 들면 2개의 비교기(25a, 25b))(25)의 동작 타이밍을 결정하고 있다. 스위치 수단에 의해 이하의 접속이 제공된다. 스위치 수단(8A)은, 리셋 레벨 VR의 표본화를 위해서, 커패시터(33)를 표본화 용량으로 하여 당해 아날로그·디지털 변환기(21)의 신호 입력(22)에 선택적으로 접속함과 아울러, 리셋하기 위해서, 연산 증폭 회로(39)의 입력(39b)과 출력(39a)의 사이에 궤환 커패시터로서 선택적으로 접속된 커패시터(35, 37)의 양단 및 연산 증폭 회로(39)의 입력(39b) 및 출력(39a)을 선택적으로 접속하기 위해서 설치된다. 또, 스위치 수단(8B)은, 커패시터(33)의 일단을 접지선 G로부터 떼어내고, 연산 증폭 회로(39)의 입력(39b)을 접지선 G로부터 떼어냄과 아울러, 연산 증폭 회로(39)의 출력(39a)을 신호 입력(22a)으로부터 떼어내기 위해서 설치되어 있다. 커패시터(33)의 일단은 연산 증폭 회로(39)의 동작에 의해 가상 접지에 접속되어 있다. 이득 스테이지(23)는, 연산 증폭 회로(39)의 입력(39b)과 출력(39a)을 접속하여 커패시터(35, 37)의 전하를 리셋하고, 순회형 A/D 변환기(21)의 입력(22)으로부터 리셋 레벨 VR를 받아 커패시터(33)에 표본화 전하를 격납한다.
도 9에 나타난 스텝 (i)에서는, 도 8에 나타나듯이, 스위치 φ0, φ2, φ4, φ5는 턴온 하고 있고, 스위치 φS, φ1, φ3, φ6은 턴오프 하고 있다. 스위치 수단(9A)은, 신호 레벨 VS의 표본화를 위해서, 커패시터(33)를 연산 증폭 회로(39)의 입력(39b)과 신호 입력(22)의 사이에 선택적으로 접속함과 아울러, 커패시터(35, 37)를 연산 증폭 회로(39)의 입력(39b)과 출력(39a)의 사이에 궤환 커패시터로서 선택적으로 접속하기 위해서 설치된다. 스위치 수단(9B)은, 연산 증폭 회로(39)의 리셋을 해제하여 입력(39b)과 출력(39a)을 선택적으로 떼어내고, 연산 증폭 회로(39)의 출력(39a)을 신호 입력(22)으로부터 떼어냄과 아울러, 커패시터(33)를 접지선 G로부터 떼어내고, 연산 증폭 회로(39)의 입력(39b)을 접지선 G로부터 떼어내기 위해서 설치된다. 이득 스테이지(24)는, 신호 레벨 VS를 연산 증폭 회로(39)의 입력(39b)에 커패시터(33)를 개재하여 받은 것에 응답하여 커패시터(33, 35, 37)에 표본화 전하를 재배치하여, 연산 증폭 회로(39)의 출력(39a)에 차분 신호를 생성한다. 차분 신호는, 스텝 (c)에 따라서, 커패시터(33, 35)에 격납된다. 커패시터(33, 35, 37)에 격납된 전하를 이용하여, 순회형 A/D 변환을 스텝 (d) 및 (e)에 따라서 실시한다.
순회형 A/D 변환기(21a)에 있어서, 간단하게 하기 위해서, n=0으로 할 때, 순회형 A/D 변환기(21)에서는, 커패시터(35)와 커패시터(37)의 비 (C2/C3)는 m－1이고, 커패시터(33)와 커패시터(37)의 비 (C1/C3)는 m이다. m은 2 이상의 정수이다. 잡음 감쇄 처리에 있어서의 이득은, 커패시터(37)의 용량값과 커패시터(33, 35)의 용량값의 합과의 비 C1/(C2＋C3)=1에 의해 규정된다.
제1~제3의 처리 모드에 있어서의 이득 스테이지의 이득 G0, G1, G2에 전형적인 예인 값을 나타낸다. n=0인 실시에서는, G0=C1/(C2＋C3)=1, G1=(C1＋C2)/C3=2m－1, G2=C1/C3=m이다. 예를 들면
m, 이득 G0, 이득 G1, 이득 G2
2,　 　　1,　　　 3,　　　 2
3/2,　 　1,　　　 5,　　　 3/2
이다. A/D 변환기가 같은 회로 접속이지만, 다른 이득으로 용도에 따라 나누어 사용할 수 있다. 이 이득 전환 및 A/D 변환을 위해서, 스위치 φ0이 이득 스테이지(24)의 입력(24a)과 커패시터단(33a)의 사이에 접속되고, 스위치 φ1이 커패시터단(33b)과 가상 접지 G의 사이에 접속되고, 스위치 φ2가 커패시터단(33b)과 커패시터단(35b)의 사이에 접속되고, 스위치 φ3이 커패시터단(33a)과 커패시터단(35a)의 사이에 접속되고, 스위치 φ4가 커패시터단(33b, 35b)과 입력(39b)의 사이에 접속되고, 스위치 φ5가 커패시터단(35a)과 출력(39a)의 사이에 접속되고, 스위치 φ6이 커패시터단(35a)과 접지선의 사이에 접속되어 있다. 이에 더하여 스위치 φS가 입력(39b)과 출력(39a)의 사이에 접속되어 있다.
도 10은 본 실시의 형태와 관련되는 순회형 A/D 변환기의 전체 차동 구조의 회로를 나타내는 도면이다. 2개의 스위치 φ6을 모든 기간에 턴오프 하면, 도 1에 나타나는 회로와 마찬가지로 타이밍 회로(31)로부터 제공되는 제어 신호에 의해, 순회형 A/D 변환기(21b)는 도 2에 나타나는 타이밍 차트에 따라서 동작 가능하다. 마찬가지로 타이밍 회로(31a)로부터 제공되는 제어 신호에 의해, 순회형 A/D 변환기(21b)는 도 6 및 도 8에 나타나는 타이밍 차트에 따라서 동작 가능하다.
순회형 A/D 변환기(21b)는, 이득 스테이지(23)에 대신하여 이득 스테이지(26)를 포함하고, 논리 회로(27)에 대신하여 논리 회로(28)를 포함하고, D/A 변환 회로(29)에 대신하여 D/A 변환 회로(30)를 포함한다. 순회형 A/D 변환기(21b)에서는, 이득 스테이지(26)는 모두 차동 구성이고, 서브 A/D 변환 회로는 모두 차동 구성의 비교기를 포함한다. 이득 스테이지(26)는, 제4, 제5 및 제6의 커패시터(43, 45, 57)를 더 가진다. 제4, 제5 및 제6의 커패시터(43, 45, 47)는 각각 제1, 제2 및 제3의 커패시터(33, 35, 37)에 상보적인 대응에 따라서 접속되어 있다. 잡음 감쇄 처리·증폭에서는 이득 스테이지(26)는, 예를 들면 리셋 레벨 VR를 커패시터(33, 35)의 각각 및 커패시터(43, 45)의 각각에 표본화함과 아울러, 커패시터(37) 및 커패시터(47)을 궤환 커패시터로 한 연산 증폭 회로(49)의 입력(49b, 49c)에 커패시터(33, 35) 및 커패시터(43, 45)를 개재하여 신호 레벨 VS를 받은 것에 응답하여, 연산 증폭 회로(49)의 출력(49a, 49d)에 차분 신호 및 그 상보 신호를 생성하고, 이들의 신호를 각각 커패시터(33, 35)의 각각 및 커패시터(43, 45)의 각각에 표본화한다. 순회형 A/D 변환을 위한 처리에서는 이득 스테이지(26)는, 커패시터(35, 37)의 각각 및 커패시터(45, 47)의 각각을 궤환 커패시터로 한 연산 증폭 회로(49)의 입력(49b, 49c)에 D/A 변환 회로(30)로부터의 신호를 커패시터(33) 및 커패시터(43)를 개재하여 받아 연산 증폭 회로(49)의 출력(49a, 49d)에 연산값 VOP ＋, VOP －를 생성함과 아울러, 커패시터(33) 및 커패시터(43)에 연산값 VOP ＋, VOP －를 표본화한다. 순회형 A/D 변환기(21b)에 의하면, 단순한 동작에 의해, 모두 차동 구성의 이득 스테이지(26)에 있어서도, 증폭형 잡음 감쇄 처리 및 순회형 A/D 변환을 위한 처리를 실행할 수 있고 게다가 저잡음화가 가능하다.
도 11은 본 실시의 형태의 순회형 A/D 변환기의 회로를 개략적으로 나타내는 도면이다. 이 실시예에서는, 순회형 A/D 변환 처리에 있어서의 이득이 2 미만이고, 이것을 「2－a」라고 나타낸다. 심볼 「a」는 1 미만의 정의 수이다. 2 미만의 이득을 이용함으로써 3치의 디지털 용장 코드를 이용하는 것이 불필요하게 되어, 회로 규모의 축소가 가능하게 된다. 2 미만의 이득은 도 11에 나타난 회로에 있어서, n=1, m=8로 설정하면, 이득 (C1＋C2＋C3)/(C2＋C3)=1＋(m－n)/m=1.875(a=0.125)를 얻는다. 이 커패시터 비를 이용할 때, 잡음 감쇄 처리에서는 1을 넘는 이득으로서 G1=14 및 G2=7을 선택적으로 이용할 수가 있다. 도 11(a)을 참조하면, 순회형 A/D 변환기(21b)는, 서브 A/D 변환 회로(25)로부터의 신호 SDIG(B0)의 N개의 디지털 값을 보정하여, M＋1 비트의 디지털 값을 생성하는 보정 회로(70)를 포함한다. 단, N=(M＋1)×log(2)/log(1－a)이다. 이 때문에, 순회형 A/D 변환기는 M＋1 비트의 디지털 값을 생성하기 위해서 N회(N＞M＋1)의 순회 동작을 행한다. 서브 A/D 변환 회로(예를 들면 2개의 비교기(25a, 25b))(25)는 클록 φc의 동작 타이밍에 따라 동작한다. 예를 들면, a=0.125, M=14일 때, N=16.54 비트, 즉 17비트에 상당하는 순회가 필요하다.
이득 스테이지(13)의 이득이 2 미만이므로,
Figure 112010039996315-pct00001
아날로그 입력 신호에 대응하는 진정한 디지털 값을 「X0」라고 한다. 디지털 값 X0은 VIN/VR, (VR=VRef)를 디지털화한 값이다.
Figure 112010039996315-pct00002
제i번째의 연산 증폭기의 출력 Xi라고 하고, 1비트의 A/D 변환값을 「＋1」또는 「－1」을 취하는 Di를 이용하여 나타냄과 아울러, 식 (2)로부터 X2~XN를 구하여 이들을 차례로 대입하면,
Figure 112010039996315-pct00003
가 된다. 제1항은 남은 차이므로 충분히 작다. 이 항을 무시하면,
Figure 112010039996315-pct00004
가 얻어진다. 총 합계 기호는 곱의 합 연산이다. ui=(2－a)－1－i로 정의하면, 총 합계 기호의 항은,
Figure 112010039996315-pct00005
라고 쓸 수가 있다. 따라서, 보정 회로(70)는 곱의 합 연산 회로, 혹은 등가적인 곱의 합 연산을 행하는 회로를 포함한다.
보정 회로(70)에 있어서의 보정은, 순회형 A/D 변환에 있어서의 이득에 관련지어진 보정 계수를 이용하여 비트열(N비트)의 연산 처리를 행한다. 서브 A/D 변환 회로(25)는, 연산값 VOP를 비교하기 위한 단일의 비교기(25c)를 포함한다. 논리 회로(27)는, 서브 A/D 변환 회로(25)로부터의 신호 SDIG(B0)에 응답하여, 순회형 A/D 변환을 위해서 D/A 변환 회로(29)를 제어하는 제어 신호 SCONT(φDN, φDP)를 생성한다. D/A 변환 회로(29)는 제어 신호 SCONT에 따라 동작하고, 최신의 순회형 A/D 변환의 결과에 따른 D/A 신호 SD /A를 생성한다. D/A 신호 SD /A는, 본 실시예에서는, 논리 회로(27)로부터의 제어 신호에 응답하여, 예를 들면 아래와 같은 2치(値)를 제공한다.
(1) 조건(0≥VOP)이 만족될 때, SA /D=VRef
(2) 조건(VOP＞0)이 만족될 때, SA /D=－VRef
도 11(b)에는, 타이밍 회로로부터의 신호에 따라 동작하는 이득 스테이지(23)가 나타나 있다. 잡음 감쇄 처리는, 상기의 실시예와 마찬가지로 도 11(b) 나타나는 회로에 의해 행해진다. 또, 필요한 기능에 따른 스위치 수단이 스위치 수단(1A~9B)으로부터 선택된다.
매우 적합한 실시의 형태에 있어서 본 발명의 원리를 도시하고 설명하여 왔지만, 본 발명은 그러한 원리로부터 일탈하는 일 없이 배치 및 상세에 있어서 변경될 수 있는 것은 당업자에 의해 인식된다. 본 발명은, 본 실시의 형태에 개시된 특정의 구성으로 한정되는 것은 아니다. 따라서, 특허 청구의 범위 및 그 정신의 범위로부터 오는 모든 수정 및 변경에 권리를 청구한다.
<산업상의 이용 가능성>
이상 설명한 것처럼, 본 실시의 형태와 관련되는 발명은, 이득을 가지는 잡음 감쇄 기능을 설치한 순회형 A/D 변환에 관한 것이다. CMOS 이미지 센서의 칼럼에 있어서, 증폭 기능을 가지는 잡음 감쇄 회로를 이용함으로써, 저잡음의 독출을 실시할 수가 있다. 화소로부터의 독출 신호를 증폭함으로써, 독출 이후의 신호선에 있어서 중첩되는 잡음 진폭을 상대적으로 내림과 아울러, 또 잡음 감쇄 회로의 증폭기 자신에 의해 발생되는 잡음이나 CMOS 이미지 센서의 화소 내의 증폭기에 의해 발생되는 열잡음으로부터의 영향을 저감할 수 있다. 결과적으로, 저잡음의 독출이 제공된다. 또, 이미지 센서의 칼럼에 A/D 변환기를 어레이 형상으로 배열하여 집적화 회로를 구성하고, A/D 변환기를 병렬로 동작시킴으로써 고속의 A/D 변환이 실현된다. 일단 디지털 신호로 변환된 후는, 잡음이 중첩하지 않기 때문에 저잡음의 신호 독출에 유효하다. 지금까지 회로 방식에서는 증폭형 잡음 감쇄기와 A/D 변환기의 양쪽 모두를 칼럼에 집적화할 수 있다. 그렇지만, 증폭형 잡음 감쇄기와 A/D 변환기는 다른 회로이므로 실장 면적이 커진다.
한편, 본 실시의 형태에서는, 이득을 갖게 한 잡음 감쇄 처리와 순회형 A/D 변환 처리를 공통의 커패시터와 연산 증폭기를 이용하여 실시할 수가 있어 작은 면적의 회로로 실현될 수 있다. 또, 이득을 갖게 한 잡음 감쇄 처리에 의해 저잡음의 이미지 센서를 실현할 수 있다.
따라서, 본 발명에 의하면, 단순한 동작에 의해, 효과적으로 증폭형 잡음 감쇄 처리를 행할 수가 있고, 게다가 저잡음화가 가능한 순회형 A/D 변환기가 제공된다. 증폭형 잡음 감쇄 처리 및 순회형 A/D 변환 처리를 위해서 복수의 커패시터 및 1개의 연산 증폭 회로를 낭비 없이 공유할 수 있다.
VIN … 입력 신호
VR … 제1의 신호 레벨
VS … 제2의 신호 레벨
Ri, Si, TXi … 제어 신호
11 … 수직 시프트 레지스터(shift register)
12 … 이미지 어레이(image array)
13 … 화소(pixel)
14 … 순회형 A/D 변환기의 어레이
15 … 데이터 레지스터(data register)
16 … 수평 시프트 레지스터
17 … 용장 표현-비용장 표현 변환 회로
21 … 순회형 A/D 변환기
23 … 이득 스테이지(gain stage)
25 … 서브 A/D 변환 회로
27 … 논리 회로
29 … D/A 변환 회로
31, 31a, 31b … 타이밍 회로
33, 35, 37 … 커패시터
39 … 연산 증폭 회로
41 … 전압원

Claims (13)

  1. 잡음 성분을 포함하는 제1의 신호 레벨과 이 잡음 성분에 중첩된 신호 성분을 포함하는 제2의 신호 레벨을 가지는 입력 신호를 처리하는 순회형 아날로그·디지털 변환기로서,
    제1, 제2 및 제3의 커패시터 및 연산 증폭 회로를 가지고, 잡음 감쇄 처리 및 증폭을 행하여 제1 및 제2의 증폭 신호 레벨의 차분 신호를 생성함과 아울러 상기 차분 신호의 순회형 A/D 변환을 위한 처리를 행하는 이득 스테이지와,
    상기 연산 증폭 회로의 출력으로부터의 신호를 받는 서브 A/D 변환 회로와,
    상기 서브 A/D 변환 회로에 접속된 논리 회로와,
    상기 논리 회로로부터의 제어 신호에 따라 동작하는 D/A 변환 회로와,
    상기 이득 스테이지의 상기 잡음 감쇄 처리 및 증폭 및 상기 순회형 A/D 변환의 동작을 제어하기 위한 타이밍 회로를 구비하고,
    상기 잡음 감쇄 처리에서는 상기 이득 스테이지는, 상기 제1 및 제2의 증폭 신호 레벨의 어느 일방을 상기 제1 및 제2의 커패시터의 각각에 표본화함과 아울러, 상기 제3의 커패시터를 궤환 커패시터로 한 상기 연산 증폭 회로의 입력에 접속된 상기 제1 및 제2의 커패시터를 개재하여, 상기 제1 및 제2의 증폭 신호 레벨의 어느 타방을 받은 것에 응답하여, 상기 연산 증폭 회로의 출력에 상기 차분 신호를 생성하고, 상기 차분 신호를 상기 제1 및 제2의 커패시터의 각각에 격납하고,
    상기 순회형 A/D 변환을 위한 처리에서는 상기 이득 스테이지는, 상기 제2 및 제3의 커패시터의 각각을 궤환 커패시터로 한 상기 연산 증폭 회로의 상기 입력에 접속된 상기 제1의 커패시터를 개재하여, 상기 D/A 변환 회로로부터의 신호를 받아 상기 연산 증폭 회로의 상기 출력에 연산값을 생성함과 아울러, 상기 제1의 커패시터에 상기 연산값을 표본화하는 것을 특징으로 하는 순회형 아날로그·디지털 변환기.
  2. 제1항에 있어서,
    상기 차분 신호의 증폭율은, 상기 제3의 커패시터의 용량값과 상기 제1 및 제2의 커패시터의 용량값의 합과의 비에 의해 규정되는 것을 특징으로 하는 순회형 아날로그·디지털 변환기.
  3. 제1항 또는 제2항에 있어서,
    상기 잡음 감쇄 처리에서는 상기 제1 및 제2의 커패시터는 병렬로 접속되어 있고, 상기 제3의 커패시터는 상기 연산 증폭 회로의 상기 입력과 상기 출력의 사이에 접속되어 있고,
    상기 이득 스테이지는, 상기 연산 증폭 회로의 상기 입력과 상기 출력을 리셋하여 상기 제1 및 제2의 커패시터에 상기 제1 및 제2의 증폭 신호 레벨의 어느 일방을 받아 상기 제1 및 제2의 커패시터의 각각에 표본화 전하를 격납하고,
    상기 이득 스테이지는, 상기 제1 및 제2의 증폭 신호 레벨의 어느 타방을, 상기 연산 증폭 회로의 상기 입력에 접속된 상기 제1 및 제2의 커패시터를 개재하여 받은 것에 응답하여, 상기 제1~제3의 커패시터에 상기 표본화 전하를 재배치하여 상기 연산 증폭 회로의 상기 출력에 상기 차분 신호를 생성하고,
    상기 이득 스테이지는, 상기 차분 신호를 상기 제1 및 제2의 커패시터에 표본화하여, 상기 차분 신호에 따른 전하를 상기 제1 및 제2의 커패시터의 각각에 격납하는 것을 특징으로 하는 순회형 아날로그·디지털 변환기.
  4. 제1항 또는 제2항에 있어서,
    상기 순회형 A/D 변환 처리에서는 상기 제2 및 제3의 커패시터가 병렬로 접속되어 있고, 상기 제2 및 제3의 커패시터가 상기 연산 증폭 회로에 접속되고,
    상기 이득 스테이지는, 상기 D/A 변환 회로로부터의 신호를, 상기 연산 증폭 회로의 상기 입력에 접속된 상기 제1의 커패시터를 개재하여 받은 것에 응답하여, 상기 제1의 커패시터 상의 전하를 상기 제2 및 제3의 커패시터에 전송하여 전하를 재배치함으로써 상기 연산 증폭 회로의 상기 출력에 상기 연산값을 생성하고,
    상기 제1의 커패시터는, 상기 연산값을 받아 상기 연산값에 대응한 전하를 격납하고,
    상기 순회형 A/D 변환 처리를 소망의 횟수로 반복함으로써, 상기 서브 A/D 변환 회로가 비트열을 제공하는 것을 특징으로 하는 순회형 아날로그·디지털 변환기.
  5. 제1항 또는 제2항에 있어서,
    상기 이득 스테이지는 모두 차동 구성이고,
    상기 이득 스테이지는, 제4, 제5 및 제6의 커패시터를 더 가지고,
    상기 잡음 감쇄 처리에서는 상기 이득 스테이지는, 상기 제1 및 제2의 증폭 신호 레벨의 어느 일방을 상기 제4 및 제5의 커패시터의 각각에 표본화함과 아울러, 상기 제6의 커패시터를 궤환 커패시터로 한 상기 연산 증폭 회로의 입력에 접속된 상기 제4 및 제5의 커패시터를 개재하여, 상기 제1 및 제2의 증폭 신호 레벨의 어느 타방을 받은 것에 응답하여, 상기 연산 증폭 회로의 출력에 상기 차분 신호를 생성하고, 상기 차분 신호를 상기 제4 및 제5의 커패시터의 각각에 표본화하고,
    상기 순회형 A/D 변환을 위한 처리에서는 상기 이득 스테이지는, 상기 제5 및 제6의 커패시터의 각각을 궤환 커패시터로 한 상기 연산 증폭 회로의 상기 입력에 접속된 상기 제4의 커패시터를 개재하여, 상기 D/A 변환 회로로부터의 신호를 받아 상기 연산 증폭 회로의 상기 출력에 연산값을 생성함과 아울러, 상기 제4의 커패시터에 상기 연산값을 표본화하는 것을 특징으로 하는 순회형 아날로그·디지털 변환기.
  6. 잡음 성분을 포함하는 제1의 신호 레벨과 이 잡음 성분에 중첩된 신호 성분을 포함하는 제2의 신호 레벨을 가지는 입력 신호를 처리하는 순회형 아날로그·디지털 변환기로서,
    제1, 제2 및 제3의 커패시터 및 연산 증폭 회로를 포함하고, 상기 제1 및 제2의 신호 레벨의 차분 신호를 생성하기 위해서 잡음 감쇄 처리를 실행 가능함과 아울러 상기 차분 신호의 순회형 A/D 변환을 위한 처리를 행하는 이득 스테이지와,
    상기 연산 증폭 회로의 출력으로부터의 신호를 받는 서브 A/D 변환 회로와,
    상기 서브 A/D 변환 회로에 접속된 논리 회로와,
    상기 논리 회로로부터의 제어 신호에 따라 동작하는 D/A 변환 회로와,
    상기 이득 스테이지의 상기 잡음 감쇄 처리 및 상기 순회형 A/D 변환의 동작을 제어하기 위한 타이밍 회로를 구비하고,
    상기 잡음 감쇄 처리에서는 상기 이득 스테이지는, 상기 제1 및 제2의 신호 레벨의 어느 일방을 제1의 표본화 커패시터에 표본화함과 아울러, 제1의 궤환 커패시터가 접속된 상기 연산 증폭 회로의 입력에 접속된 상기 제1의 표본화 커패시터를 개재하여, 상기 제1 및 제2의 신호 레벨의 어느 타방을 받은 것에 응답하여, 상기 연산 증폭 회로의 출력에 상기 차분 신호의 생성을 행하고, 상기 차분 신호를 상기 제1의 표본화 커패시터 및 상기 제1의 궤환 커패시터에 격납하고,
    상기 순회형 A/D 변환을 위한 처리에서는 상기 이득 스테이지는, 제2의 궤환 커패시터가 접속된 상기 연산 증폭 회로의 상기 입력에 접속된 제2의 표본화 커패시터를 개재하여, 상기 D/A 변환 회로로부터의 신호를 받아 상기 연산 증폭 회로의 상기 출력에 연산값을 생성함과 아울러, 상기 제2의 표본화 커패시터에 상기 연산값을 격납하고,
    상기 잡음 감쇄 처리는 배타적으로 실행 가능한 제1 및 제2의 처리 모드를 포함하고,
    상기 타이밍 회로는 상기 이득 스테이지의 상기 제1 및 제2의 처리 모드의 동작을 선택함과 아울러 이 선택된 처리 모드의 동작을 제어하고,
    상기 제1의 처리 모드에 있어서의 상기 이득 스테이지의 제1의 이득은 상기 제3의 커패시터의 용량값과 상기 제1 및 제2의 커패시터의 용량값의 합과의 비에 의해 규정되고,
    상기 제2의 처리 모드에 있어서의 상기 이득 스테이지의 제2의 이득은 상기 제3의 커패시터의 용량값과 상기 제1의 커패시터의 용량값의 비에 의해 규정되고,
    상기 이득 스테이지는,
    상기 제2의 표본화 커패시터가 상기 제1의 커패시터에 의해 구성되도록 상기 제1의 커패시터의 접속을 제공함과 아울러, 상기 제2의 궤환 커패시터가 상기 제2 및 제3의 커패시터에 의해 구성되도록 상기 제2 및 제3의 커패시터의 접속을 제공하기 위한 제1의 스위치 수단과,
    상기 제1의 표본화 커패시터가 상기 제1 및 제2의 커패시터에 의해 구성되도록 상기 제1 및 제2의 커패시터의 접속을 제공함과 아울러, 상기 제1의 궤환 커패시터가 상기 제3의 커패시터에 의해 구성되도록 상기 제3의 커패시터의 접속을 제공하기 위한 제2의 스위치 수단과,
    상기 제1의 표본화 커패시터가 상기 제1의 커패시터에 의해 구성되도록 상기 제1의 커패시터의 접속을 제공함과 아울러, 상기 제1의 궤환 커패시터가 상기 제3의 커패시터에 의해 구성되도록 상기 제3의 커패시터의 접속을 제공하고, 상기 차분 신호를 표본화하기 위해서, 상기 제1의 표본화 커패시터에의 상기 제2의 커패시터의 병렬 접속을 제공하기 위한 제3의 스위치 수단을 포함하는 것을 특징으로 하는 순회형 아날로그·디지털 변환기.
  7. 제6항에 있어서,
    상기 잡음 감쇄 처리는, 제1 및 제2의 처리 모드에 대해서 배타적으로 실행 가능한 제3의 처리 모드를 포함하고,
    상기 제3의 처리 모드에 있어서의 상기 이득 스테이지의 제3의 이득은 상기 제2 및 제3의 커패시터의 용량값의 합과 상기 제1의 커패시터의 용량값의 비에 의해 규정되고,
    상기 타이밍 회로는 상기 이득 스테이지의 상기 제1 및 제2의 처리 모드에 더하여 상기 제3의 처리 모드의 동작을 선택하고,
    상기 이득 스테이지는, 상기 제1의 표본화 커패시터가 상기 제1의 커패시터에 의해 구성되도록 상기 제1의 커패시터의 접속을 제공함과 아울러, 상기 제1의 궤환 커패시터가 상기 제2 및 제3의 커패시터에 의해 구성되도록 상기 제2 및 제3의 커패시터의 접속을 제공하기 위한 제4의 스위치 수단을 더 포함하는 것을 특징으로 하는 순회형 아날로그·디지털 변환기.
  8. 잡음 성분을 포함하는 제1의 신호 레벨과 이 잡음 성분에 중첩된 신호 성분을 포함하는 제2의 신호 레벨을 가지는 입력 신호를 처리하는 순회형 아날로그·디지털 변환기로서,
    제1, 제2 및 제3의 커패시터 및 연산 증폭 회로를 포함하고, 상기 제1 및 제2의 신호 레벨의 차분 신호를 생성하기 위해서 잡음 감쇄 처리를 실행 가능함과 아울러 상기 차분 신호의 순회형 A/D 변환을 위한 처리를 행하는 이득 스테이지와,
    상기 연산 증폭 회로의 출력으로부터의 신호를 받는 서브 A/D 변환 회로와,
    상기 서브 A/D 변환 회로에 접속된 논리 회로와,
    상기 논리 회로로부터의 제어 신호에 따라 동작하는 D/A 변환 회로와,
    상기 이득 스테이지의 상기 잡음 감쇄 처리 및 상기 순회형 A/D 변환의 동작을 제어하기 위한 타이밍 회로를 구비하고,
    상기 잡음 감쇄 처리에서는 상기 이득 스테이지는, 상기 제1 및 제2의 신호 레벨의 어느 일방을 제1의 표본화 커패시터에 표본화함과 아울러, 제1의 궤환 커패시터가 접속된 상기 연산 증폭 회로의 입력에 접속된 상기 제1의 표본화 커패시터를 개재하여, 상기 제1 및 제2의 신호 레벨의 어느 타방을 받은 것에 응답하여, 상기 연산 증폭 회로의 출력에 상기 차분 신호의 생성을 행하고, 상기 차분 신호를 상기 제1의 표본화 커패시터 및 상기 제1의 궤환 커패시터에 격납하고,
    상기 순회형 A/D 변환을 위한 처리에서는 상기 이득 스테이지는, 제2의 궤환 커패시터가 접속된 상기 연산 증폭 회로의 상기 입력에 접속된 제2의 표본화 커패시터를 개재하여, 상기 D/A 변환 회로로부터의 신호를 받아 상기 연산 증폭 회로의 상기 출력에 연산값을 생성함과 아울러, 상기 제2의 표본화 커패시터에 상기 연산값을 격납하고,
    상기 잡음 감쇄 처리는 배타적으로 실행 가능한 제1 및 제3의 처리 모드를 포함하고,
    상기 타이밍 회로는 상기 이득 스테이지의 상기 제1 및 제3의 처리 모드의 동작을 선택함과 아울러 이 선택된 잡음 감쇄 처리의 동작을 제어하고,
    상기 제1의 처리 모드에 있어서의 상기 이득 스테이지의 제1의 이득은 상기 제3의 커패시터의 용량값과 상기 제1 및 제2의 커패시터의 용량값의 합과의 비에 의해 규정되고,
    상기 제3의 처리 모드에 있어서의 상기 이득 스테이지의 제3의 이득은 상기 제2 및 제3의 커패시터의 용량값의 합과 상기 제1의 커패시터의 용량값의 비에 의해 규정되고,
    상기 이득 스테이지는,
    상기 제2의 표본화 커패시터가 상기 제1의 커패시터에 의해 구성되도록 상기 제1의 커패시터의 접속을 제공함과 아울러, 상기 제1의 궤환 커패시터가 상기 제2 및 제3의 커패시터에 의해 구성되도록 상기 제2 및 제3의 커패시터의 접속을 제공하기 위한 제1의 스위치 수단과,
    상기 제1의 표본화 커패시터가 상기 제1 및 제2의 커패시터에 의해 구성되도록 상기 제1 및 제2의 커패시터의 접속을 제공함과 아울러, 상기 제1의 궤환 커패시터가 상기 제3의 커패시터에 의해 구성되도록 상기 제3의 커패시터의 접속을 제공하기 위한 제2의 스위치 수단과,
    상기 제1의 표본화 커패시터가 상기 제1의 커패시터에 의해 구성되도록 상기 제1의 커패시터의 접속을 제공함과 아울러, 상기 제1의 궤환 커패시터가 상기 제2 및 제3의 커패시터에 의해 구성되도록 상기 제2 및 제3의 커패시터의 접속을 제공하기 위한 제4의 스위치 수단을 포함하는 것을 특징으로 하는 순회형 아날로그·디지털 변환기.
  9. 제1항, 제6항, 제8항 중 어느 한 항에 있어서,
    상기 서브 A/D 변환 회로는, 상기 이득 스테이지로부터의 신호를 소정의 2개의 기준 신호와 비교함으로써 3치의 용장 디지털 신호를 생성하는 것을 특징으로 하는 순회형 아날로그·디지털 변환기.
  10. 제1항, 제6항, 제8항 중 어느 한 항에 있어서,
    상기 제2의 커패시터와 상기 제3의 커패시터의 비 (C2/C3)는 m－1이고,
    상기 제1의 커패시터와 상기 제3의 커패시터의 비 (C1/C3)는 m이고,
    m은 2 이상의 수인 것을 특징으로 하는 순회형 아날로그·디지털 변환기.
  11. 제1항, 제6항, 제8항 중 어느 한 항에 있어서,
    상기 순회형 A/D 변환에 있어서의 상기 이득 스테이지의 이득은 2인 것을 특징으로 하는 순회형 아날로그·디지털 변환기.
  12. 제1항, 제6항, 제8항 중 어느 한 항에 있어서,
    상기 순회형 A/D 변환에 있어서의 상기 이득 스테이지의 이득은 2 미만이고,
    당해 순회형 아날로그·디지털 변환기는 상기 이득에 관련지어진 보정 계수를 이용하여, N회의 순회형 A/D 변환 동작에 의한 상기 서브 A/D 변환 회로로부터의 디지털 값을 보정하여, M＋1(N＞M＋1) 비트의 디지털 값을 생성하는 보정 회로를 더 구비하는 것을 특징으로 하는 순회형 아날로그·디지털 변환기.
  13. 제1항, 제6항, 제8항 중 어느 한 항에 있어서,
    상기 서브 A/D 변환 회로는, 상기 이득 스테이지로부터의 신호를 소정의 기준 신호와 비교하는 비교기를 포함하는 것을 특징으로 하는 순회형 아날로그·디지털 변환기.
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