KR20070073854A - 통합된 아날로그 입력 전단 장치 및 방법 - Google Patents

통합된 아날로그 입력 전단 장치 및 방법 Download PDF

Info

Publication number
KR20070073854A
KR20070073854A KR1020077009969A KR20077009969A KR20070073854A KR 20070073854 A KR20070073854 A KR 20070073854A KR 1020077009969 A KR1020077009969 A KR 1020077009969A KR 20077009969 A KR20077009969 A KR 20077009969A KR 20070073854 A KR20070073854 A KR 20070073854A
Authority
KR
South Korea
Prior art keywords
gain
analog
stage
input signal
configurable
Prior art date
Application number
KR1020077009969A
Other languages
English (en)
Other versions
KR101222278B1 (ko
Inventor
앤드류 더블유. 루날스
사무엘 씨. 네이스
Original Assignee
스미스 에어로스페이스 엘엘씨
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 스미스 에어로스페이스 엘엘씨 filed Critical 스미스 에어로스페이스 엘엘씨
Publication of KR20070073854A publication Critical patent/KR20070073854A/ko
Application granted granted Critical
Publication of KR101222278B1 publication Critical patent/KR101222278B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/34—Negative-feedback-circuit arrangements with or without positive feedback
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H03F3/45071—Differential amplifiers with semiconductor devices only
    • H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
    • H03F3/45475—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using IC blocks as the active amplifying circuit
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03G—CONTROL OF AMPLIFICATION
    • H03G1/00—Details of arrangements for controlling amplification
    • H03G1/0005—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal
    • H03G1/0088—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal using discontinuously variable devices, e.g. switch-operated
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/124—Sampling or signal conditioning arrangements specially adapted for A/D converters
    • H03M1/129—Means for adapting the input signal to the range the converter can handle, e.g. limiting, pre-scaling ; Out-of-range indication
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/45—Indexing scheme relating to differential amplifiers
    • H03F2203/45138—Two or more differential amplifiers in IC-block form are combined, e.g. measuring amplifiers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/45—Indexing scheme relating to differential amplifiers
    • H03F2203/45572—Indexing scheme relating to differential amplifiers the IC comprising one or more Zener diodes to the input leads
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/45—Indexing scheme relating to differential amplifiers
    • H03F2203/45616—Indexing scheme relating to differential amplifiers the IC comprising more than one switch, which are not cross coupled

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Theoretical Computer Science (AREA)
  • Analogue/Digital Conversion (AREA)
  • Control Of Amplification And Gain Control (AREA)
  • Amplifiers (AREA)

Abstract

아날로그 입력 전단(analog input front end)은 구성가능한 이득 스테이지(configurable gain stage) 및 아날로그-디지털 변환기를 포함한다. 구성가능한 이득 스테이지는 차동 아날로그 입력 신호와 같은 아날로그 입력 신호를 수신하고, 최대값과 최소값 사이의 특정 전압 범위 내에 있는 이득-조정된 아날로그 입력 신호를 출력하기 위하여, 아날로그 입력 신호에 이득값을 제공한다. 아날로그-디지털 변환기는 이득-조정된 아날로그 입력 신호를 수신하고, 아날로그 입력 신호를 나타내는 디지털 신호를 출력하기 위하여, 이득-조정된 아날로그 입력 신호에 아날로그-디지털 변환을 수행한다.
아날로그-디지털 변환기, 아날로그 입력 전단

Description

통합된 아날로그 입력 전단 장치 및 방법{UNIFIED ANALOG INPUT FRONT END APPARATUS AND METHOD}
본 발명은 일반적으로 전단(front end) 시스템에 관한 것이다. 특히, 본 발명은 통합된 아날로그 입력 전단 장치 및 방법에 관한 것이다.
다수의 특수화된 회로들이 소정 타입의 신호를 측정하기 위해 존재한다. 이러한 회로들의 다양성은 얼만큼의 양 또는 어떤 타입이 특정 응용에 포함되어야 하는지 정확하게 계획하는 것을 곤란하게 한다. 이는 상이한 타입의 항공기에서와 같이 상이한 타입의 플랫폼에서의 재사용을 필요로 하는 응용에서 특히 그렇다.
따라서, 상이한 타입의 응용 및 상이한 타입의 플랫폼에 대해 이용될 수 있는 통합된 아날로그 입력 전단을 갖는 것이 바람직하다.
본 발명의 일 양태는 아날로그 입력 전단에 관한 것이다. 아날로그 입력 전단은 구성가능한 이득 스테이지(configurable gain stage) 및 아날로그-디지털 변환기를 포함한다. 구성가능한 이득 스테이지는 차동 아날로그 입력 신호와 같은 아날로그 입력 신호를 수신하고, 아날로그-디지털 변환기의 입력 범위와 양립가능한 특정 전압 범위 내에 있는 이득-조정된 아날로그 신호를 출력하기 위하여, 아날로그 입력 신호에 이득값을 제공한다. 아날로그-디지털 변환기는 이득-조정된 아날로그 입력 신호를 수신하고, 아날로그 입력 신호를 나타내는 디지털 신호를 출력하기 위하여, 이득-조정된 아날로그 입력 신호에 아날로그-디지털 변환을 수행한다.
본 발명의 다른 양태는 아날로그 입력 신호를 디지털 신호로 변환하는 방법에 관한 것으로, 구성가능한 이득 스테이지에 의해 아날로그 입력 신호를 수신하는 단계를 포함한다. 본 방법은 또한 최대값과 최소값 사이의 특정 전압 범위 내에 있는 이득-조정된 아날로그 입력 신호를 출력하도록, 구성가능한 이득 스테이지에 의해 아날로그 입력 신호에 이득값을 제공하는 단계를 또한 포함한다. 본 방법은 또한, 아날로그-디지털 변환기에 의해, 구성가능한 이득 스테이지로부터 출력된 이득-조정된 아날로그 입력 신호를 수신하는 단계를 포함한다. 본 방법은 또한, 아날로그 입력 신호를 나타내는 디지털 신호를 출력하도록, 아날로그-디지털 변환기에 의해 이득-조정된 아날로그 입력 신호에 아날로그-디지털 변환을 수행하는 단계를 포함한다.
본 발명의 또 다른 양태는 구성가능한 이득 스테이지에 관한 것으로, 제1 저항값을 갖는 제1 저항, 제2 저항값을 갖는 제2 저항 및 제1 연산 증폭기를 포함하는 양의 차동 입력 신호 스테이지를 포함한다. 구성가능한 이득 스테이지는 또한, 제1 저항값을 갖는 제3 저항, 제2 저항값을 갖는 제4 저항 및 제2 연산 증폭기를 포함하는 음의 차동 입력 신호 스테이지를 포함한다. 구성가능한 이득 스테이지는 또한, 제1 내지 제6 스위치 - 제1 및 제2 스위치는 양의 차동 입력 신호 스테이지에 제공되고, 제3 및 제4 스위치는 음의 차동 입력 신호 스테이지에 제공되고, 제5 스위치는 양의 차동 입력 신호 스테이지와 음의 차동 입력 신호 스테이지 사이에 제공되고, 제6 스위치는 접지 전위와 양의 차동 입력 신호 스테이지 및 음의 차동 입력 신호 스테이지 중 적어도 하나 사이에 제공됨- 를 포함한다. 구성가능한 이득 스테이지는 입력 차동 신호쌍에 단위 초과 이득값을 제공하는 제1 동작 모드, 입력 차동 신호쌍에 단위 이득값을 제공하는 제2 동작 모드, 및 입력 차동 신호쌍에 0보다 크고 단위보다 작은 이득값을 제공하는 제3 동작 모드로 동작할 수 있다.
본 발명의 또 다른 양태는 이득 스테이지 및 아날로그-디지털 변환기 유닛을 위한 교정(calibration) 회로에 관한 것이다. 교정 회로는 연산 증폭기, 디지털-아날로그 변환기, 연산 증폭기와 디지털-아날로그 변환기 사이에 제공된 저항 래더, 디지털-아날로그 변환기에 접속된 전압 기준 유닛, 및 이득 스테이지 및 아날로그-디지털 변환기 유닛에 온/오프 접속을 제공하는 복수의 스위치를 포함한다. 교정 회로는, 이득 스테이지 및 상기 아날로그-디지털 변환기의 모든 동작 모드에 대하여, 이득 스테이지 및 아날로그-디지털 변환기 유닛의 총 에러를 소정의 값보다 작게 유지하도록 구성된다.
본 발명의 다른 특징 및 이점은 이하의 상세한 설명 및 첨부 도면으로부터 본 기술분야의 당업자에게 명백해질 것이다. 그러나, 상세한 설명 및 구체적인 예들이 본 발명의 바람직한 실시예를 나타내기는 하지만 예시의 방식으로 서술되었으며 한정하는 방식은 아니라는 것이 이해되어야 한다. 본 발명의 범위 내의 다수의 수정 및 변경이 본 발명의 사상을 벗어나지 않고 이루어질 수 있으며, 본 발명은 이러한 모든 수정을 포함한다.
이하, 첨부 도면을 참조하여 예시적인 실시예를 설명하는데, 도면에서 동일한 부호는 동일한 요소를 나타낸다:
도 1은 본 발명의 일 실시예에 따른 통합된 아날로그 입력 전단의 전체적인 토폴로지(topology)를 도시하는 회로 레벨도이다.
도 2는 제1 실시예의 바람직한 구성에 제공된 실제 저항값 및 커패시턴스값을 갖는 통합된 아날로그 입력 전단의 구성가능한 이득 스테이지 부분을 도시하는 회로 레벨도이다.
도 3은 감쇠 모드에서 동작하는 구성가능한 이득 스테이지를 도시하는 회로 레벨도이다.
도 4는 단위(unity) 이득 모드에서 동작하는 구성가능한 이득 스테이지를 도시하는 레벨도이다.
도 5는 양의(positive) 이득 모드에서 동작하는 구성가능한 이득 스테이지를 도시하는 회로 레벨도이다.
도 6은 제1 실시예의 바람직한 구성에 따라 이용될 수 있는 아날로그-디지털 변환기를 도시하는 블록도이다.
도 7은 제1 실시예에 따른 시스템에 영향을 미치는 에러를 도시하는 블록도이다.
도 8은 본 발명의 제2 실시예에 따른, 통합된 아날로그 입력 전단에 결합된 교정 유닛을 도시하는 블록도이다.
도 9는 제2 실시예의 바람직한 구성에 따른 교정 유닛을 도시하는 회로 레벨도이다.
이하의 설명에서, 설명의 목적으로, 본 발명의 완전한 이해를 제공하기 위하여 다양하고 구체적인 상세사항들을 설명한다. 그러나, 예시적인 실시예들은 이러한 상세사항 없이도 실시될 수 있음은 본 기술분야의 당업자에게 자명할 것이다. 다른 예에서, 예시적인 실시예들의 설명을 편리하게 하기 위해, 구조 및 디바이스를 약도(diagram)로 도시한다.
이하, 도 1 에서 본 발명의 제1 실시예에 따른 통합된 아날로그 입력 전단의 전체적인 토폴로지를 도시한다. 통합된 아날로그 입력 전단은 고성능이며 데이터 획득을 위한 매우 범용적인 아날로그 신호 프로세싱 및 변환 회로이다. 이러한 회로는 차동 신호와 같은 입력 신호에 대하여 복수의 풀-스케일(full-scale) 범위에서 아날로그 대 디지털(A-to-D) 변환을 수행하도록 통합된 아날로그 입력 전단을 설정할 수 있는 디지털 커맨드에 의해 실시간으로 구성가능하다. 바람직한 실시예에서, 차동 입력 신호쌍에 대하여, ±0.3125 볼트 내지 ±200 볼트까지 12개의 가능한 풀-스케일 범위가 존재한다. 물론, 다른 풀-스케일 범위가 본 발명에 따라 제조된 통합된 아날로그 입력 전단에 대해 가능할 수도 있다.
통합된 아날로그 입력 전단은 D.C. 로부터 소정의 주파수까지 아날로그 입력 신호에 대하여 신호 프로세싱 및 변환을 수행할 수 있다. 바람직한 실시예에서, 소정의 주파수는 500Hz 이지만, 본 기술분야의 당업자에게 알려진 바와 같이 특정 목적에 적절한, 임의의 바람직한 주파수(예를 들어, 50Hz 와 10kHz 사이의 값)로 물론 설정될 수도 있다.
통합된 아날로그 입력 전단은 14비트의 분해능(resolution) 및 1%의 풀 스케일보다 양호한 정확도를 갖도록 설계된다. 이는 매우 주의깊게 개발되고 매우 플렉시블한 토폴로지와 Maxim Integrated Products, Inc. 및 Alpha, Inc. 에 의해 제조된 것들과 같은 주문 설계된 소자들을 이용함으로써 달성된다.
도 1을 참조하여 본 발명의 제1 실시예를 설명하는데, 도 1은 통합된 아날로그 입력 전단을 구성하는 전체적인 회로를 도시한다. 통합된 아날로그 입력 전단(100)은 이산 소자들로 이루어진 구성가능한 이득 스테이지(110) 및 아날로그-디지털 변환기(120)를 포함한다. 바람직한 실시예에서, 아날로그-디지털 변환기(120)는 Maxim Integrated Products, Inc.에 의해 제조된 Max 1338 A/D 변환기이지만, 본 기술분야의 당업자라면, 본 발명의 범위 내에서, 다른 타입의 변환기들이 통합된 아날로그 입력 전단(100)의 아날로그-디지털 변환기(120) 부분에 대하여 이용될 수 있음을 알 것이다. 여기에 언급된 가변적인 풀 스케일 범위는 Max 1338 의 기능이며, 본 발명의 실시예에 따른 통합된 아날로그 입력 전단에서 이용될 수 있는 다른 타입의 A/D 변환기는 이러한 특징을 가질 수도 있고, 갖지 않을 수도 있다.
바람직한 실시예에서, 구성가능한 이득 스테이지(110)는 3개의 개별 이득 설정을 제공하고, 아날로그-디지털 변환기(120)는 4개의 개별 이득 설정(실제로, A/D에 대한 풀 스케일 설정)을 제공함으로써, 통합된 아날로그 입력 전단(100)에 대하 여 3×4=12 풀 스케일 범위를 갖는다.
도 1 및 도 2에서, 구성가능한 이득 스테이지(110)는 19R(R은 소정의 값임)의 저항값을 갖는 제1 저항(R1), R의 저항값을 갖는 제2 저항(R2), 7R이 저항값을 갖는 제3 저항(R3), C의 커패시턴스값을 갖는 제1 커패시터(C1), 제1 제너 다이오드(D1), 제1 연산 증폭기(U1), 19R의 저항값을 갖는 제4 저항(R4), R의 저항값을 갖는 제5 저항(R5), 7R의 저항값을 갖는 제6 저항(R6), C의 커패시턴스값을 갖는 제2 커패시터(C2), 제2 제너 다이오드(D2), 및 제2 연산 증폭기(U2)를 포함한다. 또한, 제1 스위치(S1), 제2 스위치(S2), 제3 스위치(S3), 제4 스위치(S4), 제5 스위치(S5) 및 제6 스위치(S6)가 통합된 아날로그 입력 전단(100)에 포함됨으로써, 이러한 스위치들(S1-S6)의 배열이 구성가능한 이득 스테이지(110)의 소정의 이득 설정을 결정한다.
도 1에서, (차동 입력 신호쌍의) 양의 차동 입력 신호는 제1 저항(R1)에 입력되고, (차동 입력 신호쌍의) 음의 차동 입력 신호는 제4 저항(R4)에 입력됨으로써, 통합된 아날로그 입력 전단(100)이 차동 입력 신호에 대응한 디지털값을 결정하도록 구성된다.
구성가능한 이득 스테이지(110)는 이하의 3개의 기본 목적을 지원한다: a)A/D 변환기(120)의 입력 신호 범위를 넘어서고 A/D 변환기(120)에 손상을 줄 수 있는 대신호를 감쇠시키고, b)A/D 변환기(120)의 입력 신호 범위보다 작은 소신호를 증폭시키고, c)A/D 변환기(120)의 비교적 낮은 입력 임피던스(대략 15K Ohm)에 의해 감쇠될 수 있는 신호 소스에 대한 고입력 임피던스/저출력 임피던스 버퍼로서 의 역할을 한다.
구성가능한 이득 스테이지(110)의 3개의 상이한 이득 구성은 디지털로 제어가능한 아날로그 스위치들(S1-S6)에 의해 선택가능하다. R1-R3 및 R4-R6은 Alpha, Inc.에 의해 판매되는 것과 같은, 3개로 주문자 패키지화된 저항인 것이 바람직하다. 바람직한 실시예에서, 저항 팩들(packs) 각각은 0.02% 정밀도로 19:1:32 저항비를 충족시킨다.
연산 증폭기(U1, U2)는 높은 정밀도, 낮은 바이어스 전류, 낮은 오프셋 전압의 연산 증폭기인 것이 바람직하다. 커패시터들(C1, C2)은 바람직한 실시예에서 10pF 커패시터들이고, 소정의 주파수 범위 위에서 잘 생성되는 저역 통과 필터의 하이 엔드(high end)를 유지하며 연산 증폭기(U1, U2)에 대하여 다소의 필터링 및 오실레이션 보호를 제공하기 위해 포함된다. 바람직한 실시예에서, (통합된 아날로그 입력 전단(100)에 입력되는 신호에 대한) 소정의 주파수 범위는 D.C.(0Hz) 내지 500Hz 이며, 이러한 주파수 범위는 통합된 아날로그 입력 전단(100)이 측정하도록 설계된 신호의 범위이다. 제너 다이오드(D1, D2)들은 연산 증폭기(U1, U2) 및 스위치들(S1-S6)을 그 레일들(rails) 위의 전압으로부터 보호하는데 이용되며, 따라서 제너 다이오드(D1, D2)는 (양극성 신호들에 대한) 백투백(back-to-back) 다이오드로서 구성된다.
도 3은 0.05의 이득을 갖는 감쇠 모드로 스위칭된 경우에 구성가능한 이득 스테이지(110)의 토폴로지를 도시하며, 실제 저항 및 커패시턴스값은 구성가능한 이득 스테이지(110)의 바람직한 구현에서 나타낸다. 이러한 동작 모드는 입력 전 압 범위가 ±200V 입력 범위와 같이 큰 경우에 유용하며, 큰 입력 범위는 A/D로의 입력에 적절한 ±10V 입력 범위로 크게 감소된다. 감쇠 모드에서, 스위치(S1, S4 및 S6)는 폐쇄되고, 모든 다른 스위치(S2, S3 및 S5)는 개방된다. 도 3에서, 스위치들(S1-S6)은 5Ω 저항에 의해 표현되며, 구성가능한 이득 스테이지(110)의 바람직한 구현에 사용되는 Maxim Max4665 스위치의 최대 온(on)-저항을 나타낸다.
이러한 동작 모드에서, 구성가능한 이득 스테이지(110)는 전압 분배기로서 기능하며, 따라서 구성가능한 이득 스테이지(110)의 이득은 이하와 같다:
G-=(R2+RS1)/(R1+R2+RS1)(음의 레그(leg)에 대하여) (1)
G+=(R5+RS4+RS6)/(R4+R5+RS4+RS6)(양의 레그에 대하여) (2)
이러한 경우에, 연산 증폭기(U1, U2)에 의해 어떠한 이득도 제공되지 않음으로써, 저항(R3, R6) 양단에 걸친 전압 강하는 연산 증폭기(U1, U2)에 입력된 반전 입력의 바이어스 전류에만 의존한다.
따라서, 차동 신호의 이득은 이하와 같이 계산된다:
G = Voutdiff/Vindiff (3) = G+V+ - G-V-/Vindiff (4)
= G+(Vincm + Vindiff/2) - G-(Vincm - Vindiff/2)/Vindiff (5)
= Vindiff(G+ + G-)/2 + Vincm(G+ - G-)/Vindiff (6)
G = (G+ + G-)/2 + K(G+- G-) (7)
여기에서, K=Vincm/Vindiff 이며, 입력 공통 모드 대 입력 차동 모드의 비이다.
이상적인 경우에, 바람직한 실시예에서, 이하의 이득에 대해서, R1=R4=615.5kΩ이고, 모든 스위치 저항은 제로이다:
G = G+ = G- = 32.4/(615.6 + 32.4) = 0.05000 (8)
저항 허용오차(바람직한 실시예에서 사용된 저항들에 대한 0.02% 허용오차) 및 스위치들의 저항(바람직한 실시예에서 사용된 Max 4665 스위치들에 대한 3-5Ω)에 의해 이득 에러가 도입된다. 전술한 식(7)로부터, 이득 에러는 양 및 음의 차동 레그들 양자에 공통인 평균 에러(첫번째 항) 또는 공통 모드비 K에 비례하는 부정합(mismatched) 에러(두번째 항)의 결과 중 하나로서 발생할 수 있음을 알 수 있다.
각각의 레그에 대한 최대 및 최소 이득은 이하와 같이 계산된다:
G+ MAX = (32406.48 + 5 + 5)/(615476.88- + 32406.48 + 5 + 5) = 0.050033666 (9)
G+ MIN = (32393.52 + 3 + 3)/(32393.52- + 615723.12 + 3 + 3) = 0.0049989798 (10)
G- MAX = (32406.48 + 5)/(615476.88- + 32406.48 + 5) = 0.050026335 (11)
G- MIN = (32393.52 + 3)/(32393.52-+615723.12 + 3) = 0.049985401 (12)
신호가 접지에 걸쳐 균등하게 분포한 경우에(Vincm = K = 0), 가장 큰 에러는 전술한 0.05 로부터 가장 큰 절대 평균 차이를 갖는 이득쌍에 대응할 것이다. 따라서, 0.060001% 의 이득 에러에 대해서,
G = (G+ MAX + G- MAX)/2 = 0.050030001 (13)
K≤0.5(음의 레그가 접지된 포인트임)에 대해서 가장 큰 에러는 2개의 레그의 가장 큰 평균 에러에 의존한다. K>0.5에 대해서, 최대 에러 %는 이하와 같이 계산된다:
GERRMAX % = (G+ MAX + G- MAX)/2 - 0.05 + K(G+ MAX + G- MAX))/0.05*100 (14)
따라서, 에러는 공통 모드에 비례하고, 구성가능한 이득 스테이지(110) 및 A/D 변환기(120)의 에러 피겨(figure)에 의해 이용된 에러 버짓(budget)의 퍼센티지에 기초하여 공통 모드의 제한 요소가 된다.
도 4는 단위 이득(이득=1) 모드에서의 구성가능한 이득 스테이지(110)의 토폴로지를 도시한다. 이러한 동작 모드는 입력 신호 전압 범위가 A/D로의 입력에 대한 적절한 범위에 있지만, 높은 입력 임피던스/낮은 입력 임피던스 버퍼가 필요한 경우에 적절하다. 이러한 모드에서, 32.4kΩ 저항(R2, R5)은 전압 분배기 또는 연산 증폭기(U1, U2) 주위에서 증폭하는 것으로서 스위칭되지 않는다. 따라서, 도 4의 회로는 G=1 을 가지며 이득 에러를 갖지 않는다. G=1 모드에서의 에러의 주된 성분은 연산 증폭기(U1,U2)의 입력에서의 누설 전류, 및 연산 증폭기(U1,U2)의 오 프셋 전압뿐만 아니라 615.6kΩ 저항(R1,R4) 및 226.8kΩ 저항(R3,R6) 양단에 발생하는 전압 강하에 기인한다. 바람직한 실시예에서, 연산 증폭기는 OP4177ARU 연산 증폭기이며, 이하의 특성을 갖는다: 최악의 경우에, VOS=±120μV, IBIAS=±2nA, IOFFSET=±2nA이고, -40℃<TA<125℃ 이다. 따라서, 바람직한 실시예에서의 오프셋 에러는 이하와 같다: 회로의 하나의 레그에 대하여,
VOS + VR615 .6 + VR226 .6 (15)
=VOS + (IBIAS + IOFFSET) * 615.6K + (IBIAS + IOFFSET)*226.8K (16)
=2.647mV
에러가 음의 양일 수 있으므로, 하나의 레그의 에러가 다른 레그의 에러의 반대인 경우에 완전히 최악의 경우가 발생할 수 있으며, 2.647mV + 2.647mV = 5.294mV의 총 에러를 나타낸다. A/D(120)의 ±10V 풀-스케일 범위상에서, 이러한 에러는 0.05294% 에러에 대응할 것이다. 바람직한 실시예에서 사용되는 경향이 있는 최소의 풀-스케일 A/D 범위는 ±1.25V 이며, 이는 0.424% 에러에 대응할 것이다.
도 5는 이득 모드(이득>1)에서 동작하는 구성가능한 이득 스테이지(110)를 도시한다. 이러한 동작 모드는 입력 전압 범위가 ±0.3125V 입력 범위와 같이 작은 경우에 유용하며, 이렇게 작은 입력 범위는 A/D(120)로의 입력에 적절한 ±2.5V 입력 범위로 확장된다. 이러한 모드에서, 차동의 음의 측은 VIN-에 결합되고, 전압은 이득을 갖지 않는 연산 증폭기(U1)를 통해 버퍼링된다. 스위치 S3가 폐쇄되어, 저항 R5의 하측이 Vout-에 붙는다. 스위치 S4가 폐쇄되어 저항 R5를 저항 R6에 접속함으로써, 연산 증폭기 U2 주위에서 이득=(226.8 + 32.4)/32.4=8 을 갖는 증폭기를 형성한다. 실제로, 연산 증폭기 U2 및 저항 R5와 R6 은 기본적인 비반전 증폭기로서 동작한다. 접지를 기준으로 하는 대신에, 이러한 증폭기는 VIN -와 동일한 Vout -을 기준으로 한다. 8x 이득 차동 이득을 획득하는 이러한 방법은 구성가능한 이득 스테이지(110)의 양(both) 레그가 8의 이득을 갖는다면 G=0.05 감쇠 모드의 접근을 따르는 것보다 공통 모드 전압에 보다 내성이 있다.
사실은, 이득 모드에서의 구성가능한 이득 스테이지에 대한 이상적인 이득은 이하와 같다:
Figure 112007032812164-PCT00001
(17)
Figure 112007032812164-PCT00002
(18)
또는,
Figure 112007032812164-PCT00003
(19)
구성가능한 이득 스테이지(110)에서의 에러는 연산 증폭기(U1,U2)에서의 바이어스 전류 및 오프셋 전압에 의해 유발되며, 이는 이득=1 동작 모드에 대해 언급된 것과 유사한 오프셋 에러를 유발한다. 또한, 구성가능한 이득 스테이지(110)에서의 에러는, 이론적으로 폐쇄된 스위치들로서 동작하는 경우에, 스위치 S3 및 S4 의 0이 아닌(finite) 저항값 및 저항 R5 및 R6 의 허용오차에 기인하는 저항비 에 러로 인해 유발되는데, 이들 모두가 이득 에러를 발생시킨다.
구성가능한 이득 스테이지(110)의 음의 레그에서의 오프셋은 이득=1인 경우에 2.647mV와 동일하다. 구성가능한 이득 스테이지(110)의 양의 레그에서의 오프셋은 32.4kΩ 저항 R5가 스위칭 인 되기(switched in) 때문에(스위치 S3, S4 및 S5 가 폐쇄됨) 상이하므로, 음의 전류가 32.4kΩ 저항 R5와 226.8kΩ 저항 R6 사이에 분배된다. 또한, 이러한 조합으로 인한 에러가 입력보다는 출력에 더해지므로, 이를 입력으로의 기준으로 하기 위해서는 이득에 의해 나누어져야 한다. 오프셋에 대한 식은 이하와 같이 계산된다.
Figure 112007032812164-PCT00004
(20)
최악의 가능한 경우에, 2개의 연산 증폭기(U1,U2)의 극성은 양의 레그와 음의 레그의 오프셋이 반대 방향이 되게 배향됨으로써, 그 합의 전체 오프셋은,
Figure 112007032812164-PCT00005
로 됨으로써, 입력으로의 기준이 된다.
에러항을 포함하여, DC 이득식은 이하와 같다:
Figure 112007032812164-PCT00006
(21)
Figure 112007032812164-PCT00007
(22)
최저의 이득은 저항 R6이 그 허용오차의 음의 끝에 있고, 저항 R5가 그 허용오차의 양의 끝에 있고, 양 스위치가 5Ω인 경우에 발생하며, 이하로 귀결된다:
-0.00526 의 이득 에러에 대해서,
Figure 112007032812164-PCT00008
(23)
최고의 이득은 저항 R6이 그 허용오차의 양의 끝에 있고, 저항 R5가 그 허용오차의 음의 끝에 있고, 양(both) 스위치가 제로(0) 저항인 경우에 발생하며, 이하로 귀결된다:
0.00280의 이득 에러에 대해서,
Figure 112007032812164-PCT00009
(24)
이하, 통합된 아날로그 입력 전단(100)의 일부를 형성하는 아날로그-디지털 변환기(120)를 설명한다. 전술한 바와 같이, 바람직한 실시예에서 아날로그-디지털 변환기(120)는 ACGO 4-채널, 14-비트 차동 A-D 변환기에 대응하지만, 본 기술분야의 당업자라면 본 발명의 사상 및 범위 내에서 임의의 타입 또는 모델의 A-D 변환기가 이용될 수 있음을 알 것이다. 도 6은 ACGO A-D 변환기(120)의 상세사항을 도시한다. 트랙-및-홀드(track-and-hold) 회로(610)는 4개의 모든 채널들이 동시에 샘플링되고 변환 회로의 단일 블록에 의해 시퀀스로 변환되는 것을 허용한다.
바람직한 실시예에서 프로그래머블 게이트 어레이로서 구현되는 범위 선택 회로(620)는, A-D 변환기가 A-D 변환기(120)로 입력된 디지털 커맨드(신호 D0, D1)에 의해 채널마다 복수의 상이한 범위에 대해 구성되는 것을 허용한다. 바람직한 실시예에서, 상이한 범위는 ±10V, ±5V, ±2.5V, ±1.25V 에 대응한다. 본 기술분야의 당업자라면, 본 발명의 사상 및 범위 내에서, 가능한 범위의 개수, 및 이러 한 범위의 실제값이 바람직한 실시예에 대하여 전술한 것들과 상이할 수도 있음을 알 것이다.
도 6에 도시한 바와 같이, A-D 변환기(120)는 차동 멀티플렉서(630)(바람직한 실시예에서의 4x 차동 멀티플렉서) 및 N-비트 차동 A-D 변환기 스테이지(640)(바람직한 실시예에서 N=14임)를 또한 포함한다. 바람직한 실시예의 A-D 변환기(120)의 4x 차동 멀티플렉서(630)는 4개까지의 별개의 차동 입력을 동시에 수신할 수 있고, 디지털(예를 들어, 14-비트)값으로의 변환을 위해 이들을 A-D 변환기 스테이지(640)에 순차적으로 출력한다.
본 발명의 바람직한 실시예에 따른 A-D 변환기(120)에 대한 에러 사항들은 제조자(Maxim)에 의해 엔드-투-엔드(end-to-end) 허용오차(대부분 LSB, 또는 최하위 비트)로서 제공되며, A-D 변환기(120)의 모든 스테이지에 존재하는 에러를 포함한다. 에러는 오프셋 에러(입력 및 온도에 독립적인 에러) 또는 이득 에러(입력에 의존하는 에러) 중 하나로 분류될 수 있다. 본 발명의 바람직한 실시예에 따른 A-D 변환기(120)에 대한 오프셋 에러합은 ±11 LSB = 0.122% 풀 스케일과 동등하다. 본 발명의 바람직한 실시예에 따른 A-D 변환기(120)에 대한 이득 에러합은 LSB = 1.929% 풀 스케일과 동등하다.
이득 에러를 수용가능한 낮은 값으로 유지하는 것이 바람직하다. 이렇게 하기 위해서는 교정(calibration) 회로를 이용하는 것이 필요하다. 전술한 구성가능한 이득 스테이지(110)의 설명은, 구성가능한 이득 스테이지(110)(또한, 오프셋 계산은 이득=1 상태에 대해 전부 무시됨)의 3개의 스테이지(또는 동작 모드)에 대한 오프셋 에러를 계산하는 경우에, 연산 증폭기(U1, U2)에 대한 바이어스 전류의 영향을 다소 과대평가한다. 전술한 계산에서 사용된 바이어스 및 오프셋 전류 사이즈는 바람직한 실시예에서 이용된 OP4177 연산 증폭기에 대한 데이터 시트로부터의 "Max" 항목값으로부터 취해졌으며, (동일한 패키지에서도) 임의의 2개 게이트들 사이의 정합(matching)은 -Max 에서 +Max 로 랜덤 분포인 것으로 여겨진다. 이것이 OP4177 연산 증폭기의 실제 온도 작용을 고려하지 않은 간단한 접근법이다.
이와 같이, 구성가능한 이득 스테이지(110)에 대한 오프셋 전압은 이하와 같이 계산될 수 있다:
G=0.05 모드:
Figure 112007032812164-PCT00010
(26)
G=1 모드:
Figure 112007032812164-PCT00011
(27)
G=8 모드:
Figure 112007032812164-PCT00012
(28)
여기에서, VOSopamp는 연산 증폭기(U1, U2)에 대해 사용된 특정 타입의 연산 증폭기의 구체화된 오프셋 전압이고, IBIAS △ 및 IOFF △는 최소 전류가 제로(0)이고 최대 전류가 데이터 시트의 "통상적인" 항목값(4177 연산 증폭기에 대해서는 0.5, 0.2 nA)이 된 다고 고려하였을 때 전류의 예측된 최대차이다.
따라서, 오프셋 전압은 이하와 같다:
Figure 112007032812164-PCT00013
통합된 아날로그 입력 전단(100)의 구성가능한 이득 스테이지(110) 및 A-D 변환기(120) 양자에 존재하는 이득 및 오프셋 에러로, 전체 시스템 상의 에러 효과를 도시하는 블록도가 구성될 수 있는데, 도 7이 이러한 블록도이다. A-D 변환기(120)의 이득은 1(단위)로 도시되며, 블록도는 입력 전압 범위를 선택된 A-D 범위로 매핑하는 회로를 고려한다. A-D 변환기(120) 내부에서, 범위 선택 프로그래머블 게이트 어레이는 Gerr로 표기한 적절한 이득으로 설정되어, 선택된 범위를 A-D 변환기(120)에 포함된 몇몇 에러를 갖는 A-D 변환기(120)의 내부 변환기 범위로 매핑한다. 그러나, A-D 변환기 에러는, 선택된 범위에 자체 스케일가능한(scalable) 피겨(figure)를 만드는 LSBs 및 dB 로 대부분 표기되므로, 이상적인 A-D 변환기 이득을 1 로서 나타내고, 풀 스케일 입력(FSIN)에 대한 이상적인 출력을 주어진 범위에서 최대값에 대응하는 ADCMAX로서 나타내는 것이 편리하다. 따라서, 결합된 에러 효과에 대한 식은 이하와 같다.
Figure 112007032812164-PCT00014
(29)
Figure 112007032812164-PCT00015
(30)
따라서, 풀 스케일 에러 퍼센티지는 식(29)에서 ADCMAX를 빼고 ADCMAX로 나눔으로써 발견될 수 있다. ADCMAX가 이상적인 풀 스케일 입력 응답이고 FSIN*CGSGAIN과 동등하므로, FSERROR%에 대한 단순화된 표현은 이하와 같다:
Figure 112007032812164-PCT00016
(31)
에러항이 작다면, 임의의 2개의 에러항의 곱은 매우 작다. 임의의 에러곱이 무시할 수 있다고 고려한다면, FSERROR%는 이하와 같이 근사화될 수 있다:
Figure 112007032812164-PCT00017
(32)
직관적으로 예측할 수 있는 바와 같이, 이는 통합된 아날로그 입력 전단(100)에서의 상대적인 모든 에러의 합에 대응한다.
식(31)을 이용하여, 바람직한 실시예의 통합된 아날로그 입력 전단(100)에 대한 12개의 이득/범위 조합에 대해, 아래와 같이 풀 스케일 에러%(FSErr%)가 표로 나타내어진다.
[표 1 - 최악의 경우의 에러 계산]
FSin CGS GAIN ADCMAX CGSOFF(V) CGS V GERR V ADCOFF V V ADC V GERR V FSERR%
200 0.05 10 0.0004203 0.00003 0.00122 0.01929 2.1147
100 0.05 5 0.0004203 0.00003 0.00122 0.01929 2.1147
50 0.05 2.5 0.0004203 0.00003 0.00122 0.01929 2.1147
25 0.05 1.25 0.0004203 0.00003 0.00122 0.01929 2.1162
10 1 10 0.0008297 0 0.00122 0.01929 2.0618
5 1 5 0.0008297 0 0.00122 0.01929 2.0703
2.5 1 2.5 0.0008297 0 0.00122 0.01929 2.0872
*1.25 1 1.25 0.0008297 0 0.00122 0.01929 2.1210
*1.25 8 10 0.0006930 0.00526 0.00122 0.01929 2.1769
0.625 8 5 0.0006930 0.00526 0.00122 0.01929 2.3466
0.3125 8 2.5 0.0006930 0.00526 0.00122 0.01929 2.5727
0.15625 8 1.25 0.0006930 0.00526 0.00122 0.01929 2.2335
* 2개의 조합이 1.25V 풀 스케일로 귀결됨
표 1에서 알 수 있는 바와 같이, 채널 에러는 1%보다 크다. 이는 1%보다 작은 타겟 정밀도를 획득하기 위해서는, 어떠한 형태의 교정이 통합된 아날로그 입력 전단(100) 상에서 수행되어야만 함을 의미한다. 구성가능한 이득 스테이지(110)에서 ADC 이득 에러 및 8x 이득 에러가 가장 큰 에러 소스로 나타나므로, 교정 방법 및 장치는 특별히 이러한 에러를 크게 감소시키고/감소시키거나 제거하도록 설계되어야 한다.
도 8은 본 발명의 제2 실시예에 따른, 교정 회로(800)를 갖는 통합된 아날로그 입력 전단(100)을 도시한다. 스위치(S1, S4)가 교정 동안 언제나 개방되므로, 교정 출력 상의 유일한 부하는 615.6kΩ 및 226.8kΩ 저항 및 연산 증폭기(U1, U2)의 입력 누설이다. 단일 채널 전류 인출(draw)은 낮을 것이므로, 구성가능한 이득 스테이지(110)의 2개 채널과 같이, 하나의 교정 회로(800)가 다수의 입력 채널을 지원하는데 이용될 수 있다.
도 8에 도시한 바와 같이, 교정 회로(800)는 연산 증폭기(U3), 저항(R7, R8, R9), 스위치(S7, S8, S9), 디지털-아날로그 변환기(DAC)(810), 및 전압 기준 유닛(820)(바람직한 실시예에서 2.5V 기준)을 포함한다.
도 9는 바람직한 실시예에 대해 구체화된 소자 타입을 갖는 교정 회로(800)의 보다 상세한 도면이다. 전압 기준 유닛(820)은 ADR421A 타입으로서 도시된다. 커패시터(C1, C2, 및 C3)는 ADR421A에 결합되고, +5V 기준 전압은 ADR421A의 VIN 입력에 제공된다. DAC(810)는 DIN(데이터 인), CLK(클럭), 및 CS(칩 선택) 입력 상에 디지털 데이터를 입력하는 MAX5223DAC로서 도시된다. 연산 증폭기(U3)는 4177 타입으로서 도시된다. 교정 회로(800)의 바람직한 실시예에서, 저항(R7)은 226.8kΩ 저항으로서 도시되고, 저항(R8)은 615.6kΩ 저항으로서 도시되고, 저항(R9)은 32.4kΩ 저항으로서 도시된다. 이러한 도면에 도시한 저항, 커패시터 및 전압 기준 유닛들에 대한 값뿐만 아니라 도 9에 도시한 디바이스 타입도 예시적이므로, 본 발명의 사상 및 범위 내에서 다른 값들이 이용될 수도 있음을 본 기술분야의 당업자라면 알 것이다.
스위치(S9)를 개폐시킴으로써, 출력은 2.5*(-226.8/615.6)=-0.92105V 만큼 변할 수 있다. 저항의 정밀도 및 2.5V 기준의 정확도로 인해, 이러한 증감분(delta)은 매우 정확하며, 교정 구성은 주로 이러한 정확도에 의존한다. DAC(810)의 정확도는 매우 중요하지는 않고, 교정 포인트를 이동시키는 데에만 이용된다. 몇몇 범위들로 설정될 수 있는 ADC들(예를 들어 ADC(120))을 다루는 경우에, 이동가능한 교정 포인트가 바람직하다. 또한, 동일한 ADC 범위 내의 복수의 포인트들 부근의 이득 에러를 발견하고 이들을 평균함으로써, 본 방법은 ADC에서의 비선형성에 의해 유발되는 비전형적인 로컬 이득 에러에 의해 손상되는 것을 피한다. 차동 비선형(DNL: Differential Non-Linearity)은 모든 주요 캐리어들 부근에서 우대칭(even-symmetric)이므로, 스케일에 걸쳐 규칙적으로 분포된 교정 포인트 세트는 전체적인 이득 에러 측정에 대한 임의의 하나의 로컬 DNL의 영향을 최소화해야 한다. 또한, 스위치(S9)를 폐쇄함으로써 유발된 증감분을 발견하는 측정-스위치-측정 접근법은 통합된 아날로그 입력 전단(100) 또는 교정 회로(800)에서의 임의의 오프셋 에러가 하나의 측정값을 다른 측정값에서 뺌으로써 소거된다는 것을 보장한다. 이러한 방법은 이득 에러에만 초점을 맞추며, 오프셋은 계산되는 이득 교정 상수의 정확도에 영향을 미치지 않는다.
교정 측정에서의 에러는 기준 전압에서의 비정확성, 615.5kΩ 및 226.8 kΩ 저항에서의 부정합, 및 제1 및 제2 측정 사이의 노이즈 차이에 의해서만 유발된다. DAC(120)의 출력상의 필터링되지 않은 노이즈는 무시할 수 없지만, 그 영향은 이동 교정 포인트 접근법의 내재하는 평균에 의하여, 본 실시예에서 완화된다. 본 발명의 실시예에 따른 교정 방법의 또 다른 구성에서, 각각의 교정 포인트 및/또는 스위치(S9) 상태에서의 추가적인 평균화가 또한 수행될 수 있다.
소정의 교정 포인트에 대한 이득 교정 팩터가 이하의 식에 의해 발견되는데, 여기서 X1은 개방된 스위치(S9)로 측정된 값이고, X2는 폐쇄된 스위치(S9)로 측정된 값이다:
GCF=0.92105/(X1-X2)
그 후에, 상이한 교정 포인트들에서 획득된 GCF값이 평균화되어, 통합된 아날로그 입력 전단(100)에 대한 교정 포인트를 획득한다. 이러한 팩터에서의 에러는 X1-X2 빼기에 의해 산술적으로 소거될 수 없는 에러 소스에만 관계한다: 기준 전압의 에러 및 연산 증폭기(U3) 부근의 226.8kΩ/615.6kΩ 증폭의 이득 에러. 이득 교정 팩터 에러는 이하와 같이 계산된다:
Figure 112007032812164-PCT00018
(33)
교정 회로(800)의 바람직한 실시예에서 전압 기준 유닛으로서 이용된 ADR421A 소자에서, 교정이 1회 발생한다고 가정하면, 대략 25℃의 온도에서 REFERR은 ±3mV이다.
Figure 112007032812164-PCT00019
(34)
Figure 112007032812164-PCT00020
(35)
따라서, GCF는 ±0.16%의 정확도를 갖는다.
GCF는 실제 이득에 대한 이상적인 이득의 비이며, GCFERROR은 GCF 자체가 에러인 팩터이다. 따라서, 실제값은 이하와 같다:
Figure 112007032812164-PCT00021
(36)
이득 에러의 출력에 대한 영향은 이하와 같다:
Figure 112007032812164-PCT00022
(37)
따라서,계산된 GCFACTUAL로 곱함으로써, 이하와 같이 된다:
Figure 112007032812164-PCT00023
따라서, 실제로, 교정은 ADC 이득 에러를 교정 방법의 에러로 치환한다. 관련 에러들은 교정이 실제로 발생한 경우에 존재하는 이러한 에러들뿐이다. 교정이 실온에서 수행된다면, 전술한 식(34) 및 식(35)에서와 같이, 교정 기준에서의 온도 에러는 무시될 수도 있지만, 입력 회로 이득에서의 온도 관련 에러는 교정에 포함되지 않으므로 ADC 이득 에러의 합에 포함되어야 한다.
교정이 온도 범위의 중간 부근에서 발생하는 것이 바람직하므로, 교정 포인트로부터 최대 온도 편위(excursion)는 단지 이러한 범위의 절반이고, 온도 관련 이득 에러는 내부 기준 온도로부터 미리 계산된 수의 절반에 기초한다. 구체화된 오프셋 에러 플러스 초기 내부 기준 에러는 GCFERR에 의해 치환되는 팩터이다.
통합된 아날로그 입력 전단(100)의 상이한 범위/이득 구성에 대한 교정 에러%를 표 1처럼 계산된 이하의 표 2에 나타낸다(CGSOFF, CGSGERR 및 ADCOFF 값은 표 1에 나타낸 것과 동일하므로, 표 2에는 나타내지 않았음).
[표 2] - 최악의 경우에 교정된 에러
FSIN CSG GAIN ADCMAX ADC GERR FSERR %
200 0.05 10 .004725 0.6556
100 0.05 5 .004725 0.6558
50 0.05 2.5 .004725 0.6562
25 0.05 1.25 .004725 0.6570
10 1 0 .004725 0.6034
5 1 5 .004725 0.6117
2.5 1 2.5 .004725 0.6284
1.25 1 1.25 .004725 0.6618
1.25 8 10 .004725 0.7169
0.625 8 5 .004725 0.7726
0.3125 8 2.5 .004725 0.8841
0.15625 8 1.25 .004725 1.1070
표 2에서 알 수 있는 바와 같이, 최후의 범위/이득 구성을 제외한 모두에 대하여(따라서, 단지 하나가 1%보다 약간 큼), 교정 회로(800)는 통합된 아날로그 입력 전단(100)에 대한 에러를 1%보다 작은 수용가능한 레벨로 감소시킨다.
본 발명의 제3 실시예에서, 다시 도1을 참조하면, 제너 다이오드(D1, D2)는 ±12V 클램핑 범위를 갖는 BAV 99 다이오드와 같은 낮은 커패시턴스 신호 다이오드 클램프(미도시)로 치환된다. 제3 실시예의 클램프 다이오드는 615.6kΩ 저항에서 바람직하지 못한 오프셋 전압을 발생시키는, 수용가능한 양보다 큰 전류 누설을 경험할 수 있다. 그러나, 사용된 클램프 다이오드의 타입에 기초하여, 전류 누설이 수용가능한 양으로 유지될 수 있다.
본 발명의 제4 실시예에서, 도 1을 다시 참조하면, ±12V까지 그 자신의 보호 다이오드를 갖는 Max 313 Quad 단극 단투(SPST: Single Pole Single Throw) 스위치와 같은 그 자신의 내부 보호 다이오드를 갖도록 스위치가 선택될 수 있다. 구성가능한 이득 스테이지에서 사용된 이러한 스위치에서, 스위치 단독의 내부 보호 다이오드가 초과전압 보호를 제공할 수 있으므로, 이러한 예에서 제1 실시예의 제너 다이오드(D1, D2)가 필요하지 않다. 또한, 전술한 실시예에서, 스위치(S2)는 어떠한 이득 모드에 대해서도 폐쇄되지 않으므로, 스위치(S2)가 구성가능한 이득 스테이지로부터 제거됨으로써 구성가능한 이득 스테이지의 제1(또는 다른) 실시예의 다른 구성에서 5개의 스위치만을 남겨둘 수 있다.
본 발명의 사상을 벗어나지 않고 다수의 다른 변경 및 수정이 본 발명에서 이루어질 수 있다. 이러한 변경 및 다른 변경의 범위는 첨부한 청구범위로부터 명백해질 것이다. 예를 들어, 구성가능한 이득 스테이지에 의해 출력된 신호를 수신하고 이러한 신호를 소정의 방식으로 프로세싱하는 A/D 외의 다른 디바이스에 대하여 임피던스 버퍼 및/또는 입력 신호 동적 범위 조정 메커니즘을 제공하도록 구성가능한 이득 스테이지가 이용될 수도 있다.

Claims (20)

  1. 아날로그 입력 전단(analog input front end)으로서,
    아날로그 입력 신호를 수신하고, 상기 아날로그 입력 신호에 이득값을 제공하여 최대값과 최소값 사이의 특정 전압 범위 내에 있는 이득-조정된 아날로그 입력 신호를 출력하도록 구성된 구성가능한 이득 스테이지(configurable gain stage),
    상기 구성가능한 이득 스테이지로부터 출력된 이득-조정된 아날로그 입력 신호를 수신하고, 상기 이득-조정된 아날로그 입력 신호에 아날로그-디지털 변환을 수행하여, 상기 아날로그 입력 신호를 나타내는 디지털 신호를 출력하도록 구성된 아날로그-디지털 변환기
    를 포함하는 아날로그 입력 전단.
  2. 제1항에 있어서,
    상기 구성가능한 이득 스테이지는,
    제1 연산 증폭기를 포함하는 양(positive)의 차동 입력 신호 스테이지, 및
    제2 연산 증폭기를 포함하는 음(negative)의 차동 입력 신호 스테이지를 포함하는 아날로그 입력 전단.
  3. 제2항에 있어서,
    상기 양의 차동 입력 신호 스테이지는 상기 제1 연산 증폭기의 양단에 접속되어 제1 주파수 필터로서 동작하는 제1 캐패시터 및 제1 저항을 더 포함하고,
    상기 음의 차동 입력 신호 스테이지는 상기 제2 연산 증폭기의 양단에 접속되어 제2 주파수 필터로서 동작하는 제2 캐패시터 및 제2 저항을 더 포함하는 아날로그 입력 전단.
  4. 제3항에 있어서,
    상기 양의 차동 입력 신호 스테이지는, 양의 차동 이득 스테이지가 감쇠 모드, 단위 이득 모드(unity gain mode) 및 단위-초과-이득 모드(greater-than-unity gain mode)로 동작하게 하도록 스위칭될 수 있는 제1 스위치 및 제2 스위치를 더 포함하고,
    상기 음의 차동 입력 신호 스테이지는, 음의 차동 이득 스테이지가 감쇠 모드, 단위 이득 모드 및 단위-초과-이득 모드로 동작하게 하도록 스위칭될 수 있는 제3 스위치 및 제4 스위치를 더 포함하는 아날로그 입력 전단.
  5. 제4항에 있어서, 상기 양의 차동 이득 스테이지와 상기 음의 차동 이득 스테이지의 각 출력의 사이에 제공되는 제5 스위치를 더 포함하는 아날로그 입력 전단.
  6. 아날로그 입력 신호를 디지털 신호로 변환하는 방법으로서,
    구성가능한 이득 스테이지에 의해 아날로그 입력 신호를 수신하는 단계,
    최대값과 최소값 사이의 특정 전압 범위 내에 있는 이득-조정된 아날로그 신호를 출력하도록, 상기 구성가능한 이득 스테이지에 의해 상기 아날로그 입력 신호에 이득값을 제공하는 단계,
    아날로그-디지털 변환기에 의해, 상기 구성가능한 이득 스테이지로부터 출력된 이득-조정된 아날로그 입력 신호를 수신하는 단계, 및
    상기 아날로그 입력 신호를 나타내는 디지털 신호를 출력하도록, 상기 아날로그-디지털 변환기에 의해 상기 이득-조정된 아날로그 입력 신호에 아날로그-디지털 변환을 수행하는 단계를 포함하는 변환 방법.
  7. 제6항에 있어서,
    상기 구성가능한 이득 스테이지를 감쇠 모드, 단위 이득 모드 및 단위-초과-이득 모드 중 하나로 설정하는 단계를 더 포함하는 변환 방법.
  8. 제6항에 있어서,
    상기 아날로그-디지털 변환기의 전범위 입력(full-range input)을 복수의 전범위 입력 설정 중 하나로 설정하는 단계를 더 포함하는 변환 방법.
  9. 제7항에 있어서,
    상기 구성가능한 이득 스테이지는 복수의 스위치를 포함하고,
    상기 방법은 상기 구성가능한 이득 스테이지를 상기 감쇠 모드, 상기 단위 이득 모드 및 상기 단위-초과-이득 모드 중 하나로 설정하도록, 상기 복수의 스위치를 온 또는 오프 설정으로 설정하는 단계를 더 포함하는 변환 방법.
  10. 제6항에 있어서,
    상기 구성가능한 이득 스테이지에 대역 필터의 대역 내의 입력 신호들만이 입력되는 것을 허용하도록, 상기 구성가능한 이득 스테이지에 대한 대역 필터(pass band filter)를 제공하는 단계를 더 포함하는 변환 방법.
  11. 구성가능한 이득 스테이지로서,
    제1 저항값을 갖는 제1 저항, 제2 저항값을 갖는 제2 저항 및 제1 연산 증폭기를 포함하는 양의 차동 입력 신호 스테이지,
    상기 제1 저항값을 갖는 제3 저항, 상기 제2 저항값을 갖는 제4 저항 및 제2 연산 증폭기를 포함하는 음의 차동 입력 신호 스테이지, 및
    제1 내지 제6 스위치 - 상기 제1 및 제2 스위치는 상기 양의 차동 입력 신호 스테이지에 제공되고, 상기 제3 및 제4 스위치는 상기 음의 차동 입력 신호 스테이지에 제공되고, 제5 스위치는 상기 양의 차동 입력 신호 스테이지와 음의 차동 입력 신호 스테이지 사이에 제공되고, 상기 제6 스위치는 접지 전위와 상기 양의 차동 입력 신호 스테이지 및 상기 음의 차동 입력 신호 스테이지 중 적어도 하나 사이에 제공됨-,
    를 포함하고,
    상기 구성가능한 이득 스테이지는 입력 차동 신호쌍에 단위 초과 이득값을 제공하는 제1 동작 모드, 상기 입력 차동 신호쌍에 단위 이득값을 제공하는 제2 동작 모드, 및 상기 입력 차동 신호쌍에 0보다 크고 단위보다 작은 이득값을 제공하는 제3 동작 모드로 동작할 수 있는 구성가능한 이득 스테이지.
  12. 제11항에 있어서,
    상기 구성가능한 이득 스테이지의 출력단에 연결된 다른 디바이스에 의해 프로세싱될 신호들을 위한 임피던스 버퍼를 제공하기 위한 수단을 포함하는 구성가능한 이득 스테이지.
  13. 제11항에 있어서,
    상기 구성가능한 이득 스테이지는 A/D 변환기에 연결되어, 상기 A/D 변환기에 의해 처리될 신호들을 위한 동적범위 제어기 및 임피던스 버퍼 둘다로서 동작하는 구성가능한 이득 스테이지.
  14. 제11항에 있어서,
    상기 구성가능한 이득 스테이지의 모든 동작 상태에 대해 상기 구성가능한 이득 스테이지의 최대 이득 에러가 소정의 값보다 작도록 상기 구성가능한 이득 스테이지를 제어하도록 구성된 교정(calibration) 제어 유닛을 더 포함하는 구성가능한 이득 스테이지.
  15. 제14항에 있어서,
    상기 교정 제어 유닛은,
    연산 증폭기,
    상기 연산 증폭기에 접속된 저항 래더 회로(resistor ladder circuit),
    상기 연산 증폭기 및 상기 저항 래더에 접속된 디지털-아날로그 변환기,
    스위치, 및
    상기 스위치를 경유하여 상기 저항 래더에 접속된 전압 기준 유닛 -상기 전압 기준 유닛은 상기 디지털-아날로그 변환기에도 접속됨-
    을 포함하는 구성가능한 이득 스테이지.
  16. 이득 스테이지 및 아날로그-디지털 변환기 유닛을 위한 교정 회로로서,
    연산 증폭기,
    디지털-아날로그 변환기,
    상기 연산 증폭기와 상기 디지털-아날로그 변환기 사이에 제공된 저항 래더,
    상기 디지털-아날로그 변환기에 접속된 전압 기준 유닛, 및
    상기 이득 스테이지 및 상기 아날로그-디지털 변환기 유닛에 온/오프 접속을 제공하는 복수의 스위치
    를 포함하고,
    상기 교정 회로는, 상기 이득 스테이지 및 상기 아날로그-디지털 변환기의 모든 동작 모드에 대하여, 상기 이득 스테이지 및 상기 아날로그-디지털 변환기 유닛의 총 에러를 소정의 값보다 작게 유지하도록 구성된 교정 회로.
  17. 제16항에 있어서,
    상기 연산 증폭기의 입력 포트와 출력 포트 사이에 제공된 저항을 더 포함하는 교정 회로.
  18. 제17항에 있어서,
    상기 저항은 상기 저항 래더를 이루는 복수의 저항에 대하여 소정의 저항값을 갖는 교정 회로.
  19. 제16항에 있어서,
    상기 디지털-아날로그 변환기는 상기 칼리브레이션 회로에 대하여 교정 명령어로서 디지털 데이터를 수신하도록 구성된 교정 회로.
  20. 제16항에 있어서,
    상기 저항 래더의 적어도 하나의 저항과 상기 전압 기준 유닛 사이에 제공된 스위치를 더 포함하는 교정 회로.
KR1020077009969A 2004-10-01 2005-09-30 아날로그 입력 전단부 KR101222278B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US10/954,485 2004-10-01
US10/954,485 US7049989B2 (en) 2004-10-01 2004-10-01 Unified analog input front end apparatus and method
PCT/US2005/035483 WO2006039649A2 (en) 2004-10-01 2005-09-30 Unified analog input front end apparatus and method

Publications (2)

Publication Number Publication Date
KR20070073854A true KR20070073854A (ko) 2007-07-10
KR101222278B1 KR101222278B1 (ko) 2013-01-16

Family

ID=35708429

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020077009969A KR101222278B1 (ko) 2004-10-01 2005-09-30 아날로그 입력 전단부

Country Status (6)

Country Link
US (1) US7049989B2 (ko)
EP (1) EP1800398B1 (ko)
JP (1) JP5121455B2 (ko)
KR (1) KR101222278B1 (ko)
IL (1) IL182380A (ko)
WO (1) WO2006039649A2 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101004656B1 (ko) * 2009-03-17 2011-01-03 (주)오토시스 이중 ａ/ｄ 변환기를 갖는 실시간 지진 신호 측정 장치 및 그 측정 방법
KR101157749B1 (ko) * 2008-01-09 2012-06-25 고쿠리츠 다이가꾸 호우진 시즈오까 다이가꾸 순회형 아날로그·디지털 변환기

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8195096B2 (en) * 2006-07-13 2012-06-05 Mediatek Inc. Apparatus and method for enhancing DC offset correction speed of a radio device
DE102008027939A1 (de) * 2008-06-12 2009-12-24 Rutronik Elektronische Bauelemente Gmbh Analog/Digitalwandler mit einer SAR-Topologie sowie zugehöriges Verfahren
US8365024B2 (en) * 2010-02-26 2013-01-29 Honeywell International Inc. High integrity data bus fault detection using multiple signal components
US8054208B2 (en) 2010-03-30 2011-11-08 Honeywell International Inc. Re-configurable multipurpose analog interface
US8782299B2 (en) 2010-04-27 2014-07-15 Honeywell International Inc. Re-configurable multi-purpose digital interface
US8390324B2 (en) 2010-09-20 2013-03-05 Honeywell International Inc. Universal functionality module
EP2690788A1 (en) * 2012-07-27 2014-01-29 ST-Ericsson SA Analog-to-digital conversion device
US9438288B2 (en) * 2012-12-07 2016-09-06 Avago Technologies General Ip (Singapore) Pte. Ltd. System providing reduced intermodulation distortion
EP3413467A1 (en) * 2017-06-06 2018-12-12 Samsung SDI Co., Ltd Passive conjunction circuit and voltage measurement circuit
CN111865314A (zh) * 2020-07-03 2020-10-30 同济大学 模数转换器模拟前端电路
CN114281143B (zh) * 2021-12-30 2024-05-10 江苏润石科技有限公司 带隙基准电压稳定的基准源电路及方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4016557A (en) * 1975-05-08 1977-04-05 Westinghouse Electric Corporation Automatic gain controlled amplifier apparatus
JPS5864812A (ja) * 1981-10-15 1983-04-18 Victor Co Of Japan Ltd レベル制御装置
JPS59160317A (ja) * 1983-03-02 1984-09-11 Yokogawa Hokushin Electric Corp アナログ・デイジタル変換器
JPS6150407A (ja) * 1984-08-20 1986-03-12 Matsushita Electric Ind Co Ltd 増幅装置
GB2232024B (en) * 1989-05-22 1994-01-12 Seikosha Kk Method and apparatus for recording and/or producing sound
FR2656930B1 (fr) * 1990-01-05 1992-10-02 Alcatel Radiotelephone Circuit de mesure numerique d'un signal electrique.
JP2863758B2 (ja) * 1991-10-18 1999-03-03 山武ハネウエル 株式会社 入力オフセット電圧補正装置
JPH06216772A (ja) * 1993-01-14 1994-08-05 Hitachi Ltd Ａ／ｄ変換器、及び完全差動演算増幅回路
JPH08331108A (ja) * 1995-05-31 1996-12-13 Fujitsu Ltd 線路終端回路
JPH09246892A (ja) * 1996-03-01 1997-09-19 Yamaha Corp ゲイン切換え増幅回路
US5841385A (en) * 1996-09-12 1998-11-24 Advanced Micro Devices, Inc. System and method for performing combined digital/analog automatic gain control for improved clipping suppression
JP2001044770A (ja) * 1999-07-30 2001-02-16 Fujitsu Ten Ltd 増幅回路
JP2001298336A (ja) * 2000-04-12 2001-10-26 Victor Co Of Japan Ltd マイクアンプ回路
JP2002236152A (ja) * 2001-02-08 2002-08-23 Mitsubishi Electric Corp 半導体集積回路の試験装置及び試験方法
US6603416B2 (en) * 2001-10-01 2003-08-05 International Business Machines Corporation Method and circuit for dynamic calibration of flash analog to digital converters
JP3751551B2 (ja) * 2001-10-12 2006-03-01 旭化成マイクロシステム株式会社 Ａ／ｄコンバータ
US7212592B2 (en) * 2002-05-20 2007-05-01 Ati Technologies Inc. Digitally programmable gain control circuit

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101157749B1 (ko) * 2008-01-09 2012-06-25 고쿠리츠 다이가꾸 호우진 시즈오까 다이가꾸 순회형 아날로그·디지털 변환기
KR101004656B1 (ko) * 2009-03-17 2011-01-03 (주)오토시스 이중 ａ/ｄ 변환기를 갖는 실시간 지진 신호 측정 장치 및 그 측정 방법

Also Published As

Publication number Publication date
WO2006039649A3 (en) 2006-06-08
KR101222278B1 (ko) 2013-01-16
EP1800398A2 (en) 2007-06-27
IL182380A (en) 2012-08-30
IL182380A0 (en) 2007-07-24
JP5121455B2 (ja) 2013-01-16
WO2006039649A2 (en) 2006-04-13
US7049989B2 (en) 2006-05-23
US20060071838A1 (en) 2006-04-06
EP1800398B1 (en) 2012-11-14
JP2008515359A (ja) 2008-05-08

Similar Documents

Publication Publication Date Title
KR101222278B1 (ko) 아날로그 입력 전단부
US6452519B1 (en) Analog to digital converter utilizing a highly stable resistor string
US6414619B1 (en) Autoranging analog to digital conversion circuitry
US6310518B1 (en) Programmable gain preamplifier
US20170012639A1 (en) Gain calibration for adc with external reference
US5861828A (en) Apparatus and method for monotonic digital calibration of a pipeline analog-to-digital converter
US9065480B1 (en) Digital-to-analog converter apparatus having a reconfigurable resistor-capacitor circuit
US9667233B2 (en) Compensation circuit for offset voltage in a measurement amplifier and/or for DC-signal component in a measurement signal
CN107959498B (zh) 具有偏移校准的模数转换器
US20120249351A1 (en) Adc calibration
US9054660B1 (en) Amplifying system
CN110350921A (zh) 放大器电路装置和用于校准其的方法
US8284091B2 (en) Flash analog-to-digital converter
US20060109156A1 (en) Trimming resistance ladders in analog-digital converters
CN107703357B (zh) 台式万用表的档位校准方法、装置及其前级衰减电路
US6288662B1 (en) A/D converter circuit having ladder resistor network with alternating first and second resistors of different resistance values
US9823285B2 (en) Charge measurement
US5654713A (en) N-bit analog-to-digital converter having ratioed reference voltage generation using self-correcting capacitor ratio and voltage coefficient error
Tang Enhanced programmable instrumentation amplifier
US8390488B2 (en) Non-linearity correction that is independent of input common mode, temperature variation, and process variation
WO2022201670A1 (ja) デジタルアナログ変換回路及びアナログデジタル変換回路
US20240097690A1 (en) Closed loop dac glitch mitigation
US8248055B2 (en) Voltage reference with improved linearity addressing variable impedance characteristics at output node
US10340937B2 (en) Voltage amplifier for a programmable voltage range
Guery et al. High Speed Op Amp Drives a 16-Bit, 10MSPS Differential Input A/D Converter

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20151224

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20161229

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20171227

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20190102

Year of fee payment: 7