JP2010258681A - Ａ／ｄ変換回路、信号処理回路、及びブレ検出装置 - Google Patents

Ａ／ｄ変換回路、信号処理回路、及びブレ検出装置 Download PDF

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Abstract

【課題】相関性のある複数のアナログ信号を精度良くＡ／Ｄ変換することができるＡ／Ｄ変換回路、信号処理回路、及びブレ検出装置を提供する。
【解決手段】切替部１，２は、同一期間に入力されたＶＡ信号及びＶＢ信号のそれぞれの出力先を、Ａ／Ｄ変換部３，４のサンプリング周期毎に、Ａ／Ｄ変換部３，４のそれぞれへ交互に切り替える。Ａ／Ｄ変換部３，４は、切替部１，２から出力されたＶＡ信号及びＶＢ信号をＡ／Ｄ変換し、デジタル信号を生成する。演算部７は、ＶＡ信号が入力されたＡ／Ｄ変換部３，４のそれぞれから出力されたデジタル信号の加算演算の結果と、ＶＢ信号が入力されたＡ／Ｄ変換部３，４のそれぞれから出力されたデジタル信号の加算演算の結果との差動演算又は除算演算を行う。
【選択図】図１

Description

本発明は、アナログ信号をデジタル信号に変換するＡ／Ｄ変換回路、及びこれを用いた信号処理回路並びにブレ検出装置に関する。
従来より、入力されるパルス信号を、アナログ信号に応じた遅延時間だけ遅延させて出力する遅延ユニットを複数個直列に接続してなるパルス走行回路内にパルス信号を入力し、所定のタイミングで、各遅延ユニットからの出力信号をラッチし、ラッチした各出力信号のレベルに基づき、パルス走行回路内でのパルス信号の到達位置を表すデジタル信号を生成するＡ／Ｄ変換回路が開示されている（例えば特許文献１参照）。また、このＡ／Ｄ変換回路を用いて、相関性のある複数のアナログ信号を処理する圧力センサ装置が開示されている（例えば特許文献２参照）。
特許第３０６４６４４号公報 特許第３８７６４８３号公報
しかしながら、圧力センサ装置に入力されたアナログ信号は、Ａ／Ｄ変換されるタイミングに依存して異なるノイズ成分を含んでいるため、相関性のある複数のアナログ信号を精度良くＡ／Ｄ変換したい場合には、複数のアナログ信号と同数以上のＡ／Ｄ変換回路を用いて複数のアナログ信号を同時にＡ／Ｄ変換することが望ましい。また、上記のＡ／Ｄ変換回路のＡ／Ｄ変換精度はパルス走行回路の性能に大きく依存しているが、パルス走行回路は否定論理積回路（ＮＡＮＤ）やインバータ（ＩＮＶ）等から構成されているため、Ａ／Ｄ変換回路の個体差に起因するＡ／Ｄ変換誤差が生じやすい。
従って、上記の圧力センサ装置では、相関性のある複数のアナログ信号を同一期間中にＡ／Ｄ変換することができないため、アナログ信号へ同一期間中に重畳するノイズ成分の影響を軽減することは困難である。また、相関性のある複数のアナログ信号に対して同数以上のＡ／Ｄ変換回路を設け、アナログ信号を同一期間中にＡ／Ｄ変換する場合には、Ａ／Ｄ変換回路の個体差に起因するＡ／Ｄ変換誤差の影響を軽減することは困難である。
本発明は、上述した課題に鑑みてなされたものであって、相関性のある複数のアナログ信号を精度良くＡ／Ｄ変換することができるＡ／Ｄ変換回路、信号処理回路、及びブレ検出装置を提供することを目的とする。
本発明は、上記の課題を解決するためになされたもので、複数のアナログ信号が入力され、当該アナログ信号に対応するデジタル信号を出力するＡ／Ｄ変換回路であって、入力されるアナログ信号をデジタル信号に変換する複数のＡ／Ｄ変換部と、前記複数のアナログ信号のうち、第１のアナログ信号と第２のアナログ信号とが入力されると共に、同一期間に入力された当該第１のアナログ信号及び当該第２のアナログ信号のそれぞれの出力先を、前記複数のＡ／Ｄ変換部のサンプリング周期毎に、前記複数のＡ／Ｄ変換部のそれぞれへ交互に切り替える切替部と、前記第１のアナログ信号が入力された前記複数のＡ／Ｄ変換部のそれぞれから出力されたデジタル信号の加算演算の結果と、前記第２のアナログ信号が入力された前記複数のＡ／Ｄ変換部のそれぞれから出力されたデジタル信号の加算演算の結果との差動演算を行い、当該差動演算の結果に対応する第３のデジタル信号を出力する演算部と、を備えることを特徴とするＡ／Ｄ変換回路である。
また、本発明は、複数のアナログ信号が入力され、当該アナログ信号に対応するデジタル信号を出力するＡ／Ｄ変換回路であって、入力されるアナログ信号をデジタル信号に変換する複数のＡ／Ｄ変換部と、前記複数のアナログ信号のうち、第１のアナログ信号と第２のアナログ信号とが入力されると共に、同一期間に入力された当該第１のアナログ信号及び当該第２のアナログ信号のそれぞれの出力先を、前記複数のＡ／Ｄ変換部のサンプリング周期毎に、前記複数のＡ／Ｄ変換部のそれぞれへ交互に切り替える切替部と、前記第１のアナログ信号が入力された前記複数のＡ／Ｄ変換部のそれぞれから出力されたデジタル信号の加算演算の結果と、前記第２のアナログ信号が入力された前記複数のＡ／Ｄ変換部のそれぞれから出力されたデジタル信号の加算演算の結果との除算演算を行い、当該除算演算の結果に対応する第３のデジタル信号を出力する演算部と、を備えることを特徴とするＡ／Ｄ変換回路である。
また、本発明のＡ／Ｄ変換回路において、前記第１のアナログ信号及び前記第２のアナログ信号は同一のセンサから出力された信号であることを特徴とする。
また、本発明のＡ／Ｄ変換回路において、前記複数のＡ／Ｄ変換部の数が前記複数のアナログ信号の数よりも多いことを特徴とする。
また、本発明のＡ／Ｄ変換回路において、前記Ａ／Ｄ変換部は、入力されるパルス信号を、前記アナログ信号に応じた遅延時間だけ遅延させて出力する遅延ユニットを複数個直列に接続してなるパルス走行回路と、前記パルス走行回路内に前記パルス信号が入力された後、所定のタイミングで、前記パルス走行回路を構成する各遅延ユニットからの出力信号をラッチし、当該ラッチした各出力信号のレベルに基づき、前記パルス走行回路内での前記パルス信号の到達位置を表す前記デジタル信号を生成するラッチ回路と、を備えることを特徴とする。
また、本発明は、物理量を検出し、検出した物理量を示す複数のアナログ信号を出力するセンサ部と、前記センサ部から出力された前記複数のアナログ信号が入力される、上記のＡ／Ｄ変換回路と、前記Ａ／Ｄ変換回路から出力された前記デジタル信号に基づいて、所定の信号処理を行うデジタル信号処理部と、を備えることを特徴とする信号処理回路である。
また、本発明は、撮像装置のブレを検出し、検出したブレ量を示す信号を含む複数のアナログ信号を出力するブレ検出部と、前記ブレ検出部から出力された前記複数のアナログ信号が入力される、上記のＡ／Ｄ変換回路と、前記撮像装置における撮像ユニット又はレンズユニットが駆動された位置を示す位置信号を生成する位置信号生成部と、前記Ａ／Ｄ変換回路から出力された前記デジタル信号と、前記位置信号生成部から出力された前記位置信号との偏差に基づいて、前記撮像ユニット又は前記レンズユニットを駆動するための信号を生成する駆動信号生成部と、を備えることを特徴とするブレ検出装置である。
本発明によれば、同一期間に入力された第１のアナログ信号及び第２のアナログ信号が、異なるＡ／Ｄ変換部によってＡ／Ｄ変換される。また、第１のアナログ信号及び第２のアナログ信号が、それぞれ複数のＡ／Ｄ変換部によってＡ／Ｄ変換される。このため、演算部が差動演算又は除算演算を行った結果に対応する第３のデジタル信号では、アナログ信号へ同一期間中に重畳するノイズ成分の影響や、Ａ／Ｄ変換回路の個体差に起因するＡ／Ｄ変換誤差の影響を軽減することが可能となる。従って、相関性のある複数のアナログ信号を精度良くＡ／Ｄ変換することができる。
本発明の第１の実施形態によるＡ／Ｄ変換回路を含む信号処理回路の構成を示すブロック図である。 本発明の第１の実施形態によるＡ／Ｄ変換回路が有するＡ／Ｄ変換部の構成を示すブロック図である。 本発明の第１の実施形態によるＡ／Ｄ変換回路の動作を示すタイミングチャートである。 本発明の第２の実施形態によるＡ／Ｄ変換回路を含む信号処理回路の構成を示すブロック図である。 本発明の第２の実施形態によるＡ／Ｄ変換回路の動作を示すタイミングチャートである。 本発明の第３の実施形態によるブレ検出装置の構成を示すブロック図である。 本発明の第３の実施形態によるブレ検出装置の構成を示すブロック図である。
以下、図面を参照し、本発明の実施形態を説明する。
（第１の実施形態）
まず、本発明の第１の実施形態を説明する。図１は、本実施形態によるＡ／Ｄ変換回路を含む信号処理回路の構成を示している。図１に示す信号処理回路は、Ａ／Ｄ変換回路１００と、センサ部２００と、デジタル信号処理部３００とから構成されている。また、Ａ／Ｄ変換回路１００は、切替部１，２と、Ａ／Ｄ変換部３，４と、演算部７とから構成されている。
切替部１，２には、センサ部２００から出力された複数のアナログ信号（ＶＡ信号、ＶＢ信号）が入力される。このＶＡ信号及びＶＢ信号に含まれるノイズは相関性を有している。切替部１，２は、制御信号（MPX_CLK）に基づいて、同一期間に入力されたＶＡ信号及びＶＢ信号のそれぞれの出力先を、Ａ／Ｄ変換部３，４のサンプリング周期毎に、Ａ／Ｄ変換部３，４のそれぞれへ交互に切り替える。切替部１はＶＡ信号の出力先の切替を行い、切替部２はＶＢ信号の出力先の切替を行う。
Ａ／Ｄ変換部３，４は、切替部１，２から出力されたＶＡ信号及びＶＢ信号を、制御信号（AD_CLK）に基づいてＡ／Ｄ変換し、デジタル信号を生成する。演算部７は、Ａ／Ｄ変換部３，４から出力されたデジタル信号を、制御信号（AD_CLK）に基づいて演算し、後段のデジタル信号処理部３００へ出力する。より具体的には、演算部７は、ＶＡ信号が入力されたＡ／Ｄ変換部３，４のそれぞれから出力されたデジタル信号の加算演算の結果と、ＶＢ信号が入力されたＡ／Ｄ変換部３，４のそれぞれから出力されたデジタル信号の加算演算の結果との差動演算又は除算演算を行う。演算部７が行う演算の詳細は後述する。
センサ部２００は、物理量を検出し、検出した物理量を示すＶＡ信号及びＶＢ信号を出力する。デジタル信号処理部３００は、Ａ／Ｄ変換回路１００から出力されたデジタル信号に基づいて、所定の信号処理を行う。
図２は、Ａ／Ｄ変換部３，４の構成を示している。Ａ／Ｄ変換部３，４は、パルス走行回路１１と、エンコーダ＆ラッチ１２と、カウンタ１３と、ラッチ１４，１５と、演算器１６とから構成されている。
パルス走行回路１１は、一方の入力端にパルス信号ＳｔａｒｔＰを受けて動作する起動用反転回路としての否定論理積（ＮＡＮＤ）回路と、反転回路としての複数のインバータ（ＩＮＶ）回路とをリング状に連結して構成されている。パルス走行回路１１を構成する否定論理積（ＮＡＮＤ）回路及び複数のインバータ（ＩＮＶ）回路は、パルス信号ＳｔａｒｔＰを、電源ラインＶｉｎ１７より入力されるアナログ信号に応じた遅延時間だけ遅延させて出力する。
エンコーダ＆ラッチ１２は、制御信号（AD_CLK）に同期して、パルス走行回路１１を構成する否定論理積（ＮＡＮＤ）回路及び複数のインバータ（ＩＮＶ）回路から出力された信号のレベルに基づき、当該信号をエンコードして保持（ラッチ）する。エンコーダ＆ラッチ１２が出力する信号は、パルス走行回路１１内でのパルス信号ＳｔａｒｔＰの到達位置を表す。カウンタ１３は、パルス走行回路１１の最終段のインバータ（ＩＮＶ）回路から出力された信号を計測する。カウンタ１３が出力する信号は、パルス信号ＳｔａｒｔＰがパルス走行回路１１を周回した数を表す。
ラッチ１４は、制御信号（AD_CLK）に同期して、カウンタ１３から出力された信号を保持（ラッチ）する。ラッチ１５は、制御信号（AD_CLK）に同期して、エンコーダ＆ラッチ１２及びラッチ１４から出力された信号を加算して保持（ラッチ）する。演算器１６は、ラッチ１５から出力された前の信号と、エンコーダ＆ラッチ１２及びラッチ１４の出力に基づく現在の信号との差分を演算し、演算部７へ出力する。
なお、パルス走行回路１１内の否定論理積（ＮＡＮＤ）回路及びインバータ（ＩＮＶ）回路へ電源を供給するための電源ラインＶｉｎ１７には、切替部１，２が接続されている。
＜第１の動作例＞
次に、以上のように構成されたＡ／Ｄ変換回路１００における特徴となる第１の動作例（差動演算）について、タイミングチャート（図３）を併用して説明する。
第１の動作例は、以下の事項に基づくものである。ＶＡ信号が所望のセンサ出力である場合に、ＶＡ信号には本来検出すべき物理量のほかにノイズ成分が含まれている。そこで、ＶＡ信号に含まれるノイズ成分と相関を有するノイズ成分を含むＶＢ信号と、ＶＡ信号との差分を演算することで、ノイズを低減することが可能となる。第１の動作例では、２種類の信号の単なる差分を演算するのではなく、複数のＡ／Ｄ変換部でのＡ／Ｄ変換結果を加算演算した結果の差分を演算することによって、ノイズをより低減することが可能である。
以下、第１の動作例における動作を説明する。期間Ｔ０になると、Ａ／Ｄ変換部３，４へ供給されるパルス信号ＳｔａｒｔＰが「Ｌ」レベルから「Ｈ」レベルに変化し、リング状に構成された否定論理積回路（ＮＡＮＤ）及び複数のインバータ（ＩＮＶ）内を周回する。カウンタ１３は、切替部１，２から供給される信号（Ｖｉｎ１７）のレベル及び制御信号（AD_CLK）の周期に応じて変化する、パルス走行回路１１内でパルス信号ＳｔａｒｔＰが否定論理積（ＮＡＮＤ）及びインバータ（ＩＮＶ）を周回した回数をカウントし、二進数のデジタルデータとして出力する。エンコーダ＆ラッチ１２は、切替部１，２から供給される信号（Ｖｉｎ１７）のレベル及び制御信号（AD_CLK）の周期に応じて変化する、パルス走行回路１１内でパルス信号ＳｔａｒｔＰが否定論理積（ＮＡＮＤ）及びインバータ（ＩＮＶ）を周回している位置を検出し、二進数のデジタルデータとして出力する。
ラッチ１４は、カウンタ１３から出力されるデジタルデータをラッチする。ラッチ１５は、ラッチ１４からのデジタルデータを上位ビット、エンコーダ＆ラッチ１２からのデジタルデータを下位ビットとして取り込み、これらのデジタルデータを加算することにより、制御信号（AD_CLK）の周期における切替部１，２から供給される信号レベルに応じた二進数のデジタルデータを生成する。
演算器１６は、ラッチ１５が保持した後のデジタルデータと、ラッチ１５が保持する前のデジタルデータとの差分を演算し、後段のデジタル信号処理部３００に出力する。Ａ／Ｄ変換部３，４は、パルス信号ＳｔａｒｔＰが「Ｈ」レベルから「Ｌ」レベルとなるまでの間、制御信号（AD_CLK）の周期における切替部１，２から供給される信号（Ｖｉｎ１７）のレベルに対応したデジタルデータを周期的に出力する。
期間Ｔ１になると、制御信号（MPX_CLK）が「Ｈ」レベルとなり、Ａ／Ｄ変換部３には、切替部１によって、センサ部２００からのＶＡ信号が供給され、Ａ／Ｄ変換部４には、切替部２によって、センサ部２００からのＶＢ信号が供給される。Ａ／Ｄ変換部３は、制御信号（AD_CLK）が設定する周期に基づいて、切替部１が選択したＶＡ信号をＡ／Ｄ変換する。また、Ａ／Ｄ変換部４は、制御信号（AD_CLK）が設定する周期に基づいて、切替部２が選択したＶＢ信号をＡ／Ｄ変換する。
期間Ｔ２になると、制御信号（MPX_CLK）が「Ｌ」レベルとなり、Ａ／Ｄ変換部３には、切替部２によって、センサ部２００からのＶＢ信号が供給され、Ａ／Ｄ変換部４には、切替部１によって、センサ部２００からのＶＡ信号が供給される。Ａ／Ｄ変換部３は、制御信号（AD_CLK）が設定する周期に基づいて、切替部２が選択したＶＢ信号をＡ／Ｄ変換する。また、Ａ／Ｄ変換部４は、制御信号（AD_CLK）が設定する周期に基づいて、切替部１が選択したＶＡ信号をＡ／Ｄ変換する。
ここで、各期間における制御信号（MPX_CLK）の１周期は、特に記載が無い限り、制御信号（AD_CLK）の２周期と略同一の期間である。
期間Ｔ３になると、期間Ｔ１と同様、制御信号（MPX_CLK）が「Ｈ」レベルとなり、Ａ／Ｄ変換部３には、切替部１によって、センサ部２００からのＶＡ信号が供給され、Ａ／Ｄ変換部４には、切替部２によって、センサ部２００からのＶＢ信号が供給される。Ａ／Ｄ変換部３は、制御信号（AD_CLK）が設定する周期に基づいて、切替部１が選択したＶＡ信号をＡ／Ｄ変換する。また、Ａ／Ｄ変換部４は、制御信号（AD_CLK）が設定する周期に基づいて、切替部２が選択したＶＢ信号をＡ／Ｄ変換する。さらに、演算部７は、期間Ｔ１〜期間Ｔ２の間にＡ／Ｄ変換部３，４がＶＡ信号及びＶＢ信号をＡ／Ｄ変換した結果を用いた所定の演算を開始する。
期間Ｔ４になると、期間Ｔ２と同様、制御信号（MPX_CLK）が「Ｌ」レベルとなり、Ａ／Ｄ変換部３には、切替部２によって、センサ部２００からのＶＢ信号が供給され、Ａ／Ｄ変換部４には、切替部１によって、センサ部２００からのＶＡ信号が供給される。Ａ／Ｄ変換部３は、制御信号（AD_CLK）が設定する周期に基づいて、切替部２が選択したＶＢ信号をＡ／Ｄ変換する。また、Ａ／Ｄ変換部４は、制御信号（AD_CLK）が設定する周期に基づいて、切替部１が選択したＶＡ信号をＡ／Ｄ変換する。さらに、演算部７は、期間Ｔ１〜期間Ｔ２の間にＡ／Ｄ変換部３，４がＶＡ信号及びＶＢ信号をＡ／Ｄ変換した結果を用いた所定の演算を終了する。
ここで、演算部７は、期間Ｔ１〜期間Ｔ２の間にＡ／Ｄ変換されたＶＡ信号及びＶＢ信号の差信号を任意の倍率に増幅する以下の演算を行う。（１）式は、演算部７が行う演算を示しており、（２）式は（１）式を変形したものである。
Figure 2010258681
Figure 2010258681
（１）式及び（２）式における記号の意味は以下の通りである。
VOUT12：期間Ｔ１〜期間Ｔ２における演算部７の演算結果
VA1：期間Ｔ１におけるセンサ部２００のＶＡ信号
VB1：期間Ｔ１におけるセンサ部２００のＶＢ信号
VA2：期間Ｔ２におけるセンサ部２００のＶＡ信号
VB2：期間Ｔ２におけるセンサ部２００のＶＢ信号
α：増幅率
β：演算結果に加算する基準信号
Noise1：期間Ｔ１にセンサ部２００へ重畳するノイズ成分
Noise2：期間Ｔ２にセンサ部２００へ重畳するノイズ成分
Error1：Ａ／Ｄ変換部３のＡ／Ｄ変換誤差
Error2：Ａ／Ｄ変換部４のＡ／Ｄ変換誤差
上記の演算結果より、期間Ｔ１，Ｔ２の間にセンサ部２００へ重畳するノイズ成分の影響や、Ａ／Ｄ変換部３，４のＡ／Ｄ変換誤差の影響をキャンセルすることができる。
期間Ｔ５になると、期間Ｔ１，Ｔ３と同様、制御信号（MPX_CLK）が「Ｈ」レベルとなり、Ａ／Ｄ変換部３には、切替部１によって、センサ部２００からのＶＡ信号が供給され、Ａ／Ｄ変換部４には、切替部２によって、センサ部２００からのＶＢ信号が供給される。Ａ／Ｄ変換部３は、制御信号（AD_CLK）が設定する周期に基づいて、切替部１が選択したＶＡ信号をＡ／Ｄ変換する。また、Ａ／Ｄ変換部４は、制御信号（AD_CLK）が設定する周期に基づいて、切替部２が選択したＶＢ信号をＡ／Ｄ変換する。さらに、演算部７は、期間Ｔ３〜期間Ｔ４の間にＡ／Ｄ変換部３，４がＶＡ信号及びＶＢ信号をＡ／Ｄ変換した結果を用いた所定の演算を開始する。
期間Ｔ６になると、期間Ｔ２，Ｔ４と同様、制御信号（MPX_CLK）が「Ｌ」レベルとなり、Ａ／Ｄ変換部３には、切替部２によって、センサ部２００からのＶＢ信号が供給され、Ａ／Ｄ変換部４には、切替部１によって、センサ部２００からのＶＡ信号が供給される。Ａ／Ｄ変換部３は、制御信号（AD_CLK）が設定する周期に基づいて、切替部２が選択したＶＢ信号をＡ／Ｄ変換する。また、Ａ／Ｄ変換部４は、制御信号（AD_CLK）が設定する周期に基づいて、切替部１が選択したＶＡ信号をＡ／Ｄ変換する。さらに、演算部７は、期間Ｔ３〜期間Ｔ４の間にＡ／Ｄ変換部３，４がＶＡ信号及びＶＢ信号をＡ／Ｄ変換した結果を用いた所定の演算を終了する。
ここで、演算部７は、期間Ｔ３〜期間Ｔ４の間にＡ／Ｄ変換されたＶＡ信号及びＶＢ信号の差信号を任意の倍率に増幅する以下の演算を行う。（３）式は、演算部７が行う演算を示しており、（４）式は（３）式を変形したものである。
Figure 2010258681
Figure 2010258681
（３）式及び（４）式における記号の意味は以下の通りである。
VOUT34：期間Ｔ３〜期間Ｔ４における演算部７の演算結果
VA3：期間Ｔ３におけるセンサ部２００のＶＡ信号
VB3：期間Ｔ３におけるセンサ部２００のＶＢ信号
VA4：期間Ｔ４におけるセンサ部２００のＶＡ信号
VB4：期間Ｔ４におけるセンサ部２００のＶＢ信号
α：増幅率
β：演算結果に加算する基準信号
Noise3：期間Ｔ３にセンサ部２００へ重畳するノイズ成分
Noise4：期間Ｔ４にセンサ部２００へ重畳するノイズ成分
Error3：Ａ／Ｄ変換部３のＡ／Ｄ変換誤差
Error4：Ａ／Ｄ変換部４のＡ／Ｄ変換誤差
上記演算結果より、期間Ｔ３，Ｔ４の間にセンサ部２００へ重畳するノイズ成分の影響や、Ａ／Ｄ変換部３，４のＡ／Ｄ変換誤差の影響をキャンセルすることができる。
期間Ｔ７以降は、Ａ／Ｄ変換部３，４へ供給されるパルス信号ＳｔａｒｔＰが「Ｈ」レベルから「Ｌ」レベルに変化するまでの間、期間Ｔ３〜期間Ｔ４又は期間Ｔ５〜期間Ｔ６と同様な動作を繰り返し行うため、説明を省略する。
＜第２の動作例＞
次に、以上のように構成されたＡ／Ｄ変換回路１００における特徴となる第２の動作例（除算演算）について、第１の動作例との違いを説明する。第２の動作例（除算演算）では、期間Ｔ３〜期間Ｔ４における演算を以下のように行う。（５）式は、演算部７が行う演算を示しており、（６）式は（５）式を変形したものである。
Figure 2010258681
Figure 2010258681
（５）式及び（６）式における記号の意味は以下の通りである。
VOUT12：期間Ｔ１〜期間Ｔ２における演算部７の演算結果
VA1：期間Ｔ１におけるセンサ部２００のＶＡ信号
VB1：期間Ｔ１におけるセンサ部２００のＶＢ信号
VA2：期間Ｔ２におけるセンサ部２００のＶＡ信号
VB2：期間Ｔ２におけるセンサ部２００のＶＢ信号
α：増幅率
β：演算結果に加算する基準信号
Noise1：期間Ｔ１にセンサ部２００へ重畳するノイズ成分
Noise2：期間Ｔ２にセンサ部２００へ重畳するノイズ成分
Error1：Ａ／Ｄ変換部３のＡ／Ｄ変換誤差
Error2：Ａ／Ｄ変換部４のＡ／Ｄ変換誤差
また、第２の動作例（除算演算）では、期間Ｔ５〜期間Ｔ６における演算を以下のように行う。（７）式は、演算部７が行う演算を示しており、（８）式は（７）式を変形したものである。
Figure 2010258681
Figure 2010258681
（７）式及び（８）式における記号の意味は以下の通りである。
VOUT34：期間Ｔ３〜期間Ｔ４における演算部７の演算結果
VA3：期間Ｔ３におけるセンサ部２００のＶＡ信号
VB3：期間Ｔ３におけるセンサ部２００のＶＢ信号
VA4：期間Ｔ４におけるセンサ部２００のＶＡ信号
VB4：期間Ｔ４におけるセンサ部２００のＶＢ信号
α：増幅率
β：演算結果に加算する基準信号
Noise3：期間Ｔ３にセンサ部２００へ重畳するノイズ成分
Noise4：期間Ｔ４にセンサ部２００へ重畳するノイズ成分
Error3：Ａ／Ｄ変換部３のＡ／Ｄ変換誤差
Error4：Ａ／Ｄ変換部４のＡ／Ｄ変換誤差
このように（６）式、（８）式の分子は、信号成分ＶＡ（ＶＡ１＋ＶＡ２又はＶＡ３＋ＶＡ４）、不要ノイズ成分（Ｎｏｉｓｅ１＋Ｎｏｉｓｅ２＋Ｅｒｒｏｒ１＋Ｅｒｒｏｒ２又はＮｏｉｓｅ３＋Ｎｏｉｓｅ４＋Ｅｒｒｏｒ３＋Ｅｒｒｏｒ４）、加算基準信号（β）を含んでいる。また、（６）式、（８）式の分母は、信号成分ＶＢ（ＶＢ１＋ＶＢ２又はＶＢ３＋ＶＢ４）、不要ノイズ成分（Ｎｏｉｓｅ１＋Ｎｏｉｓｅ２＋Ｅｒｒｏｒ１＋Ｅｒｒｏｒ２又はＮｏｉｓｅ３＋Ｎｏｉｓｅ４＋Ｅｒｒｏｒ３＋Ｅｒｒｏｒ４）、加算基準信号（β）を含んでいる。つまり、不要ノイズ成分と加算基準信号は同じものとなる。
従って、（６）式、（８）式の除算演算結果は、概ね信号成分ＶＡと信号成分ＶＢの相対関係変化分となり、不要ノイズ成分及び加算基準信号の影響を軽減した信号成分ＶＡと信号成分ＶＢの比較割合情報を、Ａ／Ｄ変換結果として得ることができる。例えば、信号成分ＶＡをセンサ信号、信号成分ＶＢをリファレンス信号とすることにより、リファレンス信号に対するセンサ信号の相対関係変化分を精度良く得ることができる。
加えて、温度変化によるＡ／Ｄ変換器の分解能の変動についても、不要ノイズ成分として（６）式、（８）式の分子、分母に共有することができるため、Ａ／Ｄ変換器の温度補正も同時に実行できる。さらに、Ａ／Ｄ変換器への入力信号周波数に対して、制御信号（AD_CLK）が設定する周期を短く設定することにより、（６）式におけるＮｏｉｓｅ１とＮｏｉｓｅ２、及び（８）式におけるＮｏｉｓｅ３とＮｏｉｓｅ４がほぼ等しくなり、入力信号周波数に対する低周波ノイズを除去することができる。
上述したように、本実施形態によれば、演算部７が差動演算又は除算演算を行うことによって、ＶＡ信号及びＶＢ信号へ同一期間中に重畳するノイズ成分の影響や、Ａ／Ｄ変換部３，４の個体差に起因するＡ／Ｄ変換誤差の影響を軽減することができる。また、演算部７が除算演算を行うことにより、さらにＡ／Ｄ変換器の分解能変動をキャンセルすると共に、低周波ノイズを除去することができる。従って、相関性のあるＶＡ信号及びＶＢ信号をデジタル信号に変換する際のＡ／Ｄ変換精度を向上することができる。
なお、本実施形態では、センサ部２００については特に記載していないが、例えば出力信号振幅が微弱であり、相関性のある複数のアナログ信号をサンプリング周期毎に各Ａ／Ｄ変換部へ交互に出力可能なセンサであれば、特に限定されることなく、上記と同様な効果を得ることができる。
（第２の実施形態）
次に、本発明の第２の実施形態を説明する。図４は、本実施形態によるＡ／Ｄ変換回路を含む信号処理回路の構成を示している。図４に示す信号処理回路は、Ａ／Ｄ変換回路１０１と、センサ部２００と、デジタル信号処理部３００とから構成されている。また、Ａ／Ｄ変換回路１０１は、切替部８，９と、Ａ／Ｄ変換部３，４，５，６と、演算部７とから構成されている。図４において、図１と同一の構成には同一の符号を付与している。また、Ａ／Ｄ変換部３，４，５，６の構成は、図２に示した構成と同一である。
切替部８，９には、センサ部２００から出力された複数のアナログ信号（ＶＡ信号、ＶＢ信号）が入力される。切替部８，９は、制御信号（MPX_CLK）に基づいて、同一期間に入力されたＶＡ信号及びＶＢ信号のそれぞれの出力先を、Ａ／Ｄ変換部３，４，５，６のサンプリング周期毎に、Ａ／Ｄ変換部３，４，５，６のそれぞれへ交互に切り替える。切替部８はＶＡ信号の出力先の切替を行い、切替部９はＶＢ信号の出力先の切替を行う。
Ａ／Ｄ変換部３，４，５，６は、切替部８，９から出力されたＶＡ信号及びＶＢ信号を、制御信号（AD_CLK）に基づいてＡ／Ｄ変換し、デジタル信号を生成する。演算部７は、Ａ／Ｄ変換部３，４，５，６から出力されたデジタル信号を、制御信号（AD_CLK）に基づいて演算し、後段のデジタル信号処理部３００へ出力する。より具体的には、演算部７は、ＶＡ信号が入力されたＡ／Ｄ変換部３，４，５，６のそれぞれから出力されたデジタル信号の加算演算の結果と、ＶＢ信号が入力されたＡ／Ｄ変換部３，４，５，６のそれぞれから出力されたデジタル信号の加算演算の結果との差動演算又は除算演算を行う。演算部７が行う演算の詳細は後述する。
＜第１の動作例＞
次に、以上のように構成されたＡ／Ｄ変換回路１０１における特徴となる第１の動作例（差動演算）について、タイミングチャート（図５）を併用して説明する。以下では、第１の実施形態における第１の動作例と異なる部分についてのみ説明する。
期間Ｔ１では、切替部１によって、センサ部２００からのＶＡ信号がＡ／Ｄ変換部３に供給され、切替部２によって、センサ部２００からのＶＢ信号がＡ／Ｄ変換部５に供給される。期間Ｔ２では、切替部１によって、センサ部２００からのＶＡ信号がＡ／Ｄ変換部４に供給され、切替部２によって、センサ部２００からのＶＢ信号がＡ／Ｄ変換部６に供給される。
期間Ｔ３では、切替部２によって、センサ部２００からのＶＢ信号がＡ／Ｄ変換部３に供給され、切替部１によって、センサ部２００からのＶＡ信号がＡ／Ｄ変換部５に供給される。期間Ｔ４では、切替部２によって、センサ部２００からのＶＢ信号がＡ／Ｄ変換部４に供給され、切替部１によって、センサ部２００からのＶＡ信号がＡ／Ｄ変換部６に供給される。
演算部７は、期間Ｔ１〜期間Ｔ４の間にＡ／Ｄ変換されたＶＡ信号及びＶＢ信号の差信号を任意の倍率に増幅する以下の演算を期間Ｔ５〜期間Ｔ８で行う。（９）式は、演算部７が行う演算を示しており、（１０）式は（９）式を変形したものである。
Figure 2010258681
Figure 2010258681
（９）式及び（１０）式における記号の意味は以下の通りである。
VOUT1234：期間Ｔ１〜期間Ｔ４における演算部７の演算結果
VA1：期間Ｔ１におけるセンサ部２００のＶＡ信号
VB1：期間Ｔ１におけるセンサ部２００のＶＢ信号
VA2：期間Ｔ２におけるセンサ部２００のＶＡ信号
VB2：期間Ｔ２におけるセンサ部２００のＶＢ信号
VA3：期間Ｔ３におけるセンサ部２００のＶＡ信号
VB3：期間Ｔ３におけるセンサ部２００のＶＢ信号
VA4：期間Ｔ４におけるセンサ部２００のＶＡ信号
VB4：期間Ｔ４におけるセンサ部２００のＶＢ信号
α：増幅率
β：演算結果に加算する基準信号
Noise1：期間Ｔ１にセンサ部２００へ重畳するノイズ成分
Noise2：期間Ｔ２にセンサ部２００へ重畳するノイズ成分
Noise3：期間Ｔ３にセンサ部２００へ重畳するノイズ成分
Noise4：期間Ｔ４にセンサ部２００へ重畳するノイズ成分
Error1：Ａ／Ｄ変換部３のＡ／Ｄ変換誤差
Error2：Ａ／Ｄ変換部４のＡ／Ｄ変換誤差
Error3：Ａ／Ｄ変換部５のＡ／Ｄ変換誤差
Error4：Ａ／Ｄ変換部６のＡ／Ｄ変換誤差
上記の演算結果より、期間Ｔ１〜期間Ｔ４の間にセンサ部２００へ重畳するノイズ成分の影響や、Ａ／Ｄ変換部３，４，５，６のＡ／Ｄ変換誤差の影響をキャンセルすることができる。期間Ｔ５以降の動作も同様である。
＜第２の動作例＞
次に、以上のように構成されたＡ／Ｄ変換回路１０１における特徴となる第２の動作例（除算演算）について、第１の動作例との違いを説明する。第２の動作例（除算演算）では、期間Ｔ５〜期間Ｔ８における演算を以下のように行う。（１１）式は、演算部７が行う演算を示しており、（１２）式は（１１）式を変形したものである。
Figure 2010258681
Figure 2010258681
（１１）式及び（１２）式における記号の意味は、（９）式及び（１０）式における記号の意味と同じである。
このように（１２）式の分子は、信号成分ＶＡ（ＶＡ１＋ＶＡ２＋ＶＡ３＋ＶＡ４）、不要ノイズ成分（Ｎｏｉｓｅ１＋Ｎｏｉｓｅ２＋Ｎｏｉｓｅ３＋Ｎｏｉｓｅ４、Ｅｒｒｏｒ１＋Ｅｒｒｏｒ２＋Ｅｒｒｏｒ３＋Ｅｒｒｏｒ４）、加算基準信号（β）を含んでいる。また、（１２）式の分母は、信号成分ＶＢ（ＶＢ１＋ＶＢ２＋ＶＢ３＋ＶＢ４）、不要ノイズ成分（Ｎｏｉｓｅ１＋Ｎｏｉｓｅ２＋Ｎｏｉｓｅ３＋Ｎｏｉｓｅ４、Ｅｒｒｏｒ１＋Ｅｒｒｏｒ２＋Ｅｒｒｏｒ３＋Ｅｒｒｏｒ４）、加算基準信号（β）を含んでいる。つまり、不要ノイズ成分と加算基準信号は同じものとなる。
従って、（１２）式の除算演算結果は、概ね信号成分ＶＡと信号成分ＶＢの相対関係変化分となり、不要ノイズ成分及び加算基準信号の影響を軽減した信号成分ＶＡと信号成分ＶＢの比較割合情報を、Ａ／Ｄ変換結果として得ることができる。例えば、信号成分ＶＡをセンサ信号、信号成分ＶＢをリファレンス信号とすることにより、リファレンス信号に対するセンサ信号の相対関係変化分を精度良く得ることができる。
上述したように、本実施形態によれば、演算部７が差動演算又は除算演算を行うことによって、ＶＡ信号及びＶＢ信号へ同一期間中に重畳するノイズ成分の影響や、Ａ／Ｄ変換部３，４，５，６の個体差に起因するＡ／Ｄ変換誤差の影響を軽減することができ、第１の実施形態と同様の効果を得ることができる。
また、第１の実施形態では２個のＡ／Ｄ変換部を用いていたのに対して、本実施形態では４個のＡ／Ｄ変換部を用いており、Ａ／Ｄ変換部の数が第１の実施形態よりも増加している。これによって、Ａ／Ｄ変換部の個体差に起因するＡ／Ｄ変換誤差の影響を第１の実施形態よりも更に軽減することができる。
（第３の実施形態）
次に、本発明の第３の実施形態を説明する。図６は、本実施形態によるブレ検出装置の構成を示している。図６に示すブレ検出装置は、Ａ／Ｄ変換回路１００と、ブレ検出部２０１と、駆動信号生成部３０１と、撮像ユニット４０１と、位置信号生成部５０１とから構成されている。図６において、図１と同一の構成には同一の符号を付与している。
ブレ検出部２０１は、例えば物理量を電気信号に変換する角速度センサや加速度センサ等から構成され、ブレ検出装置６０１を有する撮像装置のブレ量を検出し、検出したブレ量を示すブレ信号ＶＳとその基準信号ＶＲとを出力する。駆動信号生成部３０１は、Ａ／Ｄ変換回路１００から出力された信号と、位置信号生成部５０１から出力された信号とに基づいて、撮像ユニット４０１を移動するための駆動信号を生成して出力する。撮像ユニット４０１は、撮像素子、及び撮像素子を移動するための移動部材等から構成される。位置信号生成部５０１は、駆動信号生成部３０１により撮像ユニット４０１が駆動された位置を検出し、検出した位置を示す信号を生成する。
次に、以上のように構成されたブレ検出装置６０１における特徴となる動作例について、タイミングチャートを併用して説明する。本実施形態によるブレ検出装置６０１の動作例を示すタイミングチャートは図４と同様であるので、図４を参照して説明する。なお、本実施形態の動作では、図４におけるＶＡ信号をブレ信号ＶＳに置き換え、ＶＢ信号を基準信号ＶＲに置き換えるものとする。
撮像装置の電源が起動された後、期間Ｔ０になると、撮像装置のレリーズスイッチの１段目が設定される。このとき、Ａ／Ｄ変換部３，４へ供給されるパルス信号ＳｔａｒｔＰが「Ｌ」レベルから「Ｈ」レベルに変化し、リング状に構成された否定論理積回路（ＮＡＮＤ）及び複数のインバータ（ＩＮＶ）内を周回する。カウンタ１３は、切替部１，２から供給される信号（Ｖｉｎ１７）のレベル、及び制御信号（AD_CLK）の周期に応じて変化する、パルス走行回路１１内でパルス信号ＳｔａｒｔＰが否定論理積（ＮＡＮＤ）及びインバータ（ＩＮＶ）を周回した回数をカウントし、二進数のデジタルデータとして出力する。エンコーダ＆ラッチ１２は、切替部１，２から供給される信号（Ｖｉｎ１７）のレベル、及び制御信号（AD_CLK）の周期に応じて変化する、パルス走行回路１１内でパルス信号ＳｔａｒｔＰが否定論理積（ＮＡＮＤ）及びインバータ（ＩＮＶ）を周回している位置を検出し、二進数のデジタルデータとして出力する。
ラッチ１４は、カウンタ１３から出力されるデジタルデータをラッチする。ラッチ１５は、ラッチ１４からのデジタルデータを上位ビット、エンコーダ＆ラッチ１２からのデジタルデータを下位ビットとして取り込み、これらのデジタルデータを加算することにより、制御信号（AD_CLK）の周期における切替部１，２から供給される信号レベルに応じた二進数のデジタルデータを生成する。
演算器１６は、ラッチ１５が保持した後のデジタルデータと、ラッチ１５が保持する前のデジタルデータとの差分を演算し、後段の駆動信号生成部３０１に出力する。Ａ／Ｄ変換部３，４は、パルス信号ＳｔａｒｔＰが「Ｈ」レベルから「Ｌ」レベルとなるまでの間、制御信号（AD_CLK）の周期における切替部１，２から供給される信号（Ｖｉｎ１７）のレベルに対応したデジタルデータを周期的に出力する。
期間Ｔ１になると、撮像装置のレリーズスイッチの２段目が設定される。このとき、制御信号（MPX_CLK）が「Ｈ」レベルとなり、Ａ／Ｄ変換部３には、切替部１によって、ブレ検出部２０１からのブレ信号ＶＳが供給され、Ａ／Ｄ変換部４には、切替部２によって、ブレ検出部２０１からの基準信号ＶＲが供給される。Ａ／Ｄ変換部３は、制御信号（AD_CLK）が設定する周期に基づいて、切替部１が選択したブレ信号ＶＳをＡ／Ｄ変換する。また、Ａ／Ｄ変換部４は、制御信号（AD_CLK）が設定する周期に基づいて、切替部２が選択した基準信号ＶＲをＡ／Ｄ変換する。
期間Ｔ２になると、制御信号（MPX_CLK）が「Ｌ」レベルとなり、Ａ／Ｄ変換部３には、切替部２によって、ブレ検出部２０１からの基準信号ＶＲが供給され、Ａ／Ｄ変換部４には、切替部１によって、ブレ検出部２０１からのブレ信号ＶＳが供給される。Ａ／Ｄ変換部３は、制御信号（AD_CLK）が設定する周期に基づいて、切替部２が選択した基準信号ＶＲをＡ／Ｄ変換する。また、Ａ／Ｄ変換部４は、制御信号（AD_CLK）が設定する周期に基づいて、切替部１が選択したブレ信号ＶＳをＡ／Ｄ変換する。
ここで、各期間における制御信号（MPX_CLK）の１周期は、特に記載が無い限り、制御信号（AD_CLK）の２周期と略同一の期間である。
期間Ｔ３になると、期間Ｔ１と同様、制御信号（MPX_CLK）が「Ｈ」レベルとなり、Ａ／Ｄ変換部３には、切替部１によって、ブレ検出部２０１からのブレ信号ＶＳが供給され、Ａ／Ｄ変換部４には、切替部２によって、ブレ検出部２０１からの基準信号ＶＲが供給される。Ａ／Ｄ変換部３は、制御信号（AD_CLK）が設定する周期に基づいて、切替部１が選択したブレ信号ＶＳをＡ／Ｄ変換する。また、Ａ／Ｄ変換部４は、制御信号（AD_CLK）が設定する周期に基づいて、切替部２が選択した基準信号ＶＲをＡ／Ｄ変換する。さらに、演算部７は、期間Ｔ１〜期間Ｔ２の間にＡ／Ｄ変換部３，４がブレ信号ＶＳ及び基準信号ＶＲをＡ／Ｄ変換した結果を用いた所定の演算を開始する。
期間Ｔ４になると、期間Ｔ２と同様、制御信号（MPX_CLK）が「Ｌ」レベルとなり、Ａ／Ｄ変換部３には、切替部２によって、ブレ検出部２０１からの基準信号ＶＲが供給され、Ａ／Ｄ変換部４には、切替部１によって、ブレ検出部２０１からのブレ信号ＶＳが供給される。Ａ／Ｄ変換部３は、制御信号（AD_CLK）が設定する周期に基づいて、切替部２が選択した基準信号ＶＲをＡ／Ｄ変換する。また、Ａ／Ｄ変換部４は、制御信号（AD_CLK）が設定する周期に基づいて、切替部１が選択したブレ信号ＶＳをＡ／Ｄ変換する。さらに、演算部７は、期間Ｔ１〜期間Ｔ２の間にＡ／Ｄ変換部３，４がブレ信号ＶＳ及び基準信号ＶＲをＡ／Ｄ変換した結果を用いた所定の演算を終了する。
ここで、演算部７は、期間Ｔ１〜期間Ｔ２の間にＡ／Ｄ変換されたブレ信号ＶＳ及び基準信号ＶＲの差信号を任意の倍率に増幅する以下の演算を行う。（１３）式は、演算部７が行う演算を示しており、（１４）式は（１３）式を変形したものである。
Figure 2010258681
Figure 2010258681
（１３）式及び（１４）式における記号の意味は以下の通りである。
VOUT12：期間Ｔ１〜期間Ｔ２における演算部７の演算結果
VS1：期間Ｔ１におけるブレ検出部２０１のブレ信号
VR1：期間Ｔ１におけるブレ検出部２０１の基準信号
VS2：期間Ｔ２におけるブレ検出部２０１のブレ信号
VR2：期間Ｔ２におけるブレ検出部２０１の基準信号
α：増幅率
β：演算結果に加算する基準信号
Noise1：期間Ｔ１にブレ検出部２０１へ重畳するノイズ成分
Noise2：期間Ｔ２にブレ検出部２０１へ重畳するノイズ成分
Error1：Ａ／Ｄ変換部３のＡ／Ｄ変換誤差
Error2：Ａ／Ｄ変換部４のＡ／Ｄ変換誤差
上記の演算結果より、期間Ｔ１，Ｔ２の間にブレ検出部２０１へ重畳するノイズ成分の影響や、Ａ／Ｄ変換部３，４のＡ／Ｄ変換誤差の影響をキャンセルすることができる。
また、駆動信号生成部３０１は、Ａ／Ｄ変換回路１００から出力された信号（（１４）式）に基づいて、撮像装置に生じる手ブレを補正する方向、すなわち撮像ユニット４０１を被写体像からの光軸と垂直な平面内で移動させる。位置信号生成部５０１は、撮像ユニット４０１が移動した位置を検出し、位置に応じた信号を駆動信号生成部３０１へ出力する。駆動信号生成部３０１は、Ａ／Ｄ変換回路１００から出力された信号と、位置信号生成部５０１から出力された信号とに偏差が生じないように、撮像ユニット４０１を被写体像からの光軸と垂直な平面内で移動させる。
期間Ｔ５になると、期間Ｔ１，Ｔ３と同様、制御信号（MPX_CLK）が「Ｈ」レベルとなり、Ａ／Ｄ変換部３には、切替部１によって、ブレ検出部２０１からのブレ信号ＶＳが供給され、Ａ／Ｄ変換部４には、切替部２によって、ブレ検出部２０１からの基準信号ＶＲが供給される。Ａ／Ｄ変換部３は、制御信号（AD_CLK）が設定する周期に基づいて、切替部１が選択したブレ信号ＶＳをＡ／Ｄ変換する。また、Ａ／Ｄ変換部４は、制御信号（AD_CLK）が設定する周期に基づいて、切替部２が選択した基準信号ＶＲをＡ／Ｄ変換する。さらに、演算部７は、期間Ｔ３〜期間Ｔ４の間にＡ／Ｄ変換部３，４がブレ信号ＶＳ及び基準信号ＶＲをＡ／Ｄ変換した結果を用いた所定の演算を開始する。
期間Ｔ６になると、期間Ｔ２，Ｔ４と同様、制御信号（MPX_CLK）が「Ｌ」レベルとなり、Ａ／Ｄ変換部３には、切替部２によって、ブレ検出部２０１からの基準信号ＶＲが供給され、Ａ／Ｄ変換部４には、切替部１によって、ブレ検出部２０１からのブレ信号ＶＳが供給される。Ａ／Ｄ変換部３は、制御信号（AD_CLK）が設定する周期に基づいて、切替部２が選択した基準信号ＶＲをＡ／Ｄ変換する。また、Ａ／Ｄ変換部４は、制御信号（AD_CLK）が設定する周期に基づいて、切替部１が選択したブレ信号ＶＳをＡ／Ｄ変換する。さらに、演算部７は、期間Ｔ３〜期間Ｔ４の間にＡ／Ｄ変換部３，４がブレ信号ＶＳ及び基準信号ＶＲをＡ／Ｄ変換した結果を用いた所定の演算を終了する。
ここで、演算部７は、期間Ｔ１〜期間Ｔ２の間にＡ／Ｄ変換されたブレ信号ＶＳ及び基準信号ＶＲの差信号を任意の倍率に増幅する以下の演算を行う。（１５）式は、演算部７が行う演算を示しており、（１６）式は（１５）式を変形したものである。
Figure 2010258681
Figure 2010258681
（１５）式及び（１６）式における記号の意味は以下の通りである。
VOUT34：期間Ｔ３〜期間Ｔ４における演算部７の演算結果
VＳ3：期間Ｔ３におけるブレ検出部２０１のブレ信号
VＲ3：期間Ｔ３におけるブレ検出部２０１の基準信号
VＳ4：期間Ｔ４におけるブレ検出部２０１のブレ信号
VＲ4：期間Ｔ４におけるブレ検出部２０１の基準信号
α：増幅率
β：演算結果に加算する基準信号
Noise3：期間Ｔ３にブレ検出部２０１へ重畳するノイズ成分
Noise4：期間Ｔ４にブレ検出部２０１へ重畳するノイズ成分
Error3：Ａ／Ｄ変換部３のＡ／Ｄ変換誤差
Error4：Ａ／Ｄ変換部４のＡ／Ｄ変換誤差
上記の演算結果より、期間Ｔ３，Ｔ４の間にブレ検出部２０１へ重畳するノイズ成分の影響や、Ａ／Ｄ変換部３，４のＡ／Ｄ変換誤差の影響をキャンセルすることができる。
また、駆動信号生成部３０１は、Ａ／Ｄ変換回路１００から出力された信号（（１６）式）に基づいて、撮像装置に生じる手ブレを補正する方向、すなわち撮像ユニット４０１を被写体像からの光軸と垂直な平面内で移動させる。位置信号生成部５０１は、撮像ユニット４０１が移動した位置を検出し、位置に応じた信号を駆動信号生成部３０１へ出力する。駆動信号生成部３０１は、Ａ／Ｄ変換回路１００から出力された信号と、位置信号生成部５０１から出力された信号とに偏差が生じないように、撮像ユニット４０１を被写体像からの光軸と垂直な平面内で移動させる。
期間Ｔ７以降は、撮像装置の電源が停止し、Ａ／Ｄ変換部３，４へ供給されるパルス信号ＳｔａｒｔＰが「Ｈ」レベルから「Ｌ」レベルに変化するまでの間、期間Ｔ３〜期間Ｔ４又は期間Ｔ５〜期間Ｔ６と同様な動作を繰り返し行うため、説明を省略する。
上述したように、本実施形態によれば、演算部７が差動演算を行うことによって、ブレ信号ＶＳ及び基準信号ＶＲへ同一期間中に重畳するノイズ成分の影響や、Ａ／Ｄ変換部３，４の個体差に起因するＡ／Ｄ変換誤差の影響を軽減することができる。従って、相関性のあるブレ信号ＶＳ及び基準信号ＶＲをデジタル信号に変換する際のＡ／Ｄ変換精度を向上することができる。
また、ブレ検出部２０１からのブレ信号を精度良く検出することができるため、駆動信号生成部３０１は、Ａ／Ｄ変換回路１００と位置信号生成部５０１から出力された信号の偏差が極めて少なくなるようにフィードバック制御を行うことが可能となり、撮像装置に生じる手ブレを精度良く補正することができる。
なお、本実施形態では駆動信号生成部３０１の制御対象を撮像ユニットに限定して記載したが、図７に示すように、ブレ検出装置６０２において、図示しないレンズ、及びレンズを移動するための移動部材等から構成されるレンズユニット４０２が駆動信号生成部３０１の制御対象であっても上記と同様な効果を得ることができる。
なお、本実施形態では、センサの一例として撮像装置のブレを検出するための角速度センサを用いたが、例えば出力信号振幅が微弱であり、相関性のある複数のアナログ信号をサンプリング周期毎に各Ａ／Ｄ変換部へ交互に出力可能なセンサであれば、特に限定されることなく、上記と同様な効果を得ることができる。また、本実施形態では、演算部７が差動演算を行うと説明したが、演算部７が除算演算を行ってもよい。
以上、図面を参照して本発明の実施形態について詳述してきたが、具体的な構成は上記の実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。
１，２，８，９・・・切替部、３，４，５，６・・・Ａ／Ｄ変換部、７・・・演算部、１１・・・パルス走行回路、１２・・・エンコーダ＆ラッチ、１３・・・カウンタ、１４，１５・・・ラッチ、１６・・・演算器、１００，１０１・・・Ａ／Ｄ変換回路、２００・・・センサ部、２０１・・・ブレ検出部、３００・・・デジタル信号処理部、３０１・・・駆動信号生成部、４０１・・・撮像ユニット、４０２・・・レンズユニット、５０１・・・位置信号生成部、６０１，６０２・・・ブレ検出装置

Claims (10)

  1. 複数のアナログ信号が入力され、当該アナログ信号に対応するデジタル信号を出力するＡ／Ｄ変換回路であって、
    入力されるアナログ信号をデジタル信号に変換する複数のＡ／Ｄ変換部と、
    前記複数のアナログ信号のうち、第１のアナログ信号と第２のアナログ信号とが入力されると共に、同一期間に入力された当該第１のアナログ信号及び当該第２のアナログ信号のそれぞれの出力先を、前記複数のＡ／Ｄ変換部のサンプリング周期毎に、前記複数のＡ／Ｄ変換部のそれぞれへ交互に切り替える切替部と、
    前記第１のアナログ信号が入力された前記複数のＡ／Ｄ変換部のそれぞれから出力されたデジタル信号の加算演算の結果と、前記第２のアナログ信号が入力された前記複数のＡ／Ｄ変換部のそれぞれから出力されたデジタル信号の加算演算の結果との差動演算を行い、当該差動演算の結果に対応する第３のデジタル信号を出力する演算部と、
    を備えることを特徴とするＡ／Ｄ変換回路。
  2. 複数のアナログ信号が入力され、当該アナログ信号に対応するデジタル信号を出力するＡ／Ｄ変換回路であって、
    入力されるアナログ信号をデジタル信号に変換する複数のＡ／Ｄ変換部と、
    前記複数のアナログ信号のうち、第１のアナログ信号と第２のアナログ信号とが入力されると共に、同一期間に入力された当該第１のアナログ信号及び当該第２のアナログ信号のそれぞれの出力先を、前記複数のＡ／Ｄ変換部のサンプリング周期毎に、前記複数のＡ／Ｄ変換部のそれぞれへ交互に切り替える切替部と、
    前記第１のアナログ信号が入力された前記複数のＡ／Ｄ変換部のそれぞれから出力されたデジタル信号の加算演算の結果と、前記第２のアナログ信号が入力された前記複数のＡ／Ｄ変換部のそれぞれから出力されたデジタル信号の加算演算の結果との除算演算を行い、当該除算演算の結果に対応する第３のデジタル信号を出力する演算部と、
    を備えることを特徴とするＡ／Ｄ変換回路。
  3. 前記第１のアナログ信号及び前記第２のアナログ信号は同一のセンサから出力された信号であることを特徴とする請求項１に記載のＡ／Ｄ変換回路。
  4. 前記第１のアナログ信号及び前記第２のアナログ信号は同一のセンサから出力された信号であることを特徴とする請求項２に記載のＡ／Ｄ変換回路。
  5. 前記複数のＡ／Ｄ変換部の数が前記複数のアナログ信号の数よりも多いことを特徴とする請求項１に記載のＡ／Ｄ変換回路。
  6. 前記複数のＡ／Ｄ変換部の数が前記複数のアナログ信号の数よりも多いことを特徴とする請求項２に記載のＡ／Ｄ変換回路。
  7. 前記Ａ／Ｄ変換部は、
    入力されるパルス信号を、前記アナログ信号に応じた遅延時間だけ遅延させて出力する遅延ユニットを複数個直列に接続してなるパルス走行回路と、
    前記パルス走行回路内に前記パルス信号が入力された後、所定のタイミングで、前記パルス走行回路を構成する各遅延ユニットからの出力信号をラッチし、当該ラッチした各出力信号のレベルに基づき、前記パルス走行回路内での前記パルス信号の到達位置を表す前記デジタル信号を生成するラッチ回路と、
    を備えることを特徴とする請求項１に記載のＡ／Ｄ変換回路。
  8. 前記Ａ／Ｄ変換部は、
    入力されるパルス信号を、前記アナログ信号に応じた遅延時間だけ遅延させて出力する遅延ユニットを複数個直列に接続してなるパルス走行回路と、
    前記パルス走行回路内に前記パルス信号が入力された後、所定のタイミングで、前記パルス走行回路を構成する各遅延ユニットからの出力信号をラッチし、当該ラッチした各出力信号のレベルに基づき、前記パルス走行回路内での前記パルス信号の到達位置を表す前記デジタル信号を生成するラッチ回路と、
    を備えることを特徴とする請求項２に記載のＡ／Ｄ変換回路。
  9. 物理量を検出し、検出した物理量を示す複数のアナログ信号を出力するセンサ部と、
    前記センサ部から出力された前記複数のアナログ信号が入力される、請求項１又は請求項２に記載のＡ／Ｄ変換回路と、
    前記Ａ／Ｄ変換回路から出力された前記デジタル信号に基づいて、所定の信号処理を行うデジタル信号処理部と、
    を備えることを特徴とする信号処理回路。
  10. 撮像装置のブレを検出し、検出したブレ量を示す信号を含む複数のアナログ信号を出力するブレ検出部と、
    前記ブレ検出部から出力された前記複数のアナログ信号が入力される、請求項１に記載のＡ／Ｄ変換回路と、
    前記撮像装置における撮像ユニット又はレンズユニットが駆動された位置を示す位置信号を生成する位置信号生成部と、
    前記Ａ／Ｄ変換回路から出力された前記デジタル信号と、前記位置信号生成部から出力された前記位置信号との偏差に基づいて、前記撮像ユニット又は前記レンズユニットを駆動するための信号を生成する駆動信号生成部と、
    を備えることを特徴とするブレ検出装置。
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