JP6494196B2

JP6494196B2 - サンプリング回路

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Description

本発明は、サンプリング回路、特に入力信号を連続的にサンプリングするサンプリング回路に関するものである。

従来、積分回路を用いたサンプリング回路が知られている。このようなサンプリング回路において、時間的に連続してサンプリングを行う際には、積分回路の飽和を防止するためにサンプリング期間毎の放電動作を必要とする。ところが、放電動作中には積分動作を実行することができないため、例えば、数１０ｎｓｅｃ程度等の非常に短いサンプリング間隔でサンプリングを行う場合には、高速かつ連続的にサンプリングすることが難しい。

このため、特許文献１には、積分回路のコンデンサの入力端子にスイッチを介して外部電源を接続し、放電時にスイッチをＯＮにして電源とコンデンサとを接続させることで放電動作の高速化を図る技術が開示されている。
また、特許文献２には、積分回路を複数設けることで、高速にサンプリングを行う技術が開示されている。

特開２０１１−４３２７号公報特開２０００−２６２５１４号公報

しかしながら、特許文献１の技術では、高速化にも限界があり、所望の速度まで高速化することが必ずしもできない場合がある。また、高速に放電動作を行うための回路部品が別途必要となり、部品点数が増え、回路構成が複雑となる。
特許文献２に記載の技術では、複数の積分回路を有することから、積分回路を設けた数だけ、積分回路に必要となる部品は勿論、放電手段やこれらを制御するための部品が必要となり、部品点数が増え、回路構成が複雑となる。

本発明は上述した事情に鑑みてなされたものであって、簡易な構成で高速かつ連続的にサンプリングを行うことを目的とする。

上記課題を解決するために、本発明は以下の手段を採用する。
本発明の一態様は、入力信号の極性の反転又は非反転を切替える極性切替部と、サンプリング周期に同期させて、サンプリング期間毎に前記入力信号の極性を交互に反転させるように前記極性切替部を制御する制御信号を出力する制御部と、前記極性切替部の出力信号を積分して積分値を出力する積分回路と、該積分回路から出力された積分値のうち、所定のサンプリング期間毎に該サンプリング期間の開始時の積分値と該サンプリング期間の終了時の積分値との差分値を計算し、更に前記極性切替部により設定された極性に応じた符号を前記差分値に乗じたサンプリング値を演算する演算部と、を備え、レーザ走査型顕微鏡に用いられるサンプリング回路を提供する。

本態様によれば、極性切替部によって入力部に入力された入力信号の極性の反転又は非反転を切替え、積分回路において、極性切替部から入力された信号に応じた電荷を蓄積し、積分回路に蓄積されている電荷の量に応じた積分値を出力する。演算部は、積分回路から出力された積分値に対して、サンプリング期間毎に当該サンプリング期間の開始時と終了時との積分値の差分である差分値に、極性切替部により設定された極性に応じた符号を乗じてサンプリング値を算出する。

この場合において、制御部が、サンプリング周期に同期させて、サンプリング期間毎に入力信号の極性を交互に反転させるように極性切替部を制御するので、連続するサンプリング期間においては、積分回路における積分方向が反転する。つまり、積分回路では、連続するサンプリング期間において、交互に積分方向が反転するので、積分回路における飽和を回避することができ、単位サンプリング期間毎にリセットを行う必要がないため、高速にかつ連続的なサンプリングを行うことができる。

また、サンプリング期間毎にリセットを行うための回路構成を要しないため、サンプリング回路全体として部品点数を削減することができ回路構成を簡易にすることができる。さらに、サンプリング期間の終了と次のサンプリング期間の開始とを一致させることで、不感時間を短くした連続的なサンプリングを行うことができる。

上記態様においては、前記極性切替部及び前記積分回路を少なくとも２以上備え、連続するサンプリング期間において互いに異なる前記積分回路を適用して積分値を出力することとしてもよい。
このようにすることで、一方の極性切替時に他方の回路を用いてサンプリングすることができるので、サンプリング期間において極性切替時の不感時間をなくすことができる。

上記態様においては、前記積分回路から出力される積分値を、当該積分値に対応するサンプリング期間の時間で正規化することとしてもよい。
このようにすることで、サンプリング期間の変動による影響を抑制することができる。例えば、本態様に係るサンプリング回路をレーザ走査型顕微鏡に適用した場合、各サンプリング期間が常に一定とは限らない。レーザ走査型顕微鏡において、レーザを機械的な共振運動を利用した走査手段を用いて走査して縦１画素毎に横方向にライン走査する場合、１ラインの中央付近では走査速度が速く、両端では遅くなる。このため、１画素当たりの操作時間も場所によって異なることとなり、画像の中央付近では短く、端ほど長い値となり、単に積分値から画像化を行うと、位置による濃淡が発生してしまう。そこで、本態様のように正規化することでサンプリング期間の変動による影響を抑制することができる。

上記態様においては、前記積分回路をリセットするリセット部を備えることとしてもよい。
このようにすることで、サンプリング回路への電源投入時や、連続的なサンプリングを行う際にサンプリングの開始に先立って積分回路の電荷の偏りを除去することができる。

本発明によれば、簡易な構成で高速かつ連続的にサンプリングを行うことができるという効果を奏する。

本発明の第１の実施形態に係るサンプリング回路の概略構成図である。図１のサンプリング回路に係るタイミングチャートである。本発明の第２の実施形態に係るサンプリング回路の概略構成図である。図３のサンプリング回路に係るタイミングチャートである。本発明の第３の実施形態に係るサンプリング回路の概略構成図である。図５のサンプリング回路に係るタイミングチャートである。

〔第１の実施形態〕
以下、本発明の第１の実施形態に係るサンプリング回路について、図面を参照して説明する。
本実施形態に係るサンプリング回路は、図１に示すように、入力信号を入力する入力バッファ１０と、入力信号の極性を反転又は非反転させる極性切替部１１と、入力バッファから出力され極性切替部１１にて適切な極性に切り替えられた入力信号を時間で積分して積分値を出力する積分回路１２と、積分回路１２から出力された入力信号の積分値をＡ／Ｄ変換するＡ／Ｄ変換器１３と、Ａ／Ｄ変換器１３によりＡ／Ｄ変換された積分値からサンプリング値を算出すると共に極性切替部１１を制御する演算処理部１４とを備えている。

入力バッファ１０は、信号源から入力された入力信号を極性切替部１１に出力する。図１に示すように、本実施形態においては、入力バッファ１０にオペアンプによるボルテージフォロアを適用している。入力バッファ１０としては、入力信号の信号源とのインピーダンス調整のために終端抵抗を追加する、または反転増幅器を用いることもできる。

極性切替部１１は、非反転増幅回路としてのオペアンプ５及び反転増幅回路としてのオペアンプ６を備えている。オペアンプ５及びオペアンプ６は、共に反転入力端子（−）と非反転入力端子（＋）と出力端子とを備えている。特に、オペアンプ６には、反転入力端子（−）の入力側に直列に抵抗Ｒ１が接続され、オペアンプ６の反転入力端子（−）と出力端子との間に並列に抵抗Ｒ２が接続されている。なお、抵抗Ｒ１と抵抗Ｒ２の抵抗値は同値となっている。

また、極性切替部１１において、オペアンプ５及びオペアンプ６の出力側には、スイッチとしてのマルチプレクサＳＷ１が接続され、後述する演算処理部１４からの制御信号により積分回路１２への出力をオペアンプ５又はオペアンプ６に切り替えるようになっている。

つまり、演算処理部１４から、マルチプレクサＳＷ１に対してローレベルの制御信号が入力された場合には、オペアンプ５が選択されオペアンプ５からの出力が積分回路１２に入力される。一方、演算処理部１４から、マルチプレクサＳＷ１に対してハイレベルの制御信号が入力された場合には、オペアンプ６が選択されオペアンプ６からの出力が積分回路１２に入力される。

積分回路１２は、増幅回路として機能するオペアンプ１６と、入力信号に応じた電荷を蓄積するコンデンサＣ１と、オペアンプ１６の入力側に設けられ入力信号としての電圧信号をコンデンサＣ１に蓄積するための電荷信号に変換するための抵抗Ｒ３と、オペアンプ１６のオフセットによる飽和を防止するための抵抗Ｒ４とを備えている。

なお、コンデンサＣ１と抵抗Ｒ４との積は、入力信号の周波数帯域の逆数や積分期間よりも十分に大きい値となるように構成する。また、本実施形態における積分回路１２は、（＋）の入力に対してマイナス方向の積分を行うようになっているので、本実施形態においては、オペアンプ６から出力された入力信号の極性を（＋）、オペアンプ５から出力された入力信号の極性を（−）と定義する。

オペアンプ１６は、反転入力端子（−）と非反転入力端子（＋）と出力端子とを備えている。コンデンサＣ１は、オペアンプ１６の反転入力端子（−）と出力端子との間に並列に接続されている。オペアンプ１６の非反転入力端子（＋）は接地されている。

Ａ／Ｄ変換器１３は、図示しない、所定のタイミング信号（Ａ／Ｄ変換ＣＬＫ）に同期して入力信号の積分値をＡ／Ｄ変換し、演算処理部１４に出力する。

演算処理部１４は、Ａ／Ｄ変換器１３を制御してＡ／Ｄ変換器１３によりＡ／Ｄ変換された積分値からサンプリング値を算出すると共に極性切替部１１を制御する。このため、演算処理部１４は、上記した各処理部の制御及び入力信号の積分値の演算処理等を実行するＣＰＵ２１と、ＦＰＧＡ（ＦｉｅｌｄＰｒｏｇｒａｍｍａｂｌｅＧａｔｅＡｒｒａｙ）などのロジックデバイス２２と、ＣＰＵ２１に入力される各種信号等を記憶するメモリ２３とを備えている。

ＣＰＵ２１は、極性切替部１１に対してハイレベル又はローレベルの制御信号をサンプリング周期に同期させて、サンプリング期間毎に出力し、サンプリング期間毎に入力信号の極性を交互に反転させる。つまり、ＣＰＵ２１は、入力信号をサンプリングするための所定のサンプリング周期を規定し、このサンプリング周期に同期させて、極性切替部１１に対してハイレベル又はローレベルの制御信号をサンプリング期間毎に交互に出力することでマルチプレクサＳＷ１を切替えて、入力信号を出力すべきオペアンプ５又はオペアンプ６を交互に切り替える。

また、ＣＰＵ２１は、Ａ／Ｄ変換器１３から出力される入力信号の積分値のうち、積分回路１２における単位サンプリング期間の開始時の入力信号の積分値と終了時の入力信号の積分値との差分を演算して差分値を算出し、差分値に入力信号の極性に応じた符号を乗じたサンプリング値を演算して出力する。なお、以下の説明において、サンプリング開始の時刻Ｔ０とし、単位サンプリングの開始又は終了の時刻を「Ｔｎ」とする（ただし、ｎ＝１，２，…ｋ）。また、サンプリング期間の終了時刻Ｔｎであるサンプリング期間を第ｎのサンプリング期間と称する。

メモリ２３は、ＣＰＵ２１により演算処理されるサンプリング開始時刻Ｔｎの入力信号の積分値およびサンプリング終了時刻Ｔｎ＋１の入力信号の積分値や、演算処理により算出された各サンプリング期間のサンプリング値を記憶する。

以下、このように構成されたサンプリング回路の作用について説明する。
本実施形態に係るサンプリング回路によりサンプリングを行う場合、まず、電流信号等の入力信号が、入力バッファ１０を介して極性切替部１１に入力される。

極性切替部１１では、入力信号がオペアンプ５及びオペアンプ６に入力され、マルチプレクサＳＷ１に演算処理部１４のＣＰＵ２１からサンプリング周期に同期させて制御信号が入力され、制御信号に応じてオペアンプ５又はオペアンプ６の何れかから、入力信号が出力される。

オペアンプ５又はオペアンプ６の何れかから出力された入力信号が積分回路１２に入力されると、抵抗Ｒ３により、入力信号がコンデンサＣ１に蓄積されるための電荷に変換され、入力信号に応じた電荷がコンデンサＣ１に蓄積される。コンデンサＣ１に蓄積されている電荷の量に応じた入力信号の積分値がオペアンプ１６の出力端子からＡ／Ｄ変換器１３へと出力される。

コンデンサＣ１に単位サンプリング期間分の電荷が蓄積されると、サンプリング期間の終了時刻Ｔｎ＋１の入力信号の積分値がメモリ２３に記憶される。そして、ＣＰＵ２１から、次のサンプリング期間の開始に同期して、次のサンプリング期間のための制御信号がマルチプレクサＳＷ１に出力される。このときＣＰＵ２１から出力される制御信号は、先のサンプリング期間における極性と反対の極性となるような制御信号となる。従って、連続するサンプリング期間において積分回路１２には交互に反対の極性の入力信号が入力される。これにより、サンプリング回路において、積分回路１２における積分方向がサンプリング期間毎に反転し、この積分方向の反転が繰り返される。

Ａ／Ｄ変換器１３においては、ＣＰＵ２１の制御により、積分回路１２から入力される入力信号の積分値がＡ／Ｄ変換され、Ａ／Ｄ変換された入力信号の積分値が演算処理部１４へ出力される。演算処理部１４においては、Ａ／Ｄ変換器１３から出力された入力信号の積分値のうち、単位サンプリング期間の開始時刻Ｔｎと終了時刻Ｔｎ＋１との差分を演算する。

ここで、本実施形態においては、連続したサンプリング期間において、先のサンプリング期間の終了時刻と次のサンプリング期間の開始時刻を同一の時刻としている。つまり、第ｎのサンプリング期間の終了時刻と、第ｎ＋１のサンプリング期間の開始時刻が同一時刻となっている。従って、常にサンプリング期間の開始時刻又は終了時刻をメモリ２３に記憶しておくことで、単位サンプリング期間の開始時刻と終了時刻との差分値を演算することができる。
そして、ＣＰＵ２１により、差分値が算出されると、差分値に当該サンプリング期間における入力信号の極性を乗じたサンプリング値が出力される。

具体的には、図２に示すように、第１のサンプリング期間Ｔ１において、サンプリング周期に同期させて、つまり、サンプリング期間Ｔ１の開始のタイミングで、ＣＰＵ２１からハイレベルの制御信号が極性切替部１１のマルチプレクサＳＷ１に入力されると、オペアンプ６が選択される。これにより、入力バッファ１０に入力された入力信号がオペアンプ６を介して、入力バッファに入力された極性が反転させられて（＋）の入力信号となって積分回路１２に入力され、サンプリング期間Ｔ１に入力された入力信号に係る電荷がコンデンサＣ１に蓄積される。

サンプリング開始時刻Ｔ０の入力信号の積分値とサンプリング終了時刻Ｔ１の積分値とが後のＡ／Ｄ変換器１３を介して演算処理部１４のメモリ２３に記憶され、ＣＰＵ２１によりサンプリング終了時刻Ｔ１における積分値とサンプリング開始時刻Ｔ０における積分値との差分値が算出される。ここで、サンプリング期間Ｔ１では、入力信号の極性が反転されて（＋）となっているので、積分値の差分がそのままサンプリング値となり、出力される。

続いて、次の第２のサンプリング期間Ｔ２において、サンプリング周期に同期させて、つまり、サンプリング期間Ｔ１の開始のタイミングで、ＣＰＵ２１からローレベルの制御信号が極性切替部１１のマルチプレクサＳＷ１に入力されると、オペアンプ５が選択される。これにより、入力バッファ１０に入力された入力信号がオペアンプ５を介して、入力バッファに入力された極性がそのまま維持され、（−）の極性の入力信号が積分回路１２に入力され、入力信号に係る電荷がコンデンサＣ１に蓄積される。

サンプリング開始時刻Ｔ１の入力信号の積分値は先の第１のサンプリング期間Ｔ１の終了時にメモリ２３に記憶されているため、ここでは、サンプリング終了時刻Ｔ２の積分値のみが後のＡ／Ｄ変換器１３を介して演算処理部１４のメモリ２３に記憶される。そして、ＣＰＵ２１によりサンプリング終了時刻Ｔ２における積分値とサンプリング開始時刻Ｔ１における積分値との差分値が算出され、第２のサンプリング期間Ｔ２での入力信号はその極性が維持され（−）となっているので、差分値に（−）の極性が乗じられた結果がサンプリング値として出力される。以下、第３のサンプリング期間Ｔ３移行に対しても同様にサンプリング処理が行われる。

このように、積分回路１２では、演算処理部１４が、サンプリング周期に同期させて、サンプリング期間毎に入力信号の極性を交互に反転させるように極性切替部１１を制御するので、連続するサンプリング期間においては、積分回路１２における積分方向が反転する。つまり、積分回路１２では、連続するサンプリング期間において、交互に積分方向が反転するので、積分回路における飽和を回避することができ、単位サンプリング期間毎にリセットを行う必要がなく、高速にかつ連続的なサンプリングを行うことができる。

また、本実施形態に係るサンプリング回路は、例えば、レーザ走査型顕微鏡に適用することができ、この場合には、入力信号として、標本からの戻り光等を検出するＰＤ（フォトダイオード）、ＰＭＴ（光電子増倍管）、または、ＡＰＤ（アバランシェ・フォトダイオード）などの光電変換装置からの電流信号がサンプリング回路に入力される。そして、積分回路１２では、コンデンサＣ１に１画素分の電荷を蓄積、つまり、画素毎に入力信号を時間で積分し、コンデンサＣ１に蓄積される電荷の量に応じた積分値を出力する。

本実施形態に係るサンプリング回路をレーザ走査型顕微鏡に適用する場合、積分回路から出力される積分値を、当該積分値に対応するサンプリング期間の時間で正規化することで、サンプリング期間の変動による影響を抑制することができるので好ましい。

レーザ走査型顕微鏡において、レーザを機械的な共振運動を利用した走査手段を用いて走査して縦１画素ごとに横方向にライン走査する場合、各サンプリング期間が常に一定とは限らない。つまり、１ラインの中央付近では走査速度が速く、両端では遅くなり、走査速度にバラつきが生じる。このため、１画素当たりの操作時間も場所によって異なることとなり、画像の中央付近では短く、端ほど長い値となり、単に積分値から画像化を行うと、位置による濃淡が発生してしまう。そこで、上述のように積分値に対応するサンプリング期間の時間で正規化することでサンプリング期間の変動による影響を抑制することができる。

〔第２の実施形態〕
次に、本発明の第２の実施形態に係るサンプリング回路について図面を参照して説明する。本実施形態に係るサンプリング回路では、上記した第１の実施形態に係るサンプリング回路における極性切替部１１と、積分回路１２の構成が異なっている。また極性切替部１１に対して、演算処理部１４からの制御信号をローカル信号に変換するローカル信号発生器２８を備えている。
以下の説明において、上記した第１の実施形態に係るサンプリング回路と同一の構成には同符号を付し、その説明を省略する。

図３に示すように、極性切替部１１は、反転入力端子（−）と非反転入力端子（＋）と出力端子とを有する非反転増幅回路としてのオペアンプ５及びローカル信号に従ってオペアンプ５に入力される入力信号の極性を切替えるダブルバランスドミキサ（以下、「ＤＢＭ」という）２５を備えている。ＤＢＭ２５では、演算処理部１４のＣＰＵ２１からローカル信号発生器を介して入力されたローカル信号が、ローレベルである場合に入力信号の極性を反転させ、ハイレベルである場合に入力信号の極性を維持するようになっている。

なお、ローカル信号発生器２８から出力されるローカル信号は、ＣＰＵ２１から出力された制御信号を、ＣＰＵ２１とＤＢＭ２５との間に設けられたローカル信号発生回路２８において、当該制御信号に従って変換したものである。つまり、ＣＰＵ２１からの制御信号に従って、ローカル信号発生器２８において、制御信号をローカル信号に変換してＤＢＭ２５に出力する。

積分回路１２は、増幅回路として機能するオペアンプ１６と、入力信号に応じた電荷を蓄積するコンデンサＣ１と、オペアンプ１６の入力側に設けられ入力信号としての電圧信号をコンデンサＣ１に蓄積するための電荷信号に変換するための抵抗Ｒ３と、オペアンプ１６のオフセットによる飽和を防止するための抵抗Ｒ４と、積分回路１２をリセットするリセットスイッチＳＷ２とを備えている。

オペアンプ１６は、反転入力端子（−）と非反転入力端子（＋）と出力端子とを備えている。コンデンサＣ１及びリセットスイッチＳＷ２は、オペアンプ１６の反転入力端子（−）と出力端子との間に並列に接続されている。オペアンプ１６の非反転入力端子（＋）は接地されている。

演算処理部１４のＣＰＵ２１からサンプリング周期に同期させて制御信号が出力され、当該制御信号がローカル信号発生器２８によりローカル信号に変換されて極性切替部１１に入力される。同時に極性切替部１１では、入力信号がＤＢＭ２５に入力され、ローカル信号に応じた極性となった入力信号がＤＢＭ２５から積分回路１２に出力される。

ＤＢＭ２５から出力された入力信号が積分回路１２に入力されると、抵抗Ｒ３により、入力信号がコンデンサＣ１に蓄積されるための電荷に変換され、入力信号に応じた電荷がコンデンサＣ１に蓄積される。コンデンサＣ１に蓄積されている電荷の量に応じた入力信号の積分値がオペアンプ１６の出力端子からＡ／Ｄ変換器１３へと出力される。

コンデンサＣ１に単位サンプリング期間分の電荷が蓄積されると、サンプリング期間の終了時刻Ｔｎ＋１の入力信号の積分値がメモリ２３に記憶され、ＣＰＵ２１から、次のサンプリング期間の開始に同期して、次のサンプリング期間のための制御信号がローカル信号発生器２８に出力される。このときＣＰＵ２１から出力される制御信号は、先のサンプリング期間における極性と反対の極性となるような制御信号となる。

従って、連続するサンプリング期間において積分回路１２には交互に反対の極性の入力信号が入力される。これにより、サンプリング回路において、積分回路１２における積分方向がサンプリング期間毎に反転し、この積分方向の反転が繰り返される。

ここで、本実施形態においても、上述した第１の実施形態と同様に、連続したサンプリング期間において、先のサンプリング期間の終了時刻と次のサンプリング期間の開始時刻を同一の時刻としている。つまり、第ｎのサンプリング期間の終了時刻と、第ｎ＋１のサンプリング期間の開始時刻が同一時刻となっている。従って、常にサンプリング期間の開始時刻又は終了時刻をメモリ２３に記憶しておくことで、単位サンプリング期間の開始時刻と終了時刻との差分値を演算することができる。
そして、ＣＰＵ２１により、差分値が算出されると、差分値に当該サンプリング期間における入力信号の極性を乗じたサンプリング値が出力される。

具体的には、図４に示すように、第１のサンプリング期間Ｔ１において、サンプリング周期に同期させて、つまり、サンプリング期間Ｔ１の開始のタイミングで、ＣＰＵ２１からローレベルの制御信号がローカル信号発生器２８に入力され、これに応じてローレベルのローカル信号がＤＢＭ２５に入力される。これにより、ＤＢＭ２５では、入力バッファ１０に入力された入力信号を反転させて（＋）の入力信号として積分回路１２に出力する。積分回路１２では、サンプリング期間Ｔ１に入力された入力信号に係る電荷がコンデンサＣ１に蓄積される。

続いて、次の第２のサンプリング期間Ｔ２において、サンプリング周期に同期させて、つまり、サンプリング期間Ｔ２の開始のタイミングで、ＣＰＵ２１からハイレベルの制御信号がローカル信号発生器２８に入力され、これに応じてハイレベルのローカル信号がＤＢＭ２５に入力される。これにより、入力バッファ１０に入力された入力信号の極性がＤＢＭ２５においてそのまま維持され、（−）の極性の入力信号が積分回路１２に入力され、入力信号に係る電荷がコンデンサＣ１に蓄積される。

サンプリング開始時刻Ｔ２の入力信号の積分値は先の第１のサンプリング期間Ｔ１の終了時にメモリ２３に記憶されているため、ここでは、サンプリング終了時刻Ｔ２の積分値のみが後のＡ／Ｄ変換器１３を介して演算処理部１４のメモリ２３に記憶される。そして、ＣＰＵ２１によりサンプリング終了時刻Ｔ２における積分値とサンプリング開始時刻Ｔ１における積分値との差分値が算出され、第２のサンプリング期間Ｔ２での入力信号はその極性が維持され（−）となっているので、差分値に（−）の極性が乗じられた結果がサンプリング値として出力される。以下、第３のサンプリング期間Ｔ３移行に対しても同様にサンプリング処理が行われる。

なお、リセットスイッチＳＷ２は、サンプリング回路への電源投入時や、連続的なサンプリングを行う際にサンプリングの開始に先立って積分回路の電荷の偏りを除去するために用いることができ、単位サンプリング期間に都度適用する必要はない。

〔第３の実施形態〕
次に、本発明の第３の実施形態に係るサンプリング回路について図面を参照して説明する。
本実施形態に係るサンプリング回路は、図５に示すように、上述した第２の実施形態における入力バッファ１０と極性切替部１１と積分回路１２とからなる系統Ａ，Ｂを２つ有し、これらの２系統の積分回路を演算処理部１４で制御する構成となっている。

つまり、入力信号を２つの入力バッファ１０Ａ，１０Ｂに夫々入力し、２系統の各ＤＢＭ２５Ａ，ＤＢＭ２５Ｂに入力するローカル信号の入力タイミングを１サンプリング期間だけずらし、２系統の積分回路を交互に用いることで、ローカル信号の遷移期間によるサンプリング回路の不感時間を除去している。
以下の説明において、上記した第１の実施形態及び第２の実施形態に係るサンプリング回路と同一の構成には同符号を付し、その説明を省略する。

以下、本実施形態に係るサンプリング回路の作用について説明する。
本実施形態に係るサンプリング回路によりサンプリングを行う場合、まず、電流信号等の入力信号が、入力バッファ１０Ａ，１０Ｂを介して極性切替部１１Ａ，１１Ｂに夫々入力される。

演算処理部１４のＣＰＵ２１から各系統Ａ，Ｂ毎にサンプリング周期に同期させて制御信号が出力され、当該制御信号がローカル信号発生器２８Ａ，２８Ｂによりローカル信号に変換されて極性切替部１１Ａ，１１Ｂに入力される。同時に極性切替部１１Ａ，１１Ｂでは、入力信号がＤＢＭ２５Ａ，２５Ｂに入力され、オペアンプ５Ａ，５Ｂを介してローカル信号に応じた極性となった入力信号が積分回路１２Ａ，１２Ｂに出力される。

ＤＢＭ２５Ａ，２５Ｂから出力された入力信号が積分回路１２Ａ，１２Ｂに入力されると、抵抗Ｒ３Ａ，Ｒ３Ｂにより、入力信号がコンデンサＣ１Ａ，Ｃ１Ｂに蓄積されるための電荷に変換され、入力信号に応じた電荷がコンデンサＣ１Ａ，Ｃ１Ｂに蓄積される。コンデンサＣ１Ａ，Ｃ１Ｂに蓄積されている電荷の量に応じた入力信号の積分値がオペアンプ１６Ａ，１６Ｂの出力端子からＡ／Ｄ変換器１３Ａ，１３Ｂへと出力される。

コンデンサＣ１Ａ，Ｃ１Ｂに単位サンプリング期間分の電荷が蓄積されると、サンプリング期間の終了時刻Ｔｎ＋１の入力信号の積分値がメモリ２３に記憶され、ＣＰＵ２１から、次のサンプリング期間の開始に同期して、次のサンプリング期間のための制御信号がローカル信号発生器２８Ａ，２８Ｂに出力される。このときＣＰＵ２１から出力される制御信号は、先のサンプリング期間における極性と反対の極性となるような制御信号または遷移中の信号となる。

従って、連続するサンプリング期間において積分回路１２Ａ，１２Ｂには交互に反対の極性の入力信号が入力される。これにより、サンプリング回路において、積分回路１２Ａ，Ｂにおける積分方向がサンプリング期間毎に反転し、この積分方向の反転が繰り返される。

Ａ／Ｄ変換器１３Ａ，１３Ｂにおいては、ＣＰＵ２１の制御により、積分回路１２Ａ，１２Ｂから入力される入力信号の積分値がＡ／Ｄ変換され、Ａ／Ｄ変換された入力信号の積分値が演算処理部１４へ出力される。演算処理部１４においては、Ａ／Ｄ変換器１３Ａ，１３Ｂから出力された入力信号の積分値のうち、単位サンプリング期間の開始時刻Ｔｎと終了時刻Ｔｎ＋１との差分を演算する。

ここで、本実施形態においても、上述した第１の実施形態及び第２の実施形態と同様に、連続したサンプリング期間において、先のサンプリング期間の終了時刻と次のサンプリング期間の開始時刻を同一の時刻としている。つまり、第ｎのサンプリング期間の終了時刻と、第ｎ＋１のサンプリング期間の開始時刻が同一時刻となっている。従って、常にサンプリング期間の開始時刻又は終了時刻をメモリ２３に記憶しておくことで、単位サンプリング期間の開始時刻と終了時刻との差分値を演算することができる。
そして、ＣＰＵ２１により、差分値が算出されると、差分値に当該サンプリング期間における入力信号の極性を乗じたサンプリング値が出力される。

具体的には、図６に示すように、第１のサンプリング期間Ｔ１において、系統Ａでは、サンプリング周期に同期させて、つまり、サンプリング期間Ｔ１の開始のタイミングで、ＣＰＵ２１からローレベルの制御信号がローカル信号発生器２８Ａに入力され、これに応じてローレベルのローカル信号がＤＢＭ２５Ａに入力される。これにより、ＤＢＭ２５Ａでは、入力バッファ１０Ａに入力された入力信号を反転させて（＋）の入力信号として積分回路１２Ａに出力する。積分回路１２Ａでは、サンプリング期間Ｔ１に入力された入力信号に係る電荷がコンデンサＣ１Ａに蓄積される。

サンプリング開始時刻Ｔ０の入力信号の積分値とサンプリング終了時刻Ｔ１の積分値とが後のＡ／Ｄ変換器１３Ａを介して演算処理部１４のメモリ２３に記憶され、ＣＰＵ２１によりサンプリング終了時刻Ｔ１における積分値とサンプリング開始時刻Ｔ０における積分値との差分値が算出される。ここで、サンプリング期間Ｔ１では、入力信号の極性が反転されて（＋）となっているので、積分値の差分がそのままサンプリング値となり、出力される。

このとき、系統Ｂでは、サンプリング周期に同期させて、つまり、サンプリング期間Ｔ１の開始のタイミングで、ＣＰＵ２１からローカル信号をハイレベルからローレベルへ遷移させるための制御信号がローカル信号発生器２８Ｂに入力され、遷移中のローカル信号がＤＢＭ２５Ｂに入力される。ローカル信号が遷移中である場合の積分回路における積分値は、サンプリング期間Ｔ１の終了時の積分値がメモリ２３に記憶されるのみで、演算処理部１４における差分値算出等の演算はなされない。

続いて、次の第２のサンプリング期間Ｔ２において、系統Ａでは、サンプリング周期に同期させて、つまり、サンプリング期間Ｔ２の開始のタイミングで、ＣＰＵ２１からローカル信号をローレベルからハイレベルへ遷移させるための制御信号がローカル信号発生器２８Ａに入力され、遷移中のローカル信号がＤＢＭ２５Ａに入力される。ローカル信号が遷移中である場合の積分回路における積分値は、サンプリング期間Ｔ２の終了時の積分値がメモリ２３に記憶されるのみで、演算処理部１４における差分値算出等の演算はなされない。

系統Ｂでは、サンプリング周期に同期させて、つまり、サンプリング期間Ｔ２の開始のタイミングで、ＣＰＵ２１からローレベルの制御信号がローカル信号発生器２８Ｂに入力され、これに応じてローレベルのローカル信号がＤＢＭ２５Ｂに入力される。これにより、ＤＢＭ２５Ｂでは、入力バッファ１０Ｂに入力された入力信号を反転させて（＋）の入力信号として積分回路１２Ｂに出力する。積分回路１２Ｂでは、サンプリング期間Ｔ２に入力された入力信号に係る電荷がコンデンサＣ１Ｂに蓄積される。

サンプリング終了時刻Ｔ２の積分値が後のＡ／Ｄ変換器１３Ａを介して演算処理部１４のメモリ２３に記憶され、ＣＰＵ２１によりサンプリング終了時刻Ｔ２における積分値とサンプリング開始時刻Ｔ１における積分値との差分値が算出される。ここで、サンプリング期間Ｔ２では、入力信号の極性が反転されて（＋）となっているので、積分値の差分がそのままサンプリング値となり、出力される。

続いて、次の第３のサンプリング期間Ｔ３において、系統Ａでは、サンプリング周期に同期させて、つまり、サンプリング期間Ｔ３の開始のタイミングで、ＣＰＵ２１からハイレベルの制御信号がローカル信号発生器２８Ａに入力され、これに応じてハイレベルのローカル信号がＤＢＭ２５Ａに入力される。これにより、入力バッファ１０Ａに入力された入力信号の極性がＤＢＭ２５Ａにおいてそのまま維持され、（−）の極性の入力信号が積分回路１２Ａに入力され、入力信号に係る電荷がコンデンサＣ１Ａに蓄積される。

サンプリング開始時刻Ｔ３の入力信号の積分値は先の第２のサンプリング期間Ｔ２の終了時にメモリ２３に記憶されているため、ここでは、サンプリング終了時刻Ｔ３の積分値のみが後のＡ／Ｄ変換器１３Ａを介して演算処理部１４のメモリ２３に記憶される。そして、ＣＰＵ２１によりサンプリング終了時刻Ｔ３における積分値とサンプリング開始時刻Ｔ２における積分値との差分値が算出され、第３のサンプリング期間Ｔ３での入力信号はその極性が維持され（−）となっているので、差分値に（−）の極性が乗じられた結果がサンプリング値として出力される。

一方、系統Ｂでは、サンプリング周期に同期させて、つまり、サンプリング期間Ｔ３の開始のタイミングで、ＣＰＵ２１からローカル信号をローレベルからハイレベルへ遷移させるための制御信号がローカル信号発生器２８Ｂに入力され、遷移中のローカル信号がＤＢＭ２５Ｂに入力される。ローカル信号が遷移中である場合の積分回路における積分値は、サンプリング期間Ｔ３の終了時の積分値がメモリ２３に記憶されるのみで、演算処理部１４における差分値算出等の演算はなされない。

次の第４のサンプリング期間Ｔ４において、系統Ａでは、サンプリング周期に同期させて、つまり、サンプリング期間Ｔ４の開始のタイミングで、ＣＰＵ２１からローカル信号をハイレベルからローレベルへ遷移させるための制御信号がローカル信号発生器２８Ａに入力され、遷移中のローカル信号がＤＢＭ２５Ａに入力される。ローカル信号が遷移中である場合の積分回路における積分値は、サンプリング期間Ｔ４の終了時の積分値がメモリ２３に記憶されるのみで、演算処理部１４における差分値算出等の演算はなされない。

一方、系統Ｂでは、サンプリング周期に同期させて、つまり、サンプリング期間Ｔ４の開始のタイミングで、ＣＰＵ２１からハイレベルの制御信号がローカル信号発生器２８Ｂに入力され、これに応じてハイレベルのローカル信号がＤＢＭ２５Ｂに入力される。これにより、入力バッファ１０Ｂに入力された入力信号の極性がＤＢＭ２５Ｂにおいてそのまま維持され、（−）の極性の入力信号が積分回路１２Ｂに入力され、入力信号に係る電荷がコンデンサＣ１Ｂに蓄積される。

サンプリング開始時刻Ｔ４の入力信号の積分値は先の第３のサンプリング期間Ｔ３の終了時にメモリ２３に記憶されているため、ここでは、サンプリング終了時刻Ｔ４の積分値のみが後のＡ／Ｄ変換器１３Ａを介して演算処理部１４のメモリ２３に記憶される。そして、ＣＰＵ２１によりサンプリング終了時刻Ｔ４における積分値とサンプリング開始時刻Ｔ３における積分値との差分値が算出され、第４のサンプリング期間Ｔ４での入力信号はその極性が維持され（−）となっているので、差分値に（−）の極性が乗じられた結果がサンプリング値として出力される。
第５のサンプリング期間Ｔ５以降に対しても同様にサンプリング処理が行われる。

なお、リセットスイッチＳＷ２Ａ，ＳＷ２Ｂは、サンプリング回路への電源投入時や、連続的なサンプリングを行う際にサンプリングの開始に先立って積分回路の電荷の偏りを除去するために用いることができ、単位サンプリング期間に都度適用する必要はない。

このように、積分回路１２Ａ，１２Ｂでは、演算処理部１４が、サンプリング周期に同期させて、サンプリング期間毎に入力信号の極性を交互に反転させるように極性切替部１１を制御するので、連続するサンプリング期間においては、積分回路１２Ａ，１２Ｂにおける積分方向が反転する。つまり、積分回路１２Ａ，１２Ｂでは、連続するサンプリング期間において、交互に積分方向が反転するので、積分回路における飽和を回避することができ、単位サンプリング期間毎にリセットを行う必要がなく、高速にかつ連続的なサンプリングを行うことができる。
また、積分回路の系統を複数設けたので、ローカル信号の遷移による不感時間を除去することができる。

１０入力バッファ（入力部）
１１極性切替部
１２積分回路
１３Ａ／Ｄ変換器
１４演算処理部（演算部、制御部）

Claims

入力信号の極性の反転又は非反転を切替えて出力する極性切替部と、
サンプリング周期に同期させて、サンプリング期間毎に前記入力信号の極性を交互に反転させるように前記極性切替部を制御する制御信号を出力する制御部と、
前記極性切替部の出力信号を積分して積分値を出力する積分回路と、
該積分回路から出力された積分値のうち、所定のサンプリング期間毎に該サンプリング期間の開始時の積分値と該サンプリング期間の終了時の積分値との差分値を計算し、更に前記極性切替部により設定された極性に応じた符号を前記差分値に乗じたサンプリング値を演算する演算部と、を備え、レーザ走査型顕微鏡に用いられるサンプリング回路。
前記極性切替部及び前記積分回路を少なくとも２以上備え、連続するサンプリング期間において互いに異なる前記積分回路を適用して積分値を出力する請求項１記載のサンプリング回路。
前記積分回路から出力される積分値を、当該積分値に対応するサンプリング期間の時間で正規化する請求項１又は請求項２記載のサンプリング回路。
前記積分回路をリセットするリセット部を備えた請求項１乃至請求項３の何れか１項に記載のサンプリング回路。