JP4407423B2 - レーザー顕微鏡 - Google Patents
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Description
本発明はレーザー顕微鏡に関する。
レーザー顕微鏡は、一般に、光源から発せられた光束を標本上に集光させ、この集光スポットで照射（励起）された標本からの蛍光を光検出器で受光することによって、標本の画像情報を得ている。
このような蛍光レーザー走査顕微鏡で標本を観察する場合、観察する標本にダメージを与えないために、照射（励起）する光をできるだけ弱くして蛍光画像を得ることが望ましい。そのため、蛍光の検出効率を高めて弱い蛍光でも画像化できるようにしている。
このような蛍光レーザー走査顕微鏡で標本を観察する場合、観察する標本にダメージを与えないために、照射（励起）する光をできるだけ弱くして蛍光画像を得ることが望ましい。そのため、蛍光の検出効率を高めて弱い蛍光でも画像化できるようにしている。
その一つの方法として、光検出器からの微弱信号を最良のＳ／Ｎ比特性で増幅するために、光検出器の出力信号を積分増幅することが従来から行われている。通常、この積分回路では、ピクセルクロック（サンプリングクロック）ごとに、各画素の出力信号を順に積分するとともに、積分後に積分した信号をリセットする動作が行われている（例えば、特許文献１参照）。
この出願の発明に関連する先行技術文献としては次のものがある。
特許第２５１６１１５号公報
しかしながら、上述した従来のレーザー顕微鏡では、連続して画素ごとの信号を積分する際に、ピクセルクロック１周期の間に必ずリセット時間が必要になり、その分だけ積分時間が短くなって積分によるＳ／Ｎ比改善効果が小さくなってしまうという問題がある。
クロック信号にしたがって光検出器の輝度信号を画素ごとに積分する積分回路において、入力された光検出器からの輝度信号を積分する積分器を複数個と、複数個の積分器からの出力を加算する加算器とを備え、クロック信号の１周期を複数の期間に区分した各期間において、積分器を順に切り換えながら輝度信号を積分するとともに、積分器により積分を行った期間の次の期間において積分器を順にリセットし、加算器によりクロック信号の１周期におけるすべて積分器の出力を加算する。
本発明によれば、ピクセルクロック１周期において積分器のリセット時間により輝度信号の積分時間が短縮されず、ピクセルクロック１周期の間、光検出器の輝度信号を積分することができるため、積分によるＳ／Ｎ比の改善効果が最大になり、標本から発せられる蛍光の検出効率を向上させることができる。
図１は一実施の形態のレーザー顕微鏡の構成を示す図である。レーザー光源１から射出されたレーザー光はコリメーターレンズ２を通って平行光になり、１stダイクロイックミラー３で反射されて二次元走査光学系４へ導かれ、さらに対物レンズ５を通ってＸＹステージ６に搭載された蛍光標本７上に光スポットを形成する。二次元走査光学系４は、例えば２つのガルバノミラースキャナーなどにより構成され、スキャナードライバー８からの駆動信号により制御されて蛍光標本７上の光スポットをＸ−Ｙ軸方向に二次元に走査する。
スポット光が照射された蛍光標本７からは蛍光（または反射光）が発生し、戻り光として光路を逆行して対物レンズ５を通って二次元走査光学系４へ導かれる。さらに、二次元走査光学系４でデスキャンニングされた後、１stダイクロイックミラー３を透過して集光レンズ９へ導かれる。集光レンズ９により集光された蛍光は蛍光フィルター１０により波長選択され、フォトマルチプライヤーチューブ（ＰＭＴ）やフォトダイオード（ＰＤ）のような光検出器１１へ入射して電気信号に変換される。この一実施の形態では、同期信号発生回路１３から出力されるピクセルクロックＰＩＸＣＬＫに同期した蛍光が光検出器１１へ入力し、それを画素ごとに積分増幅して画像として表示する。
光検出器１１は、同期信号発生回路１３のピクセルクロックＰＩＸＣＬＫに同期して各画素の検出光の輝度信号を出力する。光検出器１１の輝度信号は積分増幅回路１２へ入力され、積分増幅回路１２において同期信号発生回路１３のピクセルクロックＰＩＸＣＬＫに同期して積分増幅され、デジタル信号に変換される。積分増幅回路１２の詳細については後述する。積分増幅されデジタル信号に変換された輝度データは、同期信号発生回路１３から出力された垂直同期信号ＶＤ、水平同期信号ＨＤ、ピクセルクロックＰＩＸＣＬＫに同期してフレームメモリ１４に格納される。画像を表示する場合は、フレームメモリ１４から輝度データを読み出し、Ｄ／Ａコンバーター１５でアナログ信号に変換されてモニター１６に表示される。
図２は積分増幅回路１２の詳細回路図である。光検出器１１から入力された電流信号は電流電圧変換器１２１で電圧信号に変換され、例えば図３に示すようなリセット付き積分器Ａ１２２とリセット付き積分器Ｂ１２３とに入力される。リセット付き積分器Ａ１２２およびＢ１２３では、積分用コンデンサーＣ１の両端にリセット用スイッチＳＷ１が接続されており、タイミング生成回路１３１からのリセット信号ＲＳＴＡ（“Ｈ”でリセット）およびインバーター１３２により反転されたリセット信号ＳＴＡＢ（“Ｈ”でリセット）によりスイッチＳＷ１が閉路され、コンデンサーＣ１の積分電圧がリセットされる。
リセット付き積分器Ａ１２２とＢ１２３の出力は例えば図４に示すようなアナログ加算器１２４へ入力され、加算される。さらに、アナログ加算器１２４の出力はサンプルホールド回路Ｓ／Ｈ１２５へ入力され、タイミング生成回路１３１で生成されたサンプルホールド信号ＳＨ（“Ｈ”でサンプルして“Ｌ”でホールド）にしたがってアナログ加算器１２４の出力をサンプルホールドする。サンプルホールド回路Ｓ／Ｈ１２５の出力はＡ／Ｄコンバーター１２６へ入力され、タイミング生成回路１３１からの変換開始信号ＡＤＳＴ（立ち上がりエッジで変換開始）にしたがってデジタルデータに変換される。
ＤフリップフロップＤＦＦ１（１２７）、ＤＦＦ２（１２８）は、入力信号をタイミング生成回路１３１からのクロックＣＬＫ１の立ち上がりエッジまで遅延させる。加算器１２９はＤフリップフロップＤＦＦ１（１２７）、ＤＦＦ２（１２８）の出力を加算してＤフリップフロップＤＦＦ３（１３０）へ出力する。ＤフリップフロップＤＦＦ３（１３０）は、入力信号をタイミング生成回路１３１からのクロックＣＬＫ２の立ち上がりエッジまで遅延させる。タイミング生成回路１３１は同期信号発生回路１３からピクセルクロックＰＩＸＣＬＫを入力し、リセット信号ＲＳＴＡ、ＲＳＴＢ、サンプルホールド信号ＳＨ、変換開始信号ＡＤＳＴ、クロックＣＬＫ１、ＣＬＫ２、ＣＬＫ３を生成する。
図５は、図２に示す積分増幅回路１２のタイミングチャートを示す。なお、図５において、アナログ電圧波形（積分器の出力やアナログ加算器の出力）の極性は説明を解りやすくするためにすべて“正”で表したが、図３、図４に示す積分器Ａ１２２，Ｂ１２３，や加算器１２４では実際には入力の極性を反転して出力する。また、この一実施の形態では、Ａ／Ｄコンバーター１２６におけるＡ／Ｄ変換はピクセルクロックＰＩＸＣＬＫの周期の半分以内の時間で終了することを前提とする。
ピクセルクロックＰＩＸＣＬＫは、その１周期の前の半周期が“Ｈ”レベル、後の半周期が“Ｌ”レベルで変化する。積分器Ａ１２２はピクセルクロックＰＩＸＣＬＫの“Ｈ”期間で輝度信号の積分を行い、“Ｌ”期間でリセットを行う。逆に、積分器Ｂ１２３はピクセルクロックＰＩＸＣＬＫの“Ｌ”期間で輝度信号の積分を行い、“Ｈ”期間でリセットを行う。リセット期間中の積分器Ａ１２２，Ｂ１２３の出力はそれぞれ０になる。積分器Ａ１２２と積分器Ｂ１２３のリセット期間が互いに半周期ずれているので、アナログ加算器１２４で積分器Ａ１２２とＢ１２３の出力を加算すると、サンプルホールド回路Ｓ／Ｈ１２５においてＳＨ信号が“Ｈ”のタイミングで積分器Ａ１２２の出力電圧と積分器Ｂ１２３の出力電圧を交互に検出することができる。
サンプルホールド回路Ｓ／Ｈ１２５でサンプルホールドされた出力電圧を、Ａ／Ｄコンバーター１２６によりＡ／Ｄ開始信号ＡＤＳＴの立ち上がりエッジでＡ／Ｄ変換する。Ａ／Ｄコンバーター１２６の出力を順にＡ0、Ｂ0、Ａ1、Ｂ1、・・・とする。すなわち、積分器Ａ１２２で積分増幅した最初の出力データをＡ0とし、以下、積分器Ａ１２２の出力データをＡ1、Ａ2、・・とする。同様に、積分器Ｂ１２３で積分増幅した最初の出力データＢ0とし、以下、積分器Ｂ１２３の出力データをＢ1、Ｂ2、・・とする。
ＤフリップフロップＤＦＦ１（１２７）はクロックＣＬＫ１の立ち上がりエッジでＡ／Ｄコンバーター１２６の出力データをラッチし、ＤフリップフロップＤＦＦ２（１２８）はクロックＣＬＫ１の立ち上がりエッジでＤフリップフロップＤＦＦ１（１２７）の出力データをラッチする。加算器１２９はＤフリップフロップＤＦＦ１（１２７）とＤＦＦ２（１２８）の出力を加算し、ＤフリップフロップＤＦＦ３（１３０）は加算器１２９の加算値をクロックＣＬＫ２の立ち上がりエッジでラッチする。この結果、ＤフリップフロップＤＦＦ３（１３０）の出力には、（Ａ0＋Ｂ0）、（Ａ1＋Ｂ1）、（Ａ2＋Ｂ2）、・・という１画素分のデータ、すなわち光検出器１１の１画素分の輝度の積分データが順番に現れる。
このように、一実施の形態によれば、光検出器１１の輝度信号を入力して積分する積分器を２個備えるとともに、２個の積分器Ａ、Ｂの出力を加算する加算器とを備え、ピクセルクロックＰＩＸＣＬＫの１周期を前の半周期と後の半周期に区分した各期間において積分器ＡとＢを順に切り換えながら輝度信号を積分するとともに、積分期間の次の期間において積分器ＡとＢを順にリセットし、加算器によりピクセルクロックＰＩＸＣＬＫ１周期の２個の積分器ＡとＢの出力を加算するようにした。
換言すれば、一方の積分器Ａの積分期間に続くリセット期間を他方の積分器Ｂの積分期間とすることによって、ピクセルクロック１周期の全区間を積分期間に割り当てる。
さらに、換言すれば、ピクセルクロック１周期を２つの区間に分割して、第一区間を一方の積分器Ａの積分期間に割り当て、第二区間において一方の積分器Ａをリセットするとともに第二区間を他方の積分器Ｂの積分期間に割り当て、次のピクセルクロック１周期の第一区間において他方の積分器Ｂをリセットするとともに第一区間を一方の積分器Ａの積分期間に割り当てる動作を繰り返し実行する。
これにより、ピクセルクロックＰＩＸＣＬＫ１周期において積分器Ａ、Ｂのリセット時間により輝度信号の積分時間が短縮されず、ピクセルクロックＰＩＸＣＬＫ１周期の間、光検出器の輝度信号を積分することができるため、積分によるＳ／Ｎ比の改善効果が最大になり、標本から発せられる蛍光の検出効率を向上させることができる。
換言すれば、一方の積分器Ａの積分期間に続くリセット期間を他方の積分器Ｂの積分期間とすることによって、ピクセルクロック１周期の全区間を積分期間に割り当てる。
さらに、換言すれば、ピクセルクロック１周期を２つの区間に分割して、第一区間を一方の積分器Ａの積分期間に割り当て、第二区間において一方の積分器Ａをリセットするとともに第二区間を他方の積分器Ｂの積分期間に割り当て、次のピクセルクロック１周期の第一区間において他方の積分器Ｂをリセットするとともに第一区間を一方の積分器Ａの積分期間に割り当てる動作を繰り返し実行する。
これにより、ピクセルクロックＰＩＸＣＬＫ１周期において積分器Ａ、Ｂのリセット時間により輝度信号の積分時間が短縮されず、ピクセルクロックＰＩＸＣＬＫ１周期の間、光検出器の輝度信号を積分することができるため、積分によるＳ／Ｎ比の改善効果が最大になり、標本から発せられる蛍光の検出効率を向上させることができる。
また、上述した一実施の形態ではピクセルクロックＰＩＸＣＬＫ１周期を２つに等分し、各期間において積分器ＡとＢを順に切り換えながら輝度信号を積分するととももに、積分期間の次の期間において積分器ＡとＢを順にリセットするようにしたので、画素数が多くなるにしたがってピクセルクロックＰＩＸＣＬＫの１周期が短くなっても、積分器ＡとＢのリセット時間を十分に確保することができる。
《一実施の形態の変形例》
図６は一実施の形態の変形例の積分増幅回路１２Ａの詳細回路図である。また、図７は、図６に示す変形例の積分増幅回路１２Ａのタイミングチャートを示す。なお、図６において、図２に示す機器と同様な機器に対しては同一の符号を付して相違点を中心に説明する。この変形例の積分増幅回路１２Ａでは、図２に示すアナログ加算器１２４の代わりにマルチプレクサ１４１を用いる。マルチプレクサ１４１は、タイミング生成回路１３１から出力される切換信号ＳＷにしたがって積分器Ａ１２２とＢ１２３の出力を切り換える。すなわち、切換信号ＳＷが“Ｈ”のときは積分器Ａ１２２の出力を選択し、“Ｌ”のときは積分器Ｂ１２３の出力を選択する。それ以外の動作は図２に示す積分増幅回路１２の動作と同様であり、説明を省略する。
図６は一実施の形態の変形例の積分増幅回路１２Ａの詳細回路図である。また、図７は、図６に示す変形例の積分増幅回路１２Ａのタイミングチャートを示す。なお、図６において、図２に示す機器と同様な機器に対しては同一の符号を付して相違点を中心に説明する。この変形例の積分増幅回路１２Ａでは、図２に示すアナログ加算器１２４の代わりにマルチプレクサ１４１を用いる。マルチプレクサ１４１は、タイミング生成回路１３１から出力される切換信号ＳＷにしたがって積分器Ａ１２２とＢ１２３の出力を切り換える。すなわち、切換信号ＳＷが“Ｈ”のときは積分器Ａ１２２の出力を選択し、“Ｌ”のときは積分器Ｂ１２３の出力を選択する。それ以外の動作は図２に示す積分増幅回路１２の動作と同様であり、説明を省略する。
《一実施の形態の他の変形例》
図８は一実施の形態の他の変形例の積分増幅回路１２Ｂの詳細回路図である。また、図９は、図８に示す他の変形例の積分増幅回路１２Ｂのタイミングチャートを示す。なお、図８において、図２に示す機器と同様な機器に対しては同一の符号を付して相違点を中心に説明する。図２に示す積分増幅回路１２では、積分器Ａ１２２の出力と積分器Ｂ１２３の出力をデジタル信号に変換した後に加算する例を示した。この変形例の積分増幅回路１２Ｂでは、積分器Ａ１２２とＢ１２３の出力をそれぞれサンプルホールド回路Ｓ／ＨＡ１５１とＳ／ＨＢ１５２でサンプルホールドし、それらをアナログ加算器１２４で加算する。この加算値は１画素分を積分した出力になり、それをサンプルホールド回路Ｓ／ＨＣ１５３でサンプルホールドしてＡ／Ｄコンバーター１２６でＡ／Ｄ変換すると、１画素分の積分データ、すなわち光検出器１１の１画素分の輝度の積分データになる。それ以外の動作は図２に示す積分増幅回路１２の動作と同様であり、説明を省略する。
図８は一実施の形態の他の変形例の積分増幅回路１２Ｂの詳細回路図である。また、図９は、図８に示す他の変形例の積分増幅回路１２Ｂのタイミングチャートを示す。なお、図８において、図２に示す機器と同様な機器に対しては同一の符号を付して相違点を中心に説明する。図２に示す積分増幅回路１２では、積分器Ａ１２２の出力と積分器Ｂ１２３の出力をデジタル信号に変換した後に加算する例を示した。この変形例の積分増幅回路１２Ｂでは、積分器Ａ１２２とＢ１２３の出力をそれぞれサンプルホールド回路Ｓ／ＨＡ１５１とＳ／ＨＢ１５２でサンプルホールドし、それらをアナログ加算器１２４で加算する。この加算値は１画素分を積分した出力になり、それをサンプルホールド回路Ｓ／ＨＣ１５３でサンプルホールドしてＡ／Ｄコンバーター１２６でＡ／Ｄ変換すると、１画素分の積分データ、すなわち光検出器１１の１画素分の輝度の積分データになる。それ以外の動作は図２に示す積分増幅回路１２の動作と同様であり、説明を省略する。
特許請求の範囲の構成要素と一実施の形態の構成要素との対応関係は次の通りである。すなわち、レーザー光源１が光源を、コリメーターレンズ２、１stダイクロイックミラー３、二次元走査光学系４、対物レンズ５、スキャナードライバー８および集光レンズ９が光学系を、光検出器１１が光検出器を、積分増幅回路１２、１２Ａ、１２Ｂが積分回路を、同期信号発生回路１３、フレームメモリ１４およびＤ／Ａコンバーター１５が画像生成回路をそれぞれ構成する。なお、本発明の特徴的な機能を損なわない限り、各構成要素は上記構成に限定されるものではない。
なお、上述した一実施の形態とその変形例では、１周期の前の半周期が“Ｈ”レベル、後の半周期が“Ｌ”レベルで変化するピクセルクロックＰＩＸＣＬＫを用い、積分器ＡはピクセルクロックＰＩＸＣＬＫの“Ｈ”期間で輝度信号の積分を行い、“Ｌ”期間でリセットを行うとともに、積分器ＢはピクセルクロックＰＩＸＣＬＫの“Ｌ”期間で輝度信号の積分を行い、“Ｈ”期間でリセットを行う例を示したが、積分器ＡとＢの積分期間が互いにオーバーラップするようにピクセルクロックＰＩＸＣＬＫの１周期を区分してもよい。
また、ピクセルクロックＰＩＸＣＬＫの１周期を等分せずに、各期間の長さがそれぞれ異なるようにしてもかまわない。
また、ピクセルクロックＰＩＸＣＬＫの１周期を等分せずに、各期間の長さがそれぞれ異なるようにしてもかまわない。
さらに、上述した一実施の形態では２個の積分器ＡとＢを用いる例を示したが、３個以上の積分器を用いてもよい。すなわち、光検出器の輝度信号を入力して積分する積分器を３個以上備えるとともに、これらの３個以上の積分器の出力を加算する加算器とを備え、ピクセルクロックＰＩＸＣＬＫの１周期を３個以上の期間に区分した各期間において積分器を順に切り換えながら輝度信号を積分するとともに、積分期間の次の期間において積分器を順にリセットし、加算器によりピクセルクロックＰＩＸＣＬＫ１周期のすべての積分器の出力を加算する。
上述した一実施の形態では、本願発明を蛍光レーザー走査顕微鏡に適用した例を示したが、本願発明は蛍光レーザー走査顕微鏡に限定されず、例えば任意の波長ごとに光検出器を備えたスペクトル検出装置などにも適用することができる。
１ レーザー光源
２ コリメーターレンズ
３ １stダイクロイックミラー
４ 二次元走査光学系
５ 対物レンズ
６ ＸＹステージ
７ 蛍光標本
８ スキャナードライバー
９ 集光レンズ
１０ 蛍光フィルター
１１ 光検出器
１２ 積分増幅回路
１３ 同期信号発生回路
１４ フレームメモリ
１５ Ｄ／Ａコンバーター
１６ モニター
１２１ 電圧電流変換器
１２２ リセット付き積分器Ａ
１２３ リセット付き積分器Ｂ
１２４ アナログ加算器
１２５ サンプルホールド回路Ｓ／Ｈ
１２６ Ａ／Ｄコンバーター
１２７ ＤフリップフロップＤＦＦ１
１２８ ＤフリップフロップＤＦＦ２
１２９ 加算器
１３０ ＤフリップフロップＤＦＦ３
１３１ タイミング生成回路
１３２ インバーター
１４１ マルチプレクサ
１５１、１５２、１５３ サンプルホールド回路Ｓ／Ｈ
２ コリメーターレンズ
３ １stダイクロイックミラー
４ 二次元走査光学系
５ 対物レンズ
６ ＸＹステージ
７ 蛍光標本
８ スキャナードライバー
９ 集光レンズ
１０ 蛍光フィルター
１１ 光検出器
１２ 積分増幅回路
１３ 同期信号発生回路
１４ フレームメモリ
１５ Ｄ／Ａコンバーター
１６ モニター
１２１ 電圧電流変換器
１２２ リセット付き積分器Ａ
１２３ リセット付き積分器Ｂ
１２４ アナログ加算器
１２５ サンプルホールド回路Ｓ／Ｈ
１２６ Ａ／Ｄコンバーター
１２７ ＤフリップフロップＤＦＦ１
１２８ ＤフリップフロップＤＦＦ２
１２９ 加算器
１３０ ＤフリップフロップＤＦＦ３
１３１ タイミング生成回路
１３２ インバーター
１４１ マルチプレクサ
１５１、１５２、１５３ サンプルホールド回路Ｓ／Ｈ
Claims (5)
- レーザー光を発する光源と、
前記光源から発せられたレーザー光を二次元に走査させながら標本に照射するとともに、前記標本から発せられた蛍光または反射光を集光する光学系と、
前記光学系により集光された前記標本からの蛍光または反射光を受光して輝度信号に変換する光検出器と、
クロック信号にしたがって前記光検出器の輝度信号を画素ごとに積分する積分回路と、
前記積分回路により積分した画素ごとの輝度信号により前記標本の画像を生成する画像生成回路とを備えたレーザー顕微鏡において、
前記積分回路は、入力された前記光検出器からの輝度信号を積分する積分器を複数個と、前記複数個の積分器からの出力を加算する加算器とを備え、前記クロック信号の１周期を複数の期間に区分した各期間において、前記積分器を順に切り換えながら前記輝度信号を積分するとともに、前記積分器により積分を行った期間の次の期間において前記積分器を順にリセットし、前記加算器により前記クロック信号の１周期におけるすべての前記積分器の出力を加算することを特徴とするレーザー顕微鏡。 - 請求項１に記載のレーザー顕微鏡において、
前記積分器により積分を行う期間を互いにオーバーラップさせることを特徴とするレーザー顕微鏡。 - 請求項１に記載のレーザー顕微鏡において、
前記加算器をデジタル加算器とすることを特徴とするレーザー顕微鏡。 - 標本にレーザー光を照射するレーザー光源と、
前記レーザー光を二次元に走査し、前記標本から発せられた蛍光または反射光を集光する光学系と、
前記光学系により集光された前記蛍光または反射光を受光して光電信号に変換する光検出器と、
クロック信号にしたがって前記光検出器の光電信号を、前記二次元走査した前記標本の画像の画素ごとに積分する積分回路と、
前記積分回路により積分された光電信号により、前記二次元走査した前記標本の画像を生成する画像生成回路とを備えたレーザー顕微鏡において、
前記積分回路は、第一および第二の積分器と、前記第一および第二の積分器の出力を加算する加算器とからなり、
前記積分回路は、前記第一の積分器の積分期間に続くリセット期間において、前記第二の積分器の積分期間を設定することで、前記クロック信号の１周期の全区間を積分期間に割り当てることを特徴とするレーザー顕微鏡。 - 標本にレーザー光を照射するレーザー光源と、
前記レーザー光源を二次元に走査し、前記標本から発せられた蛍光または反射光を集光する光学系と、
前記光学系により集光された前記蛍光または反射光を受光して光電信号に変換する光検出器と、
クロック信号にしたがって前記光検出器の光電信号を、前記二次元走査した前記標本の画像の画素ごとに積分する積分回路と、
前記積分回路により積分された光電信号により、前記二次元走査した前記標本の画像を生成する画像生成回路とを備えたレーザー顕微鏡において、
前記積分回路は、前記光検出器の光電信号を積分する第一および第二の積分器と、前記第一および前記第二の積分器の出力を加算する加算器とからなり、
前記積分回路は、前記クロック信号の１周期を第一区間と第二区間に分割して、前記第一区間を前記第一の積分器の積分期間に割り当て、前記第二区間において前記第一の積分器をリセットするとともに前記第二区間を前記第二の積分器の積分期間に割り当て、次の前記クロック信号の１周期の前記第一区間において前記第二の積分器をリセットするとともに該第一区間を前記第一の積分器の積分期間に割り当てる動作を繰り返し実行することを特徴とするレーザー顕微鏡。
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