JP2020005130A - アナログ−デジタル変換器、アナログ−デジタル変換方法及び変位検出装置 - Google Patents
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Abstract
Description
アナログ入力信号に対して複数回のサイクル処理を行って上位ビットから順に各ビットの値を取得することで、前記アナログ入力信号を多ビットのデジタル信号に変換するサイクル処理部と、
前記サイクル処理の周期が前記サイクル処理の回数に応じて短くなるように、前記サイクル処理部を制御する制御部と、を有するものである。
Nは、2以上の整数であり、
前記サイクル処理部は、前記アナログ入力信号に対してN回のサイクル処理を行い、前記サイクル処理のそれぞれで1ビットの値を取得することで、前記アナログ入力信号をNビットのデジタル信号に変換する、ものである。
前記アナログ−デジタル変換器の時定数がτであり、iが1以上N以下の整数である場合、
i+1回目のサイクル処理と、i回目のサイクルと、の間の前記サイクル処理の周期Tiは、以下の式で表されるものである。
Ti>τ{(N−i)ln2+ln(N−1)}
1回目のサイクル処理で用いる入力信号は前記アナログ入力信号であり、
前記i+1回目のサイクル処理で用いる入力信号は、前記i回目のサイクル処理でサンプリングしたサンプル信号であり、
前記i回目のサイクル処理は、
i番目のビットが「1」である場合、前記入力信号の電圧から基準電圧を減算し、かつ、2倍した電圧をサンプリングして前記サンプル信号を生成し、
i番目のビットが「0」である場合、前記入力信号を2倍した電圧をサンプリングして前記サンプル信号を生成するものである。
前記入力信号が前記基準電圧よりも大きな場合、前記i番目のビットは「1」であり、
前記入力信号が前記基準電圧よりも小さな場合、前記i番目のビットは「0」であるものである。
前記サイクル処理部は、
前記入力信号と前記基準電圧とを比較し、比較結果を前記i番目のビットとして出力する比較器と、
前記i番目のビットが「1」の場合に、前記基準電圧を出力するD/A変換回路と、
前記入力信号から、前記D/A変換回路から出力された前記電圧を減算した電圧を出力する減算器と、
前記減算器から出力された前記電圧を2倍に増幅する増幅器と、
前記増幅器で増幅された電圧をサンプリングして前記サンプル信号を出力するサンプルホールド回路と、を有するものである。
1回目のサイクル処理で用いる入力信号は前記アナログ入力信号であり、
前記i+1回目のサイクル処理で用いる入力信号は、前記i回目のサイクル処理でサンプリングしたサンプル信号であり、
前記i回目のサイクル処理は、
i番目のビットが「1」である場合、前記入力信号を2倍した電圧から基準電圧を減算した電圧をサンプリングして前記サンプル信号を生成し、
i番目のビットが「0」である場合、前記入力信号を2倍した電圧に前記基準電圧を加算した電圧をサンプリングして前記サンプル信号を生成するものである。
前記入力信号がグランド電圧よりも大きな場合、前記i番目のビットは「1」であり、
前記入力信号が前記グランド電圧よりも小さな場合、前記i番目のビットは「0」であるものである。
前記サイクル処理部は、
前記入力信号と前記グランド電圧とを比較し、比較結果を前記i番目のビットとして出力する比較器と、
前記i番目のビットが「1」の場合に前記基準電圧を反転させた電圧を出力し、前記i番目のビットが「0」の場合に前記基準電圧を出力するD/A変換回路と、
前記入力信号の電圧を2倍に増幅する増幅器と、
前記増幅器で増幅された電圧と前記D/A変換回路が出力する電圧とを加算する加算器と、
前記加算器で加算された電圧をサンプリングして前記サンプル信号を出力するサンプルホールド回路と、を有するものである。
前記制御部は、前記サンプルホールド回路が前記増幅器で増幅された前記電圧をサンプリングするタイミングを制御することで、前記周期Tiを制御するものである。
前記サイクル処理部は、一方の入力に前記アナログ入力信号が入力され、他方の入力には前記サンプルホールド回路から前記サンプル信号が入力され、前記アナログ入力信号及び前記サンプル信号のいずれかを前記入力信号として前記比較器へ出力する選択回路を更に有し、
前記制御部は、前記1回目のサイクル処理では前記入力信号として前記アナログ入力信号が出力され、2回目以降のサイクル処理では前記入力信号として前記サンプル信号が出力されるように、前記選択回路を制御するものである。
測定された変位を示すアナログ信号を出力する変位検出器と、
前記測定された変位を示すアナログ信号に基づいて変位を検出する信号処理部と、を有し、
前記信号処理部は、
上記のアナログ−デジタル変換器と、
前記アナログ−デジタル変換器が出力する前記デジタル信号に基づいて前記変位を算出する演算部と、を有し、
前記アナログ−デジタル変換器は、前記測定された変位を示すアナログ信号を前記アナログ入力信号として受け取って、前記デジタル信号に変換するものである。
アナログ入力信号に対して複数回のサイクル処理を行って上位ビットから順に各ビットの値を取得することで、前記アナログ入力信号を多ビットのデジタル信号に変換するアナログ−デジタル変換処理において、
前記サイクル処理の周期が前記サイクル処理の回数に応じて減少するように、前記サイクル処理を制御するものである。
以下、実施の形態1にかかるアナログ−デジタル(Analog to Digital:A/D)変換器について説明する。実施の形態1にかかるA/D変換器100は、複数回のサイクル処理を行うことで、アナログ入力信号AINを多ビットのデジタル信号OUTに変換する、サイクリック型A/D変換器として構成される。具体的には、A/D変換器100は、N回(Nは、2以上の整数)のサイクル処理を行うことで、アナログ入力信号AINをNビットのデジタル信号OUTに変換する、サイクリック型A/D変換器として構成される。換言すれば、A/D変換器100はNビットの分解能を有するサイクリック型A/D変換器であり、アナログ入力信号に対してN回のサイクル処理を行うことで、上位ビットから順に各ビットの値を取得することができる。
次いで、実施の形態2にかかるA/D変換器について説明する。A/D変換器200は、実施の形態1にかかるA/D変換器100の変形例である。図6に、実施の形態2にかかるA/D変換器200の構成を模式的に示す。A/D変換器200は、A/D変換器100のサイクル処理部10をサイクル処理部20に置換した構成を有する。サイクル処理部20は、サイクル処理部10と同様に、サイクリック型A/D変換器のサイクル処理をアナログ入力信号AINに行い、デジタル信号OUTに変換する。制御部30は、サイクル処理部20に制御信号CON及びタイミング信号TSを与えることで、サイクル処理部20でのサイクル処理を制御する。
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、サイクル処理部10及び20の構成はこの構成に限られない。サイクリック型A/D変換器のサイクル動作を実現できるならば、サイクル処理部は他の構成としてもよい。
11 選択回路
12、22 比較器
13、23 D/A変換回路
14 減算器
15、25 増幅器
16 S/H回路
20 サイクル処理部
24 加算器
30 制御部
31 信号生成部
32 カウンタ
100 アナログ−デジタル変換器(A/D変換器)
1000 光学式エンコーダ
1001 スケール
1002 検出ヘッド
1003 信号処理部
AIN アナログ入力信号
AS11〜AS13、AS21〜AS23 アナログ信号
Bi バイナリ信号
CON 制御信号
DET 検出信号
IN 入力信号
OUT デジタル信号
SMi サンプル信号
TS タイミング信号
VREF 基準電圧
Claims (13)
- アナログ入力信号に対して複数回のサイクル処理を行って上位ビットから順に各ビットの値を取得することで、前記アナログ入力信号を多ビットのデジタル信号に変換するサイクル処理部と、
前記サイクル処理の周期が前記サイクル処理の回数に応じて短くなるように、前記サイクル処理部を制御する制御部と、を備える、
アナログ−デジタル変換器。 - Nは、2以上の整数であり、
前記サイクル処理部は、前記アナログ入力信号に対してN回のサイクル処理を行い、前記サイクル処理のそれぞれで1ビットの値を取得することで、前記アナログ入力信号をNビットのデジタル信号に変換する、
請求項1に記載のアナログ−デジタル変換器。 - 前記アナログ−デジタル変換器の時定数がτであり、iが1以上N以下の整数である場合、
i+1回目のサイクル処理と、i回目のサイクルと、の間の前記サイクル処理の周期Tiは、以下の式で表される、
請求項2に記載のアナログ−デジタル変換器。
Ti>τ{(N−i)ln2+ln(N−1)}
- 1回目のサイクル処理で用いる入力信号は前記アナログ入力信号であり、
前記i+1回目のサイクル処理で用いる入力信号は、前記i回目のサイクル処理でサンプリングしたサンプル信号であり、
前記i回目のサイクル処理は、
i番目のビットが「1」である場合、前記入力信号の電圧から基準電圧を減算し、かつ、2倍した電圧をサンプリングして前記サンプル信号を生成し、
i番目のビットが「0」である場合、前記入力信号を2倍した電圧をサンプリングして前記サンプル信号を生成する、
請求項3に記載のアナログ−デジタル変換器。 - 前記入力信号が前記基準電圧よりも大きな場合、前記i番目のビットは「1」であり、
前記入力信号が前記基準電圧よりも小さな場合、前記i番目のビットは「0」である、
請求項4に記載のアナログ−デジタル変換器。 - 前記サイクル処理部は、
前記入力信号と前記基準電圧とを比較し、比較結果を前記i番目のビットとして出力する比較器と、
前記i番目のビットが「1」の場合に、前記基準電圧を出力するD/A変換回路と、
前記入力信号から、前記D/A変換回路から出力された前記電圧を減算した電圧を出力する減算器と、
前記減算器から出力された前記電圧を2倍に増幅する増幅器と、
前記増幅器で増幅された電圧をサンプリングして前記サンプル信号を出力するサンプルホールド回路と、を備える、
請求項5に記載のアナログ−デジタル変換器。 - 1回目のサイクル処理で用いる入力信号は前記アナログ入力信号であり、
前記i+1回目のサイクル処理で用いる入力信号は、前記i回目のサイクル処理でサンプリングしたサンプル信号であり、
前記i回目のサイクル処理は、
i番目のビットが「1」である場合、前記入力信号を2倍した電圧から基準電圧を減算した電圧をサンプリングして前記サンプル信号を生成し、
i番目のビットが「0」である場合、前記入力信号を2倍した電圧に前記基準電圧を加算した電圧をサンプリングして前記サンプル信号を生成する、
請求項3に記載のアナログ−デジタル変換器。 - 前記入力信号がグランド電圧よりも大きな場合、前記i番目のビットは「1」であり、
前記入力信号が前記グランド電圧よりも小さな場合、前記i番目のビットは「0」である、
請求項7に記載のアナログ−デジタル変換器。 - 前記サイクル処理部は、
前記入力信号と前記グランド電圧とを比較し、比較結果を前記i番目のビットとして出力する比較器と、
前記i番目のビットが「1」の場合に前記基準電圧を反転させた電圧を出力し、前記i番目のビットが「0」の場合に前記基準電圧を出力するD/A変換回路と、
前記入力信号の電圧を2倍に増幅する増幅器と、
前記増幅器で増幅された電圧と前記D/A変換回路が出力する電圧とを加算する加算器と、
前記加算器で加算された電圧をサンプリングして前記サンプル信号を出力するサンプルホールド回路と、を備える、
請求項8に記載のアナログ−デジタル変換器。 - 前記制御部は、前記サンプルホールド回路が前記増幅器で増幅された前記電圧をサンプリングするタイミングを制御することで、前記周期Tiを制御する、
請求項6又は9に記載のアナログ−デジタル変換器。 - 前記サイクル処理部は、一方の入力に前記アナログ入力信号が入力され、他方の入力には前記サンプルホールド回路から前記サンプル信号が入力され、前記アナログ入力信号及び前記サンプル信号のいずれかを前記入力信号として前記比較器へ出力する選択回路を更に備え、
前記制御部は、前記1回目のサイクル処理では前記入力信号として前記アナログ入力信号が出力され、2回目以降のサイクル処理では前記入力信号として前記サンプル信号が出力されるように、前記選択回路を制御する、
請求項6、9及び10のいずれか一項に記載のアナログ−デジタル変換器。 - 測定された変位を示すアナログ信号を出力する変位検出器と、
前記測定された変位を示すアナログ信号に基づいて変位を検出する信号処理部と、を備え、
前記信号処理部は、
請求項1乃至11のいずれか一項に記載のアナログ−デジタル変換器と、
前記アナログ−デジタル変換器が出力する前記デジタル信号に基づいて前記変位を算出する演算部と、を備え、
前記アナログ−デジタル変換器は、前記測定された変位を示すアナログ信号を前記アナログ入力信号として受け取って、前記デジタル信号に変換する、
変位検出装置。 - アナログ入力信号に対して複数回のサイクル処理を行って上位ビットから順に各ビットの値を取得することで、前記アナログ入力信号を多ビットのデジタル信号に変換するアナログ−デジタル変換処理において、
前記サイクル処理の周期が前記サイクル処理の回数に応じて減少するように、前記サイクル処理を制御する、
アナログ−デジタル変換方法。
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