JPH10154934A - 高安定化されたｐｌｌ周波数シンセサイザ回路 - Google Patents
高安定化されたｐｌｌ周波数シンセサイザ回路Info
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- JPH10154934A JPH10154934A JP8310804A JP31080496A JPH10154934A JP H10154934 A JPH10154934 A JP H10154934A JP 8310804 A JP8310804 A JP 8310804A JP 31080496 A JP31080496 A JP 31080496A JP H10154934 A JPH10154934 A JP H10154934A
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Abstract
(57)【要約】
【課題】 周波数シンセサイザ回路に関し、特に高安定
化されたＰＬＬ (PhaseLocked Loop)周波数シンセサイ
ザ回路を提供することを目的とする。 【解決手段】 ＰＬＬ周波数シンセザイザ回路におい
て、電圧制御発振器の変調感度Ｋｖの非直線性による周
波数収束特性の非一様性を検出し、前記検出値に基づい
て前記変調感度Ｋｖの非直線性を補償すべくＰＬＬ回路
のループ定数を制御する安定化回路を備える。
化されたＰＬＬ (PhaseLocked Loop)周波数シンセサイ
ザ回路を提供することを目的とする。 【解決手段】 ＰＬＬ周波数シンセザイザ回路におい
て、電圧制御発振器の変調感度Ｋｖの非直線性による周
波数収束特性の非一様性を検出し、前記検出値に基づい
て前記変調感度Ｋｖの非直線性を補償すべくＰＬＬ回路
のループ定数を制御する安定化回路を備える。
Description
【０００１】
【発明の属する技術分野】本発明は周波数シンセサイザ
回路に関し、特に無線基地局等において周波数シンセサ
イザとして用いられるＰＬＬ (Phase Locked Loop)周波
数シンセサイザ回路に関するものである。
回路に関し、特に無線基地局等において周波数シンセサ
イザとして用いられるＰＬＬ (Phase Locked Loop)周波
数シンセサイザ回路に関するものである。
【０００２】
【従来の技術】図１は、本願発明の対象となるＰＬＬ回
路の基本構成を示したものである。図１において、図１
の（ａ）はＰＬＬ回路のブロック図である。電圧制御発
振器（ＶＣＯ(Voltage Controlled Oscillator) ）４か
らの発振周波数は分周器５で１／Ｎに分周され、この分
周信号と水晶発振器（基準信号源）１からの基準信号と
は位相比較器２で比較される。前記比較による位相比較
器２からの差分出力はループフィルタ３で平滑化され、
ＶＣＯ４の発振周波数をフィードバック制御する。
路の基本構成を示したものである。図１において、図１
の（ａ）はＰＬＬ回路のブロック図である。電圧制御発
振器（ＶＣＯ(Voltage Controlled Oscillator) ）４か
らの発振周波数は分周器５で１／Ｎに分周され、この分
周信号と水晶発振器（基準信号源）１からの基準信号と
は位相比較器２で比較される。前記比較による位相比較
器２からの差分出力はループフィルタ３で平滑化され、
ＶＣＯ４の発振周波数をフィードバック制御する。
【０００３】図１の（ｂ）は、図１の（ａ）をブロック
線図で表したものである。図１の（ｂ）からフィードバ
ックループの開ループゲインは下式（ｉ）で表される。
線図で表したものである。図１の（ｂ）からフィードバ
ックループの開ループゲインは下式（ｉ）で表される。
【数１】
【０００４】ここで、図１の（ａ）に示す位相比較器２
は位相比較器の変換利得であるＫｐ（Ｖ／rad)、ループ
フィルタ３は伝達関数Ｆ(s) 、そしてＶＣＯ４は変調感
度Ｋｖ(rad／Ｖ）でそれぞれ表現できる。従って、上記
式（ｉ）のＧ(s) 及びＨ(s)は、各々以下のようにな
る。
は位相比較器の変換利得であるＫｐ（Ｖ／rad)、ループ
フィルタ３は伝達関数Ｆ(s) 、そしてＶＣＯ４は変調感
度Ｋｖ(rad／Ｖ）でそれぞれ表現できる。従って、上記
式（ｉ）のＧ(s) 及びＨ(s)は、各々以下のようにな
る。
【数２】
【０００５】さらに、ループフィルタ３（Ｆ(s) ）とし
て図１の（ｃ）に示す完全積分２次タイプを使用する
と、Ｆ(s) は次のように表わされる。
て図１の（ｃ）に示す完全積分２次タイプを使用する
と、Ｆ(s) は次のように表わされる。
【数３】
【０００６】ＰＬＬ回路もフィードバック制御回路であ
るため、安定性判別等の計算方法は自動制御の安定判別
方法と同じものが用いられる。前記式（ｉ）より
るため、安定性判別等の計算方法は自動制御の安定判別
方法と同じものが用いられる。前記式（ｉ）より
【数４】 となる。
【０００７】ここで、
【数５】 と置く。前記ωn は固有周波数、そしてζはダンピング
定数であり、共に引込み時間や定常状態等を知る上での
重要な要素となる。
定数であり、共に引込み時間や定常状態等を知る上での
重要な要素となる。
【０００８】式(iii）を用いると、
【数６】 となる。
【０００９】図２は、ＰＬＬ回路の位相雑音特性を示し
たものである。ＰＬＬ回路は、ループの帯域内では低域
通過フィルタ（ＬＰＦ）として働き、そしてＶＣＯの雑
音に対しては高域通過フィルタ（ＨＰＦ）として働く。
図２の（ａ）及び（ｂ）には、ループ帯域内雑音とＶＣ
Ｏ雑音とをそれぞれ示している。また、図２の（ｃ）に
はそれらが入れ替わるオフセット周波数ｆC を示してい
る。前記オフセット周波数ｆC は、下式（ｖ）で表され
る。
たものである。ＰＬＬ回路は、ループの帯域内では低域
通過フィルタ（ＬＰＦ）として働き、そしてＶＣＯの雑
音に対しては高域通過フィルタ（ＨＰＦ）として働く。
図２の（ａ）及び（ｂ）には、ループ帯域内雑音とＶＣ
Ｏ雑音とをそれぞれ示している。また、図２の（ｃ）に
はそれらが入れ替わるオフセット周波数ｆC を示してい
る。前記オフセット周波数ｆC は、下式（ｖ）で表され
る。
【００１０】
【数７】
【００１１】ＰＬＬ回路の動作の安定性は、ボード線図
を使って判断することができる。すなわち、安定動作を
行うためにはループゲインが０dBの時に位相が−１８０
°以内であり、反対に位相が−１８０°時にループゲイ
ンが０dB以下であることが要求される。ＰＬＬ回路の最
良値は、ダンピング定数ζが０．６〜０．７であって、
且つオフセット周波数ｆC がループ帯域内雑音とＶＣＯ
雑音の交点に設定された時に安定性引込み時間や位相雑
音形状等の最良バランスが得られる。但し、これらはあ
くまでも理論値であって、実際にはさらに幾つかの点を
考慮して設計する必要がある。
を使って判断することができる。すなわち、安定動作を
行うためにはループゲインが０dBの時に位相が−１８０
°以内であり、反対に位相が−１８０°時にループゲイ
ンが０dB以下であることが要求される。ＰＬＬ回路の最
良値は、ダンピング定数ζが０．６〜０．７であって、
且つオフセット周波数ｆC がループ帯域内雑音とＶＣＯ
雑音の交点に設定された時に安定性引込み時間や位相雑
音形状等の最良バランスが得られる。但し、これらはあ
くまでも理論値であって、実際にはさらに幾つかの点を
考慮して設計する必要がある。
【００１２】ＰＬＬ回路を使って出力周波数が可変する
シンセサイザを構成する場合、その出力周波数の変更
は、図１の（ａ）で示した分周器５の分周量（１／Ｎ）
を変えることにより行う。図１の（ａ）において水晶発
振器１の発振周波数をｆREF とすると、シンセサイザと
しての出力周波数ｆ0 は以下のようになる。 ｆ0 ＝Ｎ・ｆREF …（vi） このように、シンセサイザの出力周波数は分周器５の分
周量によって決定される。
シンセサイザを構成する場合、その出力周波数の変更
は、図１の（ａ）で示した分周器５の分周量（１／Ｎ）
を変えることにより行う。図１の（ａ）において水晶発
振器１の発振周波数をｆREF とすると、シンセサイザと
しての出力周波数ｆ0 は以下のようになる。 ｆ0 ＝Ｎ・ｆREF …（vi） このように、シンセサイザの出力周波数は分周器５の分
周量によって決定される。
【００１３】図３は、ＶＣＯの制御電圧−出力周波数特
性を示したものである。図３の（ａ）は、ＶＣＯの制御
電圧とその出力周波数が互いにリニアに変化する理想的
な場合を示している。それに対して、図３の（ｂ）には
現実のＶＣＯの制御電圧−出力周波数特性例が示されて
いる。このように、ＶＣＯは制御電圧量によって出力周
波数を変化させ、シンセサイザとして使うとＶＣＯ出力
周波数を上げた場合にはＶＣＯ制御電圧が上がった位置
で周波数がロックされ、反対に出力周波数を下げた場合
にはＶＣＯ制御電圧が下がった位置で周波数がロックさ
れる。図３の（ａ）に示すようにＶＣＯの制御電圧−出
力周波数特性がリニアな場合には変調感度Ｋｖ(Hz ／
Ｖ）は定数となり、ＶＣＯの制御電圧量に係わらず(ii
i）式の固有周波数ωn ，ダンピング定数ζの定数は１
／√Ｎに大きく依存し、前記変調感度Ｋｖによる固有周
波数ωn ，ダンピング定数ζの変化量は、少ない。
性を示したものである。図３の（ａ）は、ＶＣＯの制御
電圧とその出力周波数が互いにリニアに変化する理想的
な場合を示している。それに対して、図３の（ｂ）には
現実のＶＣＯの制御電圧−出力周波数特性例が示されて
いる。このように、ＶＣＯは制御電圧量によって出力周
波数を変化させ、シンセサイザとして使うとＶＣＯ出力
周波数を上げた場合にはＶＣＯ制御電圧が上がった位置
で周波数がロックされ、反対に出力周波数を下げた場合
にはＶＣＯ制御電圧が下がった位置で周波数がロックさ
れる。図３の（ａ）に示すようにＶＣＯの制御電圧−出
力周波数特性がリニアな場合には変調感度Ｋｖ(Hz ／
Ｖ）は定数となり、ＶＣＯの制御電圧量に係わらず(ii
i）式の固有周波数ωn ，ダンピング定数ζの定数は１
／√Ｎに大きく依存し、前記変調感度Ｋｖによる固有周
波数ωn ，ダンピング定数ζの変化量は、少ない。
【００１４】
【発明が解決しようとする課題】しかしながら、実際に
は図３の（ｂ）に示すようにＶＣＯの制御電圧によって
変調感度Ｋｖが変わることになる。ＶＣＯの変調感度Ｋ
ｖが変わる場合には、式(iii）より固有周波数ωn ，ダ
ンピング定数ζも変わる。そのため、図３の（ｂ）に示
す低い側の制御電圧ｘＶで周波数がロックされた場合に
は、変調感度Ｋｖが大となってダンピング定数ζ，固有
周波数ωn が共に増加するため引込み時間と安定性は増
すが、位相雑音は図３の（ａ）に示す理想特性と比べる
と増加するという問題があった。
は図３の（ｂ）に示すようにＶＣＯの制御電圧によって
変調感度Ｋｖが変わることになる。ＶＣＯの変調感度Ｋ
ｖが変わる場合には、式(iii）より固有周波数ωn ，ダ
ンピング定数ζも変わる。そのため、図３の（ｂ）に示
す低い側の制御電圧ｘＶで周波数がロックされた場合に
は、変調感度Ｋｖが大となってダンピング定数ζ，固有
周波数ωn が共に増加するため引込み時間と安定性は増
すが、位相雑音は図３の（ａ）に示す理想特性と比べる
と増加するという問題があった。
【００１５】また、図３の（ｂ）に示す高い側の制御電
圧ｙＶで周波数がロックされた場合には、ＶＣＯの変調
感度Ｋｖが小となってダンピング定数ζ，固有周波数ω
n が減少するため引込み時間が遅くなり、そしてダンピ
ング定数ζが減少することによって安定性が低下すると
いう問題があった。この場合には位相雑音にオーバーシ
ュートが現れ、最悪ＰＬＬ回路は収束せずに発振してし
まうという問題もあった。
圧ｙＶで周波数がロックされた場合には、ＶＣＯの変調
感度Ｋｖが小となってダンピング定数ζ，固有周波数ω
n が減少するため引込み時間が遅くなり、そしてダンピ
ング定数ζが減少することによって安定性が低下すると
いう問題があった。この場合には位相雑音にオーバーシ
ュートが現れ、最悪ＰＬＬ回路は収束せずに発振してし
まうという問題もあった。
【００１６】図４は、ＶＣＯ変調感度−位相雑音特性の
一例を示したものである。図４の（ａ）は、図３の
（ａ）の理想特性に対応し、また図４の（ｂ）は図３の
（ｂ）に示す制御電圧ｘＶの変調感度Ｋｖが増加した場
合、そして図４の（ｃ）は図３の（ｂ）に示す制御電圧
ｙＶの変調感度Ｋｖが減少した場合をそれぞれ示してい
る。上述したように、図４の（ｂ）では変調感度Ｋｖの
増加と共に位相雑音が増加し、また、図４（ｃ）では変
調感度Ｋｖの減少と共にオーバーシュートが現れてる。
このようなオーバーシュートを防ぐには、通常ダンピン
グ定数ζを増やすなどして安定化のための設計がなされ
る。
一例を示したものである。図４の（ａ）は、図３の
（ａ）の理想特性に対応し、また図４の（ｂ）は図３の
（ｂ）に示す制御電圧ｘＶの変調感度Ｋｖが増加した場
合、そして図４の（ｃ）は図３の（ｂ）に示す制御電圧
ｙＶの変調感度Ｋｖが減少した場合をそれぞれ示してい
る。上述したように、図４の（ｂ）では変調感度Ｋｖの
増加と共に位相雑音が増加し、また、図４（ｃ）では変
調感度Ｋｖの減少と共にオーバーシュートが現れてる。
このようなオーバーシュートを防ぐには、通常ダンピン
グ定数ζを増やすなどして安定化のための設計がなされ
る。
【００１７】そこで本発明の目的は、上記各問題点に鑑
み、前記ＶＣＯの変調感度Ｋｖ特性の非直線性を補償す
ることで、周波数シンセサイザにおける発振周波数内の
全ての周波数において一様な周波数収束特性及び安定性
を実現し、ループ内雑音を最適化した周波数シンセサイ
ザを提供することを目的とする。
み、前記ＶＣＯの変調感度Ｋｖ特性の非直線性を補償す
ることで、周波数シンセサイザにおける発振周波数内の
全ての周波数において一様な周波数収束特性及び安定性
を実現し、ループ内雑音を最適化した周波数シンセサイ
ザを提供することを目的とする。
【００１８】
【課題を解決するための手段】本発明によれば、基準信
号を出力する基準信号源、前記基準信号源からの基準信
号と出力信号を分周した分周信号との位相を比較しその
差分信号を出力する位相比較器、前記位相比較器からの
差分信号と対応する直流電圧を発生するループフィル
タ、前記ループフィルタからの直流電圧によって出力信
号の発振周波数が制御される電圧制御発振器、そして前
記電圧制御発振器からの出力信号を分周してその分周信
号を前記位相比較器へ与える分周器、から成るＰＬＬ周
波数シンセザイザ回路において、前記電圧制御発振器の
変調感度Ｋｖの非直線性による周波数収束特性の非一様
性を検出し、前記検出値に基づいて前記変調感度Ｋｖの
非直線性を補償すべくＰＬＬ回路のループ定数を制御す
る安定化回路を備えたＰＬＬ周波数シンセザイザ回路が
提供される。
号を出力する基準信号源、前記基準信号源からの基準信
号と出力信号を分周した分周信号との位相を比較しその
差分信号を出力する位相比較器、前記位相比較器からの
差分信号と対応する直流電圧を発生するループフィル
タ、前記ループフィルタからの直流電圧によって出力信
号の発振周波数が制御される電圧制御発振器、そして前
記電圧制御発振器からの出力信号を分周してその分周信
号を前記位相比較器へ与える分周器、から成るＰＬＬ周
波数シンセザイザ回路において、前記電圧制御発振器の
変調感度Ｋｖの非直線性による周波数収束特性の非一様
性を検出し、前記検出値に基づいて前記変調感度Ｋｖの
非直線性を補償すべくＰＬＬ回路のループ定数を制御す
る安定化回路を備えたＰＬＬ周波数シンセザイザ回路が
提供される。
【００１９】前記安定化回路は、前記ループフィルタか
らの出力信号をアナログ信号からディジタル信号に変換
するアナログ−ディジタル変換部、前記アナログ−ディ
ジタル変換部からのディジタル信号をディジタル信号処
理することによって前記変調感度Ｋｖの非直線性を検出
し、その結果にもとづいて前記ＰＬＬ回路のループ定数
を制御するディジタル信号処理部を含む。
らの出力信号をアナログ信号からディジタル信号に変換
するアナログ−ディジタル変換部、前記アナログ−ディ
ジタル変換部からのディジタル信号をディジタル信号処
理することによって前記変調感度Ｋｖの非直線性を検出
し、その結果にもとづいて前記ＰＬＬ回路のループ定数
を制御するディジタル信号処理部を含む。
【００２０】前記ディジタル信号処理部は、ＰＬＬ回路
の収束過程におけるループ内固有振動ωn を、前記アナ
ログ−ディジタル変換部によってＰＬＬ回路の収束過程
における過渡的な応答を高速サンプリングすることによ
って検出し、それに基づくＰＬＬ回路のループ特性解析
から対応する前記変調感度Ｋｖを求め、その結果に従っ
て前記ＰＬＬ回路のループ定数を制御する。
の収束過程におけるループ内固有振動ωn を、前記アナ
ログ−ディジタル変換部によってＰＬＬ回路の収束過程
における過渡的な応答を高速サンプリングすることによ
って検出し、それに基づくＰＬＬ回路のループ特性解析
から対応する前記変調感度Ｋｖを求め、その結果に従っ
て前記ＰＬＬ回路のループ定数を制御する。
【００２１】そして、前記ディジタル信号処理部は、前
記ＰＬＬ回路のループ特性解析からＰＬＬ回路のループ
定数である前記位相比較器にける位相比較器変換利得Ｋ
ｐを求め、それによって前記位相比較器変換利得Ｋｐと
対応する前記位相比較器におけるチャージポンプ回路の
バイアス電圧を制御する。また、前記ディジタル信号処
理部は、前記ＰＬＬ回路のループ特性解析からＰＬＬ回
路のループ定数である前記ループフィルタの容量成分Ｃ
又は抵抗成分Ｒを求め、それによって前記ループフィル
タに設けられた可変容量成分又は可変抵抗成分を制御す
る。
記ＰＬＬ回路のループ特性解析からＰＬＬ回路のループ
定数である前記位相比較器にける位相比較器変換利得Ｋ
ｐを求め、それによって前記位相比較器変換利得Ｋｐと
対応する前記位相比較器におけるチャージポンプ回路の
バイアス電圧を制御する。また、前記ディジタル信号処
理部は、前記ＰＬＬ回路のループ特性解析からＰＬＬ回
路のループ定数である前記ループフィルタの容量成分Ｃ
又は抵抗成分Ｒを求め、それによって前記ループフィル
タに設けられた可変容量成分又は可変抵抗成分を制御す
る。
【００２２】
【発明の実施の形態】本願発明の基本概念は、ＶＣＯの
変調感度Ｋｖが発振周波依存性を有していてもダンピン
グ定数ζ，固有周波数ωn の値を一定に保つことが出来
ればロックさせる周波数に関係なくＰＬＬの特性を一定
に保つことが出来ため、変調感度Ｋｖの偏差が相殺され
るように他のパラメータを変えることにある。ダンピン
グ定数ζ，固有周波数ωn を与える式は図１の（ａ）に
示すループフィルタ３の回路形式によって異なるが、こ
こではよく使用される図１の（Ｃ）で示したアクティブ
フィルタと図５に示すラグリードフィルタについて次に
示す。
変調感度Ｋｖが発振周波依存性を有していてもダンピン
グ定数ζ，固有周波数ωn の値を一定に保つことが出来
ればロックさせる周波数に関係なくＰＬＬの特性を一定
に保つことが出来ため、変調感度Ｋｖの偏差が相殺され
るように他のパラメータを変えることにある。ダンピン
グ定数ζ，固有周波数ωn を与える式は図１の（ａ）に
示すループフィルタ３の回路形式によって異なるが、こ
こではよく使用される図１の（Ｃ）で示したアクティブ
フィルタと図５に示すラグリードフィルタについて次に
示す。
【００２３】図５のラグリードフィルタのダンピング定
数ζ，固有周波数ωn は下式(vii）となる。なお、アク
ティブフィルタのダンピング定数ζ，固有周波数ωn に
ついてはすでに式(iii）で示しているが、ここでは比較
のため更めて下記に示している。
数ζ，固有周波数ωn は下式(vii）となる。なお、アク
ティブフィルタのダンピング定数ζ，固有周波数ωn に
ついてはすでに式(iii）で示しているが、ここでは比較
のため更めて下記に示している。
【数８】
【００２４】前記(iii）及び(vii）式において、分周数
Ｎはロックする周波数を決定する値であるから自由に変
えることは出来ない。従って、残されたパラメータＫ
ｐ，Ｃ，Ｒ1 ，Ｒ2 、を適宜変化させることで固有周波
数ωn ，ダンピング定数ζを一定に保つ。本願発明にお
けるループの制御は、（１）ＶＣＯ変調感度Ｋｖの検
出、そして（２）前記パラメータ（ループ定数）の制御
の２つのプロセスを経て実行される。以下、本願発明に
より変調感度Ｋｖ以外のループ定数（Ｋｐ，Ｃ，Ｒ 1 ，
Ｒ2)を変化させてループを制御し、固有周波数ωn ，ダ
ンピング定数ζを一定に保つ、若しくはそれらの変化量
を押さえる方法について説明する。
Ｎはロックする周波数を決定する値であるから自由に変
えることは出来ない。従って、残されたパラメータＫ
ｐ，Ｃ，Ｒ1 ，Ｒ2 、を適宜変化させることで固有周波
数ωn ，ダンピング定数ζを一定に保つ。本願発明にお
けるループの制御は、（１）ＶＣＯ変調感度Ｋｖの検
出、そして（２）前記パラメータ（ループ定数）の制御
の２つのプロセスを経て実行される。以下、本願発明に
より変調感度Ｋｖ以外のループ定数（Ｋｐ，Ｃ，Ｒ 1 ，
Ｒ2)を変化させてループを制御し、固有周波数ωn ，ダ
ンピング定数ζを一定に保つ、若しくはそれらの変化量
を押さえる方法について説明する。
【００２５】（１）ＶＣＯ変調感度Ｋｖの検出 変調感度Ｋｖは、ＰＬＬが目的の周波数にロックする過
程のループフィルタ３（図１）の出力電圧の変化から検
出する。検出のアルゴリズムには次の２つがある。図３
の（ｂ）の例からも分かるように、その１つは現在ロッ
クしている周波数をｆ1 、目的の周波数をｆ0 とする。
もしｆ0 とｆ1 の差が小さければ、ｆ1でロックしてい
る時のＶＣＯ制御電圧（ループフィルタ出力電圧）を測
定し、得られた値をＶｃ1 とする。次に、ｆ0 にロック
した後でＶＣＯ制御電圧同様の方法で測定したＶｃ0 を
得る。この時、変調感度Ｋｖは下式(viii)で与えられ
る。なお、ｆ1 とｆ0 の差が大きいときは一旦ｆ0 に近
い周波数にロックさせてから検出作業を行う。
程のループフィルタ３（図１）の出力電圧の変化から検
出する。検出のアルゴリズムには次の２つがある。図３
の（ｂ）の例からも分かるように、その１つは現在ロッ
クしている周波数をｆ1 、目的の周波数をｆ0 とする。
もしｆ0 とｆ1 の差が小さければ、ｆ1でロックしてい
る時のＶＣＯ制御電圧（ループフィルタ出力電圧）を測
定し、得られた値をＶｃ1 とする。次に、ｆ0 にロック
した後でＶＣＯ制御電圧同様の方法で測定したＶｃ0 を
得る。この時、変調感度Ｋｖは下式(viii)で与えられ
る。なお、ｆ1 とｆ0 の差が大きいときは一旦ｆ0 に近
い周波数にロックさせてから検出作業を行う。
【００２６】
【数９】
【００２７】もう１つの方法として固有周波数ωn を直
接測定する方法がある。すなわち、ＰＬＬが目的の周波
数ｆ0 にロックするとき、ループは固有周波数ωn で減
衰振動しながら収束していく。図６は、前記ループ収束
特性の一例を示したものである。この振動周波数を直接
測定すれば固有周波数ωn が得られる。実際には、ＰＬ
Ｌが周波数ｆ0 にロックする時のループフィルタ出力電
圧の過渡応答をＡ／Ｄコンバータで高速サンプリング
し、ＤＳＰで演算処理を行う。固有周波数ωn が判れば
式(iii）又は式(vii）から逆算して変調感度Ｋｖを知る
ことが出来る。
接測定する方法がある。すなわち、ＰＬＬが目的の周波
数ｆ0 にロックするとき、ループは固有周波数ωn で減
衰振動しながら収束していく。図６は、前記ループ収束
特性の一例を示したものである。この振動周波数を直接
測定すれば固有周波数ωn が得られる。実際には、ＰＬ
Ｌが周波数ｆ0 にロックする時のループフィルタ出力電
圧の過渡応答をＡ／Ｄコンバータで高速サンプリング
し、ＤＳＰで演算処理を行う。固有周波数ωn が判れば
式(iii）又は式(vii）から逆算して変調感度Ｋｖを知る
ことが出来る。
【００２８】図７は、ＶＣＯ変調感度Ｋｖの検出回路の
一実施例を示している。図７において、先に説明した図
１の（ａ）と同様のものについては同一の符号を付して
いる。なお、図１の（ａ）の位相比較器２は、図７にお
いて位相検出部（ＰＤ）とチャージポンプ部（CHARGE P
UMP) から成っている。図７では、図１の（ａ）にアナ
ログ−ディジタル変換器（Ａ／Ｄ）６及びディジタルシ
グナルプロセッサ部（ＤＳＰ）７がさらに付加されてい
る。ループフィルタ (Loop Filter)３からの出力電圧
は、Ａ／Ｄ変換器６によってサンプリングされ、そして
ＤＳＰ部７へ送られる。ＤＳＰ部７は上記２つのいずれ
かの方法により変調感度Ｋｖ又は固有周波数ωn ，ダン
ピング定数ζを計算する。
一実施例を示している。図７において、先に説明した図
１の（ａ）と同様のものについては同一の符号を付して
いる。なお、図１の（ａ）の位相比較器２は、図７にお
いて位相検出部（ＰＤ）とチャージポンプ部（CHARGE P
UMP) から成っている。図７では、図１の（ａ）にアナ
ログ−ディジタル変換器（Ａ／Ｄ）６及びディジタルシ
グナルプロセッサ部（ＤＳＰ）７がさらに付加されてい
る。ループフィルタ (Loop Filter)３からの出力電圧
は、Ａ／Ｄ変換器６によってサンプリングされ、そして
ＤＳＰ部７へ送られる。ＤＳＰ部７は上記２つのいずれ
かの方法により変調感度Ｋｖ又は固有周波数ωn ，ダン
ピング定数ζを計算する。
【００２９】（２）ループ定数の制御 上述したように変調感度Ｋｖが判ると、固有周波数
ωn 、ダンピング定数ζが理想値となるようなループ定
数の制御量が計算される。その計算結果を基に各ループ
定数の制御を行うことでＰＬＬの特性は一定に保たれ
る。以下、（２−１）位相比較器変換利得、そして（２
−３）抵抗Ｒを制御する場合、のそれぞれについて実施
例を用いて説明する。
ωn 、ダンピング定数ζが理想値となるようなループ定
数の制御量が計算される。その計算結果を基に各ループ
定数の制御を行うことでＰＬＬの特性は一定に保たれ
る。以下、（２−１）位相比較器変換利得、そして（２
−３）抵抗Ｒを制御する場合、のそれぞれについて実施
例を用いて説明する。
【００３０】（２−１）位相比較器変換利得Ｋｐを制御
する場合 図８は、チャージポンプを接続した位相比較器の特性を
示したものである。Ｋｐは位相比較器の変換利得であ
り、図６に示す位相比較器の出力電圧振幅から下式（i
x）によって定められる。
する場合 図８は、チャージポンプを接続した位相比較器の特性を
示したものである。Ｋｐは位相比較器の変換利得であ
り、図６に示す位相比較器の出力電圧振幅から下式（i
x）によって定められる。
【数１０】 式（ix）から位相比較器変換利得Ｋｐを変化させるため
には高出力電圧ＶH 又は低出力電圧ＶL の値のいずれか
一方又はその両者を制御すればよい。但し、前記ＶH ，
ＶL の値はロック時のＶＣＯ変調端子に入力される電圧
に対して十分なマージンを持つ必要があるため、ロック
する周波数と制御のかけ方については注意が必要であ
る。
には高出力電圧ＶH 又は低出力電圧ＶL の値のいずれか
一方又はその両者を制御すればよい。但し、前記ＶH ，
ＶL の値はロック時のＶＣＯ変調端子に入力される電圧
に対して十分なマージンを持つ必要があるため、ロック
する周波数と制御のかけ方については注意が必要であ
る。
【００３１】図９は、位相比較器変換利得Ｋｐを変化さ
せる一例を示したものである。図９の（ａ）は高出力電
圧ＶH を変化させる場合、図９の（ｂ）は低出力電圧Ｖ
L を変化させる場合、そして図９の（ｃ）はその両者Ｖ
H 、ＶL を同時に変化させる場合をそれぞれ示してい
る。これらによって、上記式（ix）の（ＶH −ＶL ）の
値が変化し、その結果位相比較器変換利得Ｋｐが変化す
る。なお、図９の（ａ）は、ＶＣＯ変調端子に入力され
る電圧の最大値が減少するのと同じであるためロック時
の周波数が低い場合に有効となる。また、図９の（ｂ）
はそれとは逆にロック時の周波数が高い場合に有効であ
る。そして、図９の（ｃ）は前二者と比べて全周波数帯
域での制御が可能となる特徴を有している。
せる一例を示したものである。図９の（ａ）は高出力電
圧ＶH を変化させる場合、図９の（ｂ）は低出力電圧Ｖ
L を変化させる場合、そして図９の（ｃ）はその両者Ｖ
H 、ＶL を同時に変化させる場合をそれぞれ示してい
る。これらによって、上記式（ix）の（ＶH −ＶL ）の
値が変化し、その結果位相比較器変換利得Ｋｐが変化す
る。なお、図９の（ａ）は、ＶＣＯ変調端子に入力され
る電圧の最大値が減少するのと同じであるためロック時
の周波数が低い場合に有効となる。また、図９の（ｂ）
はそれとは逆にロック時の周波数が高い場合に有効であ
る。そして、図９の（ｃ）は前二者と比べて全周波数帯
域での制御が可能となる特徴を有している。
【００３２】図１０〜１２は、図９の（ａ）〜（ｃ）の
各実施例に対応している。図１０は、高出力電圧ＶH を
変化させる実施例を示している。図１０の（ａ）では図
７の実施例に対して新たにディジタル−アナログ変換器
（Ｄ／Ａ）８及びバッファ増幅器（Buffer) ９を付加し
ている。ＤＳＰ部７は変調感度Ｋｐが最適になるような
ＶH を計算し、Ｄ／Ａ変換器８にそのデータを送る。Ｄ
／Ａ変換器８からの高出力電圧ＶH はバッフア増幅器９
を介してチャージポンプ部に与えられる（図１０の
（ｂ））。
各実施例に対応している。図１０は、高出力電圧ＶH を
変化させる実施例を示している。図１０の（ａ）では図
７の実施例に対して新たにディジタル−アナログ変換器
（Ｄ／Ａ）８及びバッファ増幅器（Buffer) ９を付加し
ている。ＤＳＰ部７は変調感度Ｋｐが最適になるような
ＶH を計算し、Ｄ／Ａ変換器８にそのデータを送る。Ｄ
／Ａ変換器８からの高出力電圧ＶH はバッフア増幅器９
を介してチャージポンプ部に与えられる（図１０の
（ｂ））。
【００３３】図１１は、低出力電圧ＶL を変化させる実
施例を示している。図１１の（ａ）は、図１０の（ａ）
と同じ回路が使用されており、ただＤＳＰ部７が変調感
度Ｋｐが最適になるような低出力電圧ＶL を計算し、そ
して新たに付加されたディジタル−アナログ変換器（Ｄ
／Ａ）１１及びバッファ増幅器（Buffer) １０を介して
前記低出力電圧ＶL がチャージポンプ部に与えられる点
が異なるだけである（図１１の（ｂ））。
施例を示している。図１１の（ａ）は、図１０の（ａ）
と同じ回路が使用されており、ただＤＳＰ部７が変調感
度Ｋｐが最適になるような低出力電圧ＶL を計算し、そ
して新たに付加されたディジタル−アナログ変換器（Ｄ
／Ａ）１１及びバッファ増幅器（Buffer) １０を介して
前記低出力電圧ＶL がチャージポンプ部に与えられる点
が異なるだけである（図１１の（ｂ））。
【００３４】図１２は、さらに高出力電圧ＶH と低出力
電圧ＶL の両方を変化させる実施例を示したものであ
る。図１２の（ａ）及び（ｂ）の回路構成から明らかな
ように図１０と図１１の両者を組み合わせたものとなっ
ている。本実施例ではＤＳＰ部７は式（ix）からＫｐが
最適になるような（ＶH −ＶL ）を計算して高出力電圧
ＶH 及び低出力電圧ＶL のそれぞれの値を決定する。そ
れ以外は、図１０及び図１１と同様である。
電圧ＶL の両方を変化させる実施例を示したものであ
る。図１２の（ａ）及び（ｂ）の回路構成から明らかな
ように図１０と図１１の両者を組み合わせたものとなっ
ている。本実施例ではＤＳＰ部７は式（ix）からＫｐが
最適になるような（ＶH −ＶL ）を計算して高出力電圧
ＶH 及び低出力電圧ＶL のそれぞれの値を決定する。そ
れ以外は、図１０及び図１１と同様である。
【００３５】（２−２）容量Ｃの値を制御する場合 図１３及び図１４は、ループフィルタに図５で示したラ
グリードフィルタを用い場合を示しており、図１３では
その容量Ｃに直列にバラクタダイードを接続し、また図
１４では並列にバラクタダイードを接続した実施例を示
している。なお、ループフィルタは直流電圧動作をして
いるため、信号ラインに直列にコンデンサが挿入される
アクティブフィルタではこの方法は使えない。
グリードフィルタを用い場合を示しており、図１３では
その容量Ｃに直列にバラクタダイードを接続し、また図
１４では並列にバラクタダイードを接続した実施例を示
している。なお、ループフィルタは直流電圧動作をして
いるため、信号ラインに直列にコンデンサが挿入される
アクティブフィルタではこの方法は使えない。
【００３６】図１３及び図１４において、バラクタダイ
オード１７はバイアス抵抗１８を介して流れるバイアス
電流によって変化する可変容量Ｃｖとして機能する。図
１３における直列接続の合成容量Ｃｔは、Ｃｔ＝ＣＣｖ
／（Ｃ＋Ｃｖ）となる。ここで、バイアス抵抗１８は、
バイアス回路系とループフィルタとのアイソレーション
を取るために数１００ｋ〜数ＭΩの値にする。バラクタ
ダイオードの逆バイアス時の抵抗値は数１００Ｍ〜数Ｇ
Ωに達するのでバイアス抵抗による電圧降下はほとんど
生じること無くバイアスをかけることが出来る。
オード１７はバイアス抵抗１８を介して流れるバイアス
電流によって変化する可変容量Ｃｖとして機能する。図
１３における直列接続の合成容量Ｃｔは、Ｃｔ＝ＣＣｖ
／（Ｃ＋Ｃｖ）となる。ここで、バイアス抵抗１８は、
バイアス回路系とループフィルタとのアイソレーション
を取るために数１００ｋ〜数ＭΩの値にする。バラクタ
ダイオードの逆バイアス時の抵抗値は数１００Ｍ〜数Ｇ
Ωに達するのでバイアス抵抗による電圧降下はほとんど
生じること無くバイアスをかけることが出来る。
【００３７】また、図１４における並列接続では、直流
カットのための容量値Ｃ’１９を考慮すると合成容量Ｃ
ｔは、Ｃｔ＝Ｃ＋Ｃ’Ｃｖ／（Ｃ’＋Ｃｖ）となる。ま
た、バイアス抵抗１８には数１００Ｍ〜数ＧΩの高抵抗
が使用される。図１３及び図１４のいずれの場合もＤＳ
Ｐ部７は変調感度Ｋｐが最適になるような容量値を固有
周波数ωn 及びダンピング定数ζを与える式(vii）に基
づいて計算し、前記Ｃｔがその値となるようにディジタ
ル−アナログ変換器（Ｄ／Ａ）１２及びバッファ増幅器
（Buffer) １３を介して前記バイアス電流を流すのに必
要な電圧を与える。
カットのための容量値Ｃ’１９を考慮すると合成容量Ｃ
ｔは、Ｃｔ＝Ｃ＋Ｃ’Ｃｖ／（Ｃ’＋Ｃｖ）となる。ま
た、バイアス抵抗１８には数１００Ｍ〜数ＧΩの高抵抗
が使用される。図１３及び図１４のいずれの場合もＤＳ
Ｐ部７は変調感度Ｋｐが最適になるような容量値を固有
周波数ωn 及びダンピング定数ζを与える式(vii）に基
づいて計算し、前記Ｃｔがその値となるようにディジタ
ル−アナログ変換器（Ｄ／Ａ）１２及びバッファ増幅器
（Buffer) １３を介して前記バイアス電流を流すのに必
要な電圧を与える。
【００３８】（２−３）抵抗Ｒの値を制御する場合 図１５〜図１７も、ループフィルタに図５で示したラグ
リードフィルタを用いた実施例を示している。図１５で
は抵抗Ｒ1 を、そして図１６及び図１７では抵抗Ｒ2 を
それぞれ可変している。本実施例では、式(vii）を用い
て抵抗Ｒ1 又はＲ2 の値を変えることによって変調感度
Ｋｖの変化を補償し、固有周波数ωn 及びダンピング定
数ζを一定に保つ。
リードフィルタを用いた実施例を示している。図１５で
は抵抗Ｒ1 を、そして図１６及び図１７では抵抗Ｒ2 を
それぞれ可変している。本実施例では、式(vii）を用い
て抵抗Ｒ1 又はＲ2 の値を変えることによって変調感度
Ｋｖの変化を補償し、固有周波数ωn 及びダンピング定
数ζを一定に保つ。
【００３９】図１５において、ループフィルタ部を通る
信号は直流電圧なので抵抗（Ｒ1 ）１４に電圧或いは電
流で制御する素子を用いることは出来ない。そこで、抵
抗１４に光で抵抗値が変化する素子（ＣｄＳセル等）を
用いる。ＤＳＰ部７は抵抗Ｒ１４の最適値Ｒｓが得られ
ると、受光素子がＲｓとなるような光量を発光素子が発
光するためのバイアス量を計算し、ディジタル−アナロ
グ変換器（Ｄ／Ａ）１２にデータを入力する。Ｄ／Ａ変
換機１２はバッファ増幅器１３を通して前記発光素子の
バイアス電圧を発生させる。
信号は直流電圧なので抵抗（Ｒ1 ）１４に電圧或いは電
流で制御する素子を用いることは出来ない。そこで、抵
抗１４に光で抵抗値が変化する素子（ＣｄＳセル等）を
用いる。ＤＳＰ部７は抵抗Ｒ１４の最適値Ｒｓが得られ
ると、受光素子がＲｓとなるような光量を発光素子が発
光するためのバイアス量を計算し、ディジタル−アナロ
グ変換器（Ｄ／Ａ）１２にデータを入力する。Ｄ／Ａ変
換機１２はバッファ増幅器１３を通して前記発光素子の
バイアス電圧を発生させる。
【００４０】図１６では、上記と同様な方法で抵抗Ｒ2
を制御している。また、図７では容量Ｃの配置を変える
ことによって抵抗Ｒ2 の一端を接地可能とし、その結果
電圧或いは電流で制御する素子（ピンダイオード等）が
使用可能なように構成している。ＤＳＰ部７は、抵抗Ｒ
2 の最適値Ｒｐが得られるとピンダイオードの抵抗値が
Ｒｐとなるようなバイアス量を計算し、ディジタル−ア
ナログ変換器（Ｄ／Ａ）１２にデータを入力する。バイ
アス抵抗２１はループフィルタの特性に影響を与えない
ような高い値（数１０ｋ〜数１００ｋΩ）にしている。
を制御している。また、図７では容量Ｃの配置を変える
ことによって抵抗Ｒ2 の一端を接地可能とし、その結果
電圧或いは電流で制御する素子（ピンダイオード等）が
使用可能なように構成している。ＤＳＰ部７は、抵抗Ｒ
2 の最適値Ｒｐが得られるとピンダイオードの抵抗値が
Ｒｐとなるようなバイアス量を計算し、ディジタル−ア
ナログ変換器（Ｄ／Ａ）１２にデータを入力する。バイ
アス抵抗２１はループフィルタの特性に影響を与えない
ような高い値（数１０ｋ〜数１００ｋΩ）にしている。
【００４１】
【発明の効果】以上述べたように、本発明によればＶＣ
Ｏの変調感度特性の非直線性によって生じるＰＬＬシン
セサイザ回路の周波数収束特性の非一様性を、常に一定
のループ特性を保つように制御することが可能となり安
定した収束特性を得ることができる。さらに、ループ内
雑音特性も発振周波数内のすべての状態において最適な
特性を維持することが可能となる。
Ｏの変調感度特性の非直線性によって生じるＰＬＬシン
セサイザ回路の周波数収束特性の非一様性を、常に一定
のループ特性を保つように制御することが可能となり安
定した収束特性を得ることができる。さらに、ループ内
雑音特性も発振周波数内のすべての状態において最適な
特性を維持することが可能となる。
【図１】本願発明の対象となるＰＬＬ回路の基本構成を
示した図である。
示した図である。
【図２】ＰＬＬ回路の位相雑音特性を示した図である。
【図３】ＶＣＯの制御電圧−出力周波数特性を示した図
である。
である。
【図４】ＶＣＯ変調感度−位相雑音特性の一例を示した
ものである。
ものである。
【図５】ラグリードフィルタの回路図である。
【図６】ループ収束特性の一例を示した図である。
【図７】ＶＣＯ変調感度Ｋｖの検出回路の一実施例を示
した図である。
した図である。
【図８】チャージポンプを接続した位相比較器の特性例
を示した図である。
を示した図である。
【図９】位相比較器変換利得Ｋｐを変化させる例を示し
た図である。
た図である。
【図１０】図９の高出力電圧ＶH を変化させる実施例を
示した図である。
示した図である。
【図１１】図９の低出力電圧Ｖl を変化させる実施例を
示した図である。
示した図である。
【図１２】図９の高出力電圧ＶH 及び低出力電圧Ｖl を
変化させる実施例を示した図である。
変化させる実施例を示した図である。
【図１３】ラグリードフィルタの容量に直列にバラクタ
ダイードを接続した実施例を示した図である。
ダイードを接続した実施例を示した図である。
【図１４】ラグリードフィルタの容量に並列にバラクタ
ダイードを接続した実施例を示した図である。
ダイードを接続した実施例を示した図である。
【図１５】受光素子を用いてラグリードフィルタの第１
の抵抗を可変とする実施例を示した図である。
の抵抗を可変とする実施例を示した図である。
【図１６】光素子を用いてラグリードフィルタの第２の
抵抗を可変とする実施例を示した図である。
抵抗を可変とする実施例を示した図である。
【図１７】ピンダイオードを用いてラグリードフィルタ
の第２の抵抗を可変とする実施例を示した図である。
の第２の抵抗を可変とする実施例を示した図である。
１…水晶発振器 ２…位相比較器 ３…ループフィルタ ４…電圧制御発振器 ５…分周器 ６…アナログ−ディジタル変換器 ７…ディジタルシグナルプロセッサ ８，１１，１２…ディジタル−アナログ変換器 ９，１０，１３…バッファ増幅器
───────────────────────────────────────────────────── フロントページの続き (72)発明者 菅野 浩年 北海道札幌市中央区北一条西２丁目１番地 富士通北海道ディジタル・テクノロジ株 式会社内 (72)発明者 岩附 元 北海道札幌市中央区北一条西２丁目１番地 富士通北海道ディジタル・テクノロジ株 式会社内
Claims (9)
- 【請求項１】 基準信号を出力する基準信号源、前記基
準信号源からの基準信号と出力信号を分周した分周信号
との位相を比較しその差分信号を出力する位相比較器、
前記位相比較器からの差分信号と対応する直流電圧を発
生するループフィルタ、前記ループフィルタからの直流
電圧によって出力信号の発振周波数が制御される電圧制
御発振器、そして前記電圧制御発振器からの出力信号を
分周してその分周信号を前記位相比較器へ与える分周
器、から成るＰＬＬ周波数シンセザイザ回路において、 前記電圧制御発振器の変調感度Ｋｖの非直線性による周
波数収束特性の非一様性を検出し、前記検出値に基づい
て前記変調感度Ｋｖの非直線性を補償すべくＰＬＬ回路
のループ定数を制御する安定化回路を備えたことを特徴
とするＰＬＬ周波数シンセザイザ回路。 - 【請求項２】 前記安定化回路は、前記ループフィルタ
からの出力信号をアナログ信号からディジタル信号に変
換するアナログ−ディジタル変換部、前記アナログ−デ
ィジタル変換部からのディジタル信号をディジタル信号
処理することによって前記変調感度Ｋｖの非直線性を検
出し、その結果にもとづいて前記ＰＬＬ回路のループ定
数を制御するディジタル信号処理部を含む請求項１記載
のＰＬＬ周波数シンセザイザ回路。 - 【請求項３】 前記ディジタル信号処理部は、ＰＬＬ回
路の収束過程におけるループ内固有振動ωn を、前記ア
ナログ−ディジタル変換部によってＰＬＬ回路の収束過
程における過渡的な応答を高速サンプリングすることに
よって検出し、それに基づくＰＬＬ回路のループ特性解
析から対応する前記変調感度Ｋｖを求め、その結果に従
って前記ＰＬＬ回路のループ定数を制御する請求項２記
載のＰＬＬ周波数シンセザイザ回路。 - 【請求項４】 前記ディジタル信号処理部は、前記ＰＬ
Ｌ回路のループ特性解析からＰＬＬ回路のループ定数で
ある前記位相比較器にける位相比較器変換利得Ｋｐを求
め、それによって前記位相比較器変換利得Ｋｐと対応す
る前記位相比較器におけるチャージポンプ回路のバイア
ス電圧を制御する請求項３記載のＰＬＬ周波数シンセザ
イザ回路。 - 【請求項５】 前記ディジタル信号処理部は、前記ＰＬ
Ｌ回路のループ特性解析からＰＬＬ回路のループ定数で
ある前記ループフィルタの容量成分Ｃを求め、それによ
って前記ループフィルタに設けられた可変容量成分を制
御する請求項３記載のＰＬＬ周波数シンセザイザ回路。 - 【請求項６】 前記ループフィルタにおける可変容量成
分にバラクタダイオードを用いる請求項５記載のＰＬＬ
周波数シンセザイザ回路。 - 【請求項７】 前記ディジタル信号処理部は、前記ＰＬ
Ｌ回路のループ特性解析からＰＬＬ回路のループ定数で
ある前記ループフィルタの抵抗成分Ｒを求め、それによ
って前記ループフィルタに設けられた可変抵抗成分を制
御する請求項３記載のＰＬＬ周波数シンセザイザ回路。 - 【請求項８】 前記ループフィルタにおける可変抵抗成
分に光可変抵抗素子又はピンダイオードを用いる請求項
７記載のＰＬＬ周波数シンセザイザ回路。 - 【請求項９】 前記ループフィルタは、アクティブフィ
ルタ又はラグリードフィルタで構成される請求項５〜８
のいずれか１つに記載のＰＬＬ周波数シンセザイザ回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8310804A JPH10154934A (ja) | 1996-11-21 | 1996-11-21 | 高安定化されたｐｌｌ周波数シンセサイザ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8310804A JPH10154934A (ja) | 1996-11-21 | 1996-11-21 | 高安定化されたｐｌｌ周波数シンセサイザ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10154934A true JPH10154934A (ja) | 1998-06-09 |
Family
ID=18009642
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8310804A Withdrawn JPH10154934A (ja) | 1996-11-21 | 1996-11-21 | 高安定化されたｐｌｌ周波数シンセサイザ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10154934A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007507985A (ja) * | 2003-10-03 | 2007-03-29 | アナログ デバイスズ インコーポレイテッド | フェーズロックループ帯域幅校正回路及びその方法 |
| US7301414B2 (en) | 2004-04-26 | 2007-11-27 | Matsushita Electric Industrial Co., Ltd. | PLL circuit, radio-communication equipment and method of oscillation frequency control |
| US7327195B2 (en) | 2004-08-27 | 2008-02-05 | Matsushita Electric Industrial Co., Ltd. | PLL frequency synthesizer |
| JP2008072166A (ja) * | 2006-09-12 | 2008-03-27 | Sony Corp | 位相同期回路および電子機器 |
| WO2008078512A1 (ja) * | 2006-12-22 | 2008-07-03 | Nec Corporation | Ｐｌｌ回路及びディスク装置 |
| JP2009164939A (ja) * | 2008-01-08 | 2009-07-23 | Toyota Industries Corp | Ｐｌｌ回路 |
| JP2009182447A (ja) * | 2008-01-29 | 2009-08-13 | Fujitsu Microelectronics Ltd | 位相ロックループ回路及び遅延ロックループ回路 |
| JP2009246605A (ja) * | 2008-03-31 | 2009-10-22 | Sony Corp | Ｐｌｌ回路およびそのｉｃ |
| JP2009296571A (ja) * | 2008-06-08 | 2009-12-17 | Advantest Corp | 発振器および位相同期回路のループ帯域補正方法 |
| JP2015008408A (ja) * | 2013-06-25 | 2015-01-15 | アンリツ株式会社 | Ｐｌｌシンセサイザ、それを用いた信号分析装置及び信号発生装置、並びに校正方法 |
-
1996
- 1996-11-21 JP JP8310804A patent/JPH10154934A/ja not_active Withdrawn
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007507985A (ja) * | 2003-10-03 | 2007-03-29 | アナログ デバイスズ インコーポレイテッド | フェーズロックループ帯域幅校正回路及びその方法 |
| US7301414B2 (en) | 2004-04-26 | 2007-11-27 | Matsushita Electric Industrial Co., Ltd. | PLL circuit, radio-communication equipment and method of oscillation frequency control |
| US7327195B2 (en) | 2004-08-27 | 2008-02-05 | Matsushita Electric Industrial Co., Ltd. | PLL frequency synthesizer |
| JP2008072166A (ja) * | 2006-09-12 | 2008-03-27 | Sony Corp | 位相同期回路および電子機器 |
| US8693296B2 (en) | 2006-12-22 | 2014-04-08 | Nec Corporation | PLL circuit and disk drive |
| WO2008078512A1 (ja) * | 2006-12-22 | 2008-07-03 | Nec Corporation | Ｐｌｌ回路及びディスク装置 |
| JP2009164939A (ja) * | 2008-01-08 | 2009-07-23 | Toyota Industries Corp | Ｐｌｌ回路 |
| JP2009182447A (ja) * | 2008-01-29 | 2009-08-13 | Fujitsu Microelectronics Ltd | 位相ロックループ回路及び遅延ロックループ回路 |
| US8264259B2 (en) | 2008-01-29 | 2012-09-11 | Fujitsu Semiconductor Limited | Phase-locked loop circuit and delay-locked loop circuit |
| US7965144B2 (en) | 2008-03-31 | 2011-06-21 | Sony Corporation | Phase locked loop circuit and integrated circuit for the same |
| JP2009246605A (ja) * | 2008-03-31 | 2009-10-22 | Sony Corp | Ｐｌｌ回路およびそのｉｃ |
| JP2009296571A (ja) * | 2008-06-08 | 2009-12-17 | Advantest Corp | 発振器および位相同期回路のループ帯域補正方法 |
| JP2015008408A (ja) * | 2013-06-25 | 2015-01-15 | アンリツ株式会社 | Ｐｌｌシンセサイザ、それを用いた信号分析装置及び信号発生装置、並びに校正方法 |
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