JPH033420A - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
- Publication number
- JPH033420A JPH033420A JP1138592A JP13859289A JPH033420A JP H033420 A JPH033420 A JP H033420A JP 1138592 A JP1138592 A JP 1138592A JP 13859289 A JP13859289 A JP 13859289A JP H033420 A JPH033420 A JP H033420A
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- Japan
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- frequency
- signal
- comparator
- phase
- voltage
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Links
- 230000010355 oscillation Effects 0.000 claims abstract description 9
- 238000010586 diagram Methods 0.000 description 6
- 230000035945 sensitivity Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000008054 signal transmission Effects 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は入力信号に同期した信号を出力するＰＬＬ回
路（位相同期回路）に関するものである。
路（位相同期回路）に関するものである。
ＰＬＬ回路に使用されるＶＦＯ（可変周波発振器）の周
波数を安定化させる方法としては例えば第２図に示す特
開昭６３−３１７０６８号公報に記載のものがある０図
において、１は制御信号Ｃに応じて周波数の変化する可
変周波数信号りを出力するＶＦＯ１２は可変周波数信号
りと外部からの入力信号Ａとの位相差を検出する位相比
較回路、３は可変周波数信号りの周波数の所定値からの
ずれを検出し補正信号Ｅを出力する補正回路、４は加算
器、５は補正信号Ｅと位相誤差信号Ｂとの乗算を行う乗
算廊である。
波数を安定化させる方法としては例えば第２図に示す特
開昭６３−３１７０６８号公報に記載のものがある０図
において、１は制御信号Ｃに応じて周波数の変化する可
変周波数信号りを出力するＶＦＯ１２は可変周波数信号
りと外部からの入力信号Ａとの位相差を検出する位相比
較回路、３は可変周波数信号りの周波数の所定値からの
ずれを検出し補正信号Ｅを出力する補正回路、４は加算
器、５は補正信号Ｅと位相誤差信号Ｂとの乗算を行う乗
算廊である。
第３図はＶＦＯＩの制御人力Ｃに対する可変周波数信号
りの周波数の特性図であり、第４図は位相差信号Ｂに対
する可変周波数信号りの周波μを示す特性図である。両
図においてｆｏは所望発振周波数を、ａはＶＦＯの中心
的特性を、ｂ、ｃは夫々ＶＦＯの特性のばらつきを示す
ものである。
りの周波数の特性図であり、第４図は位相差信号Ｂに対
する可変周波数信号りの周波μを示す特性図である。両
図においてｆｏは所望発振周波数を、ａはＶＦＯの中心
的特性を、ｂ、ｃは夫々ＶＦＯの特性のばらつきを示す
ものである。
次に動作について説明する。第３図において所望周波数
ｆ０を得るために必要な制御信号Ｃの電圧のばらつき（
Ｖｂ ＋ Ｖｍ ｒ Ｖｃ ）は補正回路３からの信
号Ｅを信号Ｈに加算器４にて加算することにより、信号
Ｈに対する可変周波数信号りの周波数の特性は第４図の
如くとなり、ｆｏを得るための制御値は常に零となる。
ｆ０を得るために必要な制御信号Ｃの電圧のばらつき（
Ｖｂ ＋ Ｖｍ ｒ Ｖｃ ）は補正回路３からの信
号Ｅを信号Ｈに加算器４にて加算することにより、信号
Ｈに対する可変周波数信号りの周波数の特性は第４図の
如くとなり、ｆｏを得るための制御値は常に零となる。
又第４図における傾きのばらつきは位相誤差信号Ｂと補
正信号Ｅとを乗算器５．にて乗算し、信号Ｈとすること
により、信号Ｂに対する周波数の変化を一定とすること
ができる。
正信号Ｅとを乗算器５．にて乗算し、信号Ｈとすること
により、信号Ｂに対する周波数の変化を一定とすること
ができる。
従来のＰＬＬ回路は以上の様に構成されていたので、特
性を一定化することはできたが必ずしも所望の特性が得
られるとは限らないものであった。
性を一定化することはできたが必ずしも所望の特性が得
られるとは限らないものであった。
即ち一定化された特性を主として支配する一順ゲインは
、主として乗算器５により決定されるが、この乗算器５
の特性については何ら示されていなかった。
、主として乗算器５により決定されるが、この乗算器５
の特性については何ら示されていなかった。
本発明は上記のような従来の問題点を解消するためにな
されたもので、位相誤差信号Ｂに対する可変周波数信号
りの周波数変化を任意に設定でき、所望のゲインを容易
に得ることのできるＰＬＬ回路を得ることを目的とする
。
されたもので、位相誤差信号Ｂに対する可変周波数信号
りの周波数変化を任意に設定でき、所望のゲインを容易
に得ることのできるＰＬＬ回路を得ることを目的とする
。
この発明に係るＰＬＬ回路は、入力信号の位相差に応じ
た電圧信号を出力する位相比較器、入力信号の周波数誤
差に応じた電圧信号を出力する周波数比較器、上記位相
比較器及び周波数比較器からの電圧信号を抵抗を介して
受け入れる第１及び第２の電流入力器、上記第１及び第
２の電流入力器により発振周波数が制御される可変周波
数発振器を備えたものである。
た電圧信号を出力する位相比較器、入力信号の周波数誤
差に応じた電圧信号を出力する周波数比較器、上記位相
比較器及び周波数比較器からの電圧信号を抵抗を介して
受け入れる第１及び第２の電流入力器、上記第１及び第
２の電流入力器により発振周波数が制御される可変周波
数発振器を備えたものである。
この発明におけるＰＬＬ回路では、位相比較器及び周波
数比較器からの電圧信号を抵抗を介して受け入れる第１
及び第２の電流入力器を設け、その出力に応じて可変周
波発振器の発振周波数を制御するようにしたので、位相
誤差信号に対する可変周波数信号の周波数変化を任意に
設定でき、所望のゲインを容易に得ることができる。
数比較器からの電圧信号を抵抗を介して受け入れる第１
及び第２の電流入力器を設け、その出力に応じて可変周
波発振器の発振周波数を制御するようにしたので、位相
誤差信号に対する可変周波数信号の周波数変化を任意に
設定でき、所望のゲインを容易に得ることができる。
以下、この発明の一実施例を図について説明する。
第１図はこの発明の一実施例によるＰＬＬ回路を示し、
図において、第２図と同一符号は同一部分を示し、１０
．１１は夫々第１及び第２の電流電圧変換器（第１及び
第２の電流入力器）、１２゜１３は抵抗である。
図において、第２図と同一符号は同一部分を示し、１０
．１１は夫々第１及び第２の電流電圧変換器（第１及び
第２の電流入力器）、１２゜１３は抵抗である。
次に動作について説明する。
電流電圧変換器１０．１１は入力インピーダンスがほぼ
零である０位相比較器２からの信号Ｂは抵抗１２を介し
て電流電圧変換器１０に入力される０位相比較器２にお
いて信号Ａと信号りとの位相差θに対する信号Ｂの電圧
Ｖｌ、即ち位相比較器の感度をＧθ（Ｖ／ｒａｄ）とす
る、又抵抗１２．１３の夫々の値をＲ１＋ Ｒ１％電流
電圧変換器１０．１１の変換ゲインをＧ＋ （Ｖ／Ａ
） 、Ｇｔ（Ｖ／Ａ）とする、すると位相差θに対する
乗算器５の一方の入力信号Ｂ′の感度Ｇ、はとなる、即
ち、位相比較器２、乗算器５の特性が固定されていても
抵抗１２の値を変化させることにより従来明示されてい
なかったＰＬＬ回路の特性を任意に設定できるようにな
る。
零である０位相比較器２からの信号Ｂは抵抗１２を介し
て電流電圧変換器１０に入力される０位相比較器２にお
いて信号Ａと信号りとの位相差θに対する信号Ｂの電圧
Ｖｌ、即ち位相比較器の感度をＧθ（Ｖ／ｒａｄ）とす
る、又抵抗１２．１３の夫々の値をＲ１＋ Ｒ１％電流
電圧変換器１０．１１の変換ゲインをＧ＋ （Ｖ／Ａ
） 、Ｇｔ（Ｖ／Ａ）とする、すると位相差θに対する
乗算器５の一方の入力信号Ｂ′の感度Ｇ、はとなる、即
ち、位相比較器２、乗算器５の特性が固定されていても
抵抗１２の値を変化させることにより従来明示されてい
なかったＰＬＬ回路の特性を任意に設定できるようにな
る。
同様に周波数補正動作已に対しても抵抗１３の値を適切
に設定することにより、周波数補正動作の整定特性等を
任意に設定することができる。
に設定することにより、周波数補正動作の整定特性等を
任意に設定することができる。
即ち、補正回路３はＶＦＯＩからの信号りを受け、その
信号りの周波数をｆｏとする補正信号Ｅを電圧として出
力する。信号りの周波数をｆ４とし、ｆｏ、ｆａに対応
するＶｔをＶｏ 、Ｖａ とすると、補正回路３の感度
Ｇｆは と表される。
信号りの周波数をｆｏとする補正信号Ｅを電圧として出
力する。信号りの周波数をｆ４とし、ｆｏ、ｆａに対応
するＶｔをＶｏ 、Ｖａ とすると、補正回路３の感度
Ｇｆは と表される。
すると周波数誤差ｆ、−ｆ、に対する乗算器５の他方の
入力信号Ｃ′の感度Ｇ４は となり、抵抗１３の値により特性を変えることができる
。
入力信号Ｃ′の感度Ｇ４は となり、抵抗１３の値により特性を変えることができる
。
なお上記実施例においては電流入力器として電流電圧変
換器を用いたが、この電流入力器は入力インピーダンス
の低い信号伝達回路であれば良く、例えば電流入力電流
出力の回路とし、乗算器５を電流入力形としても良い。
換器を用いたが、この電流入力器は入力インピーダンス
の低い信号伝達回路であれば良く、例えば電流入力電流
出力の回路とし、乗算器５を電流入力形としても良い。
以上のように、この発明によれば、入力信号の位相差に
応じた電圧信号を出力する位相比較器、入力信号の周波
数誤差に応じた電圧信号を出力する周波数比較器、上記
位相比較器及び周波数比較器からの電圧信号を抵抗を介
して受け入れる第１及び第２の電流入力器、上記第１及
び第２の電流入力器により発振周波数が制御される可変
周波発振器を備えるように構成したので、特性を容易に
かつ任意に設定できる効果がある。
応じた電圧信号を出力する位相比較器、入力信号の周波
数誤差に応じた電圧信号を出力する周波数比較器、上記
位相比較器及び周波数比較器からの電圧信号を抵抗を介
して受け入れる第１及び第２の電流入力器、上記第１及
び第２の電流入力器により発振周波数が制御される可変
周波発振器を備えるように構成したので、特性を容易に
かつ任意に設定できる効果がある。
第１図はこの発明の一実施例によるＰＬＬ回路の回路図
、第２図は従来方式によるＰＬＬ回路の回路図、第３図
はＶＦＯの特性図、第４図は中心周波数の補正動作によ
る制御信号に対するＶＦＯ発振周波数の特性図である。 １・・・ＶＦｏ、２・・・位相比較器、３・・・補正回
路、４・・・加算器、５・・・乗算器、１０．１１・・
・電流電圧変換器（第１及び第２の電流入力器Ｌ１２．
１３・・・抵抗。 なお図中同一符号は同−又は相当部分を示す。
、第２図は従来方式によるＰＬＬ回路の回路図、第３図
はＶＦＯの特性図、第４図は中心周波数の補正動作によ
る制御信号に対するＶＦＯ発振周波数の特性図である。 １・・・ＶＦｏ、２・・・位相比較器、３・・・補正回
路、４・・・加算器、５・・・乗算器、１０．１１・・
・電流電圧変換器（第１及び第２の電流入力器Ｌ１２．
１３・・・抵抗。 なお図中同一符号は同−又は相当部分を示す。
Claims (1)
- （１）入力信号の位相差に応じた電圧信号を出力する位
相比較器、 入力信号の周波数誤差に応じた電圧信号を出力する周波
数比較器、 上記位相比較器及び周波数比較器からの電圧信号を抵抗
を介して受け入れる第１及び第２の電流入力器、 上記第１及び第２の電流入力器により発振周波数が制御
される可変周波発振器とを備えたことを特徴とするＰＬ
Ｌ回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1138592A JPH033420A (ja) | 1989-05-30 | 1989-05-30 | Ｐｌｌ回路 |
| US07/450,233 US5097219A (en) | 1988-12-15 | 1989-12-13 | Pll for controlling frequency deviation of a variable frequency oscillator |
| DE68923073T DE68923073T2 (de) | 1988-12-15 | 1989-12-14 | Steuerschaltung für eine PLL Schaltung. |
| EP89313083A EP0377978B1 (en) | 1988-12-15 | 1989-12-14 | A PLL control apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1138592A JPH033420A (ja) | 1989-05-30 | 1989-05-30 | Ｐｌｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH033420A true JPH033420A (ja) | 1991-01-09 |
Family
ID=15225702
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1138592A Pending JPH033420A (ja) | 1988-12-15 | 1989-05-30 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH033420A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10933620B2 (en) | 2014-11-21 | 2021-03-02 | Renishaw Plc | Additive manufacturing apparatus and methods |
| US10974184B2 (en) | 2008-09-05 | 2021-04-13 | Renishaw Plc | Filter assembly |
-
1989
- 1989-05-30 JP JP1138592A patent/JPH033420A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10974184B2 (en) | 2008-09-05 | 2021-04-13 | Renishaw Plc | Filter assembly |
| US10933620B2 (en) | 2014-11-21 | 2021-03-02 | Renishaw Plc | Additive manufacturing apparatus and methods |
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