JP4323425B2 - 位相ロックループ回路、位相ロックループ回路を含む電子装置、及び周期信号を生成する方法 - Google Patents

Description

本発明は、位相ロックループ（ＰＬＬ）回路、そのような回路を含む電子装置、及び周期信号を生成する方法に関する。

ＰＬＬはこの技術分野において一般的に知られている。一般に、ＰＬＬは入力信号と基準信号との間の位相差を検出する位相検出器を含んでいる。位相検出器の出力は電圧制御発振器（ＶＣＯ）に接続されており、該ＶＣＯはその入力に提供される信号の電圧に応じて決まる周波数を有する出力信号を出力する。位相検出器とＶＣＯとの間には、（ループ）フィルタ部が設けられることが多い。ＶＣＯはフィードバック回路に接続される。このフィードバック回路の出力は、位相検出器によって入力信号と比較される基準信号を提供する。通常は、フィードバック回路は、基準信号の周波数をＰＬＬ入力信号の周波数に変換するために分周器を含んでいる。

入力に周波数ステップが印加された後に、周波数誤差がゼロになることが、ＰＬＬに通常は要求される。ＰＬＬの入力における周波数ステップは、ＰＬＬの位相検出器は基準信号と入力信号との間の位相差を比較するので、位相検出器の入力の位相における傾きに対応している。ＰＬＬの設定の後に、位相誤差ゼロに到達するためには、基本的制御理論から明らかなように、２つの積分器が必要である。一方の積分器は電圧制御発振器（ＶＣＯ）に本質的に存在しており、他方の積分器は、通常は位相検出器の電流出力とループフィルタ内のキャパシタとの組み合わせによって実現される。これらの積分器は、複素「ｓ」平面（「ｓ」は周知のラプラス演算子）の原点にある２つの極によって表わすことができる。

しかしながら、これらの積分器は、例えば、ＰＬＬのルート位置が正の実数成分を有するとき、ＰＬＬの不安定性を引き起こすことがある。すなわち、ＰＬＬのゲインのある値に対して、回路の極がｓ平面の右半分に入ることがあり、その結果システムが不安定となる。発行された米国特許第５５０４４５９号から、ＰＬＬが不安定となるのを防止するためには、伝達関数においてＰＬＬにゼロを提供することが知られている。この特許では、ＰＬＬのループフィルタにおいてキャパシタに直列に接続された抵抗によって実現されている。

そのようなゼロによる不利益は、ＰＬＬの帯域外の減衰が減少することである。なぜなら、ＰＬＬ周波数帯域内での閉鎖ループ伝達の次数がＫであり閉鎖ループの伝達がゼロを含む場合、ＰＬＬ周波数帯域の外側のＰＬＬの次数はＫ−１となるからである。このため、ωを周波数とすると、ＰＬＬの周波数帯域外部の減衰はωＫ−１に比例するが、ゼロがないシステムでは減衰はωＫに比例する。帯域外の減衰が減少するだけでなく、周波数ステップがＰＬＬの入力に印加されるとき、ゼロが存在することによって周波数ステップ応答においてオーバーシュートがもたらされる。実際には、このオーバーシュートは位相検出器の出力での電圧の上限により大きな余裕を必要とする。その上、同じ帯域幅でゼロがないシステムと比較して設定時間が増大する。

本発明の目的は、ＰＬＬの周波数帯域外部の周波数を有する信号成分の減衰が良好なＰＬＬを提供することである。従って、本発明は請求項１によるＰＬＬを提供する。

フィードバックパスがゼロを含んでいるため、ＰＬＬの減衰が増大する。フィードバックパス内のゼロの存在は、閉鎖ループの伝達におけるゼロを見えなくする。閉鎖ループの伝達においてゼロが存在しないので、帯域外のゲインの低下が増大することで帯域外の減衰が増大する。例えば、本発明によるＰＬＬにおいてＰＬＬ周波数帯域内部の閉鎖ループ伝達の次数がＫである場合、ωを周波数とすると、ＰＬＬの周波数帯域外部の減衰はωＫに比例するが、ゼロが存在するシステムでは閉鎖ループの伝達において減衰はωＫ−１に比例するであろう。

その上、本発明は請求項９による方法及び請求項１０による装置を提供する。本発明の特定の実施形態は従属請求項で定義される。本発明の更なる詳細事項、態様及び実施形態は、添付の図面を参照して以下に説明する。

本明細書において以下の用語を使用する。伝達関数Ｈ（ｓ）は、ラプラスｓドメインから見た、装置の入力信号と出力信号との関係であり、伝達関数はまたシステム関数として文献で呼ばれている。ｊが−１の平方根でωが信号の周波数であるとき、ｓ＝ｊωについてシステム関数は周波数応答と呼ばれる。フォワードパス伝達は、システムのフォワードパスを通じた伝達である。フィードバックシステムのループゲインは、フォワードパスを通じて伝達しその後フィードバックループを通じて戻す。システムの閉鎖ループ伝達Ｈclosedは、フィードバックが存在するシステムでの入力から出力への伝達である。装置の極は、装置の伝達関数が無限大に近づく（複素）周波数である。装置のゼロは、装置の伝達関数がゼロに近づく（複素）周波数である。

図１は、従来技術から知られる位相ロックループ（ＰＬＬ）１の概略ブロック図である。ＰＬＬ１は、ＰＬＬ入力１１とＰＬＬ出力１２とを有している。ＰＬＬ１は、コンバイナデバイス２及び位相検出器３を備える位相検出器部、ローパスフィルタ４、電圧制御発振器（ＶＣＯ）５及び分周器６を含んでいる。ＰＬＬ１は、フィードバックループ１３によりフィードバックシステムを形成している。

ＰＬＬ入力１１には入力周波数（ｆ_in）の入力信号が存在するであろう。その場合、ＰＬＬは、ＰＬＬ出力１２に出力周波数（ｆ_out）のＶＣＯ信号を提供する。ＶＣＯ信号は、ＶＣＯ入力信号の電圧に基づいてＶＣＯ５によって生成される。ＰＬＬ１がロックされると、ＶＣＯ信号の位相は分割係数Ｎが乗じられた入力信号の位相と等しくなるであろう。このため、出力周波数ｆoutは分割係数で乗じられた入力周波数ｆinと等しくなる、すなわち、
ｆ_out＝Ｎ・ｆ_in
となる。

ＶＣＯ出力信号の周波数ｆ_outは、分周器６によって分割比６で分割される。この結果、分割された周波数の信号あるいは基準信号ｆ_divは、
ｆ_div＝ｆ_out／Ｎ
に等しくなる。

周波数分割された信号ｆdivは入力周波数の入力信号と、この例では入力周波数の入力信号と分割されたあるいは基準周波数の信号との差分を決定することによって、コンバイナデバイス２によって結合される。コンバイナデバイス２によって得られる出力信号は、位相検出器３に送信される。位相検出器３は、分割された周波数ｆ_divの信号と入力周波数ｆ_inの信号との位相における差分に基づいて、差分信号を出力する。差分信号はフィルタ４によってローパスフィルタされ、ＶＣＯ５の発振を制御するＶＣＯ入力信号として使用される。ＰＬＬでは、フィルタ部３及び分周器６は省略されてもよい。しかしながら、ほとんどのＰＬＬは（ループ）フィルタ及び分周器を含んでいる。その上、電圧制御発振器の代わりに、電流制御発振器を使用してもよい。

図２は、本発明によるＰＬＬ１０の例を示している。図１の従来技術のＰＬＬ１と同様に、ＰＬＬ１０は、ＰＬＬ入力１１、ＰＬＬ出力１２、コンバイナデバイス２、位相検出器３、ローパスフィルタ４及び電圧制御発振器（ＶＣＯ）５を有している。ＰＬＬ１０はまた、フィードバックループ１３を備えている。結合されたゼロ及び分周器デバイス７がフィードバックループに設けられている。

ゼロ及び分周器デバイス７は、少なくとも１つのゼロを有する伝達関数Ｇ（ｓ）を有している。例えば、デバイス７の伝達関数Ｇ（ｓ）は、

のタイプであってもよい。

この式において、ｓは複素周波数を表わし、Ｎは分周器の分割比であり、τ_ｚはゼロの時定数を表わしている。このため、デバイス７は、ｓが−１／τ_ｚに等しいときにゼロとなる。デバイス７の入力信号はＰＬＬ出力信号ｆ_outであり、デバイス７の出力信号は分割された信号ｆ_divである。ＰＬＬ１０の閉鎖ループの伝達関数Ｈ_closed（ｓ）は、

で与えられる。

この式において、Ｈ（ｓ）はＰＬＬのフォワードパス伝達関数であり、

である。

この式において、Ｋ_Ｄは位相検出器３の伝達関数を表わし、Ｈ_ｆ（ｓ）はフィルタ部４の伝達関数を表わし、Ｋ_ｏ／ｓはＶＣＯ５の伝達関数を表わしている。従って、ＰＬＬの閉鎖ループ伝達関数は、

に等しい。

図２のＰＬＬにおいて、ゼロデバイス７はフィードバックループ１３の一部、すなわち、ゼロは分周器５内に組み込まれている。式（４）から分かるように、デバイス７の伝達関数においてゼロは、ＰＬＬの閉鎖ループの伝達におけるゼロとしては存在していない。そのようなゼロは見かけ上のゼロと呼ばれることが多い。それにより、ゼロは安定したシステムをもたらすが、帯域外の減衰を低減させることはない。

その上、見かけ上のゼロのないシステムと比較して、帯域外のあるスポット周波数での所与の除去についての閉鎖ループの帯域幅を増大させることができる。それにより、帯域外のあるスポット周波数（及びより高い周波数）についての帯域外除去性能に影響を与えること無しに、周波数ステップを印加した後の設定時間が改善される。例えば、帯域外周波数ωでの減衰が５／τｚに等しいと想定することが、位相−雑音要件により特定される。原型となるシステム（すなわち、フィードバックループにゼロがないシステム）が３つの等しい閉鎖ループ極を有する３次のシステムである場合、フィードバックループにゼロがあるシステムの時定数は、この目的を達成するためには２．５倍小さくなるであろう。このため周波数ステップの設定時間は、従来技術のＰＬＬに比較してほぼ２．５の係数で改善される。改善された帯域外の減衰により、帯域外の周波数についての改善係数は、５／τ_ｚよりかなり大きくなるであろう。

代替的に、元のシンセサイザと比較して同じ帯域外除去性能を維持しつつ、ループの次数を１つ減らすと同時に従来のＰＬＬと比較して時定数を変更してもよい。これにより、標準的３次システムをフィードバックループにゼロがある２次システムに置き換えるとき、設定時間において係数２．２での改善をもたらす。（この場合、本発明によるＰＬＬの時定数は従来技術のＰＬＬと比較して０．５８倍小さいということがシミュレーションからわかる）。

概して、閉鎖ループの伝達においてゼロをなくすこと及び実数の閉鎖ループ極を選択することは、出力周波数のステップ応答におけるオーバーシュートを減少する。このため、周波数ステップが印加されるとき、ＶＣＯ制御信号のオーバーシュートは小さくなるであろう。これにより、同じ供給電圧について、ＶＣＯ制御電圧の許容可能な揺れ（電圧範囲）が増大される。代替的に、所与の揺れについて必要な供給電圧が減少され得る。このため、所与の揺れに対して低い供給電圧が使用され得るので、消費電力が低減される。

更に、本発明によるＰＬＬにおいて、閉鎖ループ伝達にゼロがあるＰＬＬと比較して、閉鎖ループの位相伝達のピーキングが減少される。これは帯域のエッジで位相雑音の増幅が全く生じないことを意味する。

また、任意の位相検出定数との組み合わせにおいて、見かけ上のゼロの周波数配置を変更することによって、切り替えの間に帯域幅を容易に変更することが可能となる。これは例えば、ゼロ及び／又は位相検出器に可変抵抗を用いて可変時定数を使用して実行され得る。

また、フィードバックループにおけるゼロの存在により、大きな初期周波数誤差が存在するときに、高速なロックを得るための、位相−周波数検出器はもはや必要ない。代わりに単純な位相検出器が使用され得、それにより検出器の複雑性が低減される。

図２において、ゼロは分周器の機能も実行するデバイス内で実現される。このゼロはフィードバックループ内で別の方法で実現されてもよい。例えば、図３のＰＬＬは、分周器６及び独立したゼロデバイス７１があるフィードバックループ１３を有している。ゼロデバイス７１は、ゼロ入力７１１で分周器出力６２と接続されている。ゼロデバイスのゼロ出力７１２は、コンバイナデバイス２の基準入力２２に接続されている。図３による実施例の利点は、ゼロの実現をループ内のシステム内で最も低い周波数が存在する位置に置くことである。これはゼロの実現を容易にし、消費電力を最小にするであろう。

図４のＰＬＬは、２つのパス１３１，１３２があるフィードバックループ１３を有している。第１のパス１３１は、伝達関数がτ_ｚｓ／Ｎに等しい第１の分周器７２を備えている。厳格な意味では分周器７２は瞬間的位相弁別器であるが、この点から分周器と呼ばれることに注意されたい。第２のパス１３２は、伝達関数１／Ｎの第２の分周器デバイス６を備えている。このように第２の分周器６は通常の分周器でよい。２つの分周器の両方は、それらの出力６２及び７２２が第２のコンバイナデバイス２００の入力２０１、２０２に接続されている。この例では、第２のコンバイナデバイス２００は、コンバイナ入力２０１，２０２の現れる信号を加算する加算デバイスである。分周器デバイス６及び７２それぞれの入力６１及び７２１は、ＶＣＯ５の出力に接続されている。第２のコンバイナデバイス２００の第２のコンバイナ出力２０３は、コンバイナデバイス２の第２の入力２２に接続されている。フィードバックループ１３、１３１、１３２の結合された伝達関数は、分周器デバイス６、７２の結合された伝達であり、従って（１＋τ_ｚｓ）／Ｎに等しい。

図４の例の利点は、既に存在するフィードバックパスと並列にゼロを挿入することによって、既存のＰＬＬに使用できることである。この既に存在するフィードバックパスは、通常ＰＬＬの分周器を含んでいる。

図５のＰＬＬ１０の例もまた、２つのフィードバックパス１３１、１３２を備えている。第１のフィードバックループ１３１は、伝達関数１／Ｎの分周器６を備えている。分周器６は、例えば、一般的な分周器であってもよい。第２のフィードバックループ１３２は、伝達関数Ｋ_Ｄτ_ｚＳ／Ｎの結合された位相検出器及びゼロデバイス７３を備えており、Ｋ_Ｄは位相検出器の伝達関数を表わしている。位相検出器の出力３２及びゼロデバイスの出力７３２は、第２のコンバイナデバイス２１０の入力２０１及び２０２に接続されている。第２のコンバイナ２００の出力２０３は、フィルタ部４の入力４１に接続されている。ゼロデバイス７３の時定数がＫ_Ｄτ_ｚ／Ｎに設定されているのが好ましいが、これは必須ではない。

図５の本発明によるＰＬＬの例の利点は、ＶＣＯの出力と位相検出器の出力との間にゼロを挿入することにより既存のＰＬＬで容易に実現できることである。

フィードバックループ内の分周器は、分数型分周器又はデルタシグマ駆動の分周器として実現されてもよい。そのような場合、そのような分周器の出力信号は、不要な雑音のある位相を有する信号と所望の位相の信号との和としてモデル化され得る。本発明によるＰＬＬ１０の図６に示される例では、ゼロデバイス７２は、ＶＣＯの出力と位相検出器の入力との間に配置されている。デルタシグマ変調器８が分周器６２の制御入力６３に接続されている。ゼロデバイス７は、ＰＬＬ出力１２に入力７２１で接続されている。ゼロデバイス７の出力７２２は、第２のコンバイナデバイス２００の第１の入力２０１に接続されている。コンバイナデバイス２００の第２の入力２０２は、分周器６の出力６２に接続されている。コンバイナデバイス２００は、入力２０１，２０２に現れる信号を加算する。

これにより、分周器の出力信号の前でかつこの信号の後でない位置でゼロが実現される。このため、ゼロがフィードバックループパス内に位置し、実際に見かけ上のゼロであることが保証される。デルタシグマ制御される分周器が使用されるとき、分周器の元の出力信号と位相検出器の入力との間にゼロも同様に配置され得る。この場合、分周器のジッタはゼロにおける同じ量のジッタによって補償されるであろう。この補償信号は、分数型分周器を制御する回路から求められるであろう。図７において、そのような補償のあるＰＬＬの例が示されている。

図７は、デルタシグマ駆動の分周器６を有するＰＬＬを示している。分周器６の制御入力６３はデルタシグマ変調器８に接続されている。デルタシグマ変調器８は、第２のコンバイナデバイス２１０及びゼロデバイス７４の第１の入力７４１にも接続されている。ゼロデバイス７４の第２の入力７４２は、分周器６の出力に接続されている。ゼロデバイス７４の出力は、第１のコンバイナ２の第２の入力２２に接続されている。第２のコンバイナデバイス２１０の第１の入力２０１は、位相検出器３の出力に接続されている。第２のコンバイナデバイス２１０の出力２０３は、フィルタ部４に接続されている。

図８の本発明によるＰＬＬの例では、ゼロデバイス７１は、分周器６１とＶＣＯ５との間に設けられている。ゼロデバイスの入力７１１はＶＣＯの出力に接続されており、ゼロデバイスの出力７１２は分周器６の入力６２に接続されている。ゼロデバイス７は、１＋τｓｓに等しい伝達関数を有している。図８では、ゼロデバイスは、上記の伝達関数を有する単一のデバイスで実現されている。代替例として示す図９では、必要な伝達関数は、τｓｓに等しい伝達を有し、入力７５２と出力７５１がコンバイナデバイス２２０の入力に接続されたデバイス７５によって得られるであろう。

本発明によるＰＬＬは、アナログデバイス及び／又はデジタルデバイス及び／又はソフトウエアで実現されてもよい。同様に、フィードバックループ内のゼロも、アナログ領域及び／又はデジタル領域及び／又はソフトウエアで実現されてもよい。ゼロはあらゆる適切な方法で実現されてもよい。ゼロは例えば、周波数弁別器として実現されてもよい。そのような周波数弁別器デバイス９００の例が、図１０に示されている。弁別器は、遅延デバイス９１０、乗算素子９２０及びローパスフィルタ９３０を備えている。遅延デバイスは、入力及び出力の両方が乗算器の入力に接続されている。乗算器の出力は、フィルタ９３０の入力に接続されている。遅延デバイス９１０の遅延は正確に選択され（ω_ｏτ＝π／２＋ｎπかつτ＝τ_ｚ）、出力信号はω_ｏに関して小さな周波数偏差に比例する。ローパスフィルタ９３０は、ＰＬＬ内に既に存在するフィルタと結合してもよい。

周波数弁別器の別の例が図１１に示されている。図１１の周波数弁別器は、弁別器の入力ｕ_ｉの正及び負の端子の間に接続されたキャパシタを備えている。キャパシタに接続されているのは、入力端子間の電流に比例する信号を提供する増幅デバイスＲｔＩである。例えば、入力信号がＡ・cos(φ(t))に等しく、キャパシタが容量Ｃで増幅器の増幅度がＲｔであると想定すると、図１１の弁別器の出力信号は、Ｒ_ｔ・Ｃ・Ａ・sin(φt)・ｄ(φ(t))/dt、に等しい。

ゼロが別の方法で実現されてもよい。例えば、ベアーズ等（Beards at al.）、「オーバーサンプリング・デルタシグマ周波数弁別器（An oversampling Delta-sigma frequency discriminator）」、IEEE Transactions On Circuits and Systems-II：「アナログ及びデジタル信号処理（Analog and digital signal processing）」、vol.41, no.1、１９９４年１月、pp.26-32、から知られるデジタル周波数弁別器を全ての弁別器に用いたような、異なる周波数弁別器を用いて実現してもよい。

１つ以上の周期信号を生成するために、本発明によるＰＬＬあるいはシンセサイザを、（ポータブルの）通信デバイスに用いてもよい。このＰＬＬは例えば、受信した無線信号をより低い周波数に変換するため、あるいは送信すべき信号を所望の無線周波数に変換するために必要となるであろう。そのようなアプリケーションでは、シンセサイザあるいはＰＬＬをできるだけ素早く切り替えられるようにすることが要求されることが多い。特に、高速な周波数ホッピング・システムでは、システムがブルートゥース・プロトコルに従って動作するように、ＰＬＬの設定時間は大きな問題である。このため、本発明によるＰＬＬはそのようなシステムで使用されるのに特に適している。

従来技術で知られる位相ロックループの例のブロック図である。 本発明による位相ロックループの実施形態の第１の例を示すブロック図である。 本発明による位相ロックループの実施形態の第２の例を示すブロック図である。 本発明による位相ロックループの実施形態の第３の例を示すブロック図である。 本発明による位相ロックループの実施形態の第４の例を示すブロック図である。 本発明による位相ロックループの実施形態の第５の例を示すブロック図である。 本発明による位相ロックループの実施形態の第６の例を示すブロック図である。 本発明による位相ロックループの実施形態の第７の例を示すブロック図である。 本発明による位相ロックループの実施形態の第８の例を示すブロック図である。 本発明による位相ロックループにおいてゼロを提供するのに使用され得る周波数弁別器の回路図である。 本発明による位相ロックループにおいてゼロを提供するのに使用され得る周波数弁別器の回路図である。

Claims (15)

1. 位相ロックループ（ＰＬＬ）回路（１）であって、少なくとも、
   ループ入力（１１）と、
   前記ループ入力からの入力信号を受信する検出入力（２１）と、基準信号を受信する基準入力（２２）とを有し、前記入力信号と該基準信号との間の位相差を検出し、該位相差に関連する信号を出力する検出出力を有する位相検出部（２，３）と、
   前記検出出力に通信可能に接続されている入力と、ループ出力（１２）に接続された発振出力とを有する制御発振器（５）と、
   前記制御発振器の前記発振出力を前記基準入力に接続するフィードバック回路（１３）とを含み、
   前記フィードバック回路が、少なくとも１つのゼロを有する伝達関数を有するデバイス（７、７１−７５）を含み、前記フィードバック回路の閉ループ伝達関数がゼロでないことを特徴とする位相ロックループ回路。
2. 前記検出出力に接続されたフィルタ入力と、前記制御発振器の前記入力に接続されたフィルタ出力とを有するフィルタ部（４）を更に含むことを特徴とする請求項１に記載の位相ロックループ回路。
3. 前記フィードバック回路が、少なくとも１つの分周器デバイス（６、７、７２、７３）を更に含むことを特徴とする請求項１又は２に記載の位相ロックループ回路。
4. 前記分周器デバイスが、デルタシグマ変調器デバイス（８）に接続されていることを特徴とする請求項３に記載の位相ロックループ回路。
5. 前記分周器デバイス（７、７２、７３）が、前記ゼロの伝達関数を有することを特徴とする請求項３又は４に記載の位相ロックループ回路。
6. 前記フィードバック回路が、第１の分周器デバイス（６）及び第２の分周器デバイス（７２、７３）を含み、前記第２の分周器デバイスが、ゼロの伝達関数を有することを特徴とする請求項３から５のいずれか１項に記載の位相ロックループ回路。
7. 前記第１の分周器デバイス（６）及び第２の分周器デバイス（７２）が並列に接続されており、前記第１の分周器デバイスの出力及び前記第２の分周器デバイスの出力それぞれが第２のコンバイナデバイス（２００）の入力に接続されており、前記第２のコンバイナデバイスの出力が前記位相検出部の前記基準入力に接続されていることを特徴とする請求項６に記載の位相ロックループ回路。
8. 前記第２の分周器デバイス（７３）の出力が第２のコンバイナデバイス（２１０）の第１の入力に接続されており、前記第２のコンバイナデバイスの出力が前記制御発振器（５）に接続され、前記位相検出部の前記検出出力に前記第２のコンバイナデバイス（２１０）の第２の入力が接続されており、
   前記第２の分周器デバイスが他の位相検出部及び前記ゼロの伝達関数を有することを特徴とする請求項６に記載の位相ロックループ回路。
9. 前記分周器デバイス（６）が、ゼロの伝達関数を有する他のフィルタデバイス（７４）に直列に接続されていることを特徴とする請求項４に記載の位相ロックループ回路。
10. 前記ゼロの伝達関数を有する他のフィルタデバイス（７４）が、前記分周器デバイス（６）の出力に接続された入力と、前記位相検出部の前記基準入力に接続された出力を有することを特徴とする請求項９に記載の位相ロックループ回路。
11. 前記ゼロの伝達関数を有する他のフィルタデバイス（７４）が、前記デルタシグマ変調デバイスに接続された第１の入力（７４１）と、前記分周器デバイス（６）の出力に接続された第２の入力（７４２）とを有することを特徴とする請求項１０に記載の位相ロックループ回路。
12. 前記少なくとも１つのゼロを有する伝達関数を有するデバイスが、
    前記制御発振器（５）の出力に接続されたデバイス入力（７５１）を有し、前記伝達関数がτｚｓに等しい他のフィルタデバイス（７５）を備え、
    前記位相ロックループ回路は、
    更にコンバイナデバイス（２２）を備えており、該コンバイナデバイスが、前記伝達関数がτｚｓに等しい他のフィルタデバイス（７５）の出力に接続された第１のコンバイナ入力と、
    前記伝達関数がτｚｓに等しい他のフィルタデバイス（７５）の入力に接続された第２のコンバイナ入力と、
    前記分周器デバイス（６）の入力に接続されたコンバイナ出力と、を有することを特徴とする請求項３に記載の位相ロックループ回路。
13. 周期信号であるループ出力信号を生成する方法であって、少なくとも、
    第１の周波数のループ入力信号を受信し、
    前記ループ入力信号の位相を基準信号の位相と比較し、
    前記ループ入力信号と前記基準信号との間の位相差に関連した差分信号を生成し、
    前記差分信号をフィルタし、
    前記差分信号の大きさに対応する周波数を有するループ出力信号を生成し、
    前記ループ出力信号を更に送信し、
    前記ループ出力信号の周波数を低下させるように前記ループ出力信号を変化させて前記基準信号を生成し、
    前記ループ出力信号を前記変化させるために、少なくとも１つのゼロを有する伝達関数を有するフィードバック回路を使用し、ゼロでない閉ループ伝達関数により前記ループ入力信号を受信し、前記ループ出力信号を送信することを特徴とする方法。
14. 請求項１から１２のいずれか１項に記載された位相ロックループ回路を少なくとも備えることを特徴とする電子デバイス。
15. 請求項１から１２のいずれか１項に記載された位相ロックループ回路を少なくとも備えることを特徴とする無線通信デバイス。

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