JPH10126258A - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
- Publication number
- JPH10126258A JPH10126258A JP8275729A JP27572996A JPH10126258A JP H10126258 A JPH10126258 A JP H10126258A JP 8275729 A JP8275729 A JP 8275729A JP 27572996 A JP27572996 A JP 27572996A JP H10126258 A JPH10126258 A JP H10126258A
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- JP
- Japan
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- phase
- output
- operational amplifier
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 ＰＬＬ回路における発振周波数の精度を向上
する。 【解決手段】 分周器５よりの帰還信号（比較信号）は
位相比較部１で基準信号Viと位相比較される。ＬＰＦ２
は同位相比較出力から直流電圧を取り出す。同直流電圧
は正相増幅器としての演算増幅器（オペアンプ）３の正
相入力（＋）端に入力する。一方、同演算増幅器３の反
転入力（−）端には抵抗R3を介し、所要の負電圧Eb（例
えば、−１Ｖ）を印加しておく。これにより、演算増幅
器からは上記負電圧が加味された電圧が出力され、増幅
度を同じとした通常の増幅器より大きな電圧値が得られ
る。この増幅電圧がＶＣＯ４の制御電圧となる結果、従
来のＬＰＦ出力で直接ＶＣＯを制御する方法の場合のよ
うな制御電圧の不足という欠点が解消される。これによ
り、発振周波数の精度を向上するとももに所要周波数へ
の収束を速めることができる。
する。 【解決手段】 分周器５よりの帰還信号（比較信号）は
位相比較部１で基準信号Viと位相比較される。ＬＰＦ２
は同位相比較出力から直流電圧を取り出す。同直流電圧
は正相増幅器としての演算増幅器（オペアンプ）３の正
相入力（＋）端に入力する。一方、同演算増幅器３の反
転入力（−）端には抵抗R3を介し、所要の負電圧Eb（例
えば、−１Ｖ）を印加しておく。これにより、演算増幅
器からは上記負電圧が加味された電圧が出力され、増幅
度を同じとした通常の増幅器より大きな電圧値が得られ
る。この増幅電圧がＶＣＯ４の制御電圧となる結果、従
来のＬＰＦ出力で直接ＶＣＯを制御する方法の場合のよ
うな制御電圧の不足という欠点が解消される。これによ
り、発振周波数の精度を向上するとももに所要周波数へ
の収束を速めることができる。
Description
【０００１】
【発明の属する技術分野】本発明はＰＬＬ（Phase-Lock
ed Loop ）回路に係り、より詳細には、同ＰＬＬ回路に
おける発振周波数の制御の改善に関する。
ed Loop ）回路に係り、より詳細には、同ＰＬＬ回路に
おける発振周波数の制御の改善に関する。
【０００２】
【従来の技術】図２は従来使用されているＰＬＬ回路の
基本構成図である。位相比較部11は基準入力信号Viと、
電圧制御発振器（ＶＣＯ）13の出力信号Voを分周器14で
１／ｎに分周した信号（比較信号）とを位相比較する。
同位相比較出力はＬＰＦ（ローパスフィルタ）12へ入力
し、高周波成分を除去して直流電圧化される。ＶＣＯ13
は上記ＬＰＦ12よりの直流電圧を発振周波数制御電圧と
して制御され、所要周波数の信号（例えば、クロック信
号等）を発振する。ＶＣＯ13の出力は分周器14で周波数
を所要周波数に分周し、前記位相比較部11へ帰還する。
ＰＬＬ回路は以上のようにループを形成し、ＶＣＯ13の
出力を所要周波数に収束させる。
基本構成図である。位相比較部11は基準入力信号Viと、
電圧制御発振器（ＶＣＯ）13の出力信号Voを分周器14で
１／ｎに分周した信号（比較信号）とを位相比較する。
同位相比較出力はＬＰＦ（ローパスフィルタ）12へ入力
し、高周波成分を除去して直流電圧化される。ＶＣＯ13
は上記ＬＰＦ12よりの直流電圧を発振周波数制御電圧と
して制御され、所要周波数の信号（例えば、クロック信
号等）を発振する。ＶＣＯ13の出力は分周器14で周波数
を所要周波数に分周し、前記位相比較部11へ帰還する。
ＰＬＬ回路は以上のようにループを形成し、ＶＣＯ13の
出力を所要周波数に収束させる。
【０００３】
【発明が解決しようとする課題】前述のように、図２の
構成のＰＬＬ回路の場合、ＬＰＦ12の出力電圧そのもの
がＶＣＯ13の制御電圧となる。この場合、ＬＰＦ12は増
幅作用はないので制御電圧として僅かながら不足する場
合がある。しかしながら、ＰＬＬ回路はループを形成し
ているので周波数不一致については帰還ループを介し制
御され、ある時間経過後、略所要周波数に収束される。
以上のことから、ＬＰＦ12の後段に増幅器を設け、ＬＰ
Ｆ12の直流出力を増幅し、同増幅器の出力でＶＣＯ13を
制御するようにすれば上述のような制御電圧の不足とい
う問題は解消され、収束時間を速めることができる。
構成のＰＬＬ回路の場合、ＬＰＦ12の出力電圧そのもの
がＶＣＯ13の制御電圧となる。この場合、ＬＰＦ12は増
幅作用はないので制御電圧として僅かながら不足する場
合がある。しかしながら、ＰＬＬ回路はループを形成し
ているので周波数不一致については帰還ループを介し制
御され、ある時間経過後、略所要周波数に収束される。
以上のことから、ＬＰＦ12の後段に増幅器を設け、ＬＰ
Ｆ12の直流出力を増幅し、同増幅器の出力でＶＣＯ13を
制御するようにすれば上述のような制御電圧の不足とい
う問題は解消され、収束時間を速めることができる。
【０００４】しかし、上述の増幅器を設ける場合でも、
例えばＬＰＦの出力を０〜５Ｖとし、これを増幅率２倍
の一般的な増幅器で増幅するとすればその出力は０〜10
Ｖとなるが、これに対し、ＶＣＯの特性等からＬＰＦ出
力０Ｖ近辺の低電圧領域であっても極力大きな制御電圧
を得たい場合がある。この場合、上記の一般的増幅器で
は所望の制御電圧が得られないことが生じうる。従っ
て、ＬＰＦ出力が低電圧領域時にも比較的大きな制御電
圧が得られるようなＰＬＬ回路を構成できれば好都合で
ある。本発明はこのような観点からなされたものであ
り、ＬＰＦ出力が低電圧領域時にも比較的大きな制御電
圧が得られるようにしたＰＬＬ回路を提供することを目
的とする。
例えばＬＰＦの出力を０〜５Ｖとし、これを増幅率２倍
の一般的な増幅器で増幅するとすればその出力は０〜10
Ｖとなるが、これに対し、ＶＣＯの特性等からＬＰＦ出
力０Ｖ近辺の低電圧領域であっても極力大きな制御電圧
を得たい場合がある。この場合、上記の一般的増幅器で
は所望の制御電圧が得られないことが生じうる。従っ
て、ＬＰＦ出力が低電圧領域時にも比較的大きな制御電
圧が得られるようなＰＬＬ回路を構成できれば好都合で
ある。本発明はこのような観点からなされたものであ
り、ＬＰＦ出力が低電圧領域時にも比較的大きな制御電
圧が得られるようにしたＰＬＬ回路を提供することを目
的とする。
【０００５】
【課題を解決するための手段】本発明は、基準入力信号
と、電圧制御発振器の発振出力を所要周波数に分周して
帰還された比較信号とを位相比較する位相比較部と、前
記位相比較部の出力から高周波成分を除去し、直流電圧
化するローパスフィルタと、前記ローパスフィルタより
の直流電圧により発振周波数が制御され、所要周波数の
信号を出力する電圧制御発振器と、前記電圧制御発振器
の出力を所要周波数の信号に分周し、前記位相比較部へ
帰還する分周器とからなるＰＬＬ回路において、前記ロ
ーパスフィルタよりの直流電圧を正相入力端に入力し、
出力端よりの直流電圧で前記電圧制御発振器を発振周波
数制御するように正相増幅器を形成してなる演算増幅器
を前記ローパスフィルタと前記電圧制御発振器との間に
設けたＰＬＬ回路を提供するものである。
と、電圧制御発振器の発振出力を所要周波数に分周して
帰還された比較信号とを位相比較する位相比較部と、前
記位相比較部の出力から高周波成分を除去し、直流電圧
化するローパスフィルタと、前記ローパスフィルタより
の直流電圧により発振周波数が制御され、所要周波数の
信号を出力する電圧制御発振器と、前記電圧制御発振器
の出力を所要周波数の信号に分周し、前記位相比較部へ
帰還する分周器とからなるＰＬＬ回路において、前記ロ
ーパスフィルタよりの直流電圧を正相入力端に入力し、
出力端よりの直流電圧で前記電圧制御発振器を発振周波
数制御するように正相増幅器を形成してなる演算増幅器
を前記ローパスフィルタと前記電圧制御発振器との間に
設けたＰＬＬ回路を提供するものである。
【０００６】
【発明の実施の形態】分周器よりの帰還信号（比較信
号）は基準信号と位相比較され（位相比較部）、同位相
比較出力を基にＬＰＦにより直流電圧が取り出される。
同直流電圧は正相増幅器としての演算増幅器（オペアン
プ）の正相入力（＋）端に入力する。一方、同演算増幅
器の反転入力（−）端には抵抗を介し、所要の負電圧
（例えば、−１Ｖ）を印加しておく。これにより、演算
増幅器からは上記負電圧が加味された電圧が出力され、
増幅度を同じとした通常の増幅器より大きな電圧値が得
られる。この結果、所要周波数への収束を速めることが
できる。
号）は基準信号と位相比較され（位相比較部）、同位相
比較出力を基にＬＰＦにより直流電圧が取り出される。
同直流電圧は正相増幅器としての演算増幅器（オペアン
プ）の正相入力（＋）端に入力する。一方、同演算増幅
器の反転入力（−）端には抵抗を介し、所要の負電圧
（例えば、−１Ｖ）を印加しておく。これにより、演算
増幅器からは上記負電圧が加味された電圧が出力され、
増幅度を同じとした通常の増幅器より大きな電圧値が得
られる。この結果、所要周波数への収束を速めることが
できる。
【０００７】
【実施例】以下、図面に基づいて本発明によるＰＬＬ回
路を説明する。図１は本発明によるＰＬＬ回路の一実施
例を示す要部回路図である。図１において、Viは基準入
力信号、１は基準入力信号Viと、分周器５よりの帰還信
号（比較信号）とを位相比較する位相比較部、２は位相
比較部１よりの位相比較信号から高周波成分を除去し、
直流電圧を取り出すＬＰＦ（ローパスフィルタ）、３は
ＬＰＦ２よりの直流電圧を増幅する演算増幅器、４は演
算増幅器３の出力電圧で発振周波数制御され、所要周波
数の発振信号Voを出力する電圧制御発振器（ＶＣＯ）、
５は発振出力Voを所要周波数に分周する分周器である。
路を説明する。図１は本発明によるＰＬＬ回路の一実施
例を示す要部回路図である。図１において、Viは基準入
力信号、１は基準入力信号Viと、分周器５よりの帰還信
号（比較信号）とを位相比較する位相比較部、２は位相
比較部１よりの位相比較信号から高周波成分を除去し、
直流電圧を取り出すＬＰＦ（ローパスフィルタ）、３は
ＬＰＦ２よりの直流電圧を増幅する演算増幅器、４は演
算増幅器３の出力電圧で発振周波数制御され、所要周波
数の発振信号Voを出力する電圧制御発振器（ＶＣＯ）、
５は発振出力Voを所要周波数に分周する分周器である。
【０００８】次に、本発明の動作について説明する。図
１を例えば、水平同期信号を基に20ＭHz近辺のクロック
信号を生成する回路とした場合、位相比較部１には水平
同期信号が基準入力信号Viとして入力され、また、分周
器５を介し、出力信号Voを所要周波数に分周（１／ｎ）
した帰還信号（比較信号）が入力される。同位相比較部
１は基準入力信号Viと比較信号とを位相比較し、位相比
較出力をＬＰＦ２へ送出する。同ＬＰＦ２は位相比較出
力に含まれる高周波成分を除去し、直流電圧として取り
出す。同ＬＰＦ２は例えば、図示のように、抵抗R1、R
2、コンデンサC1で構成する。
１を例えば、水平同期信号を基に20ＭHz近辺のクロック
信号を生成する回路とした場合、位相比較部１には水平
同期信号が基準入力信号Viとして入力され、また、分周
器５を介し、出力信号Voを所要周波数に分周（１／ｎ）
した帰還信号（比較信号）が入力される。同位相比較部
１は基準入力信号Viと比較信号とを位相比較し、位相比
較出力をＬＰＦ２へ送出する。同ＬＰＦ２は位相比較出
力に含まれる高周波成分を除去し、直流電圧として取り
出す。同ＬＰＦ２は例えば、図示のように、抵抗R1、R
2、コンデンサC1で構成する。
【０００９】同直流電圧は演算増幅器３の正相入力
（＋）端に入力する。同演算増幅器３は図示のように、
正相増幅器を形成する。同演算増幅器３の反転入力
（−）端には図示のように、抵抗R3を介し、所要の負電
圧Eb（例えば、−１Ｖ）を印加しておく。また、同反転
入力端には同演算増幅器３の出力側より抵抗R4により負
帰還がかけられている。従って、正相増幅器としての演
算増幅器３の利得Avは以下のようになる。 Av≒１＋（R4／R3） 例えば、R3＝R4とすれば、利得Av≒２となる。ＶＣＯ４
は上記演算増幅器３の出力電圧により発振周波数制御さ
れる。この発振信号が20ＭHz近辺のクロック信号とした
場合、位相比較部１へは略水平周波数になるように分周
（１／ｎ）して帰還させる。この帰還信号が位相比較部
１における前記比較信号となる。
（＋）端に入力する。同演算増幅器３は図示のように、
正相増幅器を形成する。同演算増幅器３の反転入力
（−）端には図示のように、抵抗R3を介し、所要の負電
圧Eb（例えば、−１Ｖ）を印加しておく。また、同反転
入力端には同演算増幅器３の出力側より抵抗R4により負
帰還がかけられている。従って、正相増幅器としての演
算増幅器３の利得Avは以下のようになる。 Av≒１＋（R4／R3） 例えば、R3＝R4とすれば、利得Av≒２となる。ＶＣＯ４
は上記演算増幅器３の出力電圧により発振周波数制御さ
れる。この発振信号が20ＭHz近辺のクロック信号とした
場合、位相比較部１へは略水平周波数になるように分周
（１／ｎ）して帰還させる。この帰還信号が位相比較部
１における前記比較信号となる。
【００１０】このように、従来のＰＬＬ回路構成に対
し、演算増幅器３をＬＰＦ２とＶＣＯ４との間に追加す
ることにより、従来のような制御電圧の不足という問題
が解消される。特に、演算増幅器３の反転入力端に負電
圧Ebを印加しているので、ＬＰＦ２の出力が低電圧領域
にあっても大きな制御電圧を得ることができる。例え
ば、演算増幅器３の利得Av≒２、負電圧Eb＝−１Ｖ、Ｌ
ＰＦ２の出力（＝演算増幅器３入力）＝１Ｖとした場
合、同演算増幅器３の出力は３Ｖとなる。これに対し、
通常の増幅器の場合にはその出力は２Ｖである。このよ
うに、演算増幅器３を使用することで低電圧領域でも大
きな制御電圧を得ることができる。この制御電圧が大き
いことで、ＶＣＯ４の発振周波数の所望周波数への収束
が速くなり、また、この収束の際の振動（ジッタ）も少
なくなるという利点を有する。
し、演算増幅器３をＬＰＦ２とＶＣＯ４との間に追加す
ることにより、従来のような制御電圧の不足という問題
が解消される。特に、演算増幅器３の反転入力端に負電
圧Ebを印加しているので、ＬＰＦ２の出力が低電圧領域
にあっても大きな制御電圧を得ることができる。例え
ば、演算増幅器３の利得Av≒２、負電圧Eb＝−１Ｖ、Ｌ
ＰＦ２の出力（＝演算増幅器３入力）＝１Ｖとした場
合、同演算増幅器３の出力は３Ｖとなる。これに対し、
通常の増幅器の場合にはその出力は２Ｖである。このよ
うに、演算増幅器３を使用することで低電圧領域でも大
きな制御電圧を得ることができる。この制御電圧が大き
いことで、ＶＣＯ４の発振周波数の所望周波数への収束
が速くなり、また、この収束の際の振動（ジッタ）も少
なくなるという利点を有する。
【００１１】
【発明の効果】以上説明したように本発明によれば、従
来のＰＬＬ回路構成中のＬＰＦ（ローパスフィルタ）と
ＶＣＯ（電圧制御発振器）との間に演算増幅器を設け、
同フィルタ出力を増幅したものを発振周波数制御電圧と
しているので、従来のＬＰＦ出力そのものでＶＣＯを制
御する方法の場合のような制御電圧の不足という問題が
解消される。特に、本発明では、演算増幅器の反転入力
（−）端に所要の負電圧を印加しているので、ＬＰＦ出
力が低電圧領域にあっても演算増幅器の出力としては上
記負電圧が加味された大きな制御電圧を得ることができ
る。この制御電圧が大きいことにより、ＶＣＯによる発
振周波数の所望周波数への収束を速めることができると
ともに、その収束の際の振動（ジッタ）も減少させるこ
とができる。このように、本発明はＰＬＬ回路の性能向
上に寄与しうるものといえる。
来のＰＬＬ回路構成中のＬＰＦ（ローパスフィルタ）と
ＶＣＯ（電圧制御発振器）との間に演算増幅器を設け、
同フィルタ出力を増幅したものを発振周波数制御電圧と
しているので、従来のＬＰＦ出力そのものでＶＣＯを制
御する方法の場合のような制御電圧の不足という問題が
解消される。特に、本発明では、演算増幅器の反転入力
（−）端に所要の負電圧を印加しているので、ＬＰＦ出
力が低電圧領域にあっても演算増幅器の出力としては上
記負電圧が加味された大きな制御電圧を得ることができ
る。この制御電圧が大きいことにより、ＶＣＯによる発
振周波数の所望周波数への収束を速めることができると
ともに、その収束の際の振動（ジッタ）も減少させるこ
とができる。このように、本発明はＰＬＬ回路の性能向
上に寄与しうるものといえる。
【図１】本発明によるＰＬＬ回路の一実施例を示す要部
回路図である。
回路図である。
【図２】従来のＰＬＬ回路の一例を示す要部回路図であ
る。
る。
Vi 基準入力信号 １、11 位相比較部 ２、12 ローパスフィルタ（ＬＰＦ） ３ 演算増幅器 ４、13 電圧制御発振器（ＶＣＯ） ５、14 分周器 R1、R2、R3、R4 抵抗 C1 コンデンサ Vo 出力信号
Claims (2)
- 【請求項１】 基準入力信号と、電圧制御発振器の発振
出力を所要周波数に分周して帰還された比較信号とを位
相比較する位相比較部と、前記位相比較部の出力から高
周波成分を除去し、直流電圧化するローパスフィルタ
と、前記ローパスフィルタよりの直流電圧により発振周
波数が制御され、所要周波数の信号を出力する電圧制御
発振器と、前記電圧制御発振器の出力を所要周波数の信
号に分周し、前記位相比較部へ帰還する分周器とからな
るＰＬＬ回路において、前記ローパスフィルタよりの直
流電圧を正相入力端に入力し、出力端よりの直流電圧で
前記電圧制御発振器を発振周波数制御するように正相増
幅器を形成してなる演算増幅器を前記ローパスフィルタ
と前記電圧制御発振器との間に設けたことを特徴とする
ＰＬＬ回路。 - 【請求項２】 前記演算増幅器の反転入力端に所要負電
圧を印加してなることを特徴とする請求項１記載のＰＬ
Ｌ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8275729A JPH10126258A (ja) | 1996-10-18 | 1996-10-18 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8275729A JPH10126258A (ja) | 1996-10-18 | 1996-10-18 | Ｐｌｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10126258A true JPH10126258A (ja) | 1998-05-15 |
Family
ID=17559577
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8275729A Pending JPH10126258A (ja) | 1996-10-18 | 1996-10-18 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10126258A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009016996A (ja) * | 2007-07-02 | 2009-01-22 | Kawasaki Microelectronics Kk | 位相ロックループ回路 |
-
1996
- 1996-10-18 JP JP8275729A patent/JPH10126258A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009016996A (ja) * | 2007-07-02 | 2009-01-22 | Kawasaki Microelectronics Kk | 位相ロックループ回路 |
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