KR20030000602A - 딜레이 록 루프의 듀티 사이클 에러 보상회로 - Google Patents

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Abstract

본 발명은 램버스 디램의 딜레이 록 루프의 듀티 사이클 에러 보상회로에 관한 것으로, 클럭 버퍼의 클럭 패스의 딜레이 수정시 야기되는 듀티 사이클 에러를 보상하고, tclkfbk 신호 경로의 딜레이를 수정할 때 tclk 신호에 대한 듀티 사이클 보상 동작이 이루지지 않도록 한다. 이를 위한 본 발명의 듀티 사이클 에러 보상회로는 외부로 부터의 클럭 신호를 수신하여 다수개의 기준클럭 신호를 발생하는 레퍼런스 루프부와, 상기 레퍼런스 루프부로 부터의 다수개의 기준클럭 신호와 상기 외부로 부터의 클럭 신호를 수신하여 듀티 사이클이 보정된 제 1 및 제 2 클럭출력 신호를 발생하는 파인 루프를 구비한 램버스 디램의 딜레이 록 루프의 듀티 사이클 에러 보상회로에 있어서, 상기 파인 루프는, 상기 외부로 부터의 클럭 신호와 딜레이 보상 회로부로 부터의 신호를 수신하여 이 두 신호의 위상차를 비교 검출한 신호를 발생하는 영위상 검출부와, 상기 영위상 검출부로 부터의 신호를 수신하여 양자화된 신호를 발생하는 양자화부와, 상기 양자화부로부터 수신된 신호에 의해 상기 레퍼런스 루프부로부터 수신된 다수개의 기준클럭 신호중 하나를 선택하여 출력하는 위상 선택부와, 상기 위상 선택부로 부터의 신호를 수신하여 90°및 0°의 위상을 갖는 신호를 각각 발생하는 위상 분배부와, 상기 위상 분배부로 부터의 90°의 위상을 갖는 신호를 수신하여 증폭된 신호를 발생하는 제 1 클럭출력 증폭부와, 상기 위상 분배부로 부터의 0°의 위상을 갖는 신호를 수신하여 증폭된 신호를 발생하는 제 2 클럭출력 증폭부와, 상기 제 1 및 제 2 클럭출력 증폭부로 부터의 신호를 수신하여 상기 제 1 및 제 2 클럭출력 신호를 발생하는 클럭 버퍼부와, 상기 클럭 버퍼부로 부터의 상기 제 1 클럭출력 신호를 수신하여 듀티 사이클을 보상해 주는 신호를 상기 제 1 및 제 2 클럭출력 증폭부로 발생하는 클럭출력 검출부와, 상기 클럭 버퍼부로 부터의 제 2 클럭출력 신호를 수신하여 딜레이를 보상시킨 신호를 출력하는 딜레이 보상 회로부를 구비한 것을 특징으로 한다.

Description

딜레이 록 루프의 듀티 사이클 에러 보상회로{CIRCUIT FOR COMPLEMENT DUTY CYCLE ERROR IN DELAY LOCKED LOOP}
본 발명은 램버스(Rambus) 디램(DRAM)의 딜레이 록 루프(Delay locked loop ; DLL)의 듀티 사이클 에러 보상회로에 관한 것으로, 특히 데이타의 셋업(setup) 및 홀드(hold) 타이밍 마진(margin)을 확보하기 위해 클럭 버퍼의 클럭(clock) 패스(path) 딜레이(delay) 수정시 야기되는 듀티(duty) 사이클(cycle) 에러(error)를 보상시킨 듀티 사이클 에러 보상회로에 관한 것이다.
일반적으로, 딜레이 록 루프(DLL)는 시스템의 외부에서 입력되는 클럭 신호를 수신하여 시스템 내부에 필요한 내부 클럭 신호를 상기 외부에서 입력된 클럭 신호의 위상과 동기화되도록 발생시키는 장치이다. 이때, 시스템은 외부의 클럭 신호를 사용하는 논리 장치 또는 반도체 장치 등을 모두 포함한다. 예를들어, 딜레이 록 루프는 다양한 종류의 논리 장치는 물론이고, 컴퓨터의 중앙처리 장치와 디램(DRAM) 간의 데이터 처리 속도를 높여주는 캐쉬 메모리 장치(일반적으로 'SRAM'이 사용됨)에 이용되거나 싱크로노스 디램, 램버스 디램 등에 적용될 수 있다.
도 1은 램버스 디램의 T-DLL 루프 회로의 블록 구성도로서, 클럭증폭부(1), 클럭검출부(2), 제 1 영위상검출부(3), 제 1 양자화부(4), DAC8b부(5), 디-라인부(6)로 이루어진 레퍼런스 루프부(100)와, 위상선택부(7), 위상분배부(8), 클럭출력증폭부(9), 클럭버퍼부(10), 클럭출력검출부(11), CKFbT부(12), 제 2 영위상검출부(13), 제 2 양자화부(14), DAC6b부(15)로 이루어진 파인 루프부(200)로 구성된다.
상기 클럭증폭부(1)는 외부 클럭(CTM)을 입력하여 레퍼런스 루프(referenceloop)부(100)로 증폭된 신호를 생성하며, 레퍼런스 루프부(100)는 파인 루프(fine loop)부(200)의 위상 선택부(7)로 8개의 기준 클럭을 생성해 전송한다.
여기에서, 정확히 360°를 커버(cover)하는 기준 클럭을 생성하기 위해 제 1 영위상검출부(3)를 사용한다. 그리고, 제 1 양자화부(4)는 상기 제 1 영위상검출부(3)의 출력 신호를 입력하여 위상이 미스매치(mismatch)된 에러양을 양자화시키며, 이를 위해 8비트 카운터를 사용한다.
상기 제 2 영위상검출부(13)는 외부 클럭(CTM)과 피드백 클럭(tclkfbk)을 입력하여 위상을 검출한다. 그리고, 제 2 양자화부(14)는 상기 제 2 영위상검출부(13)의 출력 신호를 입력하여 상기 외부 클럭(CTM)과 피드백 클럭(tclkfbk)의 위상이 미스매치(mismatch)된 에러양을 양자화시키며, 이를 위해 6비트 카운터를 사용한다.
상기 클럭 버퍼부(10)의 출력 신호(tclk)는 실제 데이타 출력에 관련되는 신호이고, 클럭 버퍼부(10)에서 발생된 또하나의 출력 신호(tclkfbk)는 피드백 클럭(feedback clock)으로 작용하여 CKFbT부(12)를 통해 제 2 영위상 검출부(13)로 입력되어 외부 클럭(CTM)과 위상 비교가 이뤄지며, 또한 클럭출력 검출부(11)로 입력되어 듀티 사이클 보상을 수행하게 된다.
그런데, 상기 구성을 갖는 종래의 램버스 디램의 T-DLL 루프 회로는 클럭버퍼부(10)에서 발생된 2개의 출력 신호(tclk)(tclkfbk)에 대해 원하는 위상보정을 하기 위해 인버터 체인(inverter chain)의 중간 중간에 딜레이 옵션(delay option)을 조정함으로써 위상 보정을 수행하게 된다. 이때에 각 신호의 경로에 대해 어느 쪽을 수행해도 원하는 위상 보정은 이룰 수 있으나, 메인 클럭인 tclk 신호의 듀티 사이클엔 치명적인 손실을 가져올 소지를 갖고 있다. 먼저, 위상 보정을 위해 tclkfbk 신호의 경로의 딜레이 옵션을 변경할 경우를 보면, 실제 tclk 신호의 듀티 사이클 보정이 전혀 필요가 없음에도 불구하고 tclkfbk 신호의 딜레이 변화에 따른 듀티 변화에 자동적으로 듀티 사이클 보정을 수행하게 한다.
마찬가지로, tclk 경로의 딜레이 옵션을 수정시엔 이에 따른 듀티 사이클 변화로 인해 약간의 보상이 필요한데, tclk 신호의 피드백은 전혀 이뤄지지 않고 수정을 전혀 하지 않은 tclkfbk 신호에만 의존하므로 듀티 사이클 에러 발생시엔 전혀 무방비 상태에 있게된다.
실제로, 램버스 디램의 DLL 회로에 있어서, 가장 중요한 문제가 위상보정과 듀티 사이클 보정에 있으므로, 비록 듀티 사이클의 에러가 작다 하더라도 이는 데이타의 마진에 엄청난 악영향을 미칠 수 있다.
그러므로, 종래의 종래의 램버스 디램의 T-DLL 루프 회로는 클럭 버퍼부(10)의 tclkfbk 신호의 경로의 딜레이를 수정시 tclk 신호는 원하지 않는 듀티 사이클 수정이 이뤄지며, tclk 경로의 딜레이를 수정시엔 듀티 사이클 보상이 전혀 이뤄지지 않는 문제점이 있었다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 클럭 버퍼의 클럭 패스(path) 딜레이 수정시 야기되는 듀티 사이클 에러를 보상하고, tclkfbk 신호 경로의 딜레이를 수정할 때 tclk 신호에 대한 듀티사이클 보상 동작이 이루지지 않도록 구현한 딜레이 록 루프(DLL)의 듀티 사이클 에러 보상회로를 제공하는데 있다.
도 1은 종래기술에 따른 램버스 디램의 T-DLL 루프 회로의 블록 구성도
도 2는 본 발명에 의한 램버스 디램의 듀티 사이클 에러 보상회로의 블록 구성도
* 도면의 주요부분에 대한 부호의 설명 *
1 : 클럭 증폭부2 : 클럭 검출부
3 : 제 1 영 위상 검출부4 : 제 1 양자화부
5 : DAC8b부6 : 디-라인(D-Line)부
7 : 위상 선택부8 : 위상 분배부
9 : 클럭 출력 증폭부10 : 클럭 버퍼부
11 : 클럭 출력 검출부12 : CKFbT부
13 : 제 2 영 위상 검출부14 : 제 2 양자화부
15 : DAC6b부
상기 목적을 달성하기 위하여, 본 발명의 듀티 사이클 에러 보상회로는, 외부로 부터의 클럭 신호를 수신하여 다수개의 기준클럭 신호를 발생하는 레퍼런스 루프부와, 상기 레퍼런스 루프부로 부터의 다수개의 기준클럭 신호와 상기 외부로 부터의 클럭 신호를 수신하여 듀티 사이클이 보정된 제 1 및 제 2 클럭출력 신호를 발생하는 파인 루프를 구비한 램버스 디램의 딜레이 록 루프의 듀티 사이클 에러 보상회로에 있어서, 상기 파인 루프는, 상기 외부로 부터의 클럭 신호와 딜레이 보상 회로부로 부터의 신호를 수신하여 이 두 신호의 위상차를 비교 검출한 신호를 발생하는 영위상 검출부와, 상기 영위상 검출부로 부터의 신호를 수신하여 양자화된 신호를 발생하는 양자화부와, 상기 양자화부로부터 수신된 신호에 의해 상기 레퍼런스 루프부로부터 수신된 다수개의 기준클럭 신호중 하나를 선택하여 출력하는 위상 선택부와, 상기 위상 선택부로 부터의 신호를 수신하여 90°및 0°의 위상을 갖는 신호를 각각 발생하는 위상 분배부와, 상기 위상 분배부로 부터의 90°의 위상을 갖는 신호를 수신하여 증폭된 신호를 발생하는 제 1 클럭출력 증폭부와, 상기 위상 분배부로 부터의 0°의 위상을 갖는 신호를 수신하여 증폭된 신호를 발생하는 제 2 클럭출력 증폭부와, 상기 제 1 및 제 2 클럭출력 증폭부로 부터의 신호를 수신하여 상기 제 1 및 제 2 클럭출력 신호를 발생하는 클럭 버퍼부와, 상기 클럭 버퍼부로 부터의 상기 제 1 클럭출력 신호를 수신하여 듀티 사이클을 보상해 주는 신호를 상기 제 1 및 제 2 클럭출력 증폭부로 발생하는 클럭출력 검출부와, 상기 클럭 버퍼부로 부터의 제 2 클럭출력 신호를 수신하여 딜레이를 보상시킨 신호를 출력하는 딜레이 보상 회로부를 구비한 것을 특징으로 한다.
상기 레퍼런스 루프부는 상기 외부로 부터의 클럭 신호와 클럭 검출부에서 발생된 신호를 수신하여 증폭된 신호를 생성하는 클럭 증폭부와, 상기 클럭 증폭부로 부터의 신호를 수신하여 검출된 신호를 상기 클럭 증폭부로 출력하는 클럭 검출부와, 디-라인부에서 발생된 2개의 신호를 수신하여 위상을 검출한 신호를 발생하는 제1 영위상 검출부와, 상기 제 1 영위상 검출부로 부터의 신호를 수신하여 상기 제 1 영위상 검출부에서 위상이 미스매치된 에러양을 양자화시킨 신호를 발생하는 제 1 양자화부와, 상기 제 1 양자화부로 부터의 신호를 수신하여 상기 파인 루프부의 위상 선택부로 다수개의 기준 클럭을 발생하는 디-라인부를 구비한 것을 특징으로 한다.
이하, 본 발명의 실시예에 관하여 첨부도면을 참조하면서 상세히 설명한다.
또, 실시예를 설명하기 위한 모든 도면에서 동일한 기능을 갖는 것은 동일한 부호를 사용하고 그 반복적인 설명은 생략한다.
도 2는 본 발명에 의한 램버스 디램의 DLL의 듀티 사이클 에러 보상회로의 블록 구성도로서, 클럭증폭부(1), 클럭검출부(2), 제 1 영위상검출부(3), 제 1 양자화부(4), DAC8b부(5), 디-라인부(6)로 이루어진 레퍼런스 루프부(100)와, 위상선택부(7), 위상분배부(8), 클럭출력증폭부(9), 클럭버퍼부(10), 클럭출력검출부(11), CKFbT부(12), 제 2 영위상검출부(13), 제 2 양자화부(14),DAC6b부(15)로 이루어진 파인 루프부(300)를 구비한다.
상기 클럭 증폭부(1)는 외부로 부터의 클럭 신호(CTM)와 상기 클럭 검출부(2)에서 발생된 신호를 수신하여 증폭된 신호를 생성하며, 상기 클럭 검출부(2)는 상기 클럭 증폭부(1)로부터 수신된 신호를 검출하여 상기 클럭 증폭부(1)로 출력한다. 그리고, 제 1 영위상 검출부(3)는 상기 디-라인부(6)에서 발생된 2개의 신호를 수신하여 위상을 검출한 신호를 발생하며, 상기 제 1 양자화부(4)는 상기 제 1 영위상 검출부(3)로 부터의 신호를 수신하여 상기 제 1 영위상 검출부(3)에서 위상이 미스매치된 에러양을 양자화시킨 신호를 상기 DAC8b부(5)로 발생한다. 상기 디-라인부(6)는 상기 DAC8b부(5)로 부터의 신호를 수신하여 상기 파인 루프부(300)의 위상 선택부(7)로 8개의 기준 클럭을 발생한다.
상기 파인 루프부(300)의 상기 제 2 영위상검출부(13)는 외부로 부터의 클럭 신호(CTM)와 상기 CKFbt부(12)로 부터의 클럭 신호(tclkfbk')를 수신하여 이 2개의 신호에 대한 위상을 비교 검출한다. 그리고, 상기 제 2 양자화부(14)는 상기 제 2 영위상검출부(13)로부터 발생된 신호를 수신하여 상기 외부로 부터의 클럭 신호(CTM)와 딜레이 보상회로인 상기 CKFbt부(12)로 부터의 클럭 신호(tclkfbk)의 위상이 미스매치(mismatch)된 에러양을 양자화시킨 신호를 발생한다. 이를 위해, 상기 제 2 양자화부(14)는 6비트 카운터를 사용하여 구성된다. 상기 제 2 양자화부(15)로부터 발생된 신호는 DAC6b부(15)를 통해 위상 선택부(7)로 수신된다.
상기 위상 선택부(7)는 상기 DAC6b부(15)로부터 수신된 신호에 의해 상기 레퍼런스 루프부(100)로부터 수신된 다수개의 기준클럭 신호중 하나를 선택하여 위상분배부(8)로 출력한다.
상기 위상 분배부(8)는 상기 위상 선택부(7)로 부터의 신호를 수신하여 90°및 0°의 위상을 갖는 신호를 제 1 및 제 2 클럭출력 증폭부(9)로 발생한다.
상기 제 1 클럭출력 증폭부(9)는 상기 위상 분배부(8)로 부터의 90°의 위상을 갖는 신호를 수신하여 증폭된 신호를 발생하고, 상기 제 2 클럭출력 증폭부(9)는 상기 위상 분배부(8)로 부터의 0°의 위상을 갖는 신호를 수신하여 증폭된 신호를 발생한다.
상기 클럭 버퍼부(10)는 상기 제 1 및 제 2 클럭출력 증폭부(9)로 부터의 신호를 수신하여 상기 제 1 및 제 2 클럭출력 신호(tclk)(tclkfbk)를 발생한다.
상기 클럭출력 검출부(11)는 상기 클럭 버퍼부(10)로 부터의 상기 제 1 클럭출력 신호(tclk)를 수신하여 듀티 사이클을 보상해 주는 신호를 상기 제 1 및 제 2 클럭출력 증폭부(9)로 발생한다.
상기 CKFbT부(12)는 딜레이 보상 회로로서, 상기 클럭 버퍼부(10)로 부터의 상기 제 2 클럭출력 신호(tclkfbk)를 수신하여 딜레이를 보상시킨 신호(tclkfbk')를 상기 제 2 영위상 검출부(13)로 출력한다.
상기 클럭 버퍼부(10)의 출력 신호(tclk)는 실제 데이타 출력에 관련되는 신호로서, 상기 클럭 출력 검출부(11)로 입력된다. 또한, 상기 클럭 버퍼부(10)에서 발생된 또하나의 출력 신호(tclkfbk)는 피드백 클럭(feedback clock)으로 작용하여 CKFbT부(12)를 통해 제 2 영위상 검출부(13)로 입력되어 외부 클럭(CTM)과 위상 비교가 이뤄진다.
상기 클럭 버퍼부(10)는 tclk 신호의 경로와 tclkbk 신호의 경로로 이루어지며, 각 경로는 인버터 체인 구조와 딜레이 옵션으로 구성되어 진다.
도시된 바와 같이, 본 발명의 딜레이 록 루프(DLL)의 듀티 사이클 에러 보상회로는 듀티 사이클 에러를 최소화하기 위해 클럭버퍼부(10)에서 발생된 2개의 출력 신호(tclk)(tclkfbk)의 어떤 경로의 딜레이 옵션을 수정하여도 듀티 사이클 변화에 메인 클럭 신호인 tclk 신호가 올바른 듀티 사이클을 갖도록 클럭출력검출부(11)의 입력을 종래의 tclkfbk 신호 대신에 tclk 신호를 사용하였다.
먼저, 위상 보정을 위해 tclkfbk 신호의 경로의 딜레이 옵션을 변경할 경우, tclk 신호의 듀티 사이클 보정은 전혀 필요가 없다. 실제 tclkfbk 신호는 클럭출력검출부(11)로 수신되지 않으므로, tclkfbk 신호의 딜레이 변화에 따른 듀티 변화는 메인 클럭(tclk)에 전혀 영향을 미치지 않는다.
마찬가지로, tclk 경로의 딜레이 옵션을 수정시엔 이에 따른 딜레이 사이클 변화로 인해 약간의 보상이 필요한데, tclk 신호가 클럭출력검출부(11)로 피드백 되므로 바로 듀티 사이클 보정 작업을 이룰 수 있다.
따라서, tclk 신호를 듀티 사이클 보정을 위한 피드백 신호로 사용함으로써 위상 보정 작을 위한 딜레이 조정작으로 인한 듀티 사이클 에러를 방지할 수 있으며, 또한 클럭버퍼부(10)의 위상 보상 작업시 듀티 사이클 매칭(matching) 보다는 오로지 딜레이 매칭만 고려한 시뮬레이션(simulation)을 통해 결과를 얻고도 무난함으로 시뮬레이션에 소요되는 시간을 많이 줄일 수 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며,당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
이상에서 설명한 바와 같이, 본 발명의 딜레이 록 루프(DLL)의 듀티 사이클 에러 보상회로에 의하면, 데이타의 셋업 및 홀드 타이밍 마진을 확보하기 위해 클럭 버퍼의 클럭 패스의 딜레이를 수정시 야기되는 듀티 사이클 에러(error)를 보상할 수 있으며, tclkfbk 신호 경로의 딜레이를 수정할 때 불필요하게 tclk 신호에 대한 듀티 사이클 보상 동작이 이루지지 않는 잇점이 있다.

Claims (2)

  1. 외부로 부터의 클럭 신호를 수신하여 다수개의 기준클럭 신호를 발생하는 레퍼런스 루프부와, 상기 레퍼런스 루프부로 부터의 다수개의 기준클럭 신호와 상기 외부로 부터의 클럭 신호를 수신하여 듀티 사이클이 보정된 제 1 및 제 2 클럭출력 신호를 발생하는 파인 루프를 구비한 램버스 디램의 딜레이 록 루프의 듀티 사이클 에러 보상회로에 있어서,
    상기 파인 루프는,
    상기 외부로 부터의 클럭 신호와 딜레이 보상 회로부로 부터의 신호를 수신하여 이 두 신호의 위상차를 비교 검출한 신호를 발생하는 영위상 검출부와,
    상기 영위상 검출부로 부터의 신호를 수신하여 양자화된 신호를 발생하는 양자화부와,
    상기 양자화부로부터 수신된 신호에 의해 상기 레퍼런스 루프부로부터 수신된 다수개의 기준클럭 신호중 하나를 선택하여 출력하는 위상 선택부와,
    상기 위상 선택부로 부터의 신호를 수신하여 90°및 0°의 위상을 갖는 신호를 각각 발생하는 위상 분배부와,
    상기 위상 분배부로 부터의 90°의 위상을 갖는 신호를 수신하여 증폭된 신호를 발생하는 제 1 클럭출력 증폭부와,
    상기 위상 분배부로 부터의 0°의 위상을 갖는 신호를 수신하여 증폭된 신호를 발생하는 제 2 클럭출력 증폭부와,
    상기 제 1 및 제 2 클럭출력 증폭부로 부터의 신호를 수신하여 상기 제 1 및 제 2 클럭출력 신호를 발생하는 클럭 버퍼부와,
    상기 클럭 버퍼부로 부터의 상기 제 1 클럭출력 신호를 수신하여 듀티 사이클을 보상해 주는 신호를 상기 제 1 및 제 2 클럭출력 증폭부로 발생하는 클럭출력 검출부와,
    상기 클럭 버퍼부로 부터의 제 2 클럭출력 신호를 수신하여 딜레이를 보상시킨 신호를 출력하는 딜레이 보상 회로부를 구비한 것을 특징으로 하는 딜레이 록 루프의 듀티 사이클 에러 보상회로.
  2. 제 1 항에 있어서, 상기 레퍼런스 루프부는,
    상기 외부로 부터의 클럭 신호와 클럭 검출부에서 발생된 신호를 수신하여 증폭된 신호를 생성하는 클럭 증폭부와,
    상기 클럭 증폭부로 부터의 신호를 수신하여 검출된 신호를 상기 클럭 증폭부로 출력하는 클럭 검출부와,
    디-라인부에서 발생된 2개의 신호를 수신하여 위상을 검출한 신호를 발생하는 제1 영위상 검출부와,
    상기 제 1 영위상 검출부로 부터의 신호를 수신하여 상기 제 1 영위상 검출부에서 위상이 미스매치된 에러양을 양자화시킨 신호를 발생하는 제 1 양자화부와,
    상기 제 1 양자화부로 부터의 신호를 수신하여 상기 파인 루프부의 위상 선택부로 다수개의 기준 클럭을 발생하는 디-라인부를 구비한 것을 특징으로 하는 딜레이 록 루프의 듀티 사이클 에러 보상회로.
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* Cited by examiner, † Cited by third party
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KR100759783B1 (ko) * 2005-11-14 2007-09-20 삼성전자주식회사 차동 증폭기, 차동 증폭 방법 및 이를 이용한 위상 고정루프 및 지연 동기 루프
CN118473397A (zh) * 2024-07-15 2024-08-09 厦门电科星拓科技有限公司 全数字锁相环补偿值的设定方法、装置、存储介质及设备

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