KR20030050745A - 무효 위상에 의한 지연시간의 업데이트가 방지되는지연동기루프 회로 - Google Patents

무효 위상에 의한 지연시간의 업데이트가 방지되는지연동기루프 회로 Download PDF

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삼성전자주식회사
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Abstract

무효 위상에 의한 지연시간의 업데이트가 방지되는 지연동기루프(DLL) 회로가 개시된다. 본 발명의 DLL 회로는 외부 클럭과 궤환 신호의 위상을 비교하여, 외부 클럭과 궤환 신호의 위상 차이에 대응하는 검출 신호를 발생하는 위상 비교기; 검출 신호를 수신하여, 소정의 분주 클럭에 동기되어 지연 제어 신호를 발생하는 지연 제어부, 지연 제어 신호에 의하여 클럭 신호를 소정의 지연 시간만큼 지연하여 내부 클럭을 발생하는 지연셀, 내부 클럭을 소정의 보상 시간만큼 지연하여 궤환 클럭을 발생하는 보상 지연부, 소정의 업데이트 신호에 응답하여 클럭 신호를 N(N은 2 이상의 자연수) 분주하여 분주 클럭을 발생하는 분주기 및 소정의 온오프 신호에 응답하여 외부 클럭을 클럭 신호로서 제공하는 스위치를 구비한다. 그리고, 업데이트 신호는 온오프 신호의 상승 에지를 소정의 에지 지연 시간만큼 지연한 신호이다. 본 발명에 DLL 회로에 의하면, 지연 셀의 지연시간을 N 클럭마다 업데이트하고 DLL 회로가 스탠바이 상태와 동작상태를 반복하게 될 때 발생할 수 있는 무효 위상에 의한 지연시간의 업데이트가 방지될 수 있다.

Description

무효 위상에 의한 지연시간의 업데이트가 방지되는 지연동기루프 회로{Delay Locked Loop circuit for preventing delay time from being updated by invalid phase}
본 발명은 전자 회로에 관한 것으로서, 특히 외부 클럭을 수신하여 내부 클럭을 발생하는 지연동기루프(Delay Locked Loop : 이하 'DLL'이라 함) 회로에 관한 것이다.
동기식 반도체 장치는 외부에서 입력되는 클럭에 동기되어 동작한다. 따라서, 반도체 장치에서 외부로 출력되는 데이터 또한 클럭에 동기되어 출력되어야 한다. 따라서, 동기식 반도체 장치에서는 외부 클럭을 수신하여 외부 클럭에 위상이 동기되거나 또는 외부 클럭의 위상보다 약간 앞서는 내부 클럭을 발생하는 회로가 요구된다. 이러한 내부 클럭 발생 회로 중의 하나로서 많이 사용되는 회로가 DLL 회로이다.
도 1은 종래 기술에 따른 DLL 회로를 나타내는 블록도이다. 이를 참조하면, 종래의 DLL 회로는, 위상 비교기(110), 지연셀(120), 지연 제어부(130), 보상 지연부(140), 분주기(150) 및 스위치(160)로 구성된다.
위상 비교기(110)는 외부 클럭(EXT_CLK)과 궤환 신호(DQ_R)의 위상을 비교하고, 비교 결과에 따라 지연 제어부(130)로 검출 신호를 출력한다. 지연 제어부(130)는 검출 신호에 응답하여 지연셀(120)을 제어함으로써 지연셀에서의 지연 시간을 조절한다.
지연 제어부(130)의 제어를 받아, 지연셀(120)은 수신되는 클럭 신호(CK)를 지연 시간으로 지연하여 내부 클럭(IN_CLK)을 발생한다. 클럭 신호(CK)는 외부 클럭(EXT_CLK)이 스위치(160)를 통해 들어오는 신호이다.
내부 클럭(IN_CLK)은 플립플롭(200)의 클럭 단자로 입력되어 출력데이터(D_OUT)의 동기를 맞추는 역할을 하는 동시에, 보상 지연부(140)에서 소정 시간 지연되어 궤환 신호(DQ_R)로 출력된다. 출력된 궤환 신호(DQ_R)는 외부 클럭(EXT_CLK)과의 비교를 위하여 위상 비교기(110)로 입력된다. 상기의 동작은 반복하여 이루어지며, 궤환 신호(DR_Q)와 외부 클럭(EXT_CLK)의 위상이 동기되면, DLL 회로는 로킹(locking) 상태가 된다. 그러면, 보상 지연부(140)에 설정되어 있는 지연 시간에 따라 외부 클럭(EXT_CLK)에 완전히 동기되거나, 또는 외부 클럭(EXT_CLK) 보다 약간 앞서는 내부 클럭(IN_CLK)이 지속적으로 발생된다.
그런데, 일반적으로 지연셀(120)의 지연시간의 조절은 매 클럭마다 이루어지는 것은 아니다. 통상적으로 몇 번째 클럭마다 한 번의 업데이트가 이루어지는데, 이를 위하여 N 분주기(150)가 사용된다. 즉, 클럭 신호(CK)를 N 분주한 클럭인 분주 클럭(CK3)마다 지연 제어부(130)가 지연셀(120)의 지연시간을 업데이트한다. 여기서, N은 3이라고 가정한다. N 분주기(150)는 스탠바이 신호(STANDBY)의 반전 신호(/STANDBY)에 응답하여 분주 동작이 수행된다.
스위치(150) 역시 N 분주기(150)와 마찬가지로 스탠바이 신호의 반전 신호(이하 반전 스탠바이 신호라 함)(/STANDBY)에 응답하여 온/오프된다. 스탠바이 신호(STANDBY)는 DLL 회로의 동작 개시 및 중단을 제어하기 위한 신호이다. 일반적으로 전류 소모량을 줄이기 위하여 반도체 장치의 동작 중에 항상 DLL 회로가 동작되는 것이 아니라 불필요한 경우에는 DLL 회로의 동작이 중단된다. 이와 같이, DLL 회로의 동작 개시 및 중단을 제어하기 위해 스탠바이 신호(STANDBY)가 사용된다.
도 2는 도 1에 도시된 DLL 회로에서 주요 신호들의 타이밍을 나타내는 타이밍도이다. 이를 참조하여, 종래 기술에 따른 DLL 회로의 동작 및 문제점을 기술하면 다음과 같다.
종래의 DLL 회로에서는 지연셀(도 1의 120)의 지연시간의 업데이트 여부를 제어하는 신호로서 스탠바이 신호(STANDBY)를 동일하게 사용한다. 지연셀(도 1의 120)의 지연시간의 업데이트는 분주 클럭(CK3)에 동기되어 이루어지는데, N 분주기(150)는 N 분주기(150)로 입력되는 반전 스탠바이 신호(/STANDBY)가 하이레벨일 때, 즉 스탠바이 신호(STANDBY)가 로우레벨일 때만 정상적인 분주 동작을 행한다.
도 2를 참조하면, 스탠바이 신호(STANDBY)가 하이레벨이 되면, DLL 회로의 동작이 중단된다. 스위치(160)가 오프되므로 클럭 신호(CK)는 일정 레벨(여기서는, 하이레벨)의 신호가 되고, 궤환 클럭(DQ_R) 역시 스탠바이 신호(STANDBY)의 상승 에지에 응답하여 하이레벨 상태로 지속된다. 그러다가, 스탠바이 신호(STANDBY)가 로우레벨로 되면, 그 하강 에지에 응답하여 클럭 신호(CK)는 외부 클럭(EXT_CLK)에 따라 레벨이 주기적으로 변하며, 궤환 클럭(DQ_R) 역시 레벨이 주기적으로 변하는 토글링을 한다.
그런데, 궤환 신호(DQ_R)가 스탠바이 신호(STANDBY)의 상승 에지에 응답하여 강제적으로 하이레벨이 되는 경우에, 그 때의 위상은 정상적인 내부 클럭(IN_CLK)의 위상을 반영하는 것이 아닌 무효의 위상이다. 따라서, 상기와 같은 무효의 위상을 외부 클럭(EXT_CLK)의 위상과 비교하여, 지연셀(120)의 지연시간을 업데이트하는 경우가 발생하는데, 도 2에서 경우 1(CASE I)과 경우 3(CASE III)이 그러한 경우들이다.
상술한 바와 같이, 종래의 DLL 회로가 스탠바이 상태와 동작 상태를 오가면 스탠바이 신호(STANDBY)에 따라 발생하는 무효(invalid) 위상을 외부 클럭(EXT_CLK)과 비교하여 지연셀(120)의 지연시간을 업데이트하게 되는 경우가 발생한다. 특히 반도체 메모리 장치에서의 자동 리프레쉬 모드와 같이 DLL 회로가 주기적으로 스탠바이와 동작 상태를 반복하는 상황이 되면 무효 위상으로 지연시간을 업데이트하는 경우가 계속 누적되어 나중에는 DLL 회로가 동기를 잃게 되는 문제점이 발생한다.
따라서 본 발명이 이루고자 하는 기술적 과제는 지연 셀의 지연시간을 N 클럭마다 업데이트하는 DLL 회로에서, DLL 회로가 스탠바이 상태와 동작상태를 반복하게 될 때 발생할 수 있는 무효 위상에 의한 지연시간의 업데이트를 방지할 수 있는 DLL 회로를 제공하는 것이다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 종래 기술에 따른 지연동기루프 회로를 나타내는 도면이다.
도 2는 도 1에 도시된 지연동기루프 회로에서의 주요 신호들의 타이밍을 나타내는 타이밍도이다.
도 3은 본 발명의 일 실시예에 따른 지연동기루프 회로를 나타내는 도면이다.
도 4는 본 발명의 다른 일 실시예에 따른 지연동기루프 회로를 나타내는 도면이다.
도 5는 도 3 및 도 4에 도시된 지연동기루프 회로에서의 주요 신호들의 타이밍을 나타내는 타이밍도이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일면은 외부 클럭을 수신하여 내부 클럭을 발생하는 DLL 회로에 관한 것이다. 본 발명의 일면에 따른 DLL 회로는 상기 외부 클럭과 궤환 신호의 위상을 비교하여, 상기 외부 클럭과 상기 궤환 신호의 위상 차이에 대응하는 검출 신호를 발생하는 위상 비교기; 상기 검출 신호를 수신하여, 소정의 분주 클럭에 동기되어 지연 제어 신호를 발생하는 지연 제어부; 상기 지연 제어 신호에 의하여 클럭 신호를 소정의 지연 시간만큼 지연하여 내부 클럭을 발생하는 지연셀; 상기 내부 클럭을 소정의 보상 시간만큼 지연하여 상기 궤환 클럭을 발생하는 보상 지연부; 소정의 업데이트 신호에 응답하여, 상기 클럭 신호를 N(N은 2 이상의 자연수) 분주하여 상기 분주 클럭을 발생하는 분주기; 및 소정의 온오프 신호에 응답하여 상기 외부 클럭을 상기 클럭 신호로서 제공하는 스위치를 구비하며, 상기 업데이트 신호는 상기 온오프 신호의 상승 에지를 소정의 에지 지연 시간만큼 지연한 신호인 것을 특징으로 한다.
바람직하기로는, 상기 온오프 신호는 상기 DLL 회로의 동작이 개시되는 시점으로부터 적어도 상기 외부 클럭의 N+1 주기 동안은 일정 레벨로 유지된다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 일면은 외부 클럭을 수신하여 내부 클럭을 발생하는 지연동기루프(이하 DLL이라 함) 회로로서, 반도체 장치의 동작 모드에 따라 동작이 개시되고 중단되는 DLL 회로에 관한 것이다. 본 발명의 일면에 따른 DLL 회로는 상기 내부 클럭을 반영하는 궤환 신호의 위상과 상기 외부 클럭의 위상을 비교하여, 상기 외부 클럭과 상기 궤환 신호의 위상 차이에 대응하는 검출 신호를 발생하는 위상 비교기; 상기 검출 신호를 수신하여, 소정의 분주 클럭에 동기되어 지연 제어 신호를 발생하는 지연 제어부; 상기 지연 제어 신호에 응답하여 상기 외부 클럭을 반영하는 클럭 신호를 소정의 지연 시간만큼 지연하여, 상기 내부 클럭을 발생하는 지연셀; 및 상기 DLL 회로의 동작 개시 및 중단을 제어하는 온오프 신호로부터 업데이트 신호를 발생하는 업데이트 신호 발생 수단을 구비하며, 상기 지연셀의 지연 시간은 상기 업데이트 신호가 소정의 제1 레벨일 때 업데이트되고, 상기 업데이트 신호는 상기 온오프 신호가 상기 제1 레벨로 활성화되는 시점으로부터 소정의 에지 지연 시간 후에 상기 제1 레벨이 되는 것을 특징으로 한다.
바람직하기로는, 상기 온오프 신호는 상기 제1 레벨로 활성화된 시점으로부터 적어도 상기 외부 클럭의 N+1 주기 동안은 상기 제1 레벨로 유지된다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 3은 본 발명의 일 실시예에 따른 DLL 회로를 나타내는 블록도이다. 이를 참조하면, 본 발명의 일 실시예에 따른 DLL 회로는, 위상 비교기(310), 지연셀(320), 지연 제어부(330), 보상 지연부(340), 분주기(350) 및 스위치(360)를 구비한다. 그리고, 업데이트 신호(UPDATE)의 발생을 위하여 지연부(370)가 더 구비된다.
위상 비교기(310)는 외부 클럭(EXT_CLK)과 궤환 신호(DQ_R)의 위상을 비교하고, 비교 결과에 따라 검출 신호(DS)를 발생한다.
지연 제어부(330)는 검출 신호(DS)에 따라 지연 제어 신호(CS)를 발생하는데, 지연 제어 신호(CS)는 분주 클럭(CK3)에 동기되어 발생된다. 즉, 지연 제어부(330)는 지연 제어 신호(CS)를 통하여 지연 셀(320)을 제어함으로써 지연셀(320)의 지연 시간을 조절한다. 분주 클럭(CK3)은 클럭 신호(CK)의 분주 신호이다. 지연 제어 신호(CS)는 복수 개의 비트들로 구성되는 신호일 수 있다.
지연 제어부(330)는 분주 클럭(CK3)에 동기되어 지연셀(320)을 제어하므로, 지연 제어부(330)는 매 클럭마다 지연셀(320)의 지연시간을 업데이트하는 것이 아니라, 분주 클럭(CK3)마다 지연 셀(320)의 지연시간을 업데이트한다.
지연셀(320)은 수신되는 클럭 신호(CK)를 지연 제어 신호(CS)에 대응하는 지연 시간만큼 지연하여 내부 클럭(IN_CLK)을 발생한다.
보상 지연부(340)는 내부 클럭(IN_CLK)을 다시 소정의 지연 시간으로 지연시켜 궤환 신호(DQ_R)로 출력한다. 보상 지연부(340)는 지연셀(320)에서 발생되는 내부 클럭(IN_CLK)이 출력 데이터(D_OUT)의 출력부인 플립플롭(200)의 클럭 단자로 입력되기까지의 경로에서 발생되는 지연 시간을 보상하기 위한 것이다.
보상 지연부(340)에서 출력되는 궤환 신호(DQ_R)는 외부 클럭(EXT_CLK)과의 비교를 위하여 위상 비교기(310)로 입력된다.
스위치(360)는 온/오프 신호(ON/OFF)에 응답하여 온/오프된다. 온/오프 신호(ON/OFF)는 DLL 회로의 동작 개시 및 중단을 제어하기 위한 신호로서, 반전 스탠바이 신호(/STANDBY)와 동일한 신호이다. 온/오프 신호(ON/OFF)가 로우레벨이 되면, 스위치(360)가 오프되어 지연 셀(320)로 클럭 신호(CK)가 입력되지 않는다. 그러므로, 지연 셀(320)에서 출력되는 내부 클럭(IN_CLK)은 일정 레벨(여기서는 하이레벨)로 유지된다. 온/오프 신호(ON/OFF)가 하이레벨이 되면, 스위치(360)가 온되어 지연셀(320)로 클럭 신호(CK)가 입력된다.
분주기(350)는 소정의 업데이트 신호(UPDATE)에 응답하여, 클럭 신호(CK)를 N 분주하여 분주 클럭(CK3)을 발생한다. N은 2 이상의 자연수로서, 여기서 N은 3이라고 가정한다. 분주기(350)는 업데이트 신호(UPDATE)가 하이레벨일 때 분주 동작을 하고, 로우레벨일 때는 동작하지 않는다. 업데이트 신호(UPDATE)는 온/오프 신호(ON/OFF)가 지연부(370)를 통과한 신호이다. 지연부(370)는 입력되는 신호의 상승 에지를 지연시키는 역할을 한다. 따라서, 업데이트 신호(UPDATE)는 온/오프 신호(ON/OFF)에 비하여 상승 에지는 지연되고 하강 에지는 동일한 신호이다.
온/오프 신호(ON/OFF) 및 업데이트 신호(UPDATE)의 타이밍이 도 5의 (a)에 도시되어 있다.
종래 기술의 문제점에서 기술한 바와 같이, 무효 위상을 가지는 궤환 신호(DQ_R)가 발생되는 시점은 DLL 회로가 동작을 개시하는 시점 직후이다. DLL 회로는 온/오프 신호(ON/OFF)의 상승 에지에 응답하여 동작이 시작되므로, 온/오프 신호(ON/OFF)의 상승 에지로부터 일정 시간 동안에는 지연시간의 업데이트가 이루어지지 않도록 함으로써, 무효 위상에 의한 업데이트를 방지할 수 있다.
즉, 온/오프 신호(ON/OFF)가 하이레벨로 활성화되는 시점에 비하여 업데이트 신호(UPDATE)가 하이레벨로 활성화되는 시점을 지연시킴으로써, 무효 위상에 의한 업데이트가 발생할 수 있는 구간 동안에는 지연셀(320)의 지연시간을 업데이트하지 않는다. 따라서, DLL 회로가 스탠바이 상태와 동작상태를 반복하게 될 때 발생할 수 있는 무효 위상에 의한 지연시간의 업데이트를 방지할 수 있다.
도 4는 본 발명의 다른 일 실시예에 따른 DLL 회로를 나타내는 블록도이다.이를 참조하면, 본 발명의 다른 일 실시예에 따른 DLL 회로 역시 도 3에 도시된 DLL 회로와 마찬가지로, 위상 비교기(410), 지연셀(420), 지연 제어부(430), 보상 지연부(440), 분주기(450) 및 스위치(460)를 구비한다.
위상 비교기(410), 지연셀(420), 지연 제어부(430), 보상 지연부(440), 분주기(450) 및 스위치(460)의 동작과 기능은 도 3에 도시된 위상 비교기(310), 지연셀(320), 지연 제어부(330), 보상 지연부(340), 분주기(350) 및 스위치(360)와 각각 동일하므로, 여기서 각 구성 요소에 대한 상세한 설명은 생략한다. 다만, 본 발명의 다른 일 실시예에 따른 DLL 회로에서는, 스위치(460)를 제어하는 온/오프 신호(ON/OFF) 및 분주기(450)를 제어하는 업데이트 신호(UPDATE)의 특성이 다르다. 온/오프 신호(ON/OFF) 및 업데이트 신호(UPDATE)의 타이밍은 도 5의 (b)에 도시되어 있다.
본 발명의 다른 일 실시예에 따른 DLL 회로는 업데이트 신호(UPDATE)를 발생시키기 위해 N+1 클럭 유지부(470) 및 지연부(480)를 더 구비하는 것이 바람직하다.
N+1 클럭 유지부(470)는 반전 스탠바이 신호(/STANDBY)를 수신하여, 적어도 N+1개의 외부 클럭(EXT_CLK)의 기간 동안, 즉 외부 클럭(EXT_CLK)의 N+1 클럭 싸이클 동안에는 하이레벨을 유지하는 온/오프 신호(ON/OFF)를 발생한다. 온/오프 신호(ON/OFF)는 스위치(460)의 온/오프를 제어하는 신호이다. 따라서, 스탠바이 신호(STANDBY)의 활성기간이 짧더라도 온/오프 신호(ON/OFF)에 의하여 적어도 N+1 클럭 동안은 DLL 회로가 동작을 하게 된다. DLL 회로가 한 번 동작을 개시하면 N+1개의 상승 에지를 가지는 궤환 신호(DQ_R)가 발생되는데, 이들 상승 에지 중에서 무효 위상이 섞여 있어도 N 분주 클럭(CK3)에 동기되어 지연시간의 업데이트가 이루어지므로, 무효 위상으로 업데이트될 확률보다 유효한 위상으로 지연시간이 업데이트될 확률이 높다.
따라서, 무효 위상에 의한 업데이트의 누적으로 인하여 발생할 수 있는 DLL 회로의 동기 실패는 방지될 수 있다.
온/오프 신호(ON/OFF)는 지연부(480)에 의해 상승 에지가 지연되어 업데이트 신호(UPDATE)로서 발생된다. 따라서, 본 발명의 일 실시예에서 기술한 바와 같이, 온/오프 신호(ON/OFF)가 하이레벨로 활성화되는 시점에 비하여 업데이트 신호(UPDATE)가 하이레벨로 활성화되는 시점이 지연됨으로써, 무효 위상에 의한 업데이트가 발생할 수 있는 구간 동안에는 지연셀(420)의 지연시간을 업데이트하지 않는다. 따라서, DLL 회로가 스탠바이 상태와 동작상태를 반복하게 될 때 발생할 수 있는 무효 위상에 의한 지연시간의 업데이트를 방지할 수 있다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명에 DLL 회로에 의하면, 지연 셀의 지연시간을 N 클럭마다 업데이트하고 DLL 회로가 스탠바이 상태와 동작상태를 반복하게 될 때 발생할 수 있는 무효 위상에 의한 지연시간의 업데이트가 방지될 수 있다. 따라서, 무효 위상에 의한 지연 시간의 업데이트로 인하여 발생할 수 있는 DLL 회로의 동기 실패가 방지된다.

Claims (9)

  1. 외부 클럭을 수신하여 내부 클럭을 발생하는 지연동기루프(이하 DLL이라 함) 회로에 있어서,
    상기 외부 클럭과 궤환 신호의 위상을 비교하여, 상기 외부 클럭과 상기 궤환 신호의 위상 차이에 대응하는 검출 신호를 발생하는 위상 비교기;
    상기 검출 신호를 수신하여, 소정의 분주 클럭에 동기되어 지연 제어 신호를 발생하는 지연 제어부;
    상기 지연 제어 신호에 의하여 클럭 신호를 소정의 지연 시간만큼 지연하여 내부 클럭을 발생하는 지연셀;
    상기 내부 클럭을 소정의 보상 시간만큼 지연하여 상기 궤환 클럭을 발생하는 보상 지연부;
    소정의 업데이트 신호에 응답하여, 상기 클럭 신호를 N(N은 2 이상의 자연수) 분주하여 상기 분주 클럭을 발생하는 분주기; 및
    소정의 온오프 신호에 응답하여 상기 외부 클럭을 상기 클럭 신호로서 제공하는 스위치를 구비하며,
    상기 업데이트 신호는 상기 온오프 신호의 상승 에지를 소정의 에지 지연 시간만큼 지연한 신호인 것을 특징으로 하는 DLL 회로.
  2. 제 1항에 있어서,
    상기 온오프 신호는 상기 DLL 회로의 동작이 개시되는 시점으로부터 적어도 상기 외부 클럭의 N+1 주기 동안은 일정 레벨로 유지되는 것을 특징으로 하는 DLL 회로.
  3. 제 1항에 있어서, 상기 N은
    3인 것을 특징으로 하는 DLL 회로.
  4. 외부 클럭을 수신하여 내부 클럭을 발생하는 지연동기루프(이하 DLL이라 함) 회로로서, 반도체 장치의 동작 모드에 따라 동작이 개시되고 중단되는 상기 DLL 회로에 있어서,
    상기 내부 클럭을 반영하는 궤환 신호의 위상과 상기 외부 클럭의 위상을 비교하여, 상기 외부 클럭과 상기 궤환 신호의 위상 차이에 대응하는 검출 신호를 발생하는 위상 비교기;
    상기 검출 신호를 수신하여, 소정의 분주 클럭에 동기되어 지연 제어 신호를 발생하는 지연 제어부;
    상기 지연 제어 신호에 응답하여 상기 외부 클럭을 반영하는 클럭 신호를 소정의 지연 시간만큼 지연하여, 상기 내부 클럭을 발생하는 지연셀; 및
    상기 DLL 회로의 동작 개시 및 중단을 제어하는 온오프 신호로부터 업데이트 신호를 발생하는 업데이트 신호 발생 수단을 구비하며,
    상기 지연셀의 지연 시간은 상기 업데이트 신호가 소정의 제1 레벨일 때 업데이트되고,
    상기 업데이트 신호는 상기 온오프 신호가 상기 제1 레벨로 활성화되는 시점으로부터 소정의 에지 지연 시간 후에 상기 제1 레벨이 되는 것을 특징으로 하는 DLL 회로.
  5. 제 4항에 있어서, 상기 DLL 회로는
    상기 내부 클럭을 소정의 보상 시간만큼 지연하여 상기 궤환 클럭을 발생하는 보상 지연부; 및
    상기 업데이트 신호에 응답하여, 상기 클럭 신호를 N(N은 2 이상의 자연수) 분주하여 상기 분주 클럭을 발생하는 분주기를 더 구비하는 것을 특징으로 하는 DLL 회로.
  6. 제 5항에 있어서, 상기 온오프 신호는
    상기 제1 레벨로 활성화된 시점으로부터 적어도 상기 외부 클럭의 N+1 주기 동안은 상기 제1 레벨로 유지되는 것을 특징으로 하는 DLL 회로.
  7. 제 6항에 있어서, 상기 제1 레벨은
    하이레벨인 것을 특징으로 하는 DLL 회로.
  8. 제 7항에 있어서, 상기 업데이트 신호 발생 수단은
    상기 온오프 신호를 수신하여 상기 온오프 신호의 상승 에지를 상기 에지 지연 시간만큼 지연시키는 지연부를 포함하는 것을 특징으로 하는 DLL 회로.
  9. 제 7항에 있어서, 상기 N은
    3인 것을 특징으로 하는 DLL 회로.
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