JP2000031954A - 較正ｄｌｌル―プ及び較正ｄｌｌル―プ装置 - Google Patents
較正ｄｌｌル―プ及び較正ｄｌｌル―プ装置Info
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- JP2000031954A JP2000031954A JP11179086A JP17908699A JP2000031954A JP 2000031954 A JP2000031954 A JP 2000031954A JP 11179086 A JP11179086 A JP 11179086A JP 17908699 A JP17908699 A JP 17908699A JP 2000031954 A JP2000031954 A JP 2000031954A
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Classifications
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
- G11C7/1066—Output synchronization
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
-
- G—PHYSICS
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- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
- G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
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- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
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Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Dram (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【課題】 出力ローディングに関係なく、所定のクロッ
ク信号との同期化してＤＤＲデータが出力され得るよう
にする前述のループないし装置を実現すること。 【解決手段】 較正ＤＬＬ（ＤＥＬＡＹ ＬＯＣＫＥＤ
ＬＯＯＰ）ループにおいて、選択的可調整の遅延線及
びドライバを有するＤＬＬ（ＤＥＬＡＹ ＬＯＣＫＥＤ
ＬＯＯＰ）ロッキング装置を有し、前記遅延線は、受
信された入力クロック信号に応答して、入力クロック信
号に位相整合した出力クロック信号を生成するものであ
り、前記ドライバは、較正ＤＬＬ（ＤＥＬＡＹ ＬＯＣ
ＫＥＤ ＬＯＯＰ）ループから出力データ信号を与え
る。
ク信号との同期化してＤＤＲデータが出力され得るよう
にする前述のループないし装置を実現すること。 【解決手段】 較正ＤＬＬ（ＤＥＬＡＹ ＬＯＣＫＥＤ
ＬＯＯＰ）ループにおいて、選択的可調整の遅延線及
びドライバを有するＤＬＬ（ＤＥＬＡＹ ＬＯＣＫＥＤ
ＬＯＯＰ）ロッキング装置を有し、前記遅延線は、受
信された入力クロック信号に応答して、入力クロック信
号に位相整合した出力クロック信号を生成するものであ
り、前記ドライバは、較正ＤＬＬ（ＤＥＬＡＹ ＬＯＣ
ＫＥＤ ＬＯＯＰ）ループから出力データ信号を与え
る。
Description
【０００１】
【発明の属する技術分野】本発明は、較正ＤＬＬ（ＤＥ
ＬＡＹ ＬＯＣＫＥＤ ＬＯＯＰ）ループ及び較正ＤＬ
Ｌ（ＤＥＬＡＹ ＬＯＣＫＥＤ ＬＯＯＰ）ループ装置
に関する。
ＬＡＹ ＬＯＣＫＥＤ ＬＯＯＰ）ループ及び較正ＤＬ
Ｌ（ＤＥＬＡＹ ＬＯＣＫＥＤ ＬＯＯＰ）ループ装置
に関する。
【０００２】より詳しく云えば、本発明は、Ｄｏｕｂｌ
ｅ Ｄａｔａ Ｒａｔｅ （ＤＤＲ） Ｓｙｎｃｈｒｏ
ｎｏｕｓ Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓ
ｓＭｅｍｏｒｙ （ＳＤＲＡＭ） Ａｐｐｌｉｃａｔｉ
ｏｎｓ．のアプリケーションにて使用向けのａ ｃａｌ
ｉｂｒａｔｅｄ Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ
（ＤＬＬ）に対するロッキングスキーム（Ｌｏｋｉｎ
ｇ Ｓｃｈｅｍｅ）に関する。
ｅ Ｄａｔａ Ｒａｔｅ （ＤＤＲ） Ｓｙｎｃｈｒｏ
ｎｏｕｓ Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓ
ｓＭｅｍｏｒｙ （ＳＤＲＡＭ） Ａｐｐｌｉｃａｔｉ
ｏｎｓ．のアプリケーションにて使用向けのａ ｃａｌ
ｉｂｒａｔｅｄ Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ
（ＤＬＬ）に対するロッキングスキーム（Ｌｏｋｉｎ
ｇ Ｓｃｈｅｍｅ）に関する。
【０００３】
【従来の技術】Ａ Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏ
ｐ（ＤＬＬ）は、クロック入力信号のような同期的入力
信号と比較し、そして、入出力信号間に１つの遅延線を
セットし、ここで当該の２つの信号間の位相差が零にな
るようにされる。
ｐ（ＤＬＬ）は、クロック入力信号のような同期的入力
信号と比較し、そして、入出力信号間に１つの遅延線を
セットし、ここで当該の２つの信号間の位相差が零にな
るようにされる。
【０００４】Ｕ．Ｓ． Ｐａｔｅｎｔ Ｎｏ．４，７９
５，９８５（Ｇａｉｌｂｒｅａｔｈ、Ｊｒ．）、 ｉｓ
ｓｕｅｄ ｏｎ Ｊａｎｕａｒｙ ３，１９８９，は、
水晶発振器、プログラマブル遅延線、位相検出器、ルー
プ制御ステートマシーンを含むデジタルＰＬＬを開示し
ている。水晶発振器は、所定の周波数で基準クロック信
号を発生し、入力としてプログラマブル遅延線へ供給す
る。遅延線はの基準クロックの１つの完全な周期に、Ｙ
ｎｓナノセカンドの離散的ステップで相応する遅延のＸ
ｎｓナノセカンドまでを生じさせる。遅延線の出力は、
位相比較器におけるデジタル化データ遷移に比較され、
そして、基準クロックがデータ遷移に対して進み、又は
遅延すると、ステートマシーンは、遅延線を所定の方向
でプログラムするため制御信号を生じさせ、前記の所定
の方向では、データ遷移と、遅延線により出力される基
準クロック信号との間の位相誤差を最小化するようなも
のである。
５，９８５（Ｇａｉｌｂｒｅａｔｈ、Ｊｒ．）、 ｉｓ
ｓｕｅｄ ｏｎ Ｊａｎｕａｒｙ ３，１９８９，は、
水晶発振器、プログラマブル遅延線、位相検出器、ルー
プ制御ステートマシーンを含むデジタルＰＬＬを開示し
ている。水晶発振器は、所定の周波数で基準クロック信
号を発生し、入力としてプログラマブル遅延線へ供給す
る。遅延線はの基準クロックの１つの完全な周期に、Ｙ
ｎｓナノセカンドの離散的ステップで相応する遅延のＸ
ｎｓナノセカンドまでを生じさせる。遅延線の出力は、
位相比較器におけるデジタル化データ遷移に比較され、
そして、基準クロックがデータ遷移に対して進み、又は
遅延すると、ステートマシーンは、遅延線を所定の方向
でプログラムするため制御信号を生じさせ、前記の所定
の方向では、データ遷移と、遅延線により出力される基
準クロック信号との間の位相誤差を最小化するようなも
のである。
【０００５】図１に関連して述べると、入力クロック信
号を出力クロック信号に同期化するための従来技術のＤ
ｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ （ＤＬＬ）装置１
０（破線の矩形内に示す）の事例の２つの可能なバージ
ョンを示す。ＤＬＬ（ＤＥＬＡＹ ＬＯＣＫＥＤ ＬＯ
ＯＰ）装置１０の第１のバージョンは、第１の受信器２
０、プログラマブル遅延線２２、ドライバ２４，第１の
フィードバック２５（破線で示す）及び値遅延素子２６
（破線ブロックで示す）―これはその中に結合された
〔Ｒ＋Ｄ〕の遅延を与える−位相比較器２８を有する。
第１の受信器２０は、入力クロック信号を受け取り、第
１受信器２０の内部回路により導入される〔Ｒ〕の固有
の遅延を以て相応のクロック出力信号を発生する。第１
受信器２０からの出力信号が、遅延線２２に入力とし
て、そして、位相比較器２８の第１入力側へ供給され
る。遅延線２２は、プログラマブルであり、選択可能な
遅延線を位相比較器２０からのクロック信号に依存して
第１受信器２０からのクロック信号内に導入する。遅延
線２２は、クロック出力信号に〔Ｔ―Ｄ〕の遅延を与
え、ＴはＤＬＬ（ＤＥＬＡＹ ＬＯＣＫＥＤ ＬＯＯ
Ｐ）装置１０からの出力クロック信号の、周期又は周期
の倍数より導入されるべき予期遅延である。ドライバ２
４は、遅延線２２からの出力信号を受け取り、それの内
部遅延〔Ｄ〕を導入後、〔Ｔ〕の遅延を有するＤＬＬ
（ＤＥＬＡＹ ＬＯＣＫＥＤ ＬＯＯＰ）装置１０から
のクロック出力信号を送出し、前記の遅延は、ＤＬＬ
（ＤＥＬＡＹ ＬＯＣＫＥＤ ＬＯＯＰ）装置１０によ
り適正な補償がなされるとき出力クロックの周期の倍数
に相応する。出力クロック信号が遅延〔Ｔ〕を有する場
合当該の出力クロック信号は、内部クロック信号と位相
整合する。第１のオプショナルなフィードバックパス２
５は、遅延線２２からの出力を遅延素子２６の入力側に
供給し、この遅延素子２６は、Ｒ＋Ｄの遅延を与え、位
相比較器２８の第２入力側に供給されるＴ＋Ｒの遅延を
以て出力信号を生じさせる。位相比較器２８は、第１受
信器２０及び遅延素子２６からの出力信号を比較し、そ
して、遅延線２２へ比較の結果に相応する出力制御信号
を発生する。位相比較器２８からの制御信号は、遅延線
２２をして、制御信号により指示されたように、遅延に
値する調節を選択的に行わせる。装置１０の第１バージ
ョンの欠点となるのは、ドライバ２４のローディング及
びそれの所属の遅延を、異なるローディングに対して考
慮され得ない。例えばＤｕａｌ Ｉｎ ｌｉｎｅ Ｍｅ
ｍｏｒｙ （ＤＩＭＭＳ） ｏｎ ａｂｏａｒｄの数
は、ドライバ２４上で異なるローディングを生じさせる
ため変化させ得る。
号を出力クロック信号に同期化するための従来技術のＤ
ｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ （ＤＬＬ）装置１
０（破線の矩形内に示す）の事例の２つの可能なバージ
ョンを示す。ＤＬＬ（ＤＥＬＡＹ ＬＯＣＫＥＤ ＬＯ
ＯＰ）装置１０の第１のバージョンは、第１の受信器２
０、プログラマブル遅延線２２、ドライバ２４，第１の
フィードバック２５（破線で示す）及び値遅延素子２６
（破線ブロックで示す）―これはその中に結合された
〔Ｒ＋Ｄ〕の遅延を与える−位相比較器２８を有する。
第１の受信器２０は、入力クロック信号を受け取り、第
１受信器２０の内部回路により導入される〔Ｒ〕の固有
の遅延を以て相応のクロック出力信号を発生する。第１
受信器２０からの出力信号が、遅延線２２に入力とし
て、そして、位相比較器２８の第１入力側へ供給され
る。遅延線２２は、プログラマブルであり、選択可能な
遅延線を位相比較器２０からのクロック信号に依存して
第１受信器２０からのクロック信号内に導入する。遅延
線２２は、クロック出力信号に〔Ｔ―Ｄ〕の遅延を与
え、ＴはＤＬＬ（ＤＥＬＡＹ ＬＯＣＫＥＤ ＬＯＯ
Ｐ）装置１０からの出力クロック信号の、周期又は周期
の倍数より導入されるべき予期遅延である。ドライバ２
４は、遅延線２２からの出力信号を受け取り、それの内
部遅延〔Ｄ〕を導入後、〔Ｔ〕の遅延を有するＤＬＬ
（ＤＥＬＡＹ ＬＯＣＫＥＤ ＬＯＯＰ）装置１０から
のクロック出力信号を送出し、前記の遅延は、ＤＬＬ
（ＤＥＬＡＹ ＬＯＣＫＥＤ ＬＯＯＰ）装置１０によ
り適正な補償がなされるとき出力クロックの周期の倍数
に相応する。出力クロック信号が遅延〔Ｔ〕を有する場
合当該の出力クロック信号は、内部クロック信号と位相
整合する。第１のオプショナルなフィードバックパス２
５は、遅延線２２からの出力を遅延素子２６の入力側に
供給し、この遅延素子２６は、Ｒ＋Ｄの遅延を与え、位
相比較器２８の第２入力側に供給されるＴ＋Ｒの遅延を
以て出力信号を生じさせる。位相比較器２８は、第１受
信器２０及び遅延素子２６からの出力信号を比較し、そ
して、遅延線２２へ比較の結果に相応する出力制御信号
を発生する。位相比較器２８からの制御信号は、遅延線
２２をして、制御信号により指示されたように、遅延に
値する調節を選択的に行わせる。装置１０の第１バージ
ョンの欠点となるのは、ドライバ２４のローディング及
びそれの所属の遅延を、異なるローディングに対して考
慮され得ない。例えばＤｕａｌ Ｉｎ ｌｉｎｅ Ｍｅ
ｍｏｒｙ （ＤＩＭＭＳ） ｏｎ ａｂｏａｒｄの数
は、ドライバ２４上で異なるローディングを生じさせる
ため変化させ得る。
【０００６】理論的に、前記の欠点をＤＬＬ（ＤＥＬＡ
Ｙ ＬＯＣＫＥＤ ＬＯＯＰ）装置の第２バージョンに
より解消できる。当該の第２バージョンにて、第１バー
ジョンの第１受信器２０プログラマブル遅延線２２，ド
ライバ２４及び位相比較器２８は、代わらない侭である
が、第２のオプショナルのプログラマブルパス２０（破
線で示す）は、ＤＬＬ（ＤＥＬＡＹ ＬＯＣＫＥＤ Ｌ
ＯＯＰ）装置の第１バージョンのフィードバックパス２
５にとって代わる。第２のオプショナルのフィードバッ
クパス２５は、ドライバ２４の出力側に現れるクロック
信号を、第２の受信器３２（破線で示す）を介して位相
比較器２８の第２の入力側にフィードバックする。
Ｙ ＬＯＣＫＥＤ ＬＯＯＰ）装置の第２バージョンに
より解消できる。当該の第２バージョンにて、第１バー
ジョンの第１受信器２０プログラマブル遅延線２２，ド
ライバ２４及び位相比較器２８は、代わらない侭である
が、第２のオプショナルのプログラマブルパス２０（破
線で示す）は、ＤＬＬ（ＤＥＬＡＹ ＬＯＣＫＥＤ Ｌ
ＯＯＰ）装置の第１バージョンのフィードバックパス２
５にとって代わる。第２のオプショナルのフィードバッ
クパス２５は、ドライバ２４の出力側に現れるクロック
信号を、第２の受信器３２（破線で示す）を介して位相
比較器２８の第２の入力側にフィードバックする。
【０００７】図２に言及すればクロック信号３５及びＤ
ＤＲデータ信号（ＤＱ）３６の波形を時間に関して示
す。ＤＬＬ（ＤＥＬＡＹ ＬＯＣＫＥＤ ＬＯＯＰ）装
置１０は、クロック信号３５により示される結果を得る
ため、上述の手法に従って負の遅延クロックを生じさせ
る。ＤＱ信号３６は、図２中各高及び低クロックパルス
の期間中正及び負双方のパルスにより表れされる。それ
というのはＤＤＲが各高及び低クロックパルスの期間中
高及び低が分からないからである。従って、Ｄｏｕｂｌ
ｅ Ｄａｔａ Ｒａｔｅ（ＤＤＲ）伝送に対してＤＲＲ
データの１ビットが高クロックパルスの期間中生ぜしめ
られ、ＤＤＲデータの１ビットがクロック周期３７の低
クロックの期間中生ぜしめられる。ＤＱデータ（図示し
てない）はランダムにＤＤＬ１０の出力側に到達するの
で、ＤＤＬ装置１０の第２バージョンの出力信号（第２
のオプショナルフィードバックパスを以て）出力信号を
使用できない。代わりに、ＤＤＬ装置１０の第２バージ
ョンによる装置を使用しなければならない。その方法の
欠点となるのは、ドライバ２４のローディングが考慮さ
れないことである。
ＤＲデータ信号（ＤＱ）３６の波形を時間に関して示
す。ＤＬＬ（ＤＥＬＡＹ ＬＯＣＫＥＤ ＬＯＯＰ）装
置１０は、クロック信号３５により示される結果を得る
ため、上述の手法に従って負の遅延クロックを生じさせ
る。ＤＱ信号３６は、図２中各高及び低クロックパルス
の期間中正及び負双方のパルスにより表れされる。それ
というのはＤＤＲが各高及び低クロックパルスの期間中
高及び低が分からないからである。従って、Ｄｏｕｂｌ
ｅ Ｄａｔａ Ｒａｔｅ（ＤＤＲ）伝送に対してＤＲＲ
データの１ビットが高クロックパルスの期間中生ぜしめ
られ、ＤＤＲデータの１ビットがクロック周期３７の低
クロックの期間中生ぜしめられる。ＤＱデータ（図示し
てない）はランダムにＤＤＬ１０の出力側に到達するの
で、ＤＤＬ装置１０の第２バージョンの出力信号（第２
のオプショナルフィードバックパスを以て）出力信号を
使用できない。代わりに、ＤＤＬ装置１０の第２バージ
ョンによる装置を使用しなければならない。その方法の
欠点となるのは、ドライバ２４のローディングが考慮さ
れないことである。
【０００８】Ｄｕａｌ Ｉｎｌｉｎｅ Ｍｅｍｏｒｙ
Ｍｏｄｕｌｅｓ （ＤＩＭＭＳ）ｏｎａ ｂｏａｒｄの
数は、著しく異なったものであり得、データ線（ＤＱ）
における生じるロードの変化変動は、著しく重要なもの
であり得る、それというのは、予測的ＤＤＲタイミング
は１００ＭＨｚで±１ｎｓナノセカンドのみのＣＬＯＣ
Ｋ／ＤＱスキューを許容するからである。このスキュー
を生じさせる多くの寄与要因があり、ロード変動、変化
により導入されるオフセットがＤＬＬ（ＤＥＬＡＹ Ｌ
ＯＣＫＥＤ ＬＯＯＰ）を以てのＤＤＲスキュームの機
能性を問題化する。
Ｍｏｄｕｌｅｓ （ＤＩＭＭＳ）ｏｎａ ｂｏａｒｄの
数は、著しく異なったものであり得、データ線（ＤＱ）
における生じるロードの変化変動は、著しく重要なもの
であり得る、それというのは、予測的ＤＤＲタイミング
は１００ＭＨｚで±１ｎｓナノセカンドのみのＣＬＯＣ
Ｋ／ＤＱスキューを許容するからである。このスキュー
を生じさせる多くの寄与要因があり、ロード変動、変化
により導入されるオフセットがＤＬＬ（ＤＥＬＡＹ Ｌ
ＯＣＫＥＤ ＬＯＯＰ）を以てのＤＤＲスキュームの機
能性を問題化する。
【０００９】
【発明が解決しようとする課題】要請されていること、
ないし課題とされていることは、出力ローディングに関
係なく、所定のクロック信号との同期化してＤＤＲデー
タが出力され得るようにする装置が実現されることであ
る。
ないし課題とされていることは、出力ローディングに関
係なく、所定のクロック信号との同期化してＤＤＲデー
タが出力され得るようにする装置が実現されることであ
る。
【００１０】本発明は、較正ＤＬＬ（ＤＥＬＡＹ ＬＯ
ＣＫＥＤ ＬＯＯＰ）ループ及び較正ＤＬＬ（ＤＥＬＡ
Ｙ ＬＯＣＫＥＤ ＬＯＯＰ）ループ装置に関する。
ＣＫＥＤ ＬＯＯＰ）ループ及び較正ＤＬＬ（ＤＥＬＡ
Ｙ ＬＯＣＫＥＤ ＬＯＯＰ）ループ装置に関する。
【００１１】より詳しく云えば、本発明は、Ｄｏｕｂｌ
ｅ Ｄａｔａ Ｒａｔｅ （ＤＤＲ） Ｓｙｎｃｈｒｏ
ｎｏｕｓ Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓ
ｓＭｅｍｏｒｙ （ＳＤＲＡＭ） Ａｐｐｌｉｃａｔｉ
ｏｎｓ． のアプリケーションにて使用向けのａ ｃ
ａｌｉｂｒａｔｅｄ Ｄｅｌａｙ ＬｏｃｋｅｄＬｏｏ
ｐ （ＤＬＬ）に対するロッキングスキーム（Ｌｏｋｉ
ｎｇ Ｓｃｈｅｍｅ）を対象とする。
ｅ Ｄａｔａ Ｒａｔｅ （ＤＤＲ） Ｓｙｎｃｈｒｏ
ｎｏｕｓ Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓ
ｓＭｅｍｏｒｙ （ＳＤＲＡＭ） Ａｐｐｌｉｃａｔｉ
ｏｎｓ． のアプリケーションにて使用向けのａ ｃ
ａｌｉｂｒａｔｅｄ Ｄｅｌａｙ ＬｏｃｋｅｄＬｏｏ
ｐ （ＤＬＬ）に対するロッキングスキーム（Ｌｏｋｉ
ｎｇ Ｓｃｈｅｍｅ）を対象とする。
【００１２】
【課題を解決するための手段】前記課題の解決のため本
発明の１つの側面によれば、選択的可調整の遅延線及び
ドライバを有するＤＬＬ（ＤＥＬＡＹ ＬＯＣＫＥＤ
ＬＯＯＰ）ロッキング装置を有し、前記遅延線は、受信
された入力クロック信号に応答して、入力クロック信号
に位相整合した出力クロック信号を生成するものであ
り、前記ドライバは、較正ＤＬＬ（ＤＥＬＡＹ ＬＯＣ
ＫＥＤ ＬＯＯＰ）ループから出力データ信号を与える
ものであり、選択的に可調整の遅延線とドライバとの間
に挿入接続されたゲーティング回路を有し、該ゲーティ
ング回路は、選択的に可調整の遅延線からの受信出力ク
ロック信号に応答して、別個にａ）前記の受信出力クロ
ック信号に位相整合したイミテーションデータ信号を生
成し、ｂ）受信入力データ信号をラッチングして前記の
受信出力クロック信号に位相整合したデータ出力信号を
生成するものであり、更に、前記ゲーティング回路は、
第１のロジック値を有するスイッチング制御信号に応答
して、生成されたデータ出力信号のみをドライバ回路の
入力側に供給し、そして、第２のロジック値を有するス
イッチング制御信号に応答して、生成されたイミテーシ
ョンデータ信号のみをドライバの入力側に供給するもの
であり、ここで、ＤＬＬ（ＤＥＬＡＹ ＬＯＣＫＥＤ
ＬＯＯＰ）ロッキング装置部は、第２のロジック値を有
するスイッチング制御信号に応答してドライバ回路の出
力側に現れる生成されたイミテーションデータ信号のの
みをクロック入力信号に同期化して遅延線から出力のク
ロック信号を生成するものであり、また、第１のロジッ
ク値を有するスイッチング制御信号に応答して、ドライ
バ出力側における生成されたドライバ出力信号のクロッ
ク入力信号のいずれの同期化をも遮断し、第２ロジック
値を有するスイッチング制御信号が加えられた期間中生
ぜしめられた最新の出力クロック信号を維持するように
構成されているのである。
発明の１つの側面によれば、選択的可調整の遅延線及び
ドライバを有するＤＬＬ（ＤＥＬＡＹ ＬＯＣＫＥＤ
ＬＯＯＰ）ロッキング装置を有し、前記遅延線は、受信
された入力クロック信号に応答して、入力クロック信号
に位相整合した出力クロック信号を生成するものであ
り、前記ドライバは、較正ＤＬＬ（ＤＥＬＡＹ ＬＯＣ
ＫＥＤ ＬＯＯＰ）ループから出力データ信号を与える
ものであり、選択的に可調整の遅延線とドライバとの間
に挿入接続されたゲーティング回路を有し、該ゲーティ
ング回路は、選択的に可調整の遅延線からの受信出力ク
ロック信号に応答して、別個にａ）前記の受信出力クロ
ック信号に位相整合したイミテーションデータ信号を生
成し、ｂ）受信入力データ信号をラッチングして前記の
受信出力クロック信号に位相整合したデータ出力信号を
生成するものであり、更に、前記ゲーティング回路は、
第１のロジック値を有するスイッチング制御信号に応答
して、生成されたデータ出力信号のみをドライバ回路の
入力側に供給し、そして、第２のロジック値を有するス
イッチング制御信号に応答して、生成されたイミテーシ
ョンデータ信号のみをドライバの入力側に供給するもの
であり、ここで、ＤＬＬ（ＤＥＬＡＹ ＬＯＣＫＥＤ
ＬＯＯＰ）ロッキング装置部は、第２のロジック値を有
するスイッチング制御信号に応答してドライバ回路の出
力側に現れる生成されたイミテーションデータ信号のの
みをクロック入力信号に同期化して遅延線から出力のク
ロック信号を生成するものであり、また、第１のロジッ
ク値を有するスイッチング制御信号に応答して、ドライ
バ出力側における生成されたドライバ出力信号のクロッ
ク入力信号のいずれの同期化をも遮断し、第２ロジック
値を有するスイッチング制御信号が加えられた期間中生
ぜしめられた最新の出力クロック信号を維持するように
構成されているのである。
【００１３】本発明の別の側面によれば、較正ＤＬＬ
（ＤＥＬＡＹ ＬＯＣＫＥＤ ＬＯＯＰ）装置におい
て、選択的に可調整の遅延線、ゲーティング回路、ドラ
イバ及び位相比較器を有し、前記選択的に可調整の遅延
線及びドライバ並びに位相比較器は、ロック入力信号に
応答して、選択的に可調整の遅延を有する出力クロック
信号を生成するものであり、前記ゲーティング回路は、
選択的に可調整の遅延線とドライバとの間に挿入接続さ
れており、選択的に可調整の遅延線からの受信出力クロ
ック信号に応答して、別個にａ）前記の受信出力クロッ
ク信号に位相整合したイミテーションデータ信号を生成
し、ｂ）受信入力データ信号をラッチングして前記の受
信出力クロック信号に位相整合したデータ出力信号を生
成するものであり、更に、前記ゲーティング回路は、第
１のロジック値を有するスイッチング制御信号に応答し
て、生成されたデータ出力信号のみをそれの出力側に供
給し、そして、第２のロジック値を有するスイッチング
制御信号に応答して、生成されたイミテーションデータ
信号のみをそれの出力側に供給するものであり、前記ド
ライバは、ゲーティング回路からの出力信号に応答し
て、較正ＤＬＬ（ＤＥＬＡＹ ＬＯＣＫＥＤ ＬＯＯ
Ｐ）装置からの出力信号を形成するするものであり、前
記位相比較器は、第２ロジック値を有するスイッチング
制御信号に応答して、クロック入力信号を、ドライバ出
力側に現れる生成されたイミテーションデータ信号と比
較し、遅延線へ前記比較を表す制御信号を生成し、そし
て、イミテーションデータ信号を入力クロック信号に位
相整合せしめられ、また第１のロジック値を有するスイ
ッチング制御信号に応答して、ドライバ出力側における
生成されたデータ出力信号とのクロック入力信号とのい
ずれの比較をも遮断し、第２ロジック値を有するスイッ
チング制御信号が加えられた期間中遅延線により導入さ
れた、最新のないし直前ないし最も後の遅延を維持する
ように構成されているのである。
（ＤＥＬＡＹ ＬＯＣＫＥＤ ＬＯＯＰ）装置におい
て、選択的に可調整の遅延線、ゲーティング回路、ドラ
イバ及び位相比較器を有し、前記選択的に可調整の遅延
線及びドライバ並びに位相比較器は、ロック入力信号に
応答して、選択的に可調整の遅延を有する出力クロック
信号を生成するものであり、前記ゲーティング回路は、
選択的に可調整の遅延線とドライバとの間に挿入接続さ
れており、選択的に可調整の遅延線からの受信出力クロ
ック信号に応答して、別個にａ）前記の受信出力クロッ
ク信号に位相整合したイミテーションデータ信号を生成
し、ｂ）受信入力データ信号をラッチングして前記の受
信出力クロック信号に位相整合したデータ出力信号を生
成するものであり、更に、前記ゲーティング回路は、第
１のロジック値を有するスイッチング制御信号に応答し
て、生成されたデータ出力信号のみをそれの出力側に供
給し、そして、第２のロジック値を有するスイッチング
制御信号に応答して、生成されたイミテーションデータ
信号のみをそれの出力側に供給するものであり、前記ド
ライバは、ゲーティング回路からの出力信号に応答し
て、較正ＤＬＬ（ＤＥＬＡＹ ＬＯＣＫＥＤ ＬＯＯ
Ｐ）装置からの出力信号を形成するするものであり、前
記位相比較器は、第２ロジック値を有するスイッチング
制御信号に応答して、クロック入力信号を、ドライバ出
力側に現れる生成されたイミテーションデータ信号と比
較し、遅延線へ前記比較を表す制御信号を生成し、そし
て、イミテーションデータ信号を入力クロック信号に位
相整合せしめられ、また第１のロジック値を有するスイ
ッチング制御信号に応答して、ドライバ出力側における
生成されたデータ出力信号とのクロック入力信号とのい
ずれの比較をも遮断し、第２ロジック値を有するスイッ
チング制御信号が加えられた期間中遅延線により導入さ
れた、最新のないし直前ないし最も後の遅延を維持する
ように構成されているのである。
【００１４】本発明の更に、別の側面によればクロック
入力信号を受け取り、クロック入力信号に相応するクロ
ック出力信号を生成する受信器を有し、選択的可調整の
遅延線を有し、前記遅延線は、受信器からの入力クロッ
ク信号に応答して、選択的可調整の遅延を有する出力ク
ロック信号を生成するものであり、選択的に可調整の遅
延線とドライバとの間に挿入接続されたゲーティング回
路を有し、該ゲーティング回路は、選択的に可調整の遅
延線からの受信出力クロック信号に応答して、別個に
ａ）前記の受信出力クロック信号に位相整合したイミテ
ーションデータ信号を生成し、ｂ）受信入力データ信号
をラッチングして前記の受信出力クロック信号に位相整
合したデータ出力信号を生成するものであり、更に、前
記ゲーティング回路は、第１のロジック値を有するスイ
ッチング制御信号に応答して、生成されたデータ出力信
号のみをそれの出力側に供給し、そして、第２のロジッ
ク値を有するスイッチング制御信号に応答して、生成さ
れたイミテーションデータ信号のみをそれの出力側に供
給するものであり、較正ＤＬＬ（ＤＥＬＡＹ ＬＯＣＫ
ＥＤ ＬＯＯＰ）装置からの出力信号としてゲーティン
グ回路から出力信号を生じさせるためのドライバを有
し、ドライバの出力側に接続されたフィードバックを有
し、該フィードバックは位相比較器を有し、該位相比較
器は、第２ロジック値を有するスイッチング制御信号に
応答して、クロック入力信号を、ドライバ出力信号と比
較し、遅延線からの出力クロック信号中に相応の遅延を
選択的に導入し、また第１のロジック値を有するスイッ
チング制御信号に応答して、ドライバ出力信号とクロッ
ク入力信号とのいずれの比較をも遮断し、第２ロジック
値を有するスイッチング制御信号が加えられた期間中遅
延線により導入された、最新のないし直前ないし最も後
の遅延を維持するように構成されているのである。
入力信号を受け取り、クロック入力信号に相応するクロ
ック出力信号を生成する受信器を有し、選択的可調整の
遅延線を有し、前記遅延線は、受信器からの入力クロッ
ク信号に応答して、選択的可調整の遅延を有する出力ク
ロック信号を生成するものであり、選択的に可調整の遅
延線とドライバとの間に挿入接続されたゲーティング回
路を有し、該ゲーティング回路は、選択的に可調整の遅
延線からの受信出力クロック信号に応答して、別個に
ａ）前記の受信出力クロック信号に位相整合したイミテ
ーションデータ信号を生成し、ｂ）受信入力データ信号
をラッチングして前記の受信出力クロック信号に位相整
合したデータ出力信号を生成するものであり、更に、前
記ゲーティング回路は、第１のロジック値を有するスイ
ッチング制御信号に応答して、生成されたデータ出力信
号のみをそれの出力側に供給し、そして、第２のロジッ
ク値を有するスイッチング制御信号に応答して、生成さ
れたイミテーションデータ信号のみをそれの出力側に供
給するものであり、較正ＤＬＬ（ＤＥＬＡＹ ＬＯＣＫ
ＥＤ ＬＯＯＰ）装置からの出力信号としてゲーティン
グ回路から出力信号を生じさせるためのドライバを有
し、ドライバの出力側に接続されたフィードバックを有
し、該フィードバックは位相比較器を有し、該位相比較
器は、第２ロジック値を有するスイッチング制御信号に
応答して、クロック入力信号を、ドライバ出力信号と比
較し、遅延線からの出力クロック信号中に相応の遅延を
選択的に導入し、また第１のロジック値を有するスイッ
チング制御信号に応答して、ドライバ出力信号とクロッ
ク入力信号とのいずれの比較をも遮断し、第２ロジック
値を有するスイッチング制御信号が加えられた期間中遅
延線により導入された、最新のないし直前ないし最も後
の遅延を維持するように構成されているのである。
【００１５】即ち、前記の更に、別の側面からの観点に
よれば、本発明は、受信器、遅延線、ゲーティング回
路、ドライバ及びフィードバックパスループを含む較正
ＤＬＬ（ＤＥＬＡＹ ＬＯＣＫＥＤ ＬＯＯＰ）装置を
対象とする。受信器はクロック入力信号を受け取り、ク
ロック入力信号に相応するクロック出力信号を生成す
る。遅延線は、受信器からのクロック出力信号に応答し
て、選択的遅延をその中に有する出力クロック信号を生
成する。ゲーティング回路は、選択的に可調整の遅延線
と、ドライバとの間に接続される。ゲーティング回路
は、選択的に可調整の遅延線からの受信クロック信号に
応答して、別個にａ）前記の受信出力クロック信号のイ
ミテーションデータ信号を生成し、そして、ｂ）受信入
力データ信号をラッチングし、前記の受信クロック出力
信号に位相整合したデータ出力信号を生成する。更に、
ゲーティング信号は、第１のロジック値を有するスイッ
チング制御信号に応答して、その出力への生成されたデ
ータ出力信号のみを供給するのである。ゲーティング回
路は亦、第２のロジック値を有するスイッチング制御信
号に応答して、その出力への生成されたイミテーション
データ信号のみを供給するのである。ドライバは、ゲー
ティング回路からの出力信号をドライバの出力として送
出し、較正ＤＬＬ（ＤＥＬＡＹ ＬＯＣＫＥＤ ＬＯＯ
Ｐ）装置からの出力信号を形成する。フィードバックパ
スループは、ドライバの出力側にに接続されており、位
相比較器を有し、この位相比較器は、第２のロジック値
を有するスイッチング制御信号に応答して、クロック入
力信号をドライバ出力信号と比較し、遅延線へ制御信号
を生成し、選択的に相応の遅延を、遅延線からの出力ク
ロック信号中に導入するものである。位相比較器はま
た、第１のロジック値を有するスイッチングコントロー
ル信号に応答してクロック入力信号とドライバ出力信号
との比較を阻止し、そして、遅延線によって導入された
最新の遅延を維持するのである。
よれば、本発明は、受信器、遅延線、ゲーティング回
路、ドライバ及びフィードバックパスループを含む較正
ＤＬＬ（ＤＥＬＡＹ ＬＯＣＫＥＤ ＬＯＯＰ）装置を
対象とする。受信器はクロック入力信号を受け取り、ク
ロック入力信号に相応するクロック出力信号を生成す
る。遅延線は、受信器からのクロック出力信号に応答し
て、選択的遅延をその中に有する出力クロック信号を生
成する。ゲーティング回路は、選択的に可調整の遅延線
と、ドライバとの間に接続される。ゲーティング回路
は、選択的に可調整の遅延線からの受信クロック信号に
応答して、別個にａ）前記の受信出力クロック信号のイ
ミテーションデータ信号を生成し、そして、ｂ）受信入
力データ信号をラッチングし、前記の受信クロック出力
信号に位相整合したデータ出力信号を生成する。更に、
ゲーティング信号は、第１のロジック値を有するスイッ
チング制御信号に応答して、その出力への生成されたデ
ータ出力信号のみを供給するのである。ゲーティング回
路は亦、第２のロジック値を有するスイッチング制御信
号に応答して、その出力への生成されたイミテーション
データ信号のみを供給するのである。ドライバは、ゲー
ティング回路からの出力信号をドライバの出力として送
出し、較正ＤＬＬ（ＤＥＬＡＹ ＬＯＣＫＥＤ ＬＯＯ
Ｐ）装置からの出力信号を形成する。フィードバックパ
スループは、ドライバの出力側にに接続されており、位
相比較器を有し、この位相比較器は、第２のロジック値
を有するスイッチング制御信号に応答して、クロック入
力信号をドライバ出力信号と比較し、遅延線へ制御信号
を生成し、選択的に相応の遅延を、遅延線からの出力ク
ロック信号中に導入するものである。位相比較器はま
た、第１のロジック値を有するスイッチングコントロー
ル信号に応答してクロック入力信号とドライバ出力信号
との比較を阻止し、そして、遅延線によって導入された
最新の遅延を維持するのである。
【００１６】
【実施例】次に図を用いて本発明を説明する。
【００１７】図３に関連して言及すれば、本発明により
ＤＬＬ（ＤＥＬＡＹ ＬＯＣＫＥＤＬＯＯＰ）装置４０
（破線の矩形内に示す）ブロックダイヤグラムを示す。
ＤＬＬ（ＤＥＬＡＹ ＬＯＣＫＥＤ ＬＯＯＰ）装置４
０は亦較正ＤＬＬ（ＤＥＬＡＹ ＬＯＣＫＥＤ ＬＯＯ
Ｐ）装置４０とも称され、この較正ＤＬＬ（ＤＥＬＡＹ
ＬＯＣＫＥＤ ＬＯＯＰ）装置４０は較正ＤＬＬ（Ｄ
ＥＬＡＹ ＬＯＣＫＥＤ ＬＯＯＰ）ロッキング装置４
２（破線内で示す）、ゲーティング回路６０（破線の矩
形内で示す）を有する。ＤＬＬ（ＤＥＬＡＹ ＬＯＣＫ
ＥＤ ＬＯＯＰ）ロッキング装置４２は、第１受信器５
０，遅延線５２，ドライバ５４及びフィードバックパス
５５−これは遅延線５２へフィードバックパスされる第
２受信器５６位相比較器５８を含むーを有する。ゲーテ
ィング回路６０は第１ＦＦ６２，インバータ６３，第２
ＦＦ６４及びスイッチング装置６６を有する。
ＤＬＬ（ＤＥＬＡＹ ＬＯＣＫＥＤＬＯＯＰ）装置４０
（破線の矩形内に示す）ブロックダイヤグラムを示す。
ＤＬＬ（ＤＥＬＡＹ ＬＯＣＫＥＤ ＬＯＯＰ）装置４
０は亦較正ＤＬＬ（ＤＥＬＡＹ ＬＯＣＫＥＤ ＬＯＯ
Ｐ）装置４０とも称され、この較正ＤＬＬ（ＤＥＬＡＹ
ＬＯＣＫＥＤ ＬＯＯＰ）装置４０は較正ＤＬＬ（Ｄ
ＥＬＡＹ ＬＯＣＫＥＤ ＬＯＯＰ）ロッキング装置４
２（破線内で示す）、ゲーティング回路６０（破線の矩
形内で示す）を有する。ＤＬＬ（ＤＥＬＡＹ ＬＯＣＫ
ＥＤ ＬＯＯＰ）ロッキング装置４２は、第１受信器５
０，遅延線５２，ドライバ５４及びフィードバックパス
５５−これは遅延線５２へフィードバックパスされる第
２受信器５６位相比較器５８を含むーを有する。ゲーテ
ィング回路６０は第１ＦＦ６２，インバータ６３，第２
ＦＦ６４及びスイッチング装置６６を有する。
【００１８】ＤＬＬ（ＤＥＬＡＹ ＬＯＣＫＥＤ ＬＯ
ＯＰ）ロッキング装置４２では第１受信器５０は、所定
の周波数でクロック入力信号を受け取り、それからクロ
ック出力信号を発生しこのクロック出力信号は、第１受
信器５０の内部回路により惹起された著しく僅かな固有
遅延を有する。
ＯＰ）ロッキング装置４２では第１受信器５０は、所定
の周波数でクロック入力信号を受け取り、それからクロ
ック出力信号を発生しこのクロック出力信号は、第１受
信器５０の内部回路により惹起された著しく僅かな固有
遅延を有する。
【００１９】８−１Ｄｏｕｂｌｅ Ｄａｔａ （ＤＤ
Ｒ） Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｙｎａｍｉｃ Ｒａ
ｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ （ＳＤＲＡ
Ｍ）のアプリケーションＡｐｐｌｉｃａｔｉｏｎｓ、に
とって、入力クロック信号は例えば１００ＭＨｚの周波
数を有し得る。第１受信器５０からのクロック出力信号
は遅延線５２の第１入力側及び位相比較器の第１入力側
に供給される。遅延線５２は、第１受信器５０からのク
ロック出力信号及び位相比較器５８から遅延線５２の第
２入力側にて受け取られた制御信号に応答する。遅延線
５２は、選択的な所定の遅延を以て出力クロック信号を
発生し、その結果遅延線５２へのクロック入力信号及び
遅延線５２からのクロック出力信号が位相整合する。遅
延線５２からのクロック出力信号はゲーティング回路６
０へ供給され、これについて以下詳述するゲーティング
回路６０も、データ信号（ＤＱ）及び較正（ＣＡＬ）制
御信号を受け取り、この較正（ＣＡＬ）制御信号は、ゲ
ーティング回路６０に対するスイッチング制御信号とし
て機能する。ＣＡＬ制御信号はゲーティング回路６０と
して機能し、亦チップ上の所定の条件をセットするため
にも使用され、コントローラ（図示せず）から供給さ
れ、このコントローラは、例えば、Ｓｙｎｃｈｒｏｎｏ
ｕｓ Ｍｅｍｏｒｙ ｏｎ ａ Ｓｙｎｃｈｒｏｎｏｕ
ｓ ＤｙｎａｍｉｃＲａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅ
ｍｏｒｙ （ＳＤＲＡＭ）を制御するために使用され
る。ゲーティング回路６０は、出力信号を発生し、この
出力信号はドライバ５４の入力側に供給される。ドライ
バ５４は出力信号を発生し、この出力信号は、較正ＤＬ
Ｌ（ＤＥＬＡＹ ＬＯＣＫＥＤ ＬＯＯＰ）装置４０か
らのＤＱ出力（ＤＱＯＵＴ）として供給され、フィード
バックパスループ５５を介して第２受信器５６へフィー
ドバックされる。第２受信器５６は、固有の遅延を、フ
ィードバックされるＤＱ出力信号内へ伝え、このフィー
ドバックされるＤＱ出力信号は位相比較器５８への第２
入力側として与えられる。位相比較器５８もそれの第３
入力側にてＣＡＬ制御信号を受け取り、第１受信器５０
からのクロック入力信号を、第２受信ＩＩ５６からの受
信ＤＱ出力信号と比較するーＣＡＬ制御信号が第１ロジ
ック値（例えばロジック１）を有する場合のみ。ＣＡＬ
制御信号が第２ロジック値（例えばロジック１）を有す
る場合、位相比較器５８は、アイドル化され、２つの入
力信号の比較を実施せず、遅延線５２はＣＡＬ制御信号
が第１ロジック値から第２値へ遷移する少し前に、導入
された遅延を維持する。
Ｒ） Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｙｎａｍｉｃ Ｒａ
ｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ （ＳＤＲＡ
Ｍ）のアプリケーションＡｐｐｌｉｃａｔｉｏｎｓ、に
とって、入力クロック信号は例えば１００ＭＨｚの周波
数を有し得る。第１受信器５０からのクロック出力信号
は遅延線５２の第１入力側及び位相比較器の第１入力側
に供給される。遅延線５２は、第１受信器５０からのク
ロック出力信号及び位相比較器５８から遅延線５２の第
２入力側にて受け取られた制御信号に応答する。遅延線
５２は、選択的な所定の遅延を以て出力クロック信号を
発生し、その結果遅延線５２へのクロック入力信号及び
遅延線５２からのクロック出力信号が位相整合する。遅
延線５２からのクロック出力信号はゲーティング回路６
０へ供給され、これについて以下詳述するゲーティング
回路６０も、データ信号（ＤＱ）及び較正（ＣＡＬ）制
御信号を受け取り、この較正（ＣＡＬ）制御信号は、ゲ
ーティング回路６０に対するスイッチング制御信号とし
て機能する。ＣＡＬ制御信号はゲーティング回路６０と
して機能し、亦チップ上の所定の条件をセットするため
にも使用され、コントローラ（図示せず）から供給さ
れ、このコントローラは、例えば、Ｓｙｎｃｈｒｏｎｏ
ｕｓ Ｍｅｍｏｒｙ ｏｎ ａ Ｓｙｎｃｈｒｏｎｏｕ
ｓ ＤｙｎａｍｉｃＲａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅ
ｍｏｒｙ （ＳＤＲＡＭ）を制御するために使用され
る。ゲーティング回路６０は、出力信号を発生し、この
出力信号はドライバ５４の入力側に供給される。ドライ
バ５４は出力信号を発生し、この出力信号は、較正ＤＬ
Ｌ（ＤＥＬＡＹ ＬＯＣＫＥＤ ＬＯＯＰ）装置４０か
らのＤＱ出力（ＤＱＯＵＴ）として供給され、フィード
バックパスループ５５を介して第２受信器５６へフィー
ドバックされる。第２受信器５６は、固有の遅延を、フ
ィードバックされるＤＱ出力信号内へ伝え、このフィー
ドバックされるＤＱ出力信号は位相比較器５８への第２
入力側として与えられる。位相比較器５８もそれの第３
入力側にてＣＡＬ制御信号を受け取り、第１受信器５０
からのクロック入力信号を、第２受信ＩＩ５６からの受
信ＤＱ出力信号と比較するーＣＡＬ制御信号が第１ロジ
ック値（例えばロジック１）を有する場合のみ。ＣＡＬ
制御信号が第２ロジック値（例えばロジック１）を有す
る場合、位相比較器５８は、アイドル化され、２つの入
力信号の比較を実施せず、遅延線５２はＣＡＬ制御信号
が第１ロジック値から第２値へ遷移する少し前に、導入
された遅延を維持する。
【００２０】ゲーティング回路６０にて遅延線５２から
の出力信号はそれぞれ第１、第２ＦＦ６２，６４の制御
端子６２，６４を制御するように構成されている。第１
及び第２ＦＦ６４は、クロック入力の両エッジによりト
リガされる。第１ＦＦ６２の“Ｑ”出力端子は、シリア
ルに、インバータ６３を介して第１ＦＦ６３の“Ｄ”入
力側へ供給される。第１ＦＦ６３の“Ｑ”出力端子は、
は、亦、スイッチング装置６６の第１入力端子６７に接
続されている。データ信号（ＤＱ）は第２ＦＦ６４の
“Ｄ”入力側に供給されそれの“Ｑ”出力側は、スイッ
チング装置６６の相２入力端子６８の出力端子６９は、
ドライバ５４の入力側に接続されている。ＣＡＬ制御信
号は、スイッチング装置６６のアーマチュア７０を動か
して、第１又は第２入力端子６７又は６８を出力端子６
９に接続する機能を有する。
の出力信号はそれぞれ第１、第２ＦＦ６２，６４の制御
端子６２，６４を制御するように構成されている。第１
及び第２ＦＦ６４は、クロック入力の両エッジによりト
リガされる。第１ＦＦ６２の“Ｑ”出力端子は、シリア
ルに、インバータ６３を介して第１ＦＦ６３の“Ｄ”入
力側へ供給される。第１ＦＦ６３の“Ｑ”出力端子は、
は、亦、スイッチング装置６６の第１入力端子６７に接
続されている。データ信号（ＤＱ）は第２ＦＦ６４の
“Ｄ”入力側に供給されそれの“Ｑ”出力側は、スイッ
チング装置６６の相２入力端子６８の出力端子６９は、
ドライバ５４の入力側に接続されている。ＣＡＬ制御信
号は、スイッチング装置６６のアーマチュア７０を動か
して、第１又は第２入力端子６７又は６８を出力端子６
９に接続する機能を有する。
【００２１】ゲーティング回路６０は、次のように動作
する。遅延線５２から第１ＦＦ６２の制御端子へのクロ
ック信号の印加により、第１ＦＦ６２はそれの“Ｑ”出
力にて交互する“１”及び“０”のイミテーションデー
タ信号に相応する別個のクロック出力信号を送出するよ
うにされる。もっと詳しく云えば、初期化の前に第１Ｆ
ＦのＱ出力側からいんばーた６３へロジック“０”が送
出され、このインバータ６３は、第１ＦＦ６２の“Ｄ”
入力側へロジック“１”を供給する。クロック周期（図
２に示す）の第１半部中、即ち、例えば、クロック入力
信号パルスの前縁エッジが正になるとき、第１ＦＦ６２
は、定常の第１のステートにおかれ、そして、第１ＦＦ
６２の“Ｄ”入力側にて現在生ぜしめられるロジック
“１”に等しい所定の固定電圧は、“Ｑ”出力側から、
スイッチング装置６６の第１入力側６７及びインバータ
６３へ出力される。インバータ６３は第１ＦＦ６２から
の当該のロジック“１”出力信号をロジック“０”へ変
換する。クロック周波数３７の第２半部期間中即ち、例
えばクロックパルスの後縁トレーリングエッジが０又は
負の固定電圧になると、第１ＦＦ６２は安定した第２ス
テートにおかれ、そして、第１ＦＦ６２の“０”入力側
にて現在生ぜしめられるロジック“０”に等しい所定の
固定電圧をスイッチング装置６６の第１入力側及びいん
ばーた６３へ出漁する。このシーケンスは、図２に示す
各々の後続のクロックサイクル３７に対して繰り返され
る。従って、第１ＦＦは出力イミテーションデータ信号
（例えば１−０−１−０−１−０等）を発生し、出力イ
ミテーションデータ信号は、遅延線５２からクロック出
力信号に相応する周期性を有する。この出力イミテーシ
ョンデータ信号は、スイッチング装置６６の第１出力端
子６７に供給される。この出力イミテーションデータ信
号は、スイッチング装置６６の第１入力端子６７に供給
される。
する。遅延線５２から第１ＦＦ６２の制御端子へのクロ
ック信号の印加により、第１ＦＦ６２はそれの“Ｑ”出
力にて交互する“１”及び“０”のイミテーションデー
タ信号に相応する別個のクロック出力信号を送出するよ
うにされる。もっと詳しく云えば、初期化の前に第１Ｆ
ＦのＱ出力側からいんばーた６３へロジック“０”が送
出され、このインバータ６３は、第１ＦＦ６２の“Ｄ”
入力側へロジック“１”を供給する。クロック周期（図
２に示す）の第１半部中、即ち、例えば、クロック入力
信号パルスの前縁エッジが正になるとき、第１ＦＦ６２
は、定常の第１のステートにおかれ、そして、第１ＦＦ
６２の“Ｄ”入力側にて現在生ぜしめられるロジック
“１”に等しい所定の固定電圧は、“Ｑ”出力側から、
スイッチング装置６６の第１入力側６７及びインバータ
６３へ出力される。インバータ６３は第１ＦＦ６２から
の当該のロジック“１”出力信号をロジック“０”へ変
換する。クロック周波数３７の第２半部期間中即ち、例
えばクロックパルスの後縁トレーリングエッジが０又は
負の固定電圧になると、第１ＦＦ６２は安定した第２ス
テートにおかれ、そして、第１ＦＦ６２の“０”入力側
にて現在生ぜしめられるロジック“０”に等しい所定の
固定電圧をスイッチング装置６６の第１入力側及びいん
ばーた６３へ出漁する。このシーケンスは、図２に示す
各々の後続のクロックサイクル３７に対して繰り返され
る。従って、第１ＦＦは出力イミテーションデータ信号
（例えば１−０−１−０−１−０等）を発生し、出力イ
ミテーションデータ信号は、遅延線５２からクロック出
力信号に相応する周期性を有する。この出力イミテーシ
ョンデータ信号は、スイッチング装置６６の第１出力端
子６７に供給される。この出力イミテーションデータ信
号は、スイッチング装置６６の第１入力端子６７に供給
される。
【００２２】同様に、第２ＦＦ６４は、遅延線５２から
のクロック出力信号を使用して第２ＦＦ６４の“Ｄ”に
て受け取られた現在生ぜしめられるＤＱ信号値をそれの
“Ｑ”出力側へ、遅延線５２からのクロック出力信号に
相応する周期性を以てゲートする。第２ＦＦ６４からの
ＤＱ出力信号は、スイッチング装置６６の第２入力側６
８へ供給される。通常の条件下で、ＣＡＬ制御信号は例
えばロジック“０”をスイッチング装置に加えられ、そ
して、アーマチュア７０をして、入力端子６８を出力端
子６９へ供給せしめ、その結果スイッチング装置６６の
第２入力端子６８におけるＤＱ信号が、出力端子６９及
びドライバ５４の入力側（図３に示す）へ供給される。
ＣＡＬ制御信号が例えばロジック“！”へ変化される
と、アーマチュアは第１入力端子６７を出力端子６９へ
供給するため動かされ、その結果第１ＦＦ６２からの生
成されｔイミテーションデータ信号が出力端子６９及び
ドライバ５４の入力側へ加えられる。
のクロック出力信号を使用して第２ＦＦ６４の“Ｄ”に
て受け取られた現在生ぜしめられるＤＱ信号値をそれの
“Ｑ”出力側へ、遅延線５２からのクロック出力信号に
相応する周期性を以てゲートする。第２ＦＦ６４からの
ＤＱ出力信号は、スイッチング装置６６の第２入力側６
８へ供給される。通常の条件下で、ＣＡＬ制御信号は例
えばロジック“０”をスイッチング装置に加えられ、そ
して、アーマチュア７０をして、入力端子６８を出力端
子６９へ供給せしめ、その結果スイッチング装置６６の
第２入力端子６８におけるＤＱ信号が、出力端子６９及
びドライバ５４の入力側（図３に示す）へ供給される。
ＣＡＬ制御信号が例えばロジック“！”へ変化される
と、アーマチュアは第１入力端子６７を出力端子６９へ
供給するため動かされ、その結果第１ＦＦ６２からの生
成されｔイミテーションデータ信号が出力端子６９及び
ドライバ５４の入力側へ加えられる。
【００２３】較正ＤＬＬ（ＤＥＬＡＹ ＬＯＣＫＥＤ
ＬＯＯＰ）装置４０にて、必要であることは、ドライバ
５４からのＤＱ出力信号が較正ＤＬＬ（ＤＥＬＡＹ Ｌ
ＯＣＫＥＤ ＬＯＯＰ）装置４０に対するクロック入力
信号と位相整合されることである。このことは、遅延線
５２からのクロック出力信号により達成され、遅延線５
２はゲーティング回路６０の第１ＦＦ６２からのイミテ
ーションデータ信号及びゲーティング回路６０の第１Ｆ
Ｆ６４からのＤＱ出力信号を発生するため使用されてい
るものである。これらの出力信号の双方が遅延線５２か
らの出力信号に位相整合されている。ドライバ５４は、
ＤＱ出力信号（第２フリップフロップ６４からの）又は
生成されたイミテーションデータ信号（第１フリップフ
ロップ６２）からのそしてゲーティング回路６２から
の、ＳＡＬ制御信号のロジック値に依存してスイッチン
グ装置６６へゲーティングされる。ＤＱ出力信号及びゲ
ーティング回路６６からのイミテーションデータ信号の
双方が遅延線５２からの出力クロック信号に相応する周
期性を有する。
ＬＯＯＰ）装置４０にて、必要であることは、ドライバ
５４からのＤＱ出力信号が較正ＤＬＬ（ＤＥＬＡＹ Ｌ
ＯＣＫＥＤ ＬＯＯＰ）装置４０に対するクロック入力
信号と位相整合されることである。このことは、遅延線
５２からのクロック出力信号により達成され、遅延線５
２はゲーティング回路６０の第１ＦＦ６２からのイミテ
ーションデータ信号及びゲーティング回路６０の第１Ｆ
Ｆ６４からのＤＱ出力信号を発生するため使用されてい
るものである。これらの出力信号の双方が遅延線５２か
らの出力信号に位相整合されている。ドライバ５４は、
ＤＱ出力信号（第２フリップフロップ６４からの）又は
生成されたイミテーションデータ信号（第１フリップフ
ロップ６２）からのそしてゲーティング回路６２から
の、ＳＡＬ制御信号のロジック値に依存してスイッチン
グ装置６６へゲーティングされる。ＤＱ出力信号及びゲ
ーティング回路６６からのイミテーションデータ信号の
双方が遅延線５２からの出力クロック信号に相応する周
期性を有する。
【００２４】ＳＡＬ制御信号が、第２ロジック値（例え
ばロジック“０”を有する時、それは、ＤＬＬ（ＤＥＬ
ＡＹ ＬＯＣＫＥＤ ＬＯＯＰ）装置４０を通常状態に
おく。通常状態では、ゲーティング回路６０からのＤＱ
出力信号（第２フリップフロップ６４からの）は、ドラ
イバへの入力として送出される。同時に前記の同じＳＡ
Ｌ制御信号は、位相コンパレータ５８の機能を遮断し、
効果的にＤＬＬ（ＤＥＬＡＹ ＬＯＣＫＥＤ ＬＯＯ
Ｐ）装置４０をアイドル状態におく。アイドル状態で
は、遅延線５２の値が同じ値に保たれ、遅延線５２が丁
度アイドル状態におかれる直ぐ前にとっていたのと同じ
値に維持され、そして、ゲーティング回路６０の第２フ
リップフロップ６４からのＤＱ信号がＤＬＬ（ＤＥＬＡ
Ｙ ＬＯＣＫＥＤ ＬＯＯＰ）装置４０の出力として送
出される。
ばロジック“０”を有する時、それは、ＤＬＬ（ＤＥＬ
ＡＹ ＬＯＣＫＥＤ ＬＯＯＰ）装置４０を通常状態に
おく。通常状態では、ゲーティング回路６０からのＤＱ
出力信号（第２フリップフロップ６４からの）は、ドラ
イバへの入力として送出される。同時に前記の同じＳＡ
Ｌ制御信号は、位相コンパレータ５８の機能を遮断し、
効果的にＤＬＬ（ＤＥＬＡＹ ＬＯＣＫＥＤ ＬＯＯ
Ｐ）装置４０をアイドル状態におく。アイドル状態で
は、遅延線５２の値が同じ値に保たれ、遅延線５２が丁
度アイドル状態におかれる直ぐ前にとっていたのと同じ
値に維持され、そして、ゲーティング回路６０の第２フ
リップフロップ６４からのＤＱ信号がＤＬＬ（ＤＥＬＡ
Ｙ ＬＯＣＫＥＤ ＬＯＯＰ）装置４０の出力として送
出される。
【００２５】ＣＡＬ制御信号は、第１のロジック値（例
えばロジック１の“１”）を取るとき、較正ＤＬＬ（Ｄ
ＥＬＡＹ ＬＯＣＫＥＤ ＬＯＯＰ）装置４０は、遅延
ロックドループとして働く。もっと詳しく云えば、ゲー
ティング回路６０からの生成されたイミテーションデー
タ信号は、ドライバ５４への入力として与えられ、そし
て、ドライバ５４は、イミテーションデータ信号をＤＬ
Ｌ（ＤＥＬＡＹ ＬＯＣＫＥＤ ＬＯＯＰ）４０の出力
側へ供給する。同時に、ＣＡＬ制御信号は、位相比較器
５８の機能をイネーブリングする。それらの条件下で較
正ＤＬＬ（ＤＥＬＡＹ ＬＯＣＫＥＤ ＬＯＯＰ）装置
４０は、アクティブになって出力イミテーションデータ
信号を同時化し、その出力イミテーションデータ信号
は、フィードバックパス５５を介して較正ＤＬＬ（ＤＥ
ＬＡＹ ＬＯＣＫＥＤ ＬＯＯＰ）装置４０のクロック
入力信号として位相比較器５８へフィードバックパスさ
れる。イミテーションデータ信号と、クロック入力信号
との間の位相の何らかの差が生じると、位相比較器５８
により制御信号が遅延線５２へ生成され、選択的にその
クロック出力信号が変えられる。遅延線５２からの出力
クロック信号がゲーティング回路６０の第１フリップフ
ロップ６２により使用されて、イミテーションデータ信
号を生成するのであるから遅延線５２からの出力クロッ
ク信号における何らかの位相の変化によってイミテーシ
ョンデータ信号の位相における相応の変化が生ぜしめら
れる。イミテーションデータ信号の位相における生じる
任意の変化が同じく位相比較器５８によって検出され、
機能性尾位相比較器は遅延線５２のクロック出力信号の
位相変化させておき、ついには、イミテーションデータ
信号がＤＬＬ（ＤＥＬＡＹ ＬＯＣＫＥＤ ＬＯＯＰ）
装置４０に対する入力クロック信号と位相整合されるよ
うになる。ここで了解すべきことには、データ（ＤＱ）
信号は、較正フェイズ中の期間中ＤＬＬ（ＤＥＬＡＹ
ＬＯＣＫＥＤ ＬＯＯＰ）装置へのクロック入力信号と
の比較のため使用できない。なぜならば、ＤＱ信号は
“０”と“１”の任意のロジカルシーケンスを有し、こ
のロジカルシーケンスは、入力クロックシーケンスの
“０”と“１”固定シーケンスにマッチングしないから
である。従って、別個のイミテーションデータ信号のゲ
ーティング回路６０によって生ぜしめ、クロック信号
（１−０−１−０−１−０）として現れる信号を得るよ
うにしなければならない。前記のクロック信号はＤＬＬ
（ＤＥＬＡＹ ＬＯＣＫＥＤ ＬＯＯＰ）装置４０の任
意のロードを補償するために使用できるものである。
えばロジック１の“１”）を取るとき、較正ＤＬＬ（Ｄ
ＥＬＡＹ ＬＯＣＫＥＤ ＬＯＯＰ）装置４０は、遅延
ロックドループとして働く。もっと詳しく云えば、ゲー
ティング回路６０からの生成されたイミテーションデー
タ信号は、ドライバ５４への入力として与えられ、そし
て、ドライバ５４は、イミテーションデータ信号をＤＬ
Ｌ（ＤＥＬＡＹ ＬＯＣＫＥＤ ＬＯＯＰ）４０の出力
側へ供給する。同時に、ＣＡＬ制御信号は、位相比較器
５８の機能をイネーブリングする。それらの条件下で較
正ＤＬＬ（ＤＥＬＡＹ ＬＯＣＫＥＤ ＬＯＯＰ）装置
４０は、アクティブになって出力イミテーションデータ
信号を同時化し、その出力イミテーションデータ信号
は、フィードバックパス５５を介して較正ＤＬＬ（ＤＥ
ＬＡＹ ＬＯＣＫＥＤ ＬＯＯＰ）装置４０のクロック
入力信号として位相比較器５８へフィードバックパスさ
れる。イミテーションデータ信号と、クロック入力信号
との間の位相の何らかの差が生じると、位相比較器５８
により制御信号が遅延線５２へ生成され、選択的にその
クロック出力信号が変えられる。遅延線５２からの出力
クロック信号がゲーティング回路６０の第１フリップフ
ロップ６２により使用されて、イミテーションデータ信
号を生成するのであるから遅延線５２からの出力クロッ
ク信号における何らかの位相の変化によってイミテーシ
ョンデータ信号の位相における相応の変化が生ぜしめら
れる。イミテーションデータ信号の位相における生じる
任意の変化が同じく位相比較器５８によって検出され、
機能性尾位相比較器は遅延線５２のクロック出力信号の
位相変化させておき、ついには、イミテーションデータ
信号がＤＬＬ（ＤＥＬＡＹ ＬＯＣＫＥＤ ＬＯＯＰ）
装置４０に対する入力クロック信号と位相整合されるよ
うになる。ここで了解すべきことには、データ（ＤＱ）
信号は、較正フェイズ中の期間中ＤＬＬ（ＤＥＬＡＹ
ＬＯＣＫＥＤ ＬＯＯＰ）装置へのクロック入力信号と
の比較のため使用できない。なぜならば、ＤＱ信号は
“０”と“１”の任意のロジカルシーケンスを有し、こ
のロジカルシーケンスは、入力クロックシーケンスの
“０”と“１”固定シーケンスにマッチングしないから
である。従って、別個のイミテーションデータ信号のゲ
ーティング回路６０によって生ぜしめ、クロック信号
（１−０−１−０−１−０）として現れる信号を得るよ
うにしなければならない。前記のクロック信号はＤＬＬ
（ＤＥＬＡＹ ＬＯＣＫＥＤ ＬＯＯＰ）装置４０の任
意のロードを補償するために使用できるものである。
【００２６】上述の記載から明らかなように較正状態の
期間中較正ＤＬＬ（ＤＥＬＡＹ ＬＯＣＫＥＤ ＬＯＯ
Ｐ）装置４０により補償されることによれば、遅延線５
２からのクロック出力信号がゲーティング回路６０に対
する所定の遅延を有し、第２フリップフロップ６４を用
いてＤＬＬ（ＤＥＬＡＹ ＬＯＣＫＥＤ ＬＯＯＰ）装
置４０の出力へのデータ信号（ＤＱ）をラッチングする
ことができる。ＤＬＬ（ＤＥＬＡＹ ＬＯＣＫＥＤ Ｌ
ＯＯＰ）装置４０の出力へのＤＱデータ信号を遅延線５
２からのクロック出力信号でラッチングすることによ
り、ＤＬＬ（ＤＥＬＡＹ ＬＯＣＫＥＤ ＬＯＯＰ）装
置４０の出力側に生ぜしめられたＤＱ信号のサンプルが
遅延線５２からのクロック出力信号の上昇エッジと位相
整合する。換言摺れば、ＤＬＬ（ＤＥＬＡＹ ＬＯＣＫ
ＥＤ ＬＯＯＰ）装置４０からの出力データ信号は、Ｄ
Ｑ信号の到来レートに依存しないでＤＬＬ（ＤＥＬＡＹ
ＬＯＣＫＥＤ ＬＯＯＰ）４０への入力クロック信号
によりトリガされ、その結果、ＤＱ出力信号と、遅延線
５２からの出力信号が位相整合する。
期間中較正ＤＬＬ（ＤＥＬＡＹ ＬＯＣＫＥＤ ＬＯＯ
Ｐ）装置４０により補償されることによれば、遅延線５
２からのクロック出力信号がゲーティング回路６０に対
する所定の遅延を有し、第２フリップフロップ６４を用
いてＤＬＬ（ＤＥＬＡＹ ＬＯＣＫＥＤ ＬＯＯＰ）装
置４０の出力へのデータ信号（ＤＱ）をラッチングする
ことができる。ＤＬＬ（ＤＥＬＡＹ ＬＯＣＫＥＤ Ｌ
ＯＯＰ）装置４０の出力へのＤＱデータ信号を遅延線５
２からのクロック出力信号でラッチングすることによ
り、ＤＬＬ（ＤＥＬＡＹ ＬＯＣＫＥＤ ＬＯＯＰ）装
置４０の出力側に生ぜしめられたＤＱ信号のサンプルが
遅延線５２からのクロック出力信号の上昇エッジと位相
整合する。換言摺れば、ＤＬＬ（ＤＥＬＡＹ ＬＯＣＫ
ＥＤ ＬＯＯＰ）装置４０からの出力データ信号は、Ｄ
Ｑ信号の到来レートに依存しないでＤＬＬ（ＤＥＬＡＹ
ＬＯＣＫＥＤ ＬＯＯＰ）４０への入力クロック信号
によりトリガされ、その結果、ＤＱ出力信号と、遅延線
５２からの出力信号が位相整合する。
【００２７】較正ＤＬＬ（ＤＥＬＡＹ ＬＯＣＫＥＤ
ＬＯＯＰ）装置４０は、次のような第１の利点を有す
る。即ち、従来ＤＬＬ（ＤＥＬＡＹ ＬＯＣＫＥＤ Ｌ
ＯＯＰ）のスタンバイパワー消費に係わるパワー節減が
達成されることである。それというのは、遅延線５２の
ようなＤＬＬ（ＤＥＬＡＹ ＬＯＣＫＥＤ ＬＯＯＰ）
４０内の回路の大部分が一旦較正が実施されればスタン
バイ状態にてスイッチオフできるからである。第２の利
点によれば、従来のＤＬＬ（ＤＥＬＡＹ ＬＯＣＫＥＤ
ＬＯＯＰ）において、見出されたドライバの遅延プラ
ス受信器のトラッキングの問題が本発明の較正ＤＬＬ
（ＤＥＬＡＹ ＬＯＣＫＥＤ ＬＯＯＰ）装置４０によ
り克服されることである。ここで認識すべきことには、
ここで述べた本発明の特定の実施例は、本発明の一般の
技術思想を展開したものに過ぎない。種々のモディフィ
ケーションは、当業者により実施し得るものである。
ＬＯＯＰ）装置４０は、次のような第１の利点を有す
る。即ち、従来ＤＬＬ（ＤＥＬＡＹ ＬＯＣＫＥＤ Ｌ
ＯＯＰ）のスタンバイパワー消費に係わるパワー節減が
達成されることである。それというのは、遅延線５２の
ようなＤＬＬ（ＤＥＬＡＹ ＬＯＣＫＥＤ ＬＯＯＰ）
４０内の回路の大部分が一旦較正が実施されればスタン
バイ状態にてスイッチオフできるからである。第２の利
点によれば、従来のＤＬＬ（ＤＥＬＡＹ ＬＯＣＫＥＤ
ＬＯＯＰ）において、見出されたドライバの遅延プラ
ス受信器のトラッキングの問題が本発明の較正ＤＬＬ
（ＤＥＬＡＹ ＬＯＣＫＥＤ ＬＯＯＰ）装置４０によ
り克服されることである。ここで認識すべきことには、
ここで述べた本発明の特定の実施例は、本発明の一般の
技術思想を展開したものに過ぎない。種々のモディフィ
ケーションは、当業者により実施し得るものである。
【００２８】
【発明の効果】本発明によれば、出力ローディングに関
係なく、所定のクロック信号との同期化してＤＤＲデー
タが出力され得るようにする前述のループないし装置を
実現することができるという効果が奏される。
係なく、所定のクロック信号との同期化してＤＤＲデー
タが出力され得るようにする前述のループないし装置を
実現することができるという効果が奏される。
【図１】第１及び第２の交番するフィードバックループ
装置を有する従来技術のＤＬＬ（ＤＥＬＡＹ ＬＯＣＫ
ＥＤ ＬＯＯＰ）装置を示すブロックダイヤグラムの
図。
装置を有する従来技術のＤＬＬ（ＤＥＬＡＹ ＬＯＣＫ
ＥＤ ＬＯＯＰ）装置を示すブロックダイヤグラムの
図。
【図２】クロック信号とＤＤＲ（ＤＱ）信号の典型的電
圧波形図。
圧波形図。
【図３】本発明の較正ＤＬＬ（ＤＥＬＡＹ ＬＯＣＫＥ
Ｄ ＬＯＯＰ）のブロックダイヤグラムの図
Ｄ ＬＯＯＰ）のブロックダイヤグラムの図
１０ ＤＬＬ（ＤＥＬＡＹ ＬＯＣＫＥＤ ＬＯＯＰ）
装置２０ 第１受信器 ２２ プログラマブル遅延線 ２４ ドライバ ２５ 第１のオプショナルフィードバックパス ２６ 遅延素子 ２８ 位相比較器 ３０ フィードバックパス ３２ 第２受信器 ３５ クロック信号 ３６ ＤＱ信号 ３７ クロック周期 ４０ 較正ＤＬＬ（ＤＥＬＡＹ ＬＯＣＫＥＤ ＬＯＯ
Ｐ）装置 ４２ ＤＬＬ（ＤＥＬＡＹ ＬＯＣＫＥＤ ＬＯＯＰ）
ロッキング装置 ５０ 第１受信器 ５２ 遅延線 ５４ ドライバ ５５ フィードバックパス ５６ 第２受信器 ５８ 位相比較器 ６０ ゲーティング回路 ６２ 第１フリップフロップ ６３ インバータ ６４ 第２フリップフロップ ６６ スイッチング装置
装置２０ 第１受信器 ２２ プログラマブル遅延線 ２４ ドライバ ２５ 第１のオプショナルフィードバックパス ２６ 遅延素子 ２８ 位相比較器 ３０ フィードバックパス ３２ 第２受信器 ３５ クロック信号 ３６ ＤＱ信号 ３７ クロック周期 ４０ 較正ＤＬＬ（ＤＥＬＡＹ ＬＯＣＫＥＤ ＬＯＯ
Ｐ）装置 ４２ ＤＬＬ（ＤＥＬＡＹ ＬＯＣＫＥＤ ＬＯＯＰ）
ロッキング装置 ５０ 第１受信器 ５２ 遅延線 ５４ ドライバ ５５ フィードバックパス ５６ 第２受信器 ５８ 位相比較器 ６０ ゲーティング回路 ６２ 第１フリップフロップ ６３ インバータ ６４ 第２フリップフロップ ６６ スイッチング装置
Claims (17)
- 【請求項１】 較正ＤＬＬ（ＤＥＬＡＹ ＬＯＣＫＥＤ
ＬＯＯＰ）ループにおいて、 選択的可調整の遅延線及びドライバを有するＤＬＬ（Ｄ
ＥＬＡＹ ＬＯＣＫＥＤ ＬＯＯＰ）ロッキング装置を
有し、前記遅延線は、受信された入力クロック信号に応
答して、入力クロック信号に位相整合した出力クロック
信号を生成するものであり、前記ドライバは、較正ＤＬ
Ｌ（ＤＥＬＡＹ ＬＯＣＫＥＤ ＬＯＯＰ）ループから
出力データ信号を与えるものであり、 選択的に可調整の遅延線とドライバとの間に挿入接続さ
れたゲーティング回路を有し、該ゲーティング回路は、
選択的に可調整の遅延線からの受信出力クロック信号に
応答して、別個にａ）前記の受信出力クロック信号に位
相整合したイミテーションデータ信号を生成し、 ｂ）受信入力データ信号をラッチングして前記の受信出
力クロック信号に位相整合したデータ出力信号を生成す
るものであり、更に、前記ゲーティング回路は、第１の
ロジック値を有するスイッチング制御信号に応答して、
生成されたデータ出力信号のみをドライバ回路の入力側
に供給し、そして、第２のロジック値を有するスイッチ
ング制御信号に応答して、生成されたイミテーションデ
ータ信号のみをドライバの入力側に供給するものであ
り、ここで、ＤＬＬ（ＤＥＬＡＹ ＬＯＣＫＥＤ ＬＯ
ＯＰ）ロッキング装置は、第２のロジック値を有するス
イッチング制御信号に応答してドライバ回路の出力側に
現れる生成されたイミテーションデータ信号のみをクロ
ック入力信号に同期化して遅延線から出力クロック信号
を生成するものであり、第１のロジック値を有するスイ
ッチング制御信号に応答して、ドライバ出力側における
生成されたドライバ出力側の出力信号の、クロック入力
信号へのいずれの同期化をも遮断し、第２ロジック値を
有するスイッチング制御信号が加えられた期間中生ぜし
められた最新の、直前ないし最も後の出力クロック信号
を維持するように構成されていることを特徴とする較正
ＤＬＬループ。 - 【請求項２】 請求項１記載の較正ＤＬＬ（ＤＥＬＡＹ
ＬＯＣＫＥＤ ＬＯＯＰ）の配置構成において、 ＤＬＬ（ＤＥＬＡＹ ＬＯＣＫＥＤ ＬＯＯＰ）ロッキ
ング装置は、更に位相比較器を有し、該位相比較器は、
第２ロジック値を有するスイッチング制御信号に応答し
て、クロック入力信号を、ドライバ出力側に現れる生成
されたイミテーションデータ信号と比較し、遅延線へ前
記比較を表す制御信号を生成し、そして、イミテーショ
ンデータ信号を入力クロック信号に位相整合せしめら
れ、また第１のロジック値を有するスイッチング制御信
号に応答して、ドライバ出力側における生成されたデー
タ出力信号とのクロック入力信号とのいずれの比較をも
遮断し、第２ロジック値を有するスイッチング制御信号
が加えられた期間中遅延線により導入された、最新のな
いし直前ないし最も後の遅延を維持するように構成され
ていることを特徴とする請求項１記載のＤＬＬ（ＤＥＬ
ＡＹ ＬＯＣＫＥＤＬＯＯＰ）ループ。 - 【請求項３】 請求項２記載の較正ＤＬＬ（ＤＥＬＡＹ
ＬＯＣＫＥＤ ＬＯＯＰ）の配置構成において、 ゲーティング回路は、遅延線からの出力クロック信号に
応答して、前記出力クロック信号の同期性に対応する交
番するロジック０及び１を有するイミテーションデータ
信号を生成するように構成されていることを特徴とする
請求項１記載のループ。 - 【請求項４】 請求項３の較正ＤＬＬ（ＤＥＬＡＹ Ｌ
ＯＣＫＥＤ ＬＯＯＰ）の配置構成において、 ゲーティング回路は、下記の構成要素を有し、 イミテーションデータ信号生成装置を有し、該イミテー
ションデータ信号生成装置は、遅延線により生成された
出力クロック信号に応答し、遅延線からの出力信号に位
相整合したイミテーションデータ信号を生成するもので
あり、 フリップフロップを有し、該フリップフロップは、遅延
線により生成された出力クロック信号及び入力データ信
号に応答してデータ出力信号を生成するものであり、 スイッチング装置を有し、該スイッチング装置は、第２
ＦＦからデータ出力信号を受け取るための第１入力端子
と、ＦＦからイミテーションデータ信号を受け取るため
の第２入力端子と、インバータ装置と出力端子とを有
し、該出力端子は、それぞれ、第１，第２ロジック値を
有するスイッチング制御信号に応じて、選択的に第１，
第２入力端子に結合され、そして、ドライバに結合され
るように構成されていることを特徴とする請求項１記載
のループ。 - 【請求項５】 請求項４の較正ＤＬＬ（ＤＥＬＡＹ Ｌ
ＯＣＫＥＤ ＬＯＯＰ）の配置構成において、 イミテーションデータ信号生成装置は、ＦＦ及びインバ
ータを有し、 前記ＦＦは遅延線からクロック出力信号を受け取るよう
に構成されている制御端子と、入力端子と、スイッチン
グ装置の第２入力端子に接続された出力端子とを有し、 前記インバータは、ＦＦの入、出力端子間に接続されて
いることを特徴とする請求項１記載のループ。 - 【請求項６】 請求項１記載の較正ＤＬＬ（ＤＥＬＡＹ
ＬＯＣＫＥＤ ＬＯＯＰ）の配置構成において、 ゲーティング回路は、出力クロック信号に応答して、ゲ
ーティング回路は、出力クロック信号に応答して、前記
出力クロック信号の同期性に対応する交番するロジック
０及び１を有するイミテーションデータ信号を生成する
ように構成されていることを特徴とする請求項１記載の
ループ。 - 【請求項７】 請求項１記載の較正ＤＬＬ（ＤＥＬＡＹ
ＬＯＣＫＥＤ ＬＯＯＰ）配置構成において、 イミテーションデータ信号生成装置及び第２ＦＦ並びに
スイッチング装置を有し；前記イミテーションデータ信
号生成装置は、遅延線により生成された出力クロック信
号に応答して、遅延線から出力信号のイミテーションデ
ータ信号を生成するものであり、 前記第２ＦＦは、イミテーションデータ信号は遅延線に
より生成された出力クロック信号に応答し、そして、入
力信号に応答してデータ出力信号を生成するものであ
り、 前記スイッチング装置は、第２ＦＦからデータ出力信号
を受け取るための第１の入力端子とＦＦからイミテーシ
ョンデータ信号っっを受け取るための第２の入力端子
と、インバータ装置と、出力端子とを有し、該出力端子
は、それぞれ第１，第２ロジック値を有するスイッチン
グ装置に応じて、選択的に第１，第２入力端子に結合さ
れ、そして、ドライバに結合されていることを特徴とす
る請求項１記載のループ。 - 【請求項８】 請求項７記載の較正ＤＬＬ（ＤＥＬＡＹ
ＬＯＣＫＥＤ ＬＯＯＰ）配置構成において、ＦＦ及
びインバータを有し、 前記フリップフロップは、遅延線からのクロック出力信
号を受け取るように構成されている制御端子と、入力端
子と、出力端子を有し、該出力端子は、スイッチング装
置の第２入力端子に結合されており、 前記インバータは、ＦＦの入、出力端子間に接続されて
いることを特徴とする請求項１記載のループ。 - 【請求項９】 請求項１記載の較正ＤＬＬ（ＤＥＬＡＹ
ＬＯＣＫＥＤ ＬＯＯＰ）の配置構成において、 ＤＬＬ（ＤＥＬＡＹ ＬＯＣＫＥＤ ＬＯＯＰ）は、チ
ップ上に形成されており、前記チップは、Ｄｏｕｂｌｅ
Ｄａｔａ Ｔａｔｅ （ＤＤＲ） Ｓｙｎｃｈｒｏｎ
ｏｕｓ Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ
Ｍｅｍｏｒｙ（ＳＤＲＡＭ） ｂｏａｒｄボード上に
マウントされており、そして、ＤＬＬ（ＤＥＬＡＹ Ｌ
ＯＣＫＥＤ ＬＯＯＰ）は、データ信号及びスイッチン
グ制御信号をＤＤＲ ＳＲＡＭ ｂｏａｒｄから得るよ
うに構成されていることを特徴とする請求項１記載のル
ープ。 - 【請求項１０】 較正ＤＬＬ（ＤＥＬＡＹ ＬＯＣＫＥ
Ｄ ＬＯＯＰ）装置において、 選択的に可調整の遅延線、ゲーティング回路、ドライバ
及び位相比較器を有し、前記選択的に可調整の遅延線
は、ロック入力信号に応答して、選択的に可調整の遅延
を有する出力クロック信号を生成するものであり、 前記ゲーティング回路は、選択的に可調整の遅延線とド
ライバとの間に挿入接続されており、選択的に可調整の
遅延線からの受信出力クロック信号に応答して、別個に
ａ）前記の受信出力クロック信号に位相整合したイミテ
ーションデータ信号を生成し、ｂ）受信入力データ信号
をラッチングして前記の受信出力クロック信号に位相整
合したデータ出力信号を生成するものであり、更に、前
記ゲーティング回路は、第１のロジック値を有するスイ
ッチング制御信号に応答して、生成されたデータ出力信
号のみをそれの出力側に供給し、そして、第２のロジッ
ク値を有するスイッチング制御信号に応答して、生成さ
れたイミテーションデータ信号のみをそれの出力側に供
給するものであり、前記ドライバは、ゲーティング回路
からの出力信号に応答して、較正ＤＬＬ（ＤＥＬＡＹ
ＬＯＣＫＥＤ ＬＯＯＰ）装置からの出力信号を形成す
るするものであり、 前記位相比較器は、第２ロジック値を有するスイッチン
グ制御信号に応答して、クロック入力信号を、ドライバ
出力側に現れる生成されたイミテーションデータ信号と
比較し、遅延線へ前記比較を表す制御信号を生成し、そ
こからの出力クロック信号をして入力クロック信号に位
相整合せしめられ、また第１のロジック値を有するスイ
ッチング制御信号に応答して、ドライバ出力側における
生成されたデータ出力信号とのクロック入力信号とのい
ずれの比較をも遮断し、第２ロジック値を有するスイッ
チング制御信号が加えられた期間中遅延線により導入さ
れた、最新のないし直前ないし最も後の遅延を維持する
ように構成されていることを特徴とする較正ＤＬＬ装
置。 - 【請求項１１】 ゲーティング回路はイミテーションデ
ータ信号生成装置及びＦＦ並びにスイッチング装置を有
し、 前記イミテーションデータ信号生成装置は、遅延線によ
り生成された出力クロック信号に応答し、遅延線から出
力信号からのイミテーションデータ信号を生成するもの
であり、 前記ＦＦフリップフロップは、遅延線により生成された
出力クロック信号及び入力データ信号に応答してデータ
出力信号を生成するものであり、 スイッチング装置を有し、該スイッチング装置は、第２
ＦＦからデータ出力信号を受け取るための第１入力端子
と、ＦＦからイミテーションデータ信号を受け取るため
の第２入力端子と、インバータ装置と出力端子とを有
し、該出力端子は、それぞれ、第１，第２ロジック値を
有するスイッチング制御信号に応じて、選択的に第１，
第２入力端子に結合され、そして、ドライバに結合され
るように構成されていることを特徴とする請求項１記載
のループ。ことを特徴とする請求項１０記載の装置。 - 【請求項１２】 イミテーションデータ信号生成装置
は、ＦＦ及びインバータを有し、 前記ＦＦは遅延線からクロック出力信号を受け取るよう
に構成されている制御端子と、入力端子と、スイッチン
グ装置の第２入力端子に接続された出力端子とを有し、 前記インバータは、ＦＦの入、出力端子間に接続されて
いることを特徴とする請求項１１記載の較正ＤＬＬ装
置。請求項１記載のループ。 - 【請求項１３】 ＤＬＬ（ＤＥＬＡＹ ＬＯＣＫＥＤ
ＬＯＯＰ）は、チップ上に形成されており、前記チップ
は、１７−１ Ｄｏｕｂｌｅ Ｄａｔａ Ｔａｔｅ
（ＤＤＲ） Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｙｎａｍｉｃ
Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ （ＳＤ
ＲＡＭ） ｂｏａｒｄボード上にマウントされており、
そして、ＤＬＬ（ＤＥＬＡＹ ＬＯＣＫＥＤ ＬＯＯ
Ｐ）は、データ信号及びスイッチング制御信号をＤＤＲ
ＳＲＡＭ ｂｏａｒｄから得るように構成されている
ことを特徴とする請求項１１記載の較正ＤＬＬ（ＤＥＬ
ＡＹ ＬＯＣＫＥＤ ＬＯＯＰ）措置。 - 【請求項１４】 クロック入力信号を受け取り、クロッ
ク入力信号に相応するクロック出力信号を生成する受信
器を有し、 選択的可調整の遅延線を有し、前記遅延線は、受信器か
らの入力クロック信号に応答して、選択的可調整の遅延
を有する出力クロック信号を生成するものであり、 選択的に可調整の遅延線とドライバとの間に挿入接続さ
れたゲーティング回路を有し、該ゲーティング回路は、
選択的に可調整の遅延線からの受信出力クロック信号に
応答して、別個にａ）前記の受信出力クロック信号に位
相整合したイミテーションデータ信号を生成し、ｂ）受
信入力データ信号をラッチングして前記の受信出力クロ
ック信号に位相整合したデータ出力信号を生成するもの
であり、更に、前記ゲーティング回路は、第１のロジッ
ク値を有するスイッチング制御信号に応答して、生成さ
れたデータ出力信号のみをそれの出力側に供給し、そし
て、第２のロジック値を有するスイッチング制御信号に
応答して、生成されたイミテーションデータ信号のみを
それの出力側に供給するものであり、 較正ＤＬＬ（ＤＥＬＡＹ ＬＯＣＫＥＤ ＬＯＯＰ）装
置からの出力信号としてゲーティング回路からの出力信
号を生じさせるためのドライバを有し、 ドライバの出力側に接続されたフィードバックループを
有し、該フィードバックループは位相比較器を有し、該
位相比較器は、第２ロジック値を有するスイッチング制
御信号に応答して、クロック入力信号を、ドライバ出力
信号と比較し、遅延線への制御信号を生成し、遅延線か
らの出力クロック信号中に相応の遅延を選択的に導入
し、また第１のロジック値を有するスイッチング制御信
号に応答して、ドライバ出力信号とクロック入力信号と
のいずれの比較をも遮断し、第２ロジック値を有するス
イッチング制御信号が加えられた期間中遅延線により導
入された、最新のないし直前ないし最も後の遅延を維持
するように構成されていることを特徴とする較正ＤＬＬ
装置。 - 【請求項１５】 ゲーティング回路は、下記の構成要素
を有し、 イミテーションデータ信号生成装置を有し、該イミテー
ションデータ信号生成装置は、遅延線により生成された
出力クロック信号に応答し、遅延線からの出力信号に位
相整合したイミテーションデータ信号を生成するもので
あり、 フリップフロップを有し、該フリップフロップは、遅延
線により生成された出力クロック信号及び入力データ信
号に応答してデータ出力信号を生成するものであり、 スイッチング装置を有し、該スイッチング装置は、第２
ＦＦからデータ出力信号を受け取るための第１入力端子
と、ＦＦからイミテーションデータ信号を受け取るため
の第２入力端子と、インバータ装置と出力端子とを有
し、該出力端子は、それぞれ、第１，第２ロジック値を
有するスイッチング制御信号に応じて、選択的に第１，
第２入力端子に結合され、そして、ドライバに結合され
るように構成されていることを特徴とする請求項１４の
較正ＤＬＬ装置。 - 【請求項１６】 イミテーションデータ信号生成装置
は、ＦＦ及びインバータを有し、 前記ＦＦは遅延線からクロック出力信号を受け取るよう
に構成されている制御端子と、入力端子と、スイッチン
グ装置の第２入力端子に接続された出力端子とを有し、 前記インバータは、ＦＦの入、出力端子間に接続されて
いることを特徴とするることを特徴とする請求項１５の
較正ＤＬＬ装置。 - 【請求項１７】 ＤＬＬ（ＤＥＬＡＹ ＬＯＣＫＥＤ
ＬＯＯＰ）装置は、チップ上に形成されており、前記チ
ップは、Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ（ＤＤＲ）
Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｙｎａｍｉｃ Ｒａｎｄ
ｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ （ＳＤＲＡＭ）
ｂｏａｒｄボード上にマウントされており、そして、Ｄ
ＬＬ（ＤＥＬＡＹ ＬＯＣＫＥＤ ＬＯＯＰ）装置は、
データ信号及びスイッチング制御信号をＤＤＲ ＳＲＡ
Ｍ ｂｏａｒｄから得るように構成されていることを特
徴とする請求求項１４の較正ＤＬＬ装置。
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