TW424360B - Lock arrangement for a calibrated dll in ddr sdram applications - Google Patents

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TW424360B
TW424360B TW088110448A TW88110448A TW424360B TW 424360 B TW424360 B TW 424360B TW 088110448 A TW088110448 A TW 088110448A TW 88110448 A TW88110448 A TW 88110448A TW 424360 B TW424360 B TW 424360B
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TW088110448A
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Jean-Marc Dortu
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Siemens Ag
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Description

4243 6 Ο Α7 Β7 五、發明說明（ί ) 發明背醫 發明領域 本發明俗有關一種在雙倍資料速率（DDR)的同步動態 随機存取記憶體（SDRAM)應用中用於校準之延羥上鎖迺 輅（DLL)的鎖定設計。 相開抟術說明 吾人會操作延遯上鎖迺路（DLL)以便將像時鐘倍號之 類的週期性输入倍號與一値時鏡輸出信號作比較，並於 输入輿翰出倍號之間設定一軀延遲線其方式是使這兩値 信號之間的相位差變成零。 於1989年1月3日頒授的美國專利第4,795,985號文 件（GaUbreathiJr.)中所掲示的一種數位式柑位上鎖酒 路包含：一個晶體振盪器，一傾可程控的延娌線，一個 相位偵測器，及一掴迴路控制狀態機。晶體振盪器會産 生一値落在預定頻率上的參考時鐘信號並將之當作一艏 輸人提供給可程控的延遲線。延趣線會依γ毫撤秒的分 離步驟提供長達X毫撖秒的延遲以對應到參考時鐘的一 福完整遇期。将延遯線的输出與相位偵測器内的數位化 資料跳升作比較，且若此參考時鐽比資料跳升超前或落 後時，狀態機會提供控制倍號以便藉由延遲線沿使資料 跳升與參考時鐘信號輸出之間相位誤差最小化的方向程 控此延遲線。 璁在參照第1圖，其中顯示的是兩種可行版本的解釋 用習知延遲上鎖酒路（DLL)布置顯示於虛線矩形内） 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (锖先閲讀背面之注意事項再填寫本頁) -!!_ —訂-------線· 經濟部智慧財產局貝工消费合作杜印製 -τ' · A7 B7 經濟部智慧^產局殊工消費合作社印製 五、發明說明（> ) 以便使輸入時鐘信號與輸出時鐘信號同步。DLL布置10 的第一種販本含有：一痼第一接收器20; —個可程控的 延遲線22; —個驅動器24; —個第一選項反饋路徑25(由 虛線顯示出），其上以延遲元件26 (由虛線方塊顯示出） 提供了耦合其内的[R + D]延遲；以及一個相位比較器28。 第一接收器20會接收輸入時鐘信號並産生一値具有由第 一接收器20内部電路引致之固有延遲[R]的對應時鐘輸 出倍號。提供來自第一接收器20的輸出倍號而輸入到延 遲線22並輸入到相位比較器28的第一輸人端上。延遲線 22是可程控的且會取決於來自相位比較器28的一掴控制 信號將一値選擇性的延遲引進來自第一接收器20的時鐘 信號。延羥線22會提供一値具有[T-D]延遲的時鐘輸出 信號，其中T是來自DLL布置10之輸出時鐘倍號的週期 或是週期的整數倍，而D是將要由驅動器2 4電路引進的 參與延遲。驅動器24會接收來自延遲線22的輸出信號， 而在引進其固有延遲[D]之後，會由具有[T]延遲的DLL 布置10提供一個時鐘輸出信號，且當DLL布置10提供一 個正確的補償時這値[T]延遲會對應到輸出時鐘週期的 整數掊。當輸出時鐘佶號具有延羥[T]時，則輸出時鐘 信號是與輸入時鐘信號同相。第一遴項反饋路徑25會將 來自延遲線22的輸出耦合到延®元件26的一個輸入端上 ,此路徑會提供8 + D的延遲而産生一値具有延羥T + R的輸 出倍號並將之提供到相位比較器28的第二输入端上。相 位比較器28會比較來自第一接收器20以及延遲元件26的 -4 - (請先閱讀背面之注意事項再填寫本頁) 裝 . •線. 本紙張尺度適用巾國國家標準（CNS)A4規格（210 X 297公釐) 經濟部智慧財產局員工消费合作社印製 4243 6 Ο Α7 ___Β7_ 五、發明說明（今） 各輪出倍號，並為延遲線22産生一艟對應到比較結果的 輪出控制信號。來自柑位比較器28的控制信號會導致延 娌線22依控制信號的標示對其内的延遲進行遘择性地調 整。第一種版本DLL布置1〇的缺點是.驅動器24的負載及 其相關的延遲不能夠將不同的負載條件列入考fi。例如 ，墊板上的雙重線内記憶體組件（DIMHS)的數目可能會 明顯地改變而在驅動器24提供不同的負載條件。 理論上，這镲缺酤能夠藉由第二種販本的D L L布置1 0 加以克服。於這櫥第二種眼本中，保留了第一種販本中 的第一接收器20、可程控的延羥線22、驅動器24、以及 相位比較器28,但是以第二選項反饋路徑30(由虛線加 以顯示）取代了第一種版本的DLL布置10中的反餓路徑25 «>第二遘項反饋路徑30會經由第二接收器32(由虛線方 塊顯示出）將出現在驅動器24输出端上的時鐮信號回注 到相位比較器28的第二输入端上。第二接收器32會有效 地具有如同第一接收器20的相同内部延涯[R]。 參照第2圈，其中顯示的是用於時鐘倍號35及DD1?資 料（DQ)信號36而對時間作圖的標準電壓波形。DLL布置 10會根據上述原理而産生一镝具有負延遲的時鐘輸出以 便得到由時鐘信號35顯示的結果。DQ佶號36在第2圖中 是同時由每一傾高和低時鐘厮波期間的正值和負值的DDR 脈波加以表逢的，因為吾人並不知道DDR脈波於每一個 高和低時鐘脈波期間究竟是高或低（位準的）。所以對雙 倍資料速率（DDR)傳輸而言，有一個位元的DDR資料是産 本紙張尺度適用中國國家標準（CNS>A4規格（210 X 297公釐） ▼----.--：-------------- 訂·------- 線-- (請先閱讀背面之注意事項再填寫本頁) A7 B7 經濟部智慧財產局具X消費合作社印製 五、發明說明（4 生於時鐘鼷波37的高時鐘脈波期間而有一傾位元的ddr 資料是産生於時鐘脈波37的低時鐘脈波期間。由於"資 料（未榡示於第1圖中）是依随機方式抵逹DLL布置10的 一傾輸出端上，故不能使用第二種販本的DU布置10(具 有第二趣項反饋路徑30)的輸出信號c代替的是，使用 一種根據第二種販本DLL布置10(具有第一鏟項反餓路徑 2名）之原理的布置。這種方法的短處是未將驅動器24的 負載列入考董。由於墊板上的雙重線内記億體組件（DIMMs) 的數目可能會明顯地改變，且因為將來的DDR時序在1〇〇 百萬赫下只允許±1毫檝秒的時鐘/ DQ歪斜放在資料（DQ> 線上所得到負載變化可捶為重要的。存在很多因素對道 値歪斜有賁獻，且由負載變化引進的槭移會使DDR設計 的功能性具有DLL問題。 > 吾人想要提供一種布置而允許於DDR ADRAM應用中在 不需要鼸心输出負載下同步输出一籲具有預定時鐘信號 的DDR資料。 發明槪沭 本發明是指向例如在DDR SDRA Η應用中用於校準DLL的 一種鎖定布置。 從某一觀點加以觀測，本發明是指向一種校準的延遲 上鎖迺路（DLU,其中含有一個DLL鎖定布置以及一値遘 通電路。DLL鎖定布置包括：一個選擇性可調整的延羥 線，用以回應所接收的輸人時鐘信號而産生一値與輸入 時鐘信號同相的輸出時镱倍號；以及一個驅動器*用於 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 丨 -- ---裝！ —訂---線 (請先閱讀背面之注意事項再填寫本頁) A7 424360 B7 五、發明說明（f ) (請先閱讀背面之注意事項再填寫本頁) 從校準的延遲上錤迴輅來提供一掴輸出資料信號。選通 電路是網合於選擇性可調整的延涯線與釀動器之間。選 通電路偽用以回應從選擇性可調整的延邂線接收到的輸 出時鐘信號而分別用於（a)産生一個與該接收到的輸出 時鐘信號同相的模擬資料信號.以及（b)閂鎖接收到的 輸入賫料信號以産生與該接收到的輸出時鐘信號同相的 資料輸出倍號。選通電路像用以進一步回應一個具有第 —邏輯數值的切換用控制倍號而只用於將所産生的資料 輸出信號锶合到驅動器的輸人端上，並用以回應一値具 有第二通輯數值的切換用控制信號而只用於將所産生的 模擬資料信號耦合到驅動器的輸入端上。DLL鎖定布置 傜用以回應一傾具有第二埋輯數值的切換用控制信號而 用於使出現在驅動器之输出端上所産生的模擬資料信號 輿時鐘輸人信號同步以便從延遅線産生輸出時鐘信號。 DLL鎖定布置僳用以進一步回應一個具有第一邏輯數值 的切換用控制信號以休止驅動器之輸出端上所産生的資 料輸出信號與時鐘輸入信號的同步狀態並於施加具有第 二邏輯數值的切換用控制信號的週期期間保留一個最遲 生成的輸出時鐘信號。 經濟部智慧財產局員工消费合作社印製 從另一觀點加以觀測，本發明是指向一種校準的延遲 上鎖迴路（DLL),其中含有：一個延遲線，一値驅動器， —個選通電路，以及一個相位比較器。延遲線傜用以回 應一値時鐘輸人信號而用於産生一痼具有選擇性延遲的 輸出時鐘信號。選通電路是耦合於選擇性可調整的延遲 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 五 經濟部智慧¾產局HK*工消費合作社印製 A7 B7 、發明說明（办） 線輿驅動器之間。選通電路偽用以回應從選擇性可諏整 的延遲線接收到的輸出時鐘信號而分別用於（a)産生一値 與該接收到的輸出時鐘信號同相的模擬資料信號，以及 (b )閂鎖接收到的輸入資料信號以産生與該接收到的輸 出時鏡信號同相的資料輸出信號。遴通電路傜用以進一 步回應一値具有第一邏輯數值的切換用控制倍號而只用 於將所産生的資料輸出信號縐合到驅動器的輸入端上。 選通電路也用以回應一値具有苐二邏輯數值的切換用控 制信號而只用於將所産生的模擬資料信號耦合到其中的 輸出端上。驅動器傜用以回應來自選通電路的輸出信號 而用於産生一値校準的DLL布置的輸出。相位比較器僳 用以回應一個具有苐二邏輯數值的切換用控制信號而用 於tb較時鐘輸入信號與出現在驅動器之輸出端上所産生 的楔擬資料倍號，且用於産生代表比較結果的控制佶號 並送到延遲線上以造成來自其中的输出時鐘信號將會選 擇性地與輸人時鐘倍號同相。相位比較器也用以回應一 値具有第一邏輯數值的切換用控制佶號以休止對時鐘輸 入信號與出規在驅動器之輸出端上所産生的資料輸出信 號的比較程序並於施加具有第二邏輯數值的切換用控制 佶號的週期期間保留一値由延遲線引進之最遲生成的延 遲。 從再一觀點加以觀測，本發明是指向一種校準的延遲 上鎖迴路（DLL),其中含有：一個接收器，一値延遲線， 一橱選通電路，一個驅動器，以及一掴反饋迴路。接收 -8 ~ 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 1 ----— — — — — — - I I I I---訂--------- (請先閱讀背面之注意ί項再填寫本頁) Α7 經濟部智慧財產局員工消費合作社印製 4243 6 Ο _Β7_._ 五、發明說明（7 ) .器會接收時鐘輸入信.號並産生一値對應到時鐘輸人信號 的時鐘輸出信號。延遲線傜用以回應來自接收器的時鐘 輸出信號而用於産生一個其内含有選擇性延遲的输出時 鐘信號。選通電路是級合於選擇性可諏整的延遲線與驅 動器之間。選通電路僳用以回應從蓮擇性可諝整的延涯 線接收到的輸出時鐘信號而分別用於（a)産生一値與該 接收到的輸出時鐘信號同相的棋犛資料信號，以及（b) 閂鎖接收到的輸入資料信號以産生與該接收到的輸出時 鐘信號同相的資料輸出信號。選通電路傜用以進一步回 應一痼具有第一邏輯數值的切換用控制信號而只用於將 所産生的資料輸出信號網合到其中的輸出端上。選通電 路也用以回應一値具有第二通輯數值的切換用控制信號 而只用於將所産生的模擬資料倍號耦合到其中的輸出端 上。驅動器會將來自選通電路的输出佶號提供成一値驅 動器的輸出以形成一個來自校準的DLL布置的输出倍號c 反饋迴路是锶合到擊動器的輸出端上且含有一個相位比 較器以回應一値具有第二蓮輯數值的切換用控制信號而 用於比較時鐘输入信號與驅動器的輸出信號，且用於産 生一痼控制信號並送到延遲線上以便選擇性地將一値對 應延遅引進來自延遲線的輸出時鐘信號。相位比較器也 用以回應一値具有第一蘧輯數值的切換用控制信號以防 止時鐘輸入信號與驅動器輸出信號進行比較並保留一値 由延遲線引進之最遲生成的延遲。 吾人可以從底下更詳盡參照附圖而作的更詳盡説明而 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁)
A7 B7 經濟部智慧財產局員土消费合作社印製 五、、發明說明（J ) 更了解本發明 第1圖僳用以顯示一種其上含有第一和第二可替代反 饋迴路布置之習知延遲上鎖迴路的方塊圖。 第2圖顯示的是用於一個時鐘信铖和一櫥DDR資料（DQ) 信號對時間作圖的標準電壓波形。 笫3圖稱用以顯示一種根據本發明之校準DLL布置的 方塊圖。 發明詳細說明 現在參照第3圖，偽用以顯示一種根據本發明之校準 DLL布置40(顯示於虛線矩形之内）的方塊圖。校準的DLL 布置40也稱為校準的DLL 40。校準的DLL布置40包括：一 個DLL鎖定布置42(顯示一掴虛線面積内）以及一値選通 電路60(顯示一値虛線矩形内）。DLL鎖定布置42包括： 一锢第一接收器50、一値延遲線52、一餾驅動器54、一 個含有第二接收器56的反饋路徑55、以及一値序列地耦 合回到延遲線52上的相位比較器58。選通電路60包括： 一個第一正反器62、一艟反相器63、一痼第二正反器64 、以及一個切換裝置66。 於DLL鎖定布置42中，第一接收器50會接收一籲落在 預定頻率上的輸入時鐘倍號，並從其中産生一値具有由 第一接收器50内部電路引致之非常微小固有延遲的時鐘 輸出倍號。對雙倍資料速率（DDR)的同步動態随機存取 記億髏（SDRAM)應用而言，輸入時鐘信號可能具有的頻 -10 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） --- ----I I---•裝------ 訂-------- 線 (諳先閱讀背面之注意事項再填窝本頁) A7 424360 B7__ 五、發明說明（9 ) 率是例如100百萬赫。將來自第一接收器50的時_輸出 信號同時耦合到延遯線52的第一輸入螨以及相位比較器 58的第一輸入端兩者之上。延遲線52涤用以回應來自第 一接收器50的時鐘輸出信號以及來自柑位比較器58接收 自延遲線52之第二输入端的一値控制倍號。延遲線52會 産生一餾輸出時鐘信號，此輸出時艟信號内含有選捧性 延遲使得送到延羥線52上的時鐘輸入倍號與來自延遲線 52的輸出時鐘信號是同相的。如同稍後將會更詳盡地加 以説明的•來自延遲線52的輸出時鐘倍號是铒合到遘通 電路60上。锤通電路60也會接收一俱資料佶號（DQ)以及 一値為遘通霣路60扮演箸切換用控制倍號角色的校準 (CAL)控制信號。CAL控制佶號會為藤通電路扮演箸切 換用控制倍號的角色，而也在晶Η上用於設定出預定的 條件且是由一俚控制器（未標示）所供應，此控制器是用 以控制例如同步動態随機存取記億醱（SDRAM)上的一 ft 同步記德體。邃通轚輅60會産生一楢網合到驅動器54 — 値輸入端上的輸出信號。驅動器54會産生一《輸出信號 ，此輸出信號是間時用以酋作來自校準的DLL布置40的DQ 輸出（DQ OUT)倍號並經由反饋迴路55回注到第二接收器 56上〇第二接收器56會將一個固有的延遲分派到反饋的 DQ输出倍號之内然後將之提供成相位比較器58的第二輸 入。相位比較器58也會在其上的第三输入端上接收ML 控制信號，並且只當CAL控制信號含有第一邏輯數值（例 如一個通輯的1)時令來自第一接收器50的輸入時鐘倍號 -11- 本紙張尺度適用中囤國家標準（CNS)A4規格<210 X 297公釐） (請先閱讀背面之注f項再填寫本頁) 訂· --線. 經濟部智慧財產局員工消费合作社印製 A7 B7 經 部 智 •慧 Ϊ 局 員 工* 消 费 合 作 社 印 製 五、發明說明（ 與從第二接收器56接收到的DQ輸出信號作比較。當CAL 控制倍號含有第二邏輯數值（例如一個遇輯㈠時，相位 比較器58是處於空轉吠態而不會執行對兩個輸入倍號的 比較程序，且延遲線52會使延遲雒持在CAL控制佶號正 要從第一通輯數值變成第二邐輯數值之前引進的延遲。 於遴通電路B0中，將來自延遲線52的輸出信號分別耦 合到第一和第二正反器δ2和64的控制端子61和65上。第 一和第二正反器62和64是由時鐘輸入的兩艏邊緣加以鯓 發的。第一正反器62的一痼「Qj输出靖子是依序透過 反相器63而鍋合到第二正反器64的一値「D」输出端子 上。第一正反器62的一個「Q」輪出端子也會網合到切 換裝置66的第一输人端子67上。切換裝置66的一银输出 端子69是鍋合到驅動器54的输人端上。CAL控制信號會 扮演箸移勤切換裝置66之電椹70以便將第一或第二输入 端子67或68嫌合到输出端子69上的功能。 遘通窜路60會做下列方式操作。將來自延遲線52的時 鐘信號加到第一正反器62的控制端子上導致第一正反器 62産生對應到由其内「Qj輪出端上交替的「1」和「〇」 構成的棋擬資料倍號的分開輸出時鐘信號。更待別的是 在初始化之前，第一正反器62的「Q」輪出繃會將邏輯 的「0」提供給反相器63,而反相器63随後會將理輯的 「lj提供給第一正反器62的「Dj输入端子。於時鏡週 期37的前半段期間（如第2圖所示），當例如輸入時鐘醣 波的前緣變為正值時，是将第一正反器62放在穩定的第 -12' 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） — — — —— — In I !_ 裝·！ —訂· ί ί I ·線 (請先閲讀背面之注意事項再填寫本頁) 424360 A7 ________B7_ 五、發明說明（U ) C請先閲讀背面之注ί項再填寫本頁) 一狀態内.而在「Q」輸出端上將新近在第一正反器62 的「D」輸入端子上所提供等於邏輯「1」的預設固定轚 _输出到切換裝置66的第一輸入端子67上並輸出到反相 器63上。反相器63曾將這僱來自第一正反器62的通輯 输出信號轉換成邐輯的「0j。於時鐘遇期37的後 半段期間，當例如输入時鏞脈波的後緣變為零或負值的 固定霉醚時，是將第一正反器62放在穩定的第二狀態内， 而在「Qj翰出端上將新近在第一正反器62的「D」輸入 端子上所提供等於邐輯「0」的預設固定霣壓输出到切 換裝置66的第一輸入缃子67上並輸出到反相器63上。為 第2圖中所顯示的毎一値後绩時鐘遇期37重複逭傾順序 。所以，第一正反器62會産生一®输出模擬資料信號（例 如，1-0-1-0-1-0等）而週期性地對應到來自延涯線52的 输出時鐘信號。這傾翰出棋擬資料信號是縞合到切換裝 置66的第一輸人端子67上。 經濟部智慧財產局貝工消費合作社印製 依類似的方式，第二正反器64會利用來自延遲線52的 输出時鐘信號以便將在第二正反器64的「D」输入斓子 上接收到新近提供的DQ信號值依邇期性地對應到來自延 涯線5 2的输出時鐘倍號的方式選通到其「Qj输出端上。 來自第二正反器64的DQ輸出信號是鍚合到切換装置66的 第二輪入端子68上。 在正常條件下，CAL控制信號會將例如一個邐輯「〇」 施加到切換裝置66上而導致電樞7〇使第二输入端子68鎬 合到输出端子69上以致切換裝置66的第二输入端子68上 -13- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） A7 B7 r '濟 部 智 ，慧 Ϊ 局 員 i· 消 费 合 作 社 印 製 五、發明說明（ 的DQ信號是縞合到输出端子69以及驅動器54的输入端上 (如第3圖所示）。若将CAL控制信號改變成例如一値通 輯「1」，然後移動電樞70以便使第一輸入端子67網合 到輸出端子69上以致將從第一正反器62産生的模擬資料 輸出倍號加到輸出端子69以及_動器54的输入端上。 於校準的DU布置40中，吾人想要的是使來自驅動器 54的DQ输出信號與送到校準的DLL布置40的時鐘輸入倍 號同相。逭是藉由利用來自延遲線52的輸出時鐘信號， 以便從遘通電路60的第一正反器62産生一値模擬資料輸 出信號，並從遘通電路60的第二正反器64産生一掴DQ输 出倍號。這兩餡輪出信號都曹與來自延遲線5 2的输出倍 號同相。驅動器54會取決於送到切換裝置66上之CAL控 制信號的蘧輯數值而從選通霄路接收Μ輸出信號（來 自第二正反器64)或模擬賫料輸出倍號（來自第一正反器 62)。來自趣通電路60的DQ_出信號及模擬資料输出倍 號兩者都具有一傾對瞧到來自延涯線52的輸出時鐘倍號 的週期性。 當CAL控制倍號具有一镅第二灌輯數值（例如一個蓮輯 「0」）時·它會將DLL布置40放在正常條件内。於正常 條件中，是提供來自壤通電路60的DQ輸出信號（來自第 二正反器64)當作驅動器54的輸入。間時•這锢相同的 CAL控制倍號會休止相位比較器58的功能並將DLL布置40 放在空轉的狀態中於空轉的狀態中，是將延遲線52的 數值維持在正要將DLL布置40放在空轉狀態之前延遲線52 -14- 本紙張尺度適用中國國家標準（CNS>A4规格（210 X 297公釐） --- ----I I I--- I 訂-ί — ！ I - (請先閲讀背面之注意事項再填寫本頁> A7 424360 B7 五、發明說明（d) 上的相同數值，並提供來自選通電路60上之第二正反器 64的DQ信號當作DLL布置40的输出。 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 當CAL控制信號具有一掴第一暹輯數值（例如一艏邏輯 「1」）時，DLL布置40會扮演着延遲上鎖迴路的角色。 更特別的是，提供由蓮通霣路60産生的棋擬資料输出信 號當作驅動器54的输入，而驅動器54會將模擬資料信號 提供到DLL布置40的輸出端上。同時，逭傾相同的CAL控 制信號會使相位比較器58的功能開始動作。在這些條件 下，啓動了校準的DLL布置40以便使經由反餓路徑55回 注到相位比較器58上的輸出棋擬資料信號與校準DLL布 140的輸入時鐘信號間步。槙擬賫料信號與輸入時鐘信 號之間相位上的任何差異都會導致相位比較器58産生一 橱控制信號而送到延遲線52上以便選擇性地變更其输出 時鐘信號的相位。由於是葙由遵通電路60的第一正反器 62使用來自延遯線52的输出時鐘倍號以産生棋擬資料倍 號，故在來自延遲線52之输出時鐘佶號内的任何相位變 化都會使模擬資料倍號在相位上産生對窸的變化。模擬 資料信號在相位上的任何最終改變是再次得到柑位比較 器58的注意，而相位比較器58會保持來自延涯線52的輸 出時鐘信號内的相位變化直到模擬資料輸出信號與送到 DLL布置40上的輸入時鐘信號同相為止。應該了解的是， 資料（DQ)佶號不能在校準相位期間用來與DLL布置40的 輸入時鏡信號作比較，因為DQ信號具有由「〇」和「1』 構成的任意邏輯順序而無法與输入時鐘信號中由「0」 ~15^ 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） A7 B7 r 經 部 智 慧 .財 產· 局 員 消 費 合 作 社 印 製 五、發明說明（4) 和「〗」構成的固定邏輯順序適配。所以，必須由選通 電路60産生分開的模擬資料倍號以便有一個侬時鐘倍號 (1-0-1-0-1-0)出現的信號而能用來為DLL布置40任何負 載進行補僂。 從上逑說明可知於校準條件期間，校準的DLL布置40 會確保來自延S線52的輸出時鐘信號對蓮通電路60具有 一値預定的延遲而利用第二正反器6 4將資料信號（DQ)閂 鎖在DLL布置40的輸出靖上。藉由以來自延遲線52的输 出時鐘倍號將DQ資料信號閂鎖在DLL布置40的输出端上， 而使得在DLL布置40的输出端上所提供由DQ倍號構成的 一値樣品是舆來自延涯線52的輸出時鐘信號之上升邊錁 阍相。換句話説，來自DLL布置40的输出資料信號並不 是取決於DQ信號的抵達速率，而是受到送逹DLL布置40 之输入時鐘信號的觸發以致DQ输出倍號與來自延遲線52 的输出時鐘信號兩者是同相的。 校準的DLL布置40具有的第一値優點是在習知DLL布置 的待機功率耗損上達成了功率的節省，因為一旦執行了 校準便能在待機條件中將！HL 42之内像延遲線52之類的 大多數電路切斷。第二個優點是，以本發明中校準的DLL 布置40克服了習知DLL布置所發現對接收器加上騮動器 之延遲的迫蹤問題。 吾人將會鑑賞並了解的是以上對本發明實施钶的説明 只是用以顯示本發明的一般原理。熟悉習設計的人可以 做與所提出原理一致的各種修飾。 -16- 本紙張尺度適用中國國家標準（CNS>A4規袼（210 X 297公釐） II—--i I ! I 訂·! - (請先閱讀背面之注意事項再填寫本頁) 424360 A7 經濟部智慧財產局員工消費合作社印製 B7_五、發明說明（π ) 符號之說明 10.......延遲上鎖迺路布置 20 , 50 ....第一接收器 22.......可程控的延遲線 24.54.. ..驅動器 25 .......笫一選項反饋路徑 26 .......延遲元件 28 , 5 8 ----相位比較器 30.......第二選項反饋路徑 32.56.. ..第二接收器 35 .......時鐘信號 36 .......D Q楫號 37 .......時鐘週期 40.......校準的DLL布置 42.......DLL鎖定布置 52.......延遲線 55.......反饑路徑 60.......選通電路 61.65.. ..控制端子 62 .......第一正反器 63 .......反相器 64 .......第二正反器 66.......切換裝置 67.. .....第一輸入端子 (請先閱讀背面之注意事項再填寫本頁)
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-f^i n n n n I I 本紙張尺度適用中國國家標準（CNS)A4規格（210 x 297公f ) A7 _ B7 五、發明說明（4 ) 子 端 入子 輸端 二出櫃 第輸電 —------- - —---· I — (請先閱讀背面之注意事項再填寫本頁) =-& . --線· 經濟部智慧財i.局員工t消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210 χ 297公釐）

Claims (1)

  1. 42在360 A8 B8 C8 D8 六、申請專利範圍 一種校準的延遲上鎖迴·路JDLL)布置，包括： 一値選擇性可調整的線，偽用以回應所接收的 輪入時鐘信號而用於産生:丨巧個與輸入時鐘信號同相的 輸出時鐘信號；以及一櫥驅動器，傺用於從校準的延 羥上鎖迺路而提供一锢輸出資料信號；以及 一傾濂通電路是锇合於選擇性可諝整的途遲線與驅 動器之間，且用以回應從選擇性可諏整的延遲線接收 到的輸出時鐘信號而分別用於（a)産生一個與該接收 到的輸出時鐘信號同相的棋擬資料信號，以及（b )閂 鎖接收到的输入資料信號以産生與該接收到的輸出時 鐘信號同相的資料輸出信號，此選通電路係用以進一 步回鼴一個具有第一a %數值的切換用控制信號而只 用於將所産生的資料輸jt. _號耦合到驅動器的輸入端 上，並用以回應一锢具诤第二邏輯數值的切換用控制 信號而只用於將所産生的模擬資料信號繙合到驅動器 的輸入端上；且 其中DLL鎖定布置傺用以回應一個具有第二邏輯數 值的切換用控制信號而用於使出現在驅動器之輸出端 上所産生的模擬資料佶號與時鐘输入倍號同步以便從 延遲線產生輸出時鐘信號，且用以回應一値具有第一 邏輯數值的切換用控制信號以休止驅動器之輸出端上 所産生的資料輸出倍號與時鐘輸入信號的同步狀態並 於施加具有第二邏輯數值的切換用控制信號的週期期 間保留一艏最遲生成的輸出時鐘倍號。 -19 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公轚> 請 先 閲 讀 背 面 之 注 項 再> 填 本 頁 經濟部智慧財產局員工消費合作社印製 r e A8B8C8D8 六、申請專利範圍 2.如申請拿利範圍第1項之 \ 定布置向包括； 一個相位比較 的切換用控制信 驅動器之，出端 性地將模擬資料 ，且用以回應一 號以休 所産生 邏輯數 遲線引 如申請 電路傜 産生具 零和壹 如申請 出對時鐘 的資料輸 值的切換 進之最s 專利範圍 用以固應 有對應到 的模擬資 專利範圍 器偽用以回 號而用於比 上所産生的 信號放在與 _具有_ .Γ · w·. ' 输入倍#^與 出倍號的比 用控制信號 生成的延遲 第2項之 一痼來自延
    置，其中該DLL鎖 値具有第二邏輯數值 較時鐘输入信號與出現在 模凝資料信號，之後選擇 輸入時鐘信號商相的狀態 蓮輯數值的切換用控制倍 出現在驅動器之輸出端上 較程序並於施加具有第二 的週期期間保留一値由延
    布置，其中該選通 的輸出時鐘信號用於 第3項 布置，其中該選通 ----------I -裝 - ------訂-----1·線 C請先閲讀背面之注意事項再填窝本頁) 電路包括； 經 部 智 •慧 財. 產 局 員， 工 消 費 合 作 杜 印 製 一値模擬資料信號産生‘布置，係用以回應一艏由延 遲線産生的輸出時鐘信號而用於産生與來自延遲線的 輸出信號同相的模擬資料倍號； 一個正反器，像用以回應一個由延遲線産生的輸 出時鐘信號以及輸入資料倍號而用於産生資料輸出倍 號；以及 一値切換裝置，其中具有一Μ用於接收來自第二正 -20- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 4243 6 Ο Α8 Β8 C8 D8 六、申請專利範圍 子 端 入 輸 收 接 於 用 個 第輸 的二 號第 信和 料一 資第 擬到 模合 之耦 置地 布性 1 器擇 第相〃菝 的 έ'.&, 號値一 信 一¾. 出及以 輪器、 料反子 資正端 之該入 器自輸 反來二 有動 具驅 別該 分應 應商 回並 以號 上信 子制 端控 入用 泣 >:有 含 4 包中 第置其 圍布 ， 範生器 利産反 專號正 請信個 申料一 如資 5 邏子纟 以 置 一一端Μ 合 第出Μ 0 第器 丨1. 換 切 的 值 數 輯 擬 模 該 中 .其 遲 延 自 來 收 接 及 以子 、端 子出 端輸 入的 輸上 個子 一 端 、入 子輸 -»“ 笫 控之 的置 號裝 信換 出.切 輸到 鏞合 時耦 之値 線一 及 以 子 端 出 輸 與 人 輸 的 器 反 正 該 於 合0 你 器 相 反0 1 之< 鐘'現、時r 1 出 第.輸 圍應 範回 利以 幕用 。請傺 間申路 之如電 置 布 通 選 該 中 其 該 到 應 對 有 具 生 産 <請先M讀背面之注意事項再填寫本頁) T: 裝 ''S. 4r 項 期 1 週 第 之 圍 號 範 ..信 利 鐘 專 時。請 出號申 輸信如 料 資 擬 模 的 壹 和 零 輯 通 選 該 中 其 經濟部智慧財產局貝工消費合作社印製 延的 由線 偏遲 一 延 應自 回來 以由 用生 你産 ,於 置用 布而 生號 産倍 號鐘 倍時 料出 資輸 :擬的 括槙生 包個産 路 一 線 電 遲 的出 生‘輸 産料 線資 遲生 延産 由於 値用 1 而 ; 應號 號回信 信以料 料用資 資偽入 擬，輸 模器及 的反以 成正號 形二倍 號第鐘 信値時 出一出 輸 輸 本紙張尺度適用中國國家標準（CNS>A4規格（210 X 297公釐） Α8 Β8 C8 D8 經^部智^財'產局貝*工消费合作社印製 六、申請專利範圍
    以及 一個反相器，係耦合於該正 之間。 .如申請專利範圍第1項之 形成於一個晶片（裝設在雙橘^料速率（DDR)的同步動 態隨機存取記憶體（SDR紐上）上且會從DDR SDRAH 墊板取得輸入時鐘信號、資料信號、以及切換用控制 信號。 10.—種校準的延遲上鎖迴路（DU)布置，包括： 一値選擇性可調整的·延遲線係用以回應一値時鐘輸 入信號而用於産生一 ·ίί瓦有選擇性延遲的輸出時鐘信 號； -22- 本紙張尺度適用中國國家標準（CNS)A4規格（2〗0 X 297公釐） 1111------ 裝-------訂·11------線 (請先閱讀背面之注意事項再填寫本頁) 的輸入輿輸出端子
    布置，其中該DLL是 4243 6 Ο Α8 Β8 C8 D8 六、申請專利範圍 經濟部智慧財產局員工消费合作社印製 一値選通電路是繙合於選擇性可諏整的延遲線與驅 動器之間，而用以回應從選擇性可調整的延遲線接收 到的輸出時鐘信號而分別用於（a)産生一痼與該接牧 到的輸出時鐘信號同相的模擬資料信號，以及（b )閂 鎖接收到的輸入資料信號以産生與該接牧到的输出時 鐘信號同相的資料輸出信號，此選通電路榛用以進一 步回應一値具有第一邏輯數值的切換用控制信號而只 用於將所産生的資料輸出信號網合到驅動器的輸人端 上，且用以回應一個具有第二邐輯數值的切換用控制 信號而只用於將所産生的模擬資料信號嫌合到其中的 輸出端上； 一镝驅動器係用以s顧應來自選通電路的輸出信號而 用於産生一値校準的布置的输出；以及 一値相位比較器傜用··以回應一個具有第二邏輯數值 的切換用控制倍號而用1於比較時鐘輸人信號與出現在 驅動器之輸出端上所産生的模擬資料信號，並用於産 生代表比較結果的控制信號並送到延遲線上以造成來 自其中的輸出時鐘信號將會選擇性地與輸入時鐘信號 同相，且用以回應一個具有第一邏輯數值的切換用控 制信號以休止對時ijf輪人信號與出現在驅動器之輸出 端上所産生的資料輸出信號的比較程序，並於施加具 有第二邏輯數值的切換用控制Μ號的週期期間保留一 値由延遲線引進之最遲I成 f遲。 11,如申請專利範圍第〗〇項έ瀨 土布置，其中詼選通 -23-
    本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注f項再填窝本頁> Η 裝 - -----—訂 ------- 六、申請專利範圍 ή 經 *濟 部 智 慧 財， 產 局. 消 費 合 作 社 印 製 A8 B8 C8 D8 電路包栝： 一個模擬資料信號産生布置，偽用以回匾一艏由延 遲線産生的輸出時鐘信號而用於産生由來自延遲線的 輸出信號形成的模擬資料信號； 一艏正反器，傜用以回應一個由延遲線産生的輪出 時鐘信號以及輸入資料信號而用於産生資料輸出信號 ;以及 一舾切換裝置，其中具有一偏用於接收來自 反器之資料輸出信號的第一輸入端子、一値用 來自該正反器及一個反相器布置之楔擬資料信 二輸入端子、以及一脑遘擇性地锶合到第一和 入端子上以囿應分別具有第一$二邏輯數值 用控制信號並回應該驅動器的 12.如申請專利範圍第11項之 資料信號産生布置包括： 一艏正反器，其中含有· 線之時鐘输出信號的控制端子 一値龋合到切換裝置之第二輪入端子上的輸出 以及 一値反相器，傜耦合於該正輸入與輸
    第二正 於接收 號的第 第二輸 的切換 端子。 布置，其中該模擬 合以接收來 値輸入端子 自延遲 、以及 端子； 出端子 -------------裝-------—訂--------* 線 (請先閲讀背面之注意事項再填寫本頁) 之間。 ]3.如申請專利範圍第1 〇項之布置，其中 是形成於一_晶片（裝設在雙,料速率（D D R ) 動態隨機存取記憶體（SDRAM) 該DLL 的同步 上）上且會從DDR -24- I紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 4243 6 〇 8888 ABCD 經濟部智慧財產局貝工消费合作社印製 六、申請專利範圍 SDRAM:墊板取得输人時鐘佶號、資料倍號、以及切 換用控制信號。 14. 一種校準的延遲上鎖迺路（DLL)布置，包括： 一橱接收器會接收時，鐘輸入信號並産生一掴對應到 時鐘輸入信號的時出信號； 一値選擇性可調發:衡延涯線傺用以回應來自接收器 λ·· ·· .-'V 的時鐘輸出信號而用#摩生一艢其内具有選擇性延趣 1 . , I · 的輸出時鐘信號； v v 一锢選通電路是網合於蘧擇性可調整的延遲線與驅 動器之間，而用以回應從選擇性可諏整的延遲線接收 到的輸出時鐘信號而分別用於（a>産生一個與該接收 到的輸出時鐘信號Hk相的棋擬資料信號，以及（b) 鎖接收到的輸入資料信號以産生與該接收到的輸出時 鐘Μ言號同相的資料輸出倍號，此遘通電路俗用以進一 步回應一個具有第一邏輯數值的切換用控制信號而只 用於將所産生的資料輸出號網合到其中的輸出端上 ，且用以回應一値具有第二邏輯數值的切換用控制倍 號而只用於將所産生的模擬資料信號級合到其中的輸 出端上； Ά 一値驅動器會將來消:選通電路的輸出信號提供成一 個驅動器的輸出以形、成一傾來自校準的DLL布置的輸 出信號；以及 一個反饋迴路是網备柵驅動器的輸出端上且含有一 値相位比較器以回寒一橱具有第二邏輯數值的切換用 (請先W讀背面之注$項再填寫本頁) > Γ 裝--------訂--------*線 Γ 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 六、申請專利範圍 * A8B8C8D8 控制信號而用於l：b較時鐘輸 號，並用於産生一摘控制信 擇件地將一橱對應延丨進 號，目.用以回應一個A膚第 信號以防止時鐘輸人言號與 ，並保留一値由延遲線引進 丨.如申請專利範圍第1 4墳之 電路包括：
    驅動器的輸出信 延遲線上以便選 線的輸出時鐘信 值的切換用控制 出信號進行比較 成的延遲。 置，其中該選通 声濟部智慧札產局^;工消費合作社印製 一個楔擬資料信號産生布置，傜用以回應一値由延 遲線産生的輸出時鐘信號而用於産生由來自延遅線的 輸出信號形成的模擬資料信號； 一痼正皮器，偽用以回應一値由延遲線産生的輸出 時鐘倍號以及輸入資料倍號而用於産生資料輸出信號 ;以及 一値切換裝置，其中具有 反器之資料輸出信號的第一 來自該正反器及一個反相器 二輸入端子、以及一値蘧擇 入端子上以回應分別具有第 用控制信號並回應該驅動器 16.如申請專利範圍第15項之 資料信號産生布置包括： 一傾用於接收來自第二正 輸人端子、一値用於接收 布置之模擬資料信號的第 性地耦合到第一和第二輸 二邏輯數值的切換 的端子。 &布置，其中該模擬 合以接收來自延遲 個正反器，其中含有
    線之時鐘輸出信號的控制端子、 痼輸入端子、以及 -------------裝--------訂---------線 (請先M讀背面之注意事項再填寫本頁) _ 2 6 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 4243 6 Ο A8B8C8D8 六、申請專利範圍 一個耦合到切換裝置之第二輸入端子上的輸出端子； 以及 一個反相器，傜锇合於詼正的輸入與輸出端子
    之間。 _ _ ]7 .如申請專利範圍第14項之*^^=^|0^布置，其中該DU 是形成於一値晶片（裝設在雙倍速率（DDR)的同步 動態随機存取記億體（SDRAM)塾 )上且會從DDR S D iU Μ结板取得輸入時鐘信號、資料信號、以及切換 用控制信號。 ί請先閱讀背面之注意事項再填寫本頁) -Κ ---II —--訂 -----I * 經濟部智慧財產局貝工消费合作社印製 -27- 本紙張尺度適用中國國家楳準（CNS)A4視格（210 X 297公釐〉
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6760263B2 (en) 2002-03-22 2004-07-06 Via Technologies, Inc. Method and device for controlling data latch time

Families Citing this family (60)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3929116B2 (ja) * 1997-07-04 2007-06-13 富士通株式会社 メモリサブシステム
KR100601149B1 (ko) * 1998-03-12 2006-07-13 가부시키가이샤 히타치세이사쿠쇼 데이터 전송장치
KR100305646B1 (ko) * 1998-05-29 2001-11-30 박종섭 클럭보정회로
DE19845121C1 (de) * 1998-09-30 2000-03-30 Siemens Ag Integrierte Schaltung mit einstellbaren Verzögerungseinheiten für Taktsignale
US6347367B1 (en) * 1999-01-29 2002-02-12 International Business Machines Corp. Data bus structure for use with multiple memory storage and driver receiver technologies and a method of operating such structures
US6252443B1 (en) * 1999-04-20 2001-06-26 Infineon Technologies North America, Corp. Delay element using a delay locked loop
US6839393B1 (en) * 1999-07-14 2005-01-04 Rambus Inc. Apparatus and method for controlling a master/slave system via master device synchronization
US6240042B1 (en) * 1999-09-02 2001-05-29 Micron Technology, Inc. Output circuit for a double data rate dynamic random access memory, double data rate dynamic random access memory, method of clocking data out from a double data rate dynamic random access memory and method of providing a data strobe signal
US7187721B1 (en) * 2000-02-09 2007-03-06 Rambus Inc. Transition-time control in a high-speed data transmitter
US6765976B1 (en) * 2000-03-29 2004-07-20 G-Link Technology Delay-locked loop for differential clock signals
JP4446070B2 (ja) * 2000-04-11 2010-04-07 エルピーダメモリ株式会社 Ｄｌｌ回路、それを使用する半導体装置及び遅延制御方法
AU2001274700A1 (en) 2000-05-22 2001-12-03 Igor Anatolievich Abrosimov Timing control means for automatic compensation of timing uncertainties
US6462613B1 (en) 2000-06-20 2002-10-08 Infineon Technologies Ag Power controlled input receiver
US6294940B1 (en) 2000-06-21 2001-09-25 Infineon Technologies North America Corp. Symmetric clock receiver for differential input signals
US6388482B1 (en) 2000-06-21 2002-05-14 Infineon Technologies North America Corp. DLL lock scheme with multiple phase detection
US6574154B2 (en) 2000-09-12 2003-06-03 Hitachi, Ltd. Data transmitter
US6510100B2 (en) 2000-12-04 2003-01-21 International Business Machines Corporation Synchronous memory modules and memory systems with selectable clock termination
JP4592179B2 (ja) * 2000-12-19 2010-12-01 ルネサスエレクトロニクス株式会社 ディレイロックドループ、当該ディレイロックドループを含む半導体装置およびクロック同期により動作するシステムのための制御方法
US6456130B1 (en) 2001-01-11 2002-09-24 Infineon Technologies Ag Delay lock loop and update method with limited drift and improved power savings
US6492852B2 (en) 2001-03-30 2002-12-10 International Business Machines Corporation Pre-divider architecture for low power in a digital delay locked loop
DE10117891A1 (de) 2001-04-10 2002-10-24 Infineon Technologies Ag Integrierter Taktgenerator, insbesondere zum Ansteuern eines Halbleiterspeichers mit einem Testsignal
JPWO2003012612A1 (ja) * 2001-07-27 2004-11-25 鈴木　隆 電気電子機器
US6570791B2 (en) 2001-08-30 2003-05-27 Micron Technology, Inc. Flash memory with DDRAM interface
US6889334B1 (en) 2001-10-02 2005-05-03 Advanced Micro Devices, Inc. Multimode system for calibrating a data strobe delay for a memory read operation
KR100560644B1 (ko) * 2002-01-09 2006-03-16 삼성전자주식회사 클럭 동기회로를 구비하는 집적회로장치
US20030163750A1 (en) * 2002-02-26 2003-08-28 Pradeep Trivedi Clock grid skew reduction technique using biasable delay drivers
US7108868B2 (en) 2002-03-22 2006-09-19 Unigen Pharmaceuticals, Inc. Isolation of a dual cox-2 and 5-lipoxygenase inhibitor from acacia
US6990644B2 (en) * 2002-04-18 2006-01-24 International Business Machines Corporation On chip timing adjustment in multi-channel fast data transfer
CA2484192C (en) 2002-04-30 2012-10-02 Unigen Pharmaceuticals, Inc. Formulation of a mixture of free-b-ring flavonoids and flavans as a therapeutic agent
US7117382B2 (en) * 2002-05-30 2006-10-03 Sun Microsystems, Inc. Variably controlled delay line for read data capture timing window
US20040225976A1 (en) * 2002-05-30 2004-11-11 Cheung Daniel Y. Glitch free programmable delay line for edge sensitive design
US6807125B2 (en) * 2002-08-22 2004-10-19 International Business Machines Corporation Circuit and method for reading data transfers that are sent with a source synchronous clock signal
JP4181847B2 (ja) * 2002-10-25 2008-11-19 エルピーダメモリ株式会社 タイミング調整回路、半導体装置及びタイミング調整方法
US7404116B2 (en) * 2002-11-13 2008-07-22 Etron Technology, Inc. Semiconductor integrated circuit with full-speed data transition scheme for DDR SDRAM at internally doubled clock testing application
US7282962B1 (en) 2003-02-19 2007-10-16 Marvell Semiconductor Israel, Ltd. Inverted-phase detector
GB2403082B (en) 2003-06-18 2005-08-31 Motorola Inc Arrangement and method for digital delay line
US7477716B2 (en) * 2003-06-25 2009-01-13 Mosaid Technologies, Inc. Start up circuit for delay locked loop
KR100543925B1 (ko) * 2003-06-27 2006-01-23 주식회사 하이닉스반도체 지연 고정 루프 및 지연 고정 루프에서의 클럭 지연 고정방법
US20050086424A1 (en) * 2003-10-21 2005-04-21 Infineon Technologies North America Corp. Well-matched echo clock in memory system
US7259606B2 (en) * 2004-01-27 2007-08-21 Nvidia Corporation Data sampling clock edge placement training for high speed GPU-memory interface
CN1694362B (zh) * 2004-05-05 2010-04-28 旺宏电子股份有限公司 集成电路中信号可调整的延迟线
KR100546135B1 (ko) 2004-05-17 2006-01-24 주식회사 하이닉스반도체 지연 고정 루프를 포함하는 메모리 장치
US7116142B2 (en) * 2004-12-02 2006-10-03 International Business Machines Corporation Apparatus and method for accurately tuning the speed of an integrated circuit
DE102004062282B4 (de) * 2004-12-23 2014-08-21 Infineon Technologies Ag Speicheranordnung und Verfahren zur Verarbeitung von Daten
TWI274474B (en) * 2005-01-06 2007-02-21 Univ Nat Sun Yat Sen Phase-locked loop circuit and a method thereof
EP1819050B1 (en) * 2006-02-09 2009-05-27 Infineon Technologies AG Delay line calibration circuit comprising asynchronous arbiter element
US7647467B1 (en) 2006-05-25 2010-01-12 Nvidia Corporation Tuning DRAM I/O parameters on the fly
US7539078B2 (en) * 2006-08-22 2009-05-26 Atmel Corporation Circuits to delay a signal from a memory device
US7433262B2 (en) * 2006-08-22 2008-10-07 Atmel Corporation Circuits to delay a signal from DDR-SDRAM memory device including an automatic phase error correction
KR100761248B1 (ko) 2006-10-12 2007-10-04 주식회사 유니젠 대나무 및 황금 추출물을 유효성분으로 함유하는 아토피성피부염 치료를 위한 조성물
US7423928B2 (en) * 2007-01-30 2008-09-09 Atmel Corporation Clock circuitry for DDR-SDRAM memory controller
US8208593B2 (en) * 2007-11-19 2012-06-26 Rambus Inc. Partial-rate transfer mode for fixed-clock-rate interface
KR101201842B1 (ko) 2010-05-31 2012-11-15 에스케이하이닉스 주식회사 위상 보정 회로
US8385496B1 (en) * 2010-10-21 2013-02-26 Altera Corporation Apparatus and methods of receiver offset calibration
US8762611B2 (en) * 2012-02-15 2014-06-24 Infineon Technologies Ag System comprising a bus, and method to transmit data over a bus system
KR102079630B1 (ko) 2013-03-13 2020-04-07 삼성전자주식회사 지연동기회로를 가지는 동기 반도체 메모리 장치 및 파워 세이빙을 위한 지연동기회로 블록 구동 제어 방법
US10048357B2 (en) 2015-06-15 2018-08-14 Microsoft Technology Licensing, Llc Time-of-flight (TOF) system calibration
US10381055B2 (en) * 2015-12-26 2019-08-13 Intel Corporation Flexible DLL (delay locked loop) calibration
EP3637798A1 (en) * 2018-10-09 2020-04-15 Infineon Technologies AG Mems microphone
CN110310685A (zh) * 2019-06-28 2019-10-08 西安紫光国芯半导体有限公司 一种写时钟延迟调整方法及电路

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL183214C (nl) * 1980-01-31 1988-08-16 Philips Nv Inrichting voor het synchroniseren van de fase van een lokaal opgewekt kloksignaal met de fase van een ingangssignaal.
US4453259A (en) * 1982-04-20 1984-06-05 Trw Inc. Digital synchronization technique
US4795985A (en) * 1986-04-01 1989-01-03 Hewlett-Packard Company Digital phase lock loop
JPH0770994B2 (ja) * 1989-01-12 1995-07-31 松下電器産業株式会社 位相同期回路
US5164677A (en) * 1990-01-16 1992-11-17 Digital Equipment Corporation Method and apparatus for synchronizing signals
US5192886A (en) * 1990-03-15 1993-03-09 Hewlett-Packard Company Sub-nanosecond calibrated delay line structure
US5105108A (en) * 1990-11-14 1992-04-14 Zenith Electronics Corporation Delay circuit with phase locked loop control
US5457718A (en) * 1992-03-02 1995-10-10 International Business Machines Corporation Compact phase recovery scheme using digital circuits
US5355037A (en) * 1992-06-15 1994-10-11 Texas Instruments Incorporated High performance digital phase locked loop
US5463655A (en) * 1993-02-17 1995-10-31 National Semiconductor Corporation Single-ended pulse gating circuit
US5463337A (en) * 1993-11-30 1995-10-31 At&T Corp. Delay locked loop based clock synthesizer using a dynamically adjustable number of delay elements therein
US5646564A (en) * 1994-09-02 1997-07-08 Xilinx, Inc. Phase-locked delay loop for clock correction
US5663665A (en) * 1995-11-29 1997-09-02 Cypress Semiconductor Corp. Means for control limits for delay locked loop
JP3305587B2 (ja) * 1996-07-18 2002-07-22 松下電器産業株式会社 ディジタル遅延制御クロック発生器及びこのクロック発生器を使用する遅延ロックループ
TW340262B (en) * 1996-08-13 1998-09-11 Fujitsu Ltd Semiconductor device, system consisting of semiconductor devices and digital delay circuit
US5771264A (en) * 1996-08-29 1998-06-23 Altera Corporation Digital delay lock loop for clock signal frequency multiplication

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6760263B2 (en) 2002-03-22 2004-07-06 Via Technologies, Inc. Method and device for controlling data latch time

Also Published As

Publication number Publication date
CN1169295C (zh) 2004-09-29
KR100621536B1 (ko) 2006-09-12
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EP0967724B1 (en) 2005-08-17
KR20000006413A (ko) 2000-01-25
DE69926694T2 (de) 2006-05-18
EP0967724A2 (en) 1999-12-29
JP2000031954A (ja) 2000-01-28
JP4270653B2 (ja) 2009-06-03
EP0967724A3 (en) 2003-10-15
US6043694A (en) 2000-03-28
CN1244071A (zh) 2000-02-09

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