KR0157952B1 - 위상 지연 보정 장치 - Google Patents

위상 지연 보정 장치 Download PDF

Info

Publication number
KR0157952B1
KR0157952B1 KR1019960001803A KR19960001803A KR0157952B1 KR 0157952 B1 KR0157952 B1 KR 0157952B1 KR 1019960001803 A KR1019960001803 A KR 1019960001803A KR 19960001803 A KR19960001803 A KR 19960001803A KR 0157952 B1 KR0157952 B1 KR 0157952B1
Authority
KR
South Korea
Prior art keywords
output
phase
delay
clock
flip
Prior art date
Application number
KR1019960001803A
Other languages
English (en)
Other versions
KR970060706A (ko
Inventor
김대정
Original Assignee
문정환
엘지반도체주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 문정환, 엘지반도체주식회사 filed Critical 문정환
Priority to KR1019960001803A priority Critical patent/KR0157952B1/ko
Priority to US08/778,354 priority patent/US5875219A/en
Priority to DE19701937A priority patent/DE19701937C2/de
Priority to JP9012149A priority patent/JP2981860B2/ja
Publication of KR970060706A publication Critical patent/KR970060706A/ko
Application granted granted Critical
Publication of KR0157952B1 publication Critical patent/KR0157952B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/10—Distribution of clock signals, e.g. skew
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0814—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the phase shifting device being digitally controlled
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/0016—Arrangements for synchronising receiver with transmitter correction of synchronization errors
    • H04L7/0033—Correction by delay
    • H04L7/0037—Delay of clock signal

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Nonlinear Science (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Pulse Circuits (AREA)
  • Dram (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

본 발명은 위상 지연 보정 장치에 관한 것으로, 종래에는 단위 지연단의 갯수에 의해 지연 시간이 좌우되므로 단위 지연단의 갯수는 최소 지연 상태하에서 360°이상의 위상 시프트가 가능하도록 정해져야 하지만, 디지탈 지연 라인에서 구현하는 단위 지연은 2개의 인버터와 1개의 씨모스 스위치에 의한 지연이므로 현실적으로 400ps 이하의 해상도(resolution)를 구현하기에는 많은 어려움이 따른다. 이러한 종래의 문제점을 개선하기 위하여 본 발명은 위상 이동의 동작 영역을 2개의 사분면으로 나누어 위상이 사분면 경계에 도달한 경우 다음의 사분면으로 이동하면서 위상을 180°반전시키도록 함으로써 무한한 지연 범위의 구현이 가능하도록 하고 또한, 한 사분면에 해당하는 위상 시프트만 가능할 정도의 지연 소자로 회로를 구현함으로써 기존에 비하여 지연 소자의 갯수를 2배 이상 감소시킬 수 있도록 창안한 것이다.

Description

위상 지연 보정 장치
제1도는 종래의 위상 지연 보정 장치의 블럭도.
제2도는 제1도에서 위상 조정부의 회로도.
제3도는 본 발명의 위상 지연 보정 장치의 블록도.
제4도는 제3도에서 시프트 레지스터의 회로도.
제5도는 제3도에서 위상 지연부의 회로도.
제6도는 제3도에서 영역 선택부의 회로도.
제7도는 본 발명에 따른 위상 지연을 보인 도표.
제8도는 본 발명에 따른 영역 천이를 보인 파형도.
* 도면의 주요부분에 대한 부호의 설명
201 : 위상 감지부 202 : 시프트 레지스터
203 : 위상 지연부 204 : 영역 선택부
205 : 영역 선택 제어부 206 : 클럭 발생부
207 : 클럭 증폭부 310₁~310(N+2),330,340 : 플립플롭
320₁~320(N+2): 동기 멀티플렉서 321~326,401,402,404 : 인버터
327,328,403 : 전송 게이트 405 : 피모스 트랜지스터
406 : 엔모스 트랜지스터
본 발명은 디지탈 지연 루프에 관한 것으로 특히, 메모리에서 적은 갯수의 지연단을 이용하여 무한한 위상 지연 범위의 구현이 가능하도록 한 위상 지연 보정 장치에 관한 것이다.
제1도는 종래 위상 지연 보정 장치의 블럭도로서 이에 도시된 바와 같이, 시스템 클럭(SCLK)을 기준으로 내부 클럭(CCLK)의 위상을 비교하여 그 내부 클럭(CCLK)의 속도가 빠르면 1, 느리면 0인 비교 결과 신호(RL)를 출력하는 위상 감지부(101)와, 시스템 클럭(SCLK)을 입력으로 하여 상기 위상 감지부(101)의 비교 결과(RL)에 따라 위상이 조정된 클럭(YCLK)을 출력하는 위상 조정부(102)와, 이 위상 조정부(102)의 출력(YCLK)을 입력으로 하여 기준 클럭(CCLK)을 발생시켜 상기 위상 감지부(101)에 되먹임 하는 클럭 발생부(103)로 구성된다.
상기 위상 조정부(102)는 제2도에 도시된 바와 같이, 시스템 클럭(SCLK)을 순차적으로 지연시키는 인버터(33-1~33-N)와, 이 지연기(33-1~33-N)의 각 출력을 전송하는 전송 게이트(37-1~37-N)와, 이 전송 게이트(37-1~37-N)의 출력을 반전시키는 인버터(35-1~35-N)와, 이 인버터(35-1~35-N)의 각 출력을 다음단으로 전송하는 전송 게이트(39-1~39-N)와, 위상 감지부(101)의 출력(RL)에 따라 1 또는 0을 시프트하여 상기 전송 게이트(37-1~37-N)(39-1~39-N)의 동작을 제어하는 시프트 레지스터(29)로 구성된다.
이와같은 종래 기술의 동작 과정을 설명하면 다음과 같다.
위상 감지부(101)는 시스템 클럭(SCLK)을 기준으로 클럭 발생부(103)의 되먹임 클럭(CCLK)과의 위상을 비교하여 칩 내부의 클럭(CCLK)이 빠를 경우에는 1, 느릴 경우에는 0인 비교 결과 신호(RL)를 위상 조정부(102)로 출력하게 된다.
상기 위상 조정부(101)는 위상 감지부(101)의 출력(RL)이 1인 경우 시프트 레지스터(29)가 클럭(CLK)에 동기되어 1인 데이타를 입력측(DR)으로부터 한비트씩 오른쪽으로 이동시키게 되고 반대로, 상기 비교 결과 신호(RL)가 0인 경우 0인 데이타를 입력측(DL)로부터 한비트씩 왼쪽으로 이동시키게 된다.
상기 시프트 레지스터(29)에서 시프트에 따른 비트 출력 각각은 단위 지연단을 제어하는데, 한 비트의 출력이 '하이'이면 씨모스 스위치(39)가 온됨과 아울러 씨모스 스위치(37)가 오프되고, '로우'이면 씨모스 스위치(39)가 오프됨과 아울러 씨모스 스위치(37)가 온이 되므로써 지연 체인을 형성하게 된다.
여기서, 시프트 레지스터(29)의 모든 비트들이 0일 경우 하나의 유니트 지연단에 의한 최소 지연이 발생하고, 모든 비트들이 1일 경우 N개의 단위 지연의 합에 의한 최대 지연이 발생하게 된다.
따라서, 상기 위상 조정부(102)에서 단위 지연에 의한 위상이 보정된 클럭(YCLK)을 출력하면 클럭 발생부(103)는 칩 내부의 여러 버젼(version)의 클럭 및 위상 감지를 위해 기준 클럭(CCLK)을 위상 감지부(101)로 되먹임하게 된다.
이러한 동작은 위상 감지부(101)가 시스템 클럭(SCLK)과 내부 클럭(CCLK)을 비교함에 의해 반복적으로 수행되어진다.
그러나, 종래에는 단위 지연단의 갯수에 의해 지연 시간이 좌우되므로 단위 지연단의 갯수는 최소 지연이 발생하는 상태하에서 360°이상의 위상 시프트가 가능하도록 정해져야 하지만, 디지탈 지연 라인인 위상 조정부(102)에서 구현하는 단위 지연은 2개의 인버터와 1개의 씨모스 스위치에 의한 지연이므로 현실적으로 400ps이상의 해상도(resolution)를 구현하기에는 많은 어려움이 따른다.
본 발명은 종래의 문제점을 개선하기 위하여 위상 이동의 동작 영역을 2개의 사분면으로 나누어 위상이 사분면 경계에 도달한 경우 다음의 사분면으로 이동하면서 위상을 180°반전시키도록 함으로써 무한한 지연 범위의 구현이 가능하도록 창안한 위상 지연 보정 장치를 제공함에 목적이 있다.
본 발명은 상기의 목적을 달성하기 위하여 시스템 클럭(SCLK)을 소정 레벨 증폭하는 클럭 증폭 수단과, 시스템 클럭(SCLK)과 칩 내부 클럭(CCLK)의 위상을 비교하여 비교 결과 신호(DET)를 출력하는 위상 감지 수단과, 이 위상 감지 수단의 출력(DET)에 따라 1 또는 0값을 시프트시킴에 의해 지연 신호(D1~DN)를 출력하는 시프트 레지스터 수단과, 이 시프트 레지스터 수단의 출력(D1~DN)에 따라 상기 클럭 증폭 수단의 출력(CLKINT)을 소정 시간 지연하여 위상 보정된 클럭(CLKD)을 입력으로 하여 위상 지연 수단과, 이 위상 지연 수단의 클럭(CLKD)을 입력으로 하여 제어 신호(SEL)에따라 동작 영역을 결정함에 의해 구동 신호(drv)를 출력하는 영역 선택 수단과, 이 영역 선택 수단의 출력(drv)에 의해 클럭(CK)(CCLK)을 발생시키는 클럭 발생 수단과, 상기 시프트 레지스터 수단의 오버 플로어 검출 신호(OVF) 또는 언더 플로어 검출 신호(UNF)를 감지함에 따라 상기 영역 선택 수단에 제어 신호(SEL)를 출력하는 영역 선택 제어 수단으로 구성한다.
상기 시프트 레지스터 수단은 위상 검출 수단의 출력(DET)에 의해 시프트 방향을 결정하는 (N+2)개의 동기 멀티플렉서의 각 출력을 클럭(ICLK)에 따라 래치하여 언더 플로어 검출 신호(UNF), 각 지연 비트(D1~DN), 오버 플로어 검출 신호(OVF)를 출력하는 (N+2)개의 플립플롭을 구비하여 상기 제1플립플롭의 출력을 제2동기 멀티플렉서의 포워드 단자에 접속하고, 상기 제2~제(N+1) 플립플롭의 출력을 전단 동기 멀티플렉서의 백워드 단자와 후단 동기 멀티플렉서의 포워드 단자에 공통 접속하며, 상기 제(N+2) 플립플롭의 출력을 제(N+1) 동기 멀티플렉서의 백워드 단자에 접속하고, 상기 제1동기 멀티플렉서의 포워드 단자에 전압(Vdd)을 접속함과 아울러 상기 제(N+2) 동기 멀티플렉서의 백워드 단자를 접지하며, 상기 제1플립플롭 리세트 단자를 접지하고, 상기 제(N+2) 플립플롭의 세트 단자에 전압(Vdd)을 접속하며, 클럭(ICLK)에 따라 상기 제1플립플롭의 언더 플로어 검출 신호(UNF)를 래치하여 상기 제1~제(N+1)플립플롭의 출력을 1로 세트시키는 하나의 플립플롭을 구비하고, 클럭(ICLK)에 따라 상기 제(N+2) 플립플롭의 오버 플로어 검출 신호(OVF)를 래치하여 상기 제2~제(N+2) 플립플롭의 출력을 0으로 리세트시키는 다른 하나의 플립플롭을 구비하여 구성한다.
상기 위상 지연 수단은 클럭 증폭 수단의 출력(CLKINT)을 순차적으로 지연함에 따른 전단 지연 블럭의 출력을 제1,제2인버터를 순차적으로 통해 다음단의 입력에 접속하고 시프트 레지스터 수단의 지연 신호(Di)를 소스가 접지된 엔모스 트랜지스터의 게이트에 접속함과 아울러 소스에 이전 지연 신호(Di-1)가 접속된 피모스 트랜지스터의 게이트에 접속하여 상기 모스 트랜지스터의 드레인을 전송 게이트의 비반전 제어 단자에 접속함과 아울러 제3인버터를 통해 상기 전송 게이트의 반전 제어 단자에 접속하며 상기 전단의 지연 출력을 상기 전송 게이트를 통해 위상 보상된 클럭(CLK)으로 출력하는 지연 불럭을 N개 직렬 접속하여 구성한다.
상기 영역 선택 수단은 위상 지연 수단의 출력(CLKD)을 순차적으로 지연하는 제1,제2인버터와, 상기 위상 지연 수단의 출력(CLKD)을 반전 지연하는 제3~제5인버터와, 영역 선택 제어 수단의 제어 신호(SEL)를 반전하는 제6인버터와, 상기 제어 신호(SEL)가 1이고 상기 제6인버터의 출력(SELB)이 0일 경우 상기 제2인버터의 출력 신호를 구동 신호(drv)로 출력하는 제1전송 게이트와, 상기 제어 신호(SEL)가 0이고 상기 제6인버터의 출력(SELB)이 1일 경우 상기 제5인버터의 출력 신호를 구동 신호(drv)로 출력하는 제2전송 게이트로 구성한다.
이하, 본 발명을 도면을 참조하여 상세히 설명하면 다음과 같다.
제3도는 본 발명의 블럭도로서 이에 도시한 바와 같이, 시스템 클럭(SCLK)과 칩 내부 클럭(CCLK)의 위상을 비교하여 비교 결과 신호(DET)를 출력하는 위상 감지부(201)와, 이 위상 감지부(201)의 출력(DET)에 따라 1 또는 0값을 시프트시키는 시프트 레지스터(202)와, 이 시프트 레지스터(202)의 출력에 따라 시스템 클럭(SCLK)을 소정 시간 지연하여 위상 보정된 클럭(CLKD)을 출력하는 위상 지연부(203)와, 이 위상 지연부(203)의 클럭(CLKD)을 입력으로 하여 제어 신호(SEL)에 따라 동작 영역을 결정함에 의해 구동 신호(drv)를 출력하는 영역 선택부(204)와, 이 영역 선택부(204)의 출력(drv)에 의해 클럭(CK)(CCLK)을 발생시키는 클럭 발생부(206)와, 상기 시프트 레지스터(202)의 오보 플로어 또는 언더 플로어를 감지함에 따라 상기 영역 선택부(204)에 제어 신호(SEL)를 출력하는 영역 선택 제어부(205)로 구성한다.
상기 시프트 레지스터(202)는 제4도에 도시한 바와 같이, 위상 검출부(201)의 출력(DET)에 의해 시프트 방향을 결정하는 동기 멀티플렉서(3201~320n+2)의 각 출력을 클럭(ICLK)에 따라 래치하여 언더 플로어 검출 신호(UNF), 각 지연 비트(D1-DN), 오버 플로어 검출 신호(OVF)를 출력하는 플립플롭(3101~310n+2)을 구비하여 상기 플립플롭(320₁)의 출력을 후단 동기 멀티플렉서의 포워드 단자에 접속하고, 상기 플립플롭(3202~320n+1)의 출력을 전단 동기 멀티플렉서의 벡워드 단자와 후단 동기 멀티플렉서의 포워드 단자에 공통 접속하며, 상기 플립플롭(320n+2)의 출력을 전단 동기 멀티플렉서의 백워드 단자에 접속하고, 상기 동기 멀티플렉서(320₁)의 포워드 단자에 전압(Vdd)을 접속하며 상기 동기 멀티플렉서(320n+2)의 백워드 단자를 접지하고 클럭(ICLK)에 따라 상기 플립플롭(310₁)의 언더 플로어 검출 신호(UNF)를 래치하여 상기 플립플롭(3101~310n+1)의 출력을 1로 세트시키는 플립플롭(330)을 구비하며 클럭(ICLK)에 따라 상기 플립플롭(310n+2)의 오버 플로어 검출 신호(OVF)를 래치하여 상기 플립플롭(3102~310n+2)의 출력을 0으로 리세트시키는 플립플롭(340)을 구비하고 상기 플립플롭(3101)의 리세트 단자를 접지함과 아울러 상기 플립플롭(310n+2)의 세트 단자에 전압(Vdd)을 접속하여 구성한다.
상기 위상 지연부(203)는 제5도에 도시한 바와 같이, 클럭 증폭부(207)의 출력(CLKINT)을 순차적으로 지연함에 따른 전단 지연 블럭의 출력을 인버터(401)(402)에 순차적으로 접속하여 다음단의 입력에 접속하고 시프트 레지스터(202)의 지연 신호(Di)를 소스가 접지된 엔모스 트랜지스터(406)의 게이트에 접속함과 아울러 소스에 이전 지연 신호(Di-1)가 접속된 피모스 트랜지스터(405)의 게이트에 접속하여 상기 모스 트랜지스터(405)(406)의 드레인을 전송 게이트(403)의 비반전 제어 단자에 접속함과 아울러 인버터(404)를 통해 상기 전송 게이트(403)의 반전 제어 단자에 접속하며 상기 전단의 지연 출력을 상기 전송 게이트(403)을 통해 위상 보상된 클럭(CLK)으로 출력하는 지연 블럭(400-i)을 N개 직렬 접속하여 구성한다.
상기 영역 선택부(204)는 제6도에 도시한 바와 같이, 위상 지연부(203)의 출력(CLKD)을 순차적으로 지연하는 인버터(322,323)(324~326)와, 영역 선택 제어부(205)의 제어 신호(SEL)를 반전하는 인버터(321)와, 상기 제어 신호(SEL)가 1이고 상기 인버터(321)의 출력(SELB)이 0일 경우 상기 인버터(323)이 출력 신호를 구동 신호(drv)로 출력하는 전송 게이트(327)와, 상기 제어 신호(SEL)가 0이고 상기 인버터(321)의 출력(SELB)이 1일 경우 상기 인버터(326)의 출력 신호를 구동 신호(drv)로 출력하는 전송 게이트(328)로 구성한다.
상기 시프트 레지스터(202), 위상 지연부(203), 영역 선택부(204) 및 영역 선택 제어부(205)는 위상 조절 회로를 구성한다.
이와같이 구성한 본 발명의 동작 및 작용 효과를 설명하면 다음과 같다.
위상 감지부(201)는 시스템 클럭(SCLK)과 클럭 발생부(206)로부터 되먹임 되는 칩 내부 클럭(CCLK)의 위상을 비교하여 디지탈 신호인 위상 검출 신호(DET)를 시프트 레지스터(202)에 출력하게 된다.
이때, 루프 필터(Loop Filter)의 역할을 수행하는 시프트 레지스터(202)는 양방향으로서 위상 감지부(201)의 위상 감지 결과(DET)를 입력으로 하여 1인 경우 시프트 라이트측(DR)으로부터 1이 오른쪽으로 채워지고 0인 경우 시프트 레프트측(DL)로부터 0이 왼쪽으로 채워진다.
즉, 제4도와 같이 구현한 시프트 레지스터(202)는 위상 검출부(201)의 출력(DET)이 1이면 동기 멀티플렉서(3201)가 전압(Vdd)을 선택함에 의해 플립플롭(3101)이 첫번째 클럭(ICLK)에 따라 상기 동기 멀티플렉서(3201)의 1인 출력을 래치하여 다음단의 동기 멀티플렉서(3202)의 포워드 단자에 입력시키고 상기 동기 멀티플렉서(3202)가 상기 플립플롭(3101)의 1인 출력을 선택함에 의해 플립플롭(3102)이 두번째 클럭(ICLK)에 따라 상기 동기 멀티플렉서(3202)의 1인 출력을 래치하는데 이러한 동작을 동기 멀티플렉서(3203~320(N+2)) 및 플립플롭(3203~320(N+2))을 순차적으로 통해 반복적으로 수행함으로써 상기 플립플롭(3102~310(N+1))로부터 위상 지연부(203)로 지연 신호(D1~DN)를 출력하게 된다.
반대로, 시프트 레지스터(202)는 위상 검출부(201)의 출력(DET)이 0이면 동기 멀티플렉서(320(N+2))가 접지된 단자를 선택함에 의해 플립플롭(310(N+2))이 첫번째 클럭(ICLK)에 따라 상기 동기 멀티플렉서(320(N+2))의 0인 출력을 래치하여 다음단의 동기 멀티플렉서(320(N+1))의 백워드 단자에 입력시키고 상기 동기 멀티플렉서(320(N+2))가 상기 플립플롭(310(N+2))의 1인 출력을 선택함에 의해 플립플롭(310(N+1))이 두번째 클럭(ICLK)에 따라 상기 동기 멀티플렉서(320(N+1))의 0인 출력을 래치하는데, 이러한 동작을 동기 멀티플렉서(320N~3201) 및 플립플롭(310N~3101)을 순차적으로 통해 반복적으로 수행함에 의해 상기 플립플롭(3102~310(N+1))로 부터 위상 지연부(203)로 지연 신호(D1~DN)를 출력하게 된다.
이에 따라, 위상 지연부(203)가 시프트 레지스터(202)의 출력(D1~DN)에 따라 클럭 증폭부(207)의 출력(CLKINT)을 소정 시간 지연함에 의해 위상 조절된 클럭(CLKD)을 영역 선택부(204)에 출력하면 상기 영역 선택부(204)가 영역 선택 제어부(206)의 제어 신호(SEL)에 따라 구동 신호(drv)를 출력함으로 클럭 발생부(206)는 위상이 조정된 클럭(CK)을 출력하게 된다.
한편, 위상 지연부(203)는 제5도에 도시한 바와 같이, 지연 블럭(4001~400(N-1))이 2개의 지연 인버터(401)(402)와 1개의 씨모스 스위치인 전송 게이트(403) 및 이 전송 게이트(403)의 동작을 제어하기 위한 인버터(404), 엔모스 트랜지스터(406), 피모스 트랜지스터(405)로 각기 구성되고 지연 블럭(400N)은 두개의 지연 인버터가 제거되어 구성된다.
이때, 위상 지연부(203)는 시프트 레지스터(202)의 비트가 모두 0이면 첫번째 지연 블럭(4001)의 씨모스 스위치인 전송 게이트만이 온되어 오프셋 지연을 형성함에 의해 최소 지연 상태를 유지하고, 시프트 레지스터(202)의 모든 비트가 1이면 맨 마지막 지연 블럭(400N)의 전송 게이트만이 온되어 한 영역에서의 최대 지연 상태를 유지하게 된다.
그리고, 시프트 레지스터(202)의 출력 비트(D1~DN)중 왼쪽 일부만이 1인 경우 경계에 있는 지연 블럭의 전송 게이트가 온되어 클럭(CLKD)의 출력 경로를 형성하게 된다.
예를 들어, 시프트 레지스터(202)의 출력 비트(D4)가 0인 경우 지연 블럭(4004)은 피모스 트랜지스터(405)가 턴온되어 1인 이전 출력 비트(D4)가 전송 게이트(403)의 비반전 단자와 인버터(404)에 인가되므로 상기 전송 게이트(403)이 동작하여 지연 블럭(4001~4003)을 순차 통해 지연된 입력 클럭을 영역 선택부(204)에 출력하게 된다.
여기서, 지연 블럭(4001~4003)은 시프트 레지스터(202)에서 1인 출력 비트가 각기 인가되어 엔모스 트랜지스터(406)의 턴온으로 인버터(404)의 출력이 1이 됨으로 전송 게이트(403)가 동작하지 않게 된다.
그리고, 지연 블럭(4005~400N) 각각은 시프트 레지스터(202)에서 0인 출력 비트가 각기 인가되어 피모스 트랜지스터(405)가 턴온되어도 0인 전위를 인버터(404)에 인가함에 의해 전송 게이트(403)가 동작하지 않게 된다.
따라서, 위상 지연부(203)는 시프트 레지스터(202)의 출력 비트(D1~DN) 값에 따라 클럭 증폭부(207)의 출력 클럭(CLKINT)에 대한 전송 경로를 형성하여 위상 보상된 지연 클럭(CLKD)을 영역 선택부(204)에 출력하게 된다.
또한, 영역 선택부(204)는 시프트 레지스터(202)의 언더 플로어 검출 신호(UNF) 또는 오버 플로어 검출 신호(OVF)를 검출하는 영역 선택 제어부(205)의 제어 신호(SEL)에 따라 동작 영역을 결정하여 구동 신호(drv)를 출력하는데, 제6도와 같이 영역 선택 제어부(205)의 출력(SEL)이 1인 경우 전송 게이트(327)가 동작하여 인버터(322)(323)를 순차 통해 지연된 위상 지연부(203)의 출력(CLKD)을 구동 신호(drv)로 출력하고 상기 출력 신호(SEL)이 0인 경우 전송 게이트(328)가 동작하여 인버터(324~326)를 순차 통해 지연된 상기 클럭(CLKD)을 구동 신호(drv)로 출력하도록 구현되어 한 영역당 180°씩의 위상을 구현하는 2개의 영역을 반복적으로 결정하게 된다.
상기에서 인버터(322)(323)에 의한 지연과 인버터(324)(325)(326)에 의한 지연은 매칭되어야 한다.
상기 위상 지연부(203)의 동작을 제7도의 위상 도표를 참조하여 설명하면 다음과 같다.
여기서, 영역 선택부(204)의 인버터에 의한 지연은 무시하기로 한다.
먼저, 위상(Φ1)은 시프트 레지스터(202)의 모든 비트(D1~DN)가 0일 경우 지연 블럭(4001)의 전송 게이트에 의한 지연에 의해 발생하며, 상기 시프트 레지스터(202)는 언더 플로우 검출 신호(UNF)를 1로 출력하고 오버 플로어 검출 신호(OVF)를 0으로 출력하는 상태이다.
그리고, 위상(Φ2)은 시프트 레지스터(202)의 출력 비트(D1)만이 1이고 나머지 비트(D2~DN)는 0일 경우로서, 단위 위상은 지연 블럭(4001)의 2개의 지연 인버터에 의해 발생한다.
이때, 위상 감지부(201)의 위상 검출 신호(DET)가 1인 동안은 위상(Φi)은 계속 반시계 방향으로 회전하므로 지연이 증가하며, 상기 위상 검출 신호(DET)가 0인 동안은 위상(Φi)이 시계 방향으로 회전하므로 지연이 감소하게 된다.
이에 따라, 위상(ΦN)은 시프트 레지스터(202)의 모든 출력 비트(D1~DN)이 1이 되어 위상 지연부(203)의 지연 블럭(400N)의 전송 게이트만이 온 됨으로 최대 지연 상태가 된다.
만약, 위상 검출 수단(DET)가 계속 1상태를 유지하여 다음번 클럭에서도 우측 이동 방향(DR)으로 1이 이동하면 시프트 레지스터(202)는 오버플로우 비트(OVF)를 1싸이클동안 1로 유지하며, 첫번째 영역에서 두번째 영역으로 천이됨과 동시에 상기 시프트 레지스터(202)의 모든 비트들이 0으로 리셋되어진다.
따라서, 위상은 'Φ(N+1)'으로 이동하여 위상이 Φ(N+2),…,Φ(2N)으로 순차적으로 이동하면 시프트 레지스터(202)의 모든 비트(D1~DN)는 1이 된다.
이후, 시프트 레지스터(202)에서 다시 오버 플로우가 발생하면 첫번째 영역으로의 천이와 상기 시프트 레지스터(202)의 모든 비트(D1~DN)들의 리셋이 동시에 발생하여 위상(Φ1)으로 이동하게 된다.
반대로, 위상 검출부(201)의 위상 검출 신호(DET)가 계속 0인 경우에는 위상(Φ)의 이동이 상기 위상 검출 신호(DET)가 계속 1인 경우와는 반대의 경로로 발생하게 된다.
이때, 시프트 레지스터(202)의 출력 비트(D1~DN)들이 1일 때 위상이 'ΦN'에 있었다면 상기 시프트 레지스터(202)에서 클럭(ICLK)이 한주기 진행함에 따라 'Φ(N-1)'로 이동하고 이러한 동작을 반복하여 위상(Φ1)에 가까워질수록 위상은 계속 빨라지게 된다.
이 후, 시프트 레지스터(202)의 모든 비트(D1~DN)가 0이 되었을 때 다시 한번 0이 시프트 되어 언더 플로우가 발생하면 한 싸이클동안 언더 플로우 검출 신호(UNF)가 액티브된다.
이때, 영역 선택 제어부(205)에서 제어 신호(SEL)를 0으로 출력함에 의해 영역 선택부(204)는 인버터(324~326)을 통해 지연된 클럭을 전송 게이트(328)을 통해 구동 신호(drv)로 출력함으로써 2번째 영역으로 천이되며 동시에 시프트 레지스터(202)의 모든 비트(D1~DN)들은 1로 세트되어 최대 지연에 의해 위상(Φ(2N))의 위치로 이동하게 된다.
상기와 같은 위상 이동에 따른 위상 반전은 제8도의 파형도에 도시한 바와 같다.
상기와 같은 위상 이동의 동작에 있어서 위상 영역과 시간 영역의 상관 관계를 설명하면 아래와 같다.
첫번째 영역은 영역 선택 제어부(205)가 제어 신호(SEL)를 액티브시켜서 영역 선택부(204)의 전송 게이트(327)를 동작시킴으로 클럭(CLKD)과 구동 신호(drv)의 위상은 같다.
그리고, 두번째 영역은 영역 선택 제어부(205)가 제어 신호(SEL)를 디액티브시켜서 영역 선택부(204)의 전송 게이트(328)를 동작시킴으로써 클럭(CLKD)을 180°반전시켜서 구동 신호(drv)로 출력하게 된다.
이때, 한 영역에서의 최대 위상(ΦN)은 시스템 클럭(SCLK)의 주파수와 공정 변이 온도 및 공급 전압 변동의 함수로 표시할 수 있다.
따라서, 최소의 시스템 클럭 주파수와 최소 지연 상태하에서는 위상(ΦN)의 위치가 영역 경계에서 단위 위상만큼 떨어져서 위치하도록 설계하여야 한다.
그리고, 정상 상태에서는 위상(ΦN)의 위치는 실제로 두번째 영역쪽으로 넘어가며 이 후, 영역 천이가 발생하면 위상(Φ(N+1))의 위치로 리세트 되어진다.
또한, 시간 영역상에서는 위상(Φ)이 계속 전진하다가 영역 천이가 발생하면 반대 방향으로 후진하여 180°위상이 된 후 다시 전진하게 된다.
한편, 상기에서 시스템 클럭(CLK)이 비교적 낮은 주파수의 범위이고 그 스윙폭이 큰 경우에는 클럭 증폭부(207)가 불필요한 경우가 있다.
상기에서 상세히 설명한 바와 같이 본 발명은 위상 이동의 동작 영역을 2개의 사분면으로 나누어 위상이 경계에 도달하는 경우 다음 사분면으로 이동하면서 위상이 180°변하므로 무한한 지연 범위를 구현할 수 있고 또한, 한 사분면에 해당하는 위상 시프트만 가능할 정도의 지연 소자로 회로를 구현할 수 있으므로 기존에 비하여 지연 소자의 갯수를 2배 이상 감소시킬 수 있는 효과가 있다.
그리고, 본 발명의 디지탈 지연 라인은 기존에 비하여 단위 지연 단계를 구현하는 소자의 수가 감소하므로 더 정밀한 해상도의 위상 이동을 구현할 수 있는 효과가 있다.

Claims (5)

  1. 시스템 클럭(SCLK)과 칩 내부 클럭(CCLK)의 위상을 비교하여 위상 검출 신호(DET)를 출력하는 위상 감지 수단과, 이 위상 감지 수단의 출력(DET)에 따라 1 또는 0값을 시프트 시킴에 의해 지연 신호(D1~DN)를 출력하는 시프트 레지스터 수단과, 이 시프트 레지스터 수단의 출력(D1~DN)에 따라 상기 클럭 증폭 수단의 출력(CLKINT)을 소정 시간 지연하여 위상 보정된 클럭(CLKD)을 출력하는 위상 지연 수단과, 이 위상 지연 수단의 클럭(CLKD)을 입력으로 하여 제어 신호(SEL)의 극성에 따라 상기 클럭(CLKD)과 같은 극성의 구동 신호(drv)를 출력하거나 상기 클럭(CLKD)의 위상을 180°반전시킨 구동 신호(drv)를 출력하는 영역 선택 수단과, 이 영역 선택 수단의 출력(drv)에 의해 클럭(CK)(CCLK)을 발생시키는 클럭 발생 수단과, 상기 시프트 레지스터 수단의 오버 플로어 검출 신호(OVF) 또는 언더 플로어 검출 신호(UNF)를 감지함에 따라 상기 영역 선택 수단에 제어 신호(SEL)를 출력하는 영역 선택 제어 수단으로 구성한 것을 특징으로 하는 위상 지연 보정 장치.
  2. 제1항에 있어서, 시스템 클럭(SCLK)을 소정 레벨 증폭하여 위상 지연 수단에 출력하는 클럭 증폭 수단을 포함하여 구성한 것을 특징으로 하는 위상 지연 보정 장치.
  3. 제1항에 있어서, 시프트 레지스터 수단은 위상 검출 수단의 출력(DET)에 의해 시프트 방향을 결정하는 (N+2)개의 동기 멀티플렉서의 각 출력을 클럭(ICLK)에 따라 래치하여 언더 플로어 검출 신호(UNF), 각 지연 비트(D1~DN), 오버 플로어 검출 신호(OVF)를 출력하는 (N+2)개의 플립플롭을 구비하여 상기 제1플립플롭의 출력을 제2동기 멀티플렉서의 포워드 단자에 접속하고, 상기 제2~제(N+1) 플립플롭의 출력을 전단 동기 멀티플렉서의 백워드 단자와 후단 동기 멀티플렉서의 포워드 단자에 공통 접속하며, 상기 제(N+2) 플립플롭의 출력을 제(N+1) 동기 멀티플렉서의 백워드 단자에 접속하고, 상기 제1동기 멀티플렉서의 포워드 단자에 전압(Vdd)을 접속함과 아울러 상기 제(N+2) 동기 멀티플렉서의 백워드 단자를 접지하며, 상기 제1플립플롭 리세트 단자를 접지하고, 상기 제(N+2) 플립플롭의 세트 단자(Vdd)을 접속하며, 클럭(ICLK)에 따라 상기 제1플립플롭의 언더 플로어 검출 신호(UNF)를 래치하여 상기 제1~제(N+1)플립플롭의 출력을 1로 세트시키는 하나의 플립플롭을 구비하고, 클럭(ICLK)에 따라 상기 제(N+2) 플립플롭의 오버 플로어 검출 신호(OVF)를 래치하여 상기 제2~제(N+2) 플립플롭의 출력을 0으로 리세트시키는 다른 하나의 플립플롭을 구비하여 구성한 것을 특징으로 하는 위상 지연 보정 장치.
  4. 제1항에 있어서, 위상 지연 수단은 클럭 증폭 수단의 출력(CLKINT)을 순차적으로 지연함에 따른 전단 지연 블럭의 출력을 제1,제2인버터를 순차적으로 통해 다음단의 입력에 접속하고 시프트 레지스터 수단의 지연 신호(Di)를 소스가 접지된 엔모스 트랜지스터의 게이트에 접속함과 아울러 소스에 이전 지연 신호(Di-1)가 접속된 피모스 트랜지스터의 게이트에 접속하여 상기 모스 트랜지스터의 드레인을 전송 게이트의 비반전 제어 단자에 접속함과 아울러 제3인버터를 통해 상기 전송 게이트의 반전 제어 단자에 접속하며 상기 전단의 지연 출력을 상기 전송 게이트를 통해 위상 보상된 클럭(CLK)으로 출력하는 지연 불럭을 N개 직렬 접속하여 구성한 것을 특징으로 하는 위상 지연 보정 장치.
  5. 제1항에 있어서, 영역 선택 수단은 위상 지연 수단의 출력(CLKD)을 순차적으로 지연하는 제1,제2인버터와, 상기 위상 지연 수단의 출력(CLKD)을 반전 지연하는 제3~제5인버터와, 영역 선택 제어 수단의 제어 신호(SEL)를 반전하는 제6인버터와, 상기 제어 신호(SEL)가 1이고 상기 제6인버터의 출력(SELB)이 0일 경우 상기 제2인버터의 출력 신호를 구동 신호(drv)로 출력하는 제1전송 게이트와, 상기 제어 신호(SEL)가 0이고 상기 제6인버터의 출력(SELB)이 1일 경우 상기 제5인버터의 출력 신호를 구동 신호(drv)로 출력하는 제2전송 게이트로 구성한 것을 특징으로 하는 위상 지연 보정 장치.
KR1019960001803A 1996-01-27 1996-01-27 위상 지연 보정 장치 KR0157952B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1019960001803A KR0157952B1 (ko) 1996-01-27 1996-01-27 위상 지연 보정 장치
US08/778,354 US5875219A (en) 1996-01-27 1997-01-02 Phase delay correction apparatus
DE19701937A DE19701937C2 (de) 1996-01-27 1997-01-21 Korrekturvorrichtung für Phasenverzögerungen
JP9012149A JP2981860B2 (ja) 1996-01-27 1997-01-27 位相遅延補正装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019960001803A KR0157952B1 (ko) 1996-01-27 1996-01-27 위상 지연 보정 장치

Publications (2)

Publication Number Publication Date
KR970060706A KR970060706A (ko) 1997-08-12
KR0157952B1 true KR0157952B1 (ko) 1999-03-20

Family

ID=19450200

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960001803A KR0157952B1 (ko) 1996-01-27 1996-01-27 위상 지연 보정 장치

Country Status (4)

Country Link
US (1) US5875219A (ko)
JP (1) JP2981860B2 (ko)
KR (1) KR0157952B1 (ko)
DE (1) DE19701937C2 (ko)

Families Citing this family (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW340262B (en) * 1996-08-13 1998-09-11 Fujitsu Ltd Semiconductor device, system consisting of semiconductor devices and digital delay circuit
US6222894B1 (en) * 1996-12-18 2001-04-24 Samsung Electronics Co., Ltd. Digital delay locked loop for reducing power consumption of synchronous semiconductor memory device
US6125157A (en) * 1997-02-06 2000-09-26 Rambus, Inc. Delay-locked loop circuitry for clock delay adjustment
US6028903A (en) * 1997-03-31 2000-02-22 Sun Microsystems, Inc. Delay lock loop with transition recycling for clock recovery of NRZ run-length encoded serial data signals
JP3674244B2 (ja) * 1997-06-05 2005-07-20 富士通株式会社 電子装置
JPH11110065A (ja) * 1997-10-03 1999-04-23 Mitsubishi Electric Corp 内部クロック信号発生回路
WO1999019785A1 (en) * 1997-10-10 1999-04-22 Rambus Incorporated Apparatus and method for generating a distributed clock signal using gear ratio techniques
JP3497710B2 (ja) 1997-11-07 2004-02-16 富士通株式会社 半導体装置
KR100483052B1 (ko) * 1997-12-24 2005-08-25 주식회사 하이닉스반도체 위상지연회로
JP3052925B2 (ja) * 1998-02-27 2000-06-19 日本電気株式会社 クロック制御方法および回路
US6137334A (en) * 1998-07-06 2000-10-24 Micron Technology, Inc. Logic circuit delay stage and delay line utilizing same
JP3993717B2 (ja) * 1998-09-24 2007-10-17 富士通株式会社 半導体集積回路装置
KR100295056B1 (ko) 1999-01-27 2001-07-12 윤종용 지연동기루프 및 방법
US6252443B1 (en) * 1999-04-20 2001-06-26 Infineon Technologies North America, Corp. Delay element using a delay locked loop
DE10016937B4 (de) * 1999-05-18 2004-04-29 Ibm Corp. Digitale Frequenzkorrektur
KR100318263B1 (ko) * 1999-06-28 2001-12-24 박종섭 패킷명령어 구동형 메모리소자
US6204709B1 (en) * 1999-09-30 2001-03-20 Nortel Networks Limited Unlimited phase tracking delay locked loop
JP3671782B2 (ja) * 1999-12-10 2005-07-13 富士通株式会社 信号位相調整回路
US6351168B1 (en) 2000-03-23 2002-02-26 Cypress Semiconductor Corp. Phase alignment system
US6373302B1 (en) * 2000-03-23 2002-04-16 Cypress Semiconductor Corp. Phase alignment system
US6316974B1 (en) * 2000-08-26 2001-11-13 Rgb Systems, Inc. Method and apparatus for vertically locking input and output signals
US6452431B1 (en) * 2000-08-28 2002-09-17 Micron Technology, Inc. Scheme for delay locked loop reset protection
WO2002060060A1 (en) * 2000-11-29 2002-08-01 Telegen Corporation Method of gray scale generation for displays using a binary weigthed clock
DE10130123B4 (de) 2001-06-22 2005-09-08 Infineon Technologies Ag Verzögerungsregelkreis zur Erzeugung komplementärer Taktsignale
DE10130122B4 (de) * 2001-06-22 2006-01-19 Infineon Technologies Ag Verzögerungsregelkreis
US6690224B1 (en) 2001-06-27 2004-02-10 Cypress Semiconductor Corp. Architecture of a PLL with dynamic frequency control on a PLD
DE10132230C2 (de) * 2001-06-29 2003-08-28 Infineon Technologies Ag Verfahren und Vorrichtung zur Erzeugung eines Taktausgangssignales
KR100437539B1 (ko) * 2001-06-29 2004-06-26 주식회사 하이닉스반도체 클럭 동기 회로
KR100423012B1 (ko) * 2001-09-28 2004-03-16 주식회사 버카나와이어리스코리아 오(誤)동기 방지 기능을 가진 지연 동기 루프 회로
DE10149584B4 (de) * 2001-10-08 2007-11-22 Infineon Technologies Ag Verzögerungsregelkreis
DE10149512B4 (de) * 2001-10-08 2006-08-03 Infineon Technologies Ag Verfahren und Vorrichtung zur Synchronisation der Datenübertragung zwischen zwei Schaltungen
US6826249B1 (en) * 2002-10-10 2004-11-30 Xilinx, Inc. High-speed synchronous counters with reduced logic complexity
US7346139B2 (en) * 2002-10-11 2008-03-18 Agere Systems Inc. Circuit and method for generating a local clock signal
US7107475B1 (en) * 2003-10-21 2006-09-12 Sun Microsystems, Inc. Digital delay locked loop with extended phase capture range
KR100542696B1 (ko) * 2003-11-13 2006-01-11 주식회사 하이닉스반도체 반도체 장치의 리페어 퓨즈 박스
KR100514414B1 (ko) * 2003-11-20 2005-09-09 주식회사 하이닉스반도체 지연 동기 루프
US7893772B1 (en) 2007-12-03 2011-02-22 Cypress Semiconductor Corporation System and method of loading a programmable counter
US7940202B1 (en) 2008-07-31 2011-05-10 Cypress Semiconductor Corporation Clocking analog components operating in a digital system
US9223295B2 (en) * 2014-04-18 2015-12-29 International Business Machines Corporation Time-to-digital converter
CN113076276B (zh) * 2021-03-18 2023-03-14 四川和芯微电子股份有限公司 Sdo数据相位可调节的spi从机接口

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4221005A (en) * 1979-05-21 1980-09-02 Nasa Pseudonoise code tracking loop
US5179574A (en) * 1986-09-29 1993-01-12 Kabushiki Kaisha Kenwood Spread PN code signal receiver
US5062122A (en) * 1988-09-28 1991-10-29 Kenwood Corporation Delay-locked loop circuit in spread spectrum receiver
US5087829A (en) * 1988-12-07 1992-02-11 Hitachi, Ltd. High speed clock distribution system
US5375148A (en) * 1993-03-01 1994-12-20 Motorola, Inc. VCO bias generator in a phase lock loop
US5646564A (en) * 1994-09-02 1997-07-08 Xilinx, Inc. Phase-locked delay loop for clock correction
KR970009688B1 (ko) * 1994-10-19 1997-06-17 엘지정보통신 주식회사 지터 억압회로

Also Published As

Publication number Publication date
DE19701937A1 (de) 1997-07-31
US5875219A (en) 1999-02-23
JPH1063479A (ja) 1998-03-06
DE19701937C2 (de) 2003-07-31
KR970060706A (ko) 1997-08-12
JP2981860B2 (ja) 1999-11-22

Similar Documents

Publication Publication Date Title
KR0157952B1 (ko) 위상 지연 보정 장치
US7180352B2 (en) Clock recovery using clock phase interpolator
US6157229A (en) Skew compensation device
TWI296171B (en) Digital dll apparatus for correcting duty cycle and method thereof
US6570419B2 (en) Semiconductor integrated circuit having a clock recovery circuit
US6650157B2 (en) Using a push/pull buffer to improve delay locked loop performance
US5712884A (en) Data receiving method and circuit of digital communication system
JP4337108B2 (ja) アナログ混用ディジタルｄｌｌ
US6259288B1 (en) Semiconductor integrated circuit having a DLL circuit and a special power supply circuit for the DLL circuit
KR100853462B1 (ko) 반도체 메모리 장치
US6313676B1 (en) Synchronous type semiconductor integrated circuit having a delay monitor controlled by a delay control signal obtained in a delay measuring mode
JP2001075671A (ja) 位相補償回路
JP2002025259A (ja) リング遅延とカウンタを利用したレジスタ制御遅延固定ループ
KR100408727B1 (ko) 클럭 동기 장치
KR20190141499A (ko) 반도체장치
JP2000357963A (ja) 遅延ロックループ回路
US6661265B2 (en) Delay locked loop for generating complementary clock signals
US6608514B1 (en) Clock signal generator circuit and semiconductor integrated circuit with the same circuit
US5452324A (en) Packet data recovery system
US6927612B2 (en) Current starved DAC-controlled delay locked loop
US6570420B1 (en) Programmable current source adjustment of leakage current for delay locked loop
US5371416A (en) Circuit and method of synchronizing clock signals
US6573770B1 (en) Programmable leakage current offset for delay locked loop
JP3813814B2 (ja) 遅延補償回路
KR100303996B1 (ko) 멀티위상 검출장치

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20050718

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee