CN113076276B - Sdo数据相位可调节的spi从机接口 - Google Patents

Abstract

本发明公开了一种SDO数据相位可调节的SPI从机接口，其包括寄存器、时钟门控、时钟选择单元、延时控制单元、N个信号选择单元及N个延时单元；延时控制单元与外部控制器连接且具有N+1个输出端口，延时控制单元的N个输出端口分别对应与N个信号选择单元的控制端连接；串行时钟输入时钟选择单元的两输入端，时钟选择单元的输出端与寄存器的时钟端口连接；N个延时单元分别依次首尾连接，N个信号选择单元依次首尾连接，第1个信号选择单元的输出端将寄存器中的数据输出至SDO，且，N个延时单元的输出端分别对应与N‑1个信号选择单元的输入端连接。本发明可实时地调整从机SDO信号的输出相位，从而能使从机正确地读出数据，提高了读数的准确率。

Description

SDO数据相位可调节的SPI从机接口

技术领域

本发明涉及数字电路设计领域，更具体地涉及一种SDO数据相位可调节的SPI从机接口。

背景技术

SPI(Serial Peripheral Interface，串行外设接口)协议规定在SCLK(串行时钟)的下降沿准备数据，SCLK的上升沿采集数据。因此，常规的SPI从机接口都是在SCLK的下降沿准备数据。

但常规的SPI从机接口在SCLK频率较高的时候，常因板间延时出现时序问题，主机在读从机数据的时候常常采集到错误数据，从机传递回来的数据错过了主机的数据采集点。如图1所示，在图1中Tm2s为主机到从机的数据传输延迟，Ts2m为从机到主机的数据传输延迟；其中，a1为主机发送信号的时序图，b1为主机信号传递到从机并产生SDO的时序图，c1为从机信号传递到主机的时序图。因此，在这种情况下，通常主机可在读数据的时候在主机内部使用更高频的时钟来延迟主机内部的SCLK相位，以适应MISO(Master input slaveoutput)上的延迟。SCLK本身就工作在较高频率下，主机内部用于调整SCLK相位的时钟必须是SCLK的几倍。

针对以上问题，有必要提供一种在从机没有其它时钟源(除SCLK)的情况下，提出一种SDO数据相位可调节的SPI从机接口。

发明内容

本发明的目的是提供一种SDO数据相位可调节的SPI从机接口，本发明的SDO数据相位可调节的SPI从机接口实时地调整从机SDO信号的输出相位，从而能使从机正确地读出数据，提高了读数的准确率。

为实现上述目的，本发明提供了一种SDO数据相位可调节的SPI从机接口，本发明的SDO数据相位可调节的SPI从机接口，其包括寄存器、时钟选择单元、延时控制单元、N个信号选择单元及N个延时单元，所述延时控制单元与外部控制器连接且具有N+1个偷出端口，所述延时控制单元的N个输出端口分别对应与N个信号选择单元的控制端连接，以控制N个信号选择单元的输出，所述延时控制单元的第N+1个输出端口与所述时钟选择单元的控制端连接，以控制时钟选择单元的输出；串行时钟输入所述时钟选择单元的两输入端，所述时钟选择单元的输出端与所述寄存器的时钟端口连接；N个延时单元分别依次首尾连接，第1个所述延时单元的输入端与所述寄存器的输出端连接，N个所述信号选择单元依次首尾连接，第N个所述信号选择单元的输出端与第N-1个所述信号选择单元的一输入端连接，第1个所述信号选择单元的输出端将所述寄存器中的数据输出至SDO，且，N个延时单元的输出端分别对应与N-1个所述信号选择单元的输入端连接；其中，第N个所述延时单元的输出端与第N个所述信号选择单元的一输入端连接，第N-1个所述延时单元的输出端与第N个所述信号选择单元的另一输入端连接，第N-2个所述延时单元的输出端与第N-1个所述信号选择单元的另一输入端连接，第1个所述信号选择单元的另一输入端与所述寄存器的输出端连接。

较佳地，本发明的SDO数据相位可调节的SPI从机接口还包括一时钟门控与反相器，串行时钟输入所述时钟门控，所述延时控制单元还具有第N+2输出端，且所述延时控制单元的第N+2输出端与所述时钟门控的控制端连接，以控制所述时钟门控的开/关，所述时钟门控的输出端与所述时钟选择单元的另一输入端连接；所述反相器的输入端与所述时钟门控的输出端连接，其输出端与所述时钟选择单元的一输入端连接。

较佳地，所述延时控制单元的第N+2输出端输出1至所述时钟门控时，所述时钟门控打开，所述延时控制单元的第N+2输出端输出0至所述时钟门控时，所述时钟门控关闭。

较佳地，当所述延时控制单元的一输出端输出1至任意一个信号选择单元的控制端口时，当前信号选择单元选择另一输入端口的数据输出；当所述延时控制单元的一输出端输出0至任意一个信号选择单元的控制端口时，当前信号选择单元选择一输入端口的数据输出。

较佳地，开始启动工作时，输入N个所述信号选择单元控制端的均为1，尔后从第N个所述信号选择单元的控制端开始依次被输入为0，直到所述从机可正确采集到主机的数据。

与现有技术相比，本发明的SDO数据相位可调节的SPI从机接口通过N个信号选择单元与N个延时单元的选择配合，使得可实时地调整从机SDO信号的输出相位，从而能使从机能够正确地读出数据，提高了读数的准确率。

通过以下的描述并结合附图，本发明将变得更加清晰，这些附图用于解释本发明的实施例。

附图说明

图1为现有技术的SDO中的主机到从机发送接收信号的时序图。

图2为本发明SDO数据相位可调节的SPI从机接口的电路结构图。

图3为本发明SDO数据相位可调节的SPI从机接口的一实施例的电路结构图。

图4为本发明SDO数据相位可调节的SPI从机接口中的主机到从机发送接收信号的时序图。

具体实施方式

现在参考附图描述本发明的实施例，附图中类似的元件标号代表类似的元件。如上所述，本发明提供了一种SDO数据相位可调节的SPI从机接口，本发明的SDO数据相位可调节的SPI从机接口实时地调整从机SDO信号的输出相位，从而能使从机正确地读出数据，提高了读数的准确率。

请参考图2，图2为本发明SDO数据相位可调节的SPI从机接口的电路结构图。如图2所示，本发明的SDO数据相位可调节的SPI从机接口，包括寄存器DX、时钟选择单元M1、延时控制单元、N个信号选择单元(M21、M22……M2(N-1)、M2N)及N个延时单元(D1、D2……D(N-1)、DN)。所述延时控制单元与外部控制器连接且具有N+1个输出端口(O1、O2……ON、ON+1)，所述延时控制单元的N个输出端口(O1、O2……ON)分别对应与N个信号选择单元(M21、M22……M2(N-1)、M2N)的控制端连接，以对应控制N个信号选择单元的输出；所述延时控制单元的第N+1个输出端口O(N+1)与所述时钟选择单元M1的控制端连接，以控制时钟选择单元M1的输出；串行时钟SCLK输入所述时钟选择单元M1的两输入端，所述时钟选择单元M1的输出端与所述寄存器DX的时钟端口CK连接。N个延时单元(D1、D2……D(N-1)、DN)分别依次首尾连接，具体地，第1个所述延时单元D1的输入端与所述寄存器DX的输出端Q连接；N个所述信号选择单元(M21、M22……M2(N-1)、M2N)依次首尾连接，第N个所述信号选择单元M2N的输出端与第N-1个所述信号选择单元M2(N-1)的一输入端连接，第1个所述信号选择单元M21的输出端将所述寄存器中的数据OUT输出至SDO，且，N个延时单元(D1、D2……D(N-1)、DN)的输出端分别对应与N-1个所述信号选择单元(M22、M23……M2(N-1)、M2N)的输入端连接；其中，第N个所述延时单元DN的输出端与第N个所述信号选择单元M2N的一输入端连接，第N-1个所述延时单元D(N-1)的输出端与第N个所述信号选择单元的另一输入端连接，第N-2个所述延时单元的输出端与第N-1个所述信号选择单元M2N的另一输入端连接，第1个所述信号选择单元M21的另一输入端与所述寄存器DX的输出端Q连接；具体请参见图2。在本发明中，N数值的选择，跟工艺、延迟调节精度等有关，在实际运用中，可根据工艺及精度的要求而灵活选择。

作为本发明的优选实施方式，本发明的SDO数据相位可调节的SPI从机接口还包括一时钟门控与反相器INV，串行时钟SCLK输入所述时钟门控，所述延时控制单元还具有第N+2个输出端O(N+2)，且所述延时控制单元的第N+2个输出端O(N+2)与所述时钟门控的控制端连接，以控制所述时钟门控的开/关，所述时钟门控的输出端与所述时钟选择单元M1的另一输入端连接；所述反相器INV的输入端与所述时钟门控的输出端连接，其输出端与所述时钟选择单元M1的一输入端连接；从而所述时钟门控控制串行时钟SCLK的输出，其中，所述延时控制单元的第N+2输出端O(N+2)输出1至所述时钟门控时，所述时钟门控打开；所述延时控制单元的第N+2输出端O(N+2)输出0至所述时钟门控时，所述时钟门控关闭。具体地，当通过所述延时控制单元的第N+2输出端O(N+2)输出0以控制所述时钟门控关闭时，所述时钟门控并不输出串行时钟SCLK，相反地，通过所述延时控制单元的第N+2输出端O(N+2)输出1以控制所述时钟门控打开时，串行时钟SCLK直接输入所述时钟选择单元M1的另一输入端，同时串行时钟SCLK经所述反相器INV反相后输入所述时钟选择单元M1的一输入端。

作为本发明的一优选实施方式，当所述延时控制单元的一输出端输出1至任意一个信号选择单元的控制端口时，当前信号选择单元选择另一输入端口的数据输出；当所述延时控制单元的一输出端输出0至任意一个信号选择单元的控制端口时，当前信号选择单元选择一输入端口的数据输出；例如，当所述延时控制单元的第1个输出端O1输出1至信号选择单元M21的控制端口时，信号选择单元M21选择其1号输入端口的数据输出；当所述延时控制单元的第1个输出端输出0至任信号选择单元M21的控制端口时，信号选择单元M21选择其0号输入端口的数据输出。更进一步地，当整个电路开始启动工作时，输入N个所述信号选择单元(M21、M22……M2(N-1)、M2N)控制端的均为1，尔后从第N个所述信号选择单元M2N的控制端开始依次被输入为0，直到所述从机可正确采集到数据信息；也即是，任意一个信号选择单元的控制端被输入为1，其将选择1号输入端口的数据输出，在本发明中即选择对应信号选择单元的1号输入端的数据而输出；其中，尔后从第N个所述信号选择单元M2N的控制端开始依次被输入为0，也即依次减少延时的级数，以保证从机正确采集到数据信息。

在本发明中，延时控制单元在接收到SPI主机的命令后，调整寄存器DX的采样时钟的相位、寄存器DX采用的时间点以及数据输出到SDO的相位；具体地，寄存器DX输出和N个延迟单元(D1、D2……D(N-1)、DN)的输出信号通过N个信号选择单元(M21、M22……M2(N-1)、M2N)输出到SDO；时钟选择单元M1选择是在时钟上升沿让寄存器DX采集数据，还是在下降沿让寄存器DX采集数据，其中，N个延迟单元(D1、D2……D(N-1)、DN)的数量选择跟工艺、延迟调节精度等有关，在此不再细述。当主机与从机之间协定，读地址和读数据之间存在dummyclk(dummy clk就是若干个串行时钟SCLK，在这几个串行时钟SCLK下数据是无效的，但这几个串行时钟SCLK可以让从机做很多事，例如准备数据等)时，还可以通过延时控制单元将寄存器DX的数据提前若干个串行时钟SCLK进行输出，再通过时钟边沿的选择和延时单元级数的调整，将数据送到SDO。另外，在工作期间，默认情况从机在串行时钟SCLK的下降沿准备好SDO数据，当主机从从机读取数据失败的时候，通过配置寄存器DX调整SDO的相位；首先，主机配置寄存器DX将延时控制单元的输出端O(N+1)设置成1，将存器DX的时钟切换成上升。再调整延时单元的级数，以适应不同的工作频率。

请再结合参考图3描述本发明的一具体实施例，以说明本发明中各器件的具体连接关系，图3为本发明SDO数据相位可调节的SPI从机接口的一实施例的电路结构图。在本实施例中，N的取值为4。具体地，所述寄存器DX的输出端Q分别与延时单元D1、信号选择单元M21的另一输入端连接；延时单元D1、D2、D3、D4分别首尾连接，且其输出端分别与对应的信号选择单元的另一输入端连接，即，延时单元D1的输出端与信号选择单元M22的另一输入端连接，延时单元D2的输出端与信号选择单元M23的另一输入端连接，延时单元D3的输出端与信号选择单元M24的另一输入端连接，且延时单元D4的输出端与信号选择单元M24的一输入端连接；信号选择单元M21、M22、M23、M24分别首尾连接，即，信号选择单元M21的一输入端与信号选择单元M22的输出端连接，信号选择单元M22的一输入端与信号选择单元M23的输出端连接，信号选择单元M23的一输入端与信号选择单元M24的输出端连接；延时控制单元的4个输出端O1、O2、O3、O4分别对应与信号选择单元M21、M22、M23、M24的控制端连接，即，延时控制单元的输出端O1与信号选择单元M21的控制端连接，延时控制单元的输出端O2与信号选择单元M22的控制端连接，延时控制单元的输出端O3与信号选择单元M23的控制端连接，延时控制单元的输出端O4与信号选择单元M24的控制端连接；而所述延时控制单元的输出端O5与时钟选择单元M1的控制端连接，其输出端O6与所述时钟门控的控制端连接；串行时钟SCLK输入所述时钟门控，时钟门控的输出端分别与反相器INV的输入端及时钟选择单元M1的另一输入端连接，所述反相器INV的输出端与所述时钟选择单元M1的一输入端连接，所述时钟选择单元M1的输出端与所述寄存器DX的时钟端口CK连接。

请再结合参考图4，描述本发明SDO数据相位可调节的SPI从机接口的工作过程。在SPI正常工作时，SPI从机在串行时钟SCLK的下降沿将数据从寄存器DX的输出端Q输出，通过信号选择单元M21输出到SDO管脚(即OUT)，再通过PCB或者连线传送到SPI主机；即，当前所述延时控制单元的输出端O(N+2)＝1，时钟门控打开；所述延时控制单元的输出端O(N+1)＝1，选择串行时钟SCLK时钟的下降沿；所述延时控制单元的输出端O(2)～O(N)为任意值，所述延时控制单元的输出端O(1)＝1，选择寄存器DX的输出端Q输出到SDO管脚。

若在传输的过程中SPI主机发现传输的数据错误，那么可以通过寄存器DX调节SPI从机发送数据的时间点，这个过程反复迭代，直到SPI主机接收到的数据正确。调整的顺序如下：

1，配置延时控制单元的输出端O(N+1)＝1调整串行时钟SCLK的边沿，选择上升沿，将数据提前于到半个串行时钟SCLK发送。

2，如果数据的延时没有超过半个串行时钟SCLK，那就配置N个延时单元(D1、D2……D(N-1)、DN)与N个信号选择单元(M21、M22……M2(N-1)、M2N)以调整延时的级数，直到数据正确。

3，如果数据的延时超过了半个串行时钟SCLK，主机支持dummy clk的情况下，可以配置寄存器DX，调整发送数据的时钟点，将发送数据的时间点提前。

4，根据情况重复步骤1、2，继续调整延时的级数，直到数据正确。

在上述过程中，SDO数据相位可调节的SPI从机接口中的主机到从机发送接收信号的时序图如图4所示，在图4中Tm2s为主机到从机的数据传输延迟，Ts2m为从机到主机的数据传输延迟；其中，a2为主机发送信号的时序图，b2为主机信号传递到从机并产生SDO的时序图，c2为从机信号传递到主机的时序图。

综上，本发明的SDO数据相位可调节的SPI从机接口，在主机和从机之间传送数据时，能够实时的调整从机SDO信号的输出相位，从而能使从机正确地读出数据，提高了读数的准确率。

以上结合最佳实施例对本发明进行了描述，但本发明并不局限于以上揭示的实施例，而应当涵盖各种根据本发明的本质进行的修改、等效组合。

Claims (5)

1.一种SDO数据相位可调节的SPI从机接口，其特征在于，包括寄存器、时钟选择单元、延时控制单元、N个信号选择单元及N个延时单元，所述延时控制单元与外部控制器连接且具有N+1个输出端口，所述延时控制单元的N个输出端口分别对应与N个信号选择单元的控制端连接，以控制N个信号选择单元的输出，所述延时控制单元的第N+1个输出端口与所述时钟选择单元的控制端连接，以控制时钟选择单元的输出；串行时钟输入所述时钟选择单元的两输入端，所述时钟选择单元的输出端与所述寄存器的时钟端口连接；N个延时单元分别依次首尾连接，第1个所述延时单元的输入端与所述寄存器的输出端连接，N个所述信号选择单元依次首尾连接，第N个所述信号选择单元的输出端与第N-1个所述信号选择单元的一输入端连接，第1个所述信号选择单元的输出端将所述寄存器中的数据输出至SDO，且，N个延时单元的输出端分别对应与N-1个所述信号选择单元的输入端连接；其中，第N个所述延时单元的输出端与第N个所述信号选择单元的一输入端连接，第N-1个所述延时单元的输出端与第N个所述信号选择单元的另一输入端连接，第N-2个所述延时单元的输出端与第N-1个所述信号选择单元的另一输入端连接，第1个所述信号选择单元的另一输入端与所述寄存器的输出端连接。

2.如权利要求1所述的SDO数据相位可调节的SPI从机接口，其特征在于，还包括一时钟门控与反相器，串行时钟输入所述时钟门控，所述延时控制单元还具有第N+2输出端，且所述延时控制单元的第N+2输出端与所述时钟门控的控制端连接，以控制所述时钟门控的开/关，所述反相器的输入端与所述时钟门控的输出端连接，所述反相器的输出端与所述时钟选择单元的一输入端连接；所述时钟门控的输出端与所述时钟选择单元的另一输入端连接。

3.如权利要求2所述的SDO数据相位可调节的SPI从机接口，其特征在于，所述延时控制单元的第N+2输出端输出1至所述时钟门控时，所述时钟门控打开，所述延时控制单元的第N+2输出端输出0至所述时钟门控时，所述时钟门控关闭。

4.如权利要求1所述的SDO数据相位可调节的SPI从机接口，其特征在于，当所述延时控制单元的一输出端输出1至任意一个信号选择单元的控制端口时，当前信号选择单元选择另一输入端口的数据输出；当所述延时控制单元的一输出端输出0至任意一个信号选择单元的控制端口时，当前信号选择单元选择一输入端口的数据输出。

5.如权利要求4所述的SDO数据相位可调节的SPI从机接口，其特征在于，开始启动工作时，输入N个所述信号选择单元控制端的均为1，尔后从第N个所述信号选择单元的控制端开始依次被输入为0，直到所述从机可正确采集到主机的数据。

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