CN114705974A - 一种数字通道逻辑分析仪的采样补偿方法、装置 - Google Patents

Abstract

本发明提出了一种数字通道逻辑分析仪的采样补偿方法、装置，方法包括：选定芯片的数字通道并输出数字信号至业务板；基于时钟周期设定采样节点；第一采样单元采样该数字信号得到第一采样数据；延时进位链对该数字信号分别进行延时，并将每个子链延时后的数字信号分别输出至第二采样单元；第二采样单元采样延时后的数字信号，解析得到补偿数据；根据第一采样数据和第二采样数据中是否存在电平变化，结合补偿数据，得到该数字信号的高精度恢复信号。本发明的方案，能够实现高分辨率的并行采样，真实采样还原数字信号的真实相位关系，可以捕捉到窄脉宽数字信号噪音，且不受数字通道数的限制，无需增加额外的硬件成本，采样成本低。

Description

一种数字通道逻辑分析仪的采样补偿方法、装置

技术领域

本发明涉及半导体芯片测试领域，特别涉及一种数字通道逻辑分析仪的采样补偿方法、装置。

背景技术

ATE（Automatic Test Equipment）是集成电路自动化测试设备，是用于检测芯片功能和性能的专用设备，芯片良品率监测、工艺改善和可靠性的验证都需要通过该类设备来完成。DIO数字通道是集成电路测试设备的核心功能模块，负责芯片测试中产生数字波形并输出给芯片和接收芯片输出的数字信号并进行比较判断的工作。

在实际的芯片测试中，因待测芯片实际输出的信号存在各种不确定性，当自动化测试设备对数字通道接收到的信号与期待信号比较失败时，需要对实际芯片输出的数字信号进行物理采样分析。

对芯片输出的信号采样分析通常有外部示波器或逻辑分析仪和内部逻辑分析仪两种方法。然而因测试环境的条件限制，现实中大量的芯片测试过程中，外部设备往往很难获取采样点（例如晶圆测试），且数字信号往往通道数非常多，根据芯片的规模和并测数不同，数字通道可从几十通道到几千通道，因此数字通道的内部逻辑分析仪是最常用的数字信号采样分析方法。

随着5G通信、人工智能、大数据、物联网、新能源技术的发展以及SIP（系统级封装）的大量推广，芯片集成度越来越高、功能越来越复杂，工作频率越来越高，接口速率也越来越快。且现实测试环境中的芯片输出信号因经过芯片承载板、接口板、连接线缆、PE芯片等会引入信号噪音和毛刺。因此，对ATE设备的数字通道内部逻辑分析仪的采样分辨率要求也越来越高。如果逻辑分析仪的采样率较低，有可能无法采样到芯片输出的数字信号毛刺，且有可能无法真实采样还原多通道数字信号的真实相位关系，给芯片测试问题定位分析带来极大的困扰。

目前，ATE设备中的数字通道逻辑分析仪通常采用FPGA内的采样时钟直接采样，但FPGA内部触发器的采样频率通常最大只有几百兆赫兹。为了提高采样频率，常见的做法有多相位时钟采样法、高速接口采样法和外部多通道延时采样法。

时钟多相位采样法是对FPGA输入数字信号采用多个不同相位的同频时钟对输入数字信号进行同时采样，将采样结果根据采样时钟相位关系进行数字信号插值达到提高采样分辨率的目标，该方法能够提升的采样分辨率受FPGA芯片内时钟资源数量和布线约束，通常只能提升数倍。

高速接口采样法是将数字信号接入FPGA的高速传输接口（GTP）进行采样，采样率最高可达几十GHZ，然而FPGA的高速传输接口数量有限且价格昂贵，无法满足测试设备的通道数要求。

外部多通道延时采样法常见于高速模拟示波器设计中，该方法将信号扇出成多个信号，并将每个信号按规律进行延时，并将多个延时后的信号进行采样并进行插值得到采样信号，该方法不仅因外部延时芯片成本高，且延时后的信号需要大量的引脚输入FPGA采样，而半导体测试设备的数字引脚经过PE芯片后接入FPGA是固定形式，因此该方法无法直接引入半导体测试设备的数字通道逻辑分析仪中。

发明内容

有鉴于此，本发明提出了一种数字通道逻辑分析仪的采样补偿方法、装置，具体方案如下：

一种ATE设备中数字通道逻辑分析仪的采样补偿方法，包括如下：

选定芯片的数字通道，通过该数字通道输出数字信号至业务板，所述业务板上配置至少一个采样补偿装置，所述采样补偿装置包括第一采样单元、第二采样单元和由多个子链依次串联构成的延时进位链，每个子链的输出端连接所述第二采样单元；

基于预设时钟信号的时钟周期设定采样节点，在每个时钟周期经过该采样节点时，控制所述第一采样单元和所述第二采样单元执行采样；

通过所述第一采样单元采样该数字信号得到第一采样数据；

通过所述延时进位链的各个子链对该数字信号分别进行延时；通过所述第二采样单元采样每个子链延时后的数字信号得到第二采样数据，解析所述第二采样数据得到各个电平变化脉冲的补偿数据；

根据所述第一采样数据和所述第二采样数据中是否存在电平变化，结合所述补偿数据，得到该数字信号的高精度恢复信号。

在一个具体实施例中，所述补偿数据包括补偿采样误差；

若所述第一采样数据中存在电平变化，则基于所述第一采样数据构建波形信号，并根据所述补偿数据中的补偿采样误差调整该波形信号各个电平变化脉冲的上升沿和/或下降沿，以得到高精度恢复信号。

在一个具体实施例中，所述补偿数据还包括补偿漏采数据；

若所述第一采样数据中不存在电平变化，且所述第二采样数据中存在电平变化，则存在漏采的一个或多个电平变化脉冲，基于所述补偿数据中的补偿漏采数据，确定每个电平变化脉冲所处的时钟周期，构建脉宽小于所述时钟周期、且各个电平变化脉冲不经过任一采样节点的波形信号，以得到高精度回复信号。

在一个具体实施例中，当数字信号的电平变化脉冲的脉宽不小于所述时钟周期，和/或电平变化脉冲经过一个采样节点时，该数字信号对应的第一采样数据会存在电平变化；

当数字信号的电平变化脉冲的脉宽小于所述时钟周期，且电平变化脉冲不经过任一采样节点时，该数字信号对应的第一采样数据不存在电平变化，仅在第二采样数据中存在电平变化。

在一个具体实施例中，所述第二采样单元中配置有多个触发器，每个触发器负责采样一个子链延时后的数字信号得到采样数据；

基于子链的顺序关系对每个触发器进行编号；

当某个触发器得到的采样数据与前一个触发器得到的采样数据不一致时，将该触发器作为第一触发器；

分析所有采样数据查找第一触发器，综合第一触发器之前的触发器及触发器对应子链的延时时长构建补偿数据。

在一个具体实施例中，设第n个触发器对应子链的延时时长为Tn，n为大于0的自然数；

针对第一采样数据中存在电平变化的情况，设电平变化脉冲为高电平脉冲：

若在第L个时钟周期内，第n+1个触发器得到的采样数据为1，第n个触发器得到的采样数据为0，则该电平变化脉冲的下降沿时刻为第L个时钟周期的采样节点，且在下降沿时刻的补偿数据为T1+T2+…+Tn；

若在第L个时钟周期内，第n+1个触发器得到的采样数据为0，第n个触发器得到的采样数据为1，则该电平变化脉冲的上升沿时刻为第L个时钟周期的采样节点，且在上升沿时刻的补偿数据为T1+T2+…+Tn。

在一个具体实施例中，针对第一采样数据中不存在电平变化、且所述第二采样数据中存在电平变化的情况，设电平变化脉冲为高电平脉冲：

基于补偿漏采数据确定每个电平变化脉冲所处的时钟周期；

设某一电平变化脉冲所处的时钟周期为第L个时钟周期，L为大于0的自然数；

若在第L个时钟周期内，第n+1个触发器得到的采样数据为1，第n个触发器得到的采样数据为0，则该电平变化脉冲的下降沿时刻为第L+1个时钟周期的采样节点，且在下降沿时刻的补偿数据为T1+T2+…+Tn+T(n+1)；

若在第L个时钟周期内，第n+1个触发器得到的采样数据为0，第n个触发器得到的采样数据为1，则该电平变化脉冲的上升沿时刻为第L+1个时钟周期的采样节点，且在上升沿时刻的补偿数据为T1+T2+…+Tn+T(n+1)。

在一个具体实施例中，以每个时钟周期的上升沿时刻为采集节点；

和/或，每个子链对应的延时时长均相等，且所有子链对应的延时时长之和不小于所述时钟周期。

一种ATE设备中数字通道逻辑分析仪的采样补偿装置，用于实现上述任一项所述的采样补偿方法；

所述采样补偿装置位于业务板FPGA上，包括第一采样单元、第二采样单元和延时进位链；

所述第一采样单元，用于直接采样业务板FPGA接收到的数字信号得到第一采样数据；

所述延时进位链，由多个子链依次串联构成的，每个子链的输出端连接所述第二采样单元，用于通过每个子链对接收到的数字信号分别进行延时；

所述第二采样单元，配置有多个触发器，每个触发器负责采样一个子链延时后的数字信号，综合得到第二采样数据。

在一个具体实施例中，所述采样补偿装置位于业务板FPGA中，每个采样补偿装置负责采集一个数字通道；

业务板上配置有多个采样补偿装置，以实现多个数字通道的并行测试。

有益效果：本发明提出了一种数字通道逻辑分析仪的采样补偿方法、装置，既能够实现高分辨率的并行采样，高精度恢复输入到业务板的数字信号，真实采样还原多通道数字信号的真实相位关系，又可以捕捉到窄脉宽数字信号噪音，且不受数字通道数的限制，兼容数字通道数庞大的芯片，对ATE设备的硬件改动较小，无需增加额外的硬件成本，采样成本低。

附图说明

图1为本发明实施例的采样补偿方法流程示意图；

图2为本发明实施例的采样补偿装置结构示意图；

图3为本发明实施例的多通道并行采样原理示意图；

图4为本发明实施例的第一采样单元采样误差示意图；

图5为本发明实施例的一种采样误差补偿恢复示意图；

图6为本发明实施例的另一种采样误差补偿恢复示意图。

为了更清楚地说明本发明实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本发明的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。

附图标记：1-采样补偿装置；2-业务板FPGA；11-第一采样单元；12-第二采样单元；13-延时进位链。

具体实施方式

在下文中，将更全面地描述本发明公开的各种实施例。本发明公开可具有各种实施例，并且可在其中做出调整和改变。然而，应理解：不存在将本发明公开的各种实施例限于在此公开的特定实施例的意图，而是应将本发明公开理解为涵盖落入本发明公开的各种实施例的精神和范围内的所有调整、等同物和/或可选方案。

需要说明的是，本申请中的电平变化，不仅指波形信号中高低电平之间的跳变，还指相邻两个采集数据之间由０到１或由１到０的过程。第一采样数据和第二采样数据采集的数据都是二进制数据，存在电平变化即采样数据中不全为0或不全为1。

在本申请中，补偿数据主要针对电平变化脉冲，补偿数据包括补偿采样误差和补偿漏采数据。针对图4中数字信号A的情况，第一采样单元采集的数据不存在电平变化，而第二采样单元采样的数据存在电平变化，则判定存在漏采的一个或多个电平变化脉冲，需要确定信号A的每个电平变化脉冲具体位于哪个时钟周期，再根据调整电平变化脉冲的上升沿和下降沿。针对信号B，只需要在第一采样数据构建的波形的基础上，调整上升沿和下降沿即可。

其中，电平变化脉冲指的是发生电平翻转的脉冲，可以是高电平脉冲也可以是低电平脉冲。图4和图5中的电平变化脉冲便是高电平脉冲。若数字信号可能仅在某些时刻为高电平，其它时刻都是低电平，此时，高电平脉冲变为电平变化脉冲。若数字信号可能仅在某些时刻为低电平，其它时刻都是高电平，此时，低电平脉冲变为电平变化脉冲。

需要说明的是，本申请的延时进位链需要保持高精度，因此，每个子链的延时时长都是经过校准过的。在本发明公开的各种实施例中使用的术语仅用于描述特定实施例的目的并且并非意在限制本发明公开的各种实施例。如在此所使用，单数形式意在也包括复数形式，除非上下文清楚地另有指示。除非另有限定，否则在这里使用的所有术语(包括技术术语和科学术语)具有与本发明公开的各种实施例所属领域普通技术人员通常理解的含义相同的含义。所述术语(诸如在一般使用的词典中限定的术语)将被解释为具有与在相关技术领域中的语境含义相同的含义并且将不被解释为具有理想化的含义或过于正式的含义，除非在本发明公开的各种实施例中被清楚地限定。

实施例1

本发明实施例1公开了一种ATE设备中数字通道逻辑分析仪的采样补偿方法，能够实现高分辨率采样。采样补偿方法的流程示意图说明书附图1所示，具体方案如下：

一种ATE设备中数字通道逻辑分析仪的采样补偿方法，包括如下：

101、选定芯片的数字通道，通过该数字通道输出数字信号至业务板；

102、基于预设时钟信号的时钟周期设定采样节点，在每个时钟周期经过该采样节点时，控制第一采样单元和第二采样单元执行采样；

103、通过第一采样单元采样该数字信号得到第一采样数据；

104、通过延时进位链的各个子链对该数字信号分别进行延时；通过第二采样单元采样每个子链延时后的数字信号得到第二采样数据，解析第二采样数据得到各个电平变化脉冲的补偿数据；

105、根据第一采样数据和第二采样数据中是否存在电平变化，结合补偿数据，得到该数字信号的高精度恢复信号。

其中，补偿数据包括补偿采样误差和补偿漏采数据；步骤105具体包括：

若第一采样数据中存在电平变化，则基于第一采样数据构建波形信号，并根据补偿数据中的补偿采样误差调整该波形信号各个电平变化脉冲的上升沿和/或下降沿，以得到高精度恢复信号。

若第一采样数据中不存在电平变化，且第二采样数据中存在电平变化，则第一采样单元存在漏采的一个或多个电平变化脉冲，基于补偿数据中的补偿漏采数据，确定每个电平变化脉冲所处的时钟周期，构建脉宽小于时钟周期、且电平变化脉冲不经过任一采样节点的波形信号，以得到高精度回复信号。

本实施例的方案需要借助采样补偿装置实现，采样补偿装置依托业务板FPGA。每个采样补偿装置负责采样一个数字通道，业务板上配置多个采样补偿装置即可实现多通道的并行采样。在实际应用中，可根据芯片的规模和并测数选择合适数量的采样补偿装置。如说明书附图3所示，每个业务板能够实现多个通道的测试，完全能够满足芯片对大规模通道数的测试需求。本实施例的采样方法能够实现数字通道的高分辨率采集，且无需增加额外的硬件成本，只需借助FPGA即可实现采集。

选定待测芯片需要测试的数字通道，通过该通道输出相应的数字信号。从待测芯片到业务板FPGA，需要经过芯片承载板、接口板、连接线缆、PE芯片等中间设备，极容易引入延迟等干扰因素。到达业务板的数字信号，由于干扰因素的加入，已经与原来的数字信号存在偏差。本实施例的方案就是高精度的还原输入到业务板的数字信号。

其中，说明书附图2给出了采样补偿装置的示例，包括第一采样单元、第二采样单元和由多个子链依次串联构成的延时进位链，每个子链的输出端连接第二采样单元。采样补偿装置借助FPGA上的延时进位链和触发器，无需增加额外的结构成本，结构简单，且无需更改ATE设备的硬件。

优选地，每个子链都能实现相同时间的延时，且所有子链对应的延时时长之和不小于时钟周期。假设每个子链对应的延时时长均为T，第一个子链输出的数字信号延迟了T，第二个子链输出的数字信号延迟了2T，第n个子链输出的数字信号延迟了nT。优选地，每个子链对应的延时时长均为31.25皮秒，则本实施例方案的误差最大为31.25皮秒。

优选地，以FPGA内部时钟作为采集的时钟信号。基于预设时钟信号的时钟周期设定采样节点，在每个时钟周期经过该采样节点时，控制第一采样单元和第二采样单元执行采样动作。例如，可以设置每个时钟周期的上升沿时刻、下降沿时刻等特殊节点作为采样节点。

用于FPGA内的采样用的资源是D型触发器，只能进行边沿采样，且需要满足建立保持时间。若想实现双边沿采样，需两个触发器，其中一个触发器把时钟信号取反接上去。优选地，以每个周期的上升沿时刻作为采样节点。在每个时钟周期中，只有在上升沿时刻，第一采样单元和第二采样单元才会执行采样动作。统一第一采样单元和第二采样单元的采样时刻，避免存在数据之间的延迟误差。

具体地，第一采样单元负责直接对数字信号进行采集。该数字信号是业务板接收的数字信号。第一采样单元中配置有触发器，引入一个时钟脉冲（CLK）作为控制信号，只有当CLK到来时电路才被“触发”而动作，并根据输入信号（即数字信号）改变输出状态。将触发器输出的数据作为采样数据。当采样节点到来时，触发器电路触发，当数字信号为高电平时，触发器输出１；当数字信号为低电平时，触发器输出０。第一采集单元以时钟信号为控制信号，逐个周期对输入的数字信号进行采集，最终得到一系列由０和１构成的第一采样数据。

需要说明的是，第一采样单元即可理解为数字逻辑分析仪，但该采样单元的采样精度有限，需要对其进行补偿，补偿数据便是基于第二采样单元和延时进位链得到的。其中，第一采样单元的采样手段多样，不仅局限于上述方案，还可采用现有技术中的其他采样方案。例如，第一采样单元采样多相位法进行采集，在每个时钟的8个相位同时采样，虽然能提升8倍的采样精度，但采样精度也仅限于1ns左右，达不到ATE设备的精度要求。而经过本实施例的采样补偿方法补偿后的精度可达到几十个皮秒。

第一采样数据是对数字信号直接采样得到的，当相邻两个采样数据不一致，即一个为０，另一个为１，则在这两个时钟周期，数字信号存在电平变化。本实施例将采样数据由０变１、由１变０的过程，也称为电平变化。分析第一采样数据中的电平变化能获取数字信号中的电平翻转情况。

当数字信号的电平变化脉冲的脉宽不小于时钟周期和/或电平变化脉冲经过一个采样节点时，该数字信号对应的第一采样数据会存在电平变化。如说明书附图４中的信号B。针对该类数字信号，需要基于第一采样数据构建波形，再借助第二采样单元提供的反馈数据进行波形校准。具体地，若第一采样数据中存在电平变化，则基于第一采样数据构建波形信号，并根据补偿数据调整该波形信号电平变化脉冲的上升沿和/或下降沿，以得到高精度恢复信号。

当数字信号的电平变化脉冲的脉宽小于时钟周期，且电平变化脉冲不经过任一采样节点时，该数字信号对应的第一采样数据不存在电平变化，第二采样数据存在电平变化。如说明书附图４中的信号A。该类数字信号，可能会存在一个或多个漏采的电平变化脉冲。第一采样单元采样出的数据无法反映出电平的翻转情况，不仅需要判断各个电平变化脉冲所处的时钟周期，还要对上升沿时刻和下降沿时刻进行校准。因此，补偿漏采数据中涉及周期以及补偿误差等参数。具体地，若第一采样数据中不存在电平变化，且第二采样数据中存在电平变化，则第一采样单元存在漏采的一个或多个电平变化脉冲，基于补偿数据中的补偿漏采数据，确定每个电平变化脉冲所处的时钟周期，构建脉宽小于时钟周期、且电平变化脉冲不经过任一采样节点的波形信号，以得到高精度回复信号。

在图2中，第二采样单元中配置有多个触发器，每个触发器负责采样一个子链延时后的数字信号得到采样数据，采样数据分为０和１。第二采样单元中的触发器采集得到的所有采样数据构成第二采样数据，分析第二采样数据能够得到补偿数据。

由于子链是依次串联的，具备顺序性，因此基于子链的顺序关系对每个触发器进行编号，依次为1、2、3……n，使触发器具备顺序，便于计算触发器的数量。设第n个触发器对应子链的延时时长为Tn，n为大于0的自然数。

解析第二采样数据包括：当某个触发器得到的采样数据与前一个触发器得到的采样数据不一致时，将该触发器作为第一触发器；分析所有采样数据查找第一触发器，综合每个第一触发器之前的触发器及其延时时长构建补偿数据。第一触发器代表了经过延时后数字信号的的电平变化脉冲触及到了某个时钟周期的采样节点。

针对第一采样数据中存在电平变化的情况，由于触发器的限制以及采样节点的选择，需要提前或延迟一段时间。例如，采样节点设置为时钟周期的上升沿时刻，只有电平变化脉冲经过采样节点时，触发器才会输出1，势必会将波形的上升沿和下降沿向后延迟，因此需要基于第一采样数据的波形信号在上升沿时刻和下降沿时刻分别提前相应时间，以抵消延迟。本实施例的方案采用的是倒推的思路，确定边沿时刻所在周期后，将该边沿时刻逐渐提前，以得到精确的边沿时刻。

假设电平变化脉冲为高电平脉冲。若在第L个时钟周期内，第n+1个触发器得到的采样数据为1，第n个触发器得到的采样数据为0，则该波形信号电平变化脉冲的下降沿时刻为第L个时钟周期的采样节点，且在下降沿时刻的补偿数据为T1+T2+…+Tn。在图5中，高电平脉冲的下降沿，在第四个时钟周期中，信号B过延时单元4时的数据为1，信号B过延时单元3时的数据为0，则该电平变化表示的是下降沿时刻，下降沿时刻位于第四个时钟周期，需要将下降沿时刻提前t1+t2+t3。

假设电平变化脉冲为高电平脉冲。若在第L个时钟周期内，第n+1个触发器得到的采样数据为0，第n个触发器得到的采样数据为1，则该波形信号电平变化脉冲的上升沿时刻为第L个时钟周期的采样节点，且在上升沿时刻的补偿数据为T1+T2+…+Tn。在图5中，高电平脉冲的上升沿，在第一个时钟周期中，信号B过延时单元3时的数据为1，信号B过延时单元4时的数据为0，则该电平变化表示的是下降沿时刻，下降沿时刻位于第四个时钟周期，需要将上升沿时刻提前t1+t2+t3。

针对第一采样数据中不存在电平变化的情况，需要先确定波形信号的电平变化脉冲所处的时钟周期，再基于该时钟周期的下一时钟周期的采样节点提前相应的时间，分别得到补偿后的上升沿时刻和下降沿时刻。如说明书附图6所示：

具体包括：针对第一采样数据中不存在电平变化的情况，查找采样数据为1的所有时钟周期，从中筛选出最早的时钟周期，该时钟周期即为波形信号的电平变化脉冲所处的时钟周期。设该时钟周期为第L个时钟周期。

假设电平变化脉冲为高电平脉冲。若在第L个时钟周期内，第n+1个触发器得到的采样数据为1，第n个触发器得到的采样数据为0，则该波形信号电平变化脉冲的下降沿时刻为第L+1个时钟周期的采样节点，且在下降沿时刻的补偿数据为T1+T2+…+Tn+T(n+1)。在图6中，高电平脉冲的下降沿，在第二个时钟周期中，信号A过延时单元2时的数据为1，信号A过延时单元1时的数据为0，则该电平变化表示的是下降沿时刻，下降沿时刻位于第三个时钟周期，需要将下降沿时刻提前t1。

假设电平变化脉冲为高电平脉冲。若在第L个时钟周期内，第n+1个触发器得到的采样数据为0，第n个触发器得到的采样数据为1，则该波形信号电平变化脉冲的上升沿时刻为第L+1个时钟周期的采样节点，且在上升沿时刻的补偿数据为T1+T2+…+Tn+T(n+1)。在图6中，高电平脉冲的上升沿，在第二个时钟周期中，信号A过延时单元3时的数据为1，信号A过延时单元4时的数据为0，则该电平变化表示的是上升沿时刻，上升沿时刻位于第三个时钟周期，需要将下降沿时刻提前t1+t2+t3+t4。

在附图5和附图6中，延时单元即为子链，信号B过延时单元n即为信号B经过n个子链的延时。由于子链的精度限制，最终得到的高精度恢复信号会不可避免的存在剩余误差，该剩余误差的大小取决于子链的延时时长。子链的延时时长越短，则剩余误差越小。本实施例中的延时进位链，每个子链的延时时长为31.25皮秒，则最终得出的高精度恢复信号与输入业务板的数字信号之间的相位误差便小于31.25皮秒，将精度维持在数十个皮秒的级别，完全能够满足ATE设备的测试需要。

本实施例提供了一种ATE设备中数字通道逻辑分析仪的采样补偿方法，既能够实现高分辨率的并行采样，高精度恢复输入到业务板的数字信号，真实采样还原多通道数字信号的真实相位关系，又可以捕捉到窄脉宽数字信号噪音，且不受数字通道数的限制，兼容数字通道数庞大的芯片，对ATE设备的硬件改动较小，采样成本低。

实施例2

本发明实施例2公开了一种ATE设备中数字通道逻辑分析仪的采样补偿装置，用于实现实施例1的采样方法。采样补偿装置如说明书附图２所示，具体方案如下：

一种ATE设备中数字通道逻辑分析仪的采样补偿装置，采样补偿装置1位于业务板FPGA2上，包括第一采样单元11、第二采样单元12和延时进位链13；

第一采样单元11，配置有触发器，用于直接采样业务板FPGA接收到的数字信号得到第一采样数据；

延时进位链13，由多个子链依次串联构成的，每个子链的输出端连接第二采样单元，用于通过每个子链对接收到的数字信号分别进行延时；

第二采样单元12，配置有多个触发器，每个触发器负责采样一个子链延时后的数字信号，综合得到第二采样数据。

每个采样补偿装置负责采样一个数字通道，业务板上配置至少多个采样补偿装置1即可实现多通道的并行采样。在实际应用中，可根据芯片的规模和并测数选择合适数量的采样补偿装置。如说明书附图２所示，每个业务板能够实现多个通道的测试，完全能够满足芯片对大规模通道数的测试需求。本实施例的采样方法能够实现数字通道的高分辨率采集，且无需增加额外的硬件成本，只需借助FPGA即可实现采集。

本发明提出了一种数字通道逻辑分析仪的采样补偿方法、装置，既能够实现高分辨率的并行采样，高精度恢复输入到业务板的数字信号，真实采样还原多通道数字信号的真实相位关系，又可以捕捉到窄脉宽数字信号噪音，且不受数字通道数的限制，兼容数字通道数庞大的芯片，对ATE设备的硬件改动较小，采样成本低。

本领域技术人员可以理解附图只是一个优选实施场景的示意图，附图中的模块或流程并不一定是实施本发明所必须的。本领域技术人员可以理解实施场景中的装置中的模块可以按照实施场景描述进行分布于实施场景的装置中，也可以进行相应变化位于不同于本实施场景的一个或多个装置中。上述实施场景的模块可以合并为一个模块，也可以进一步拆分成多个子模块。上述本发明序号仅仅为了描述，不代表实施场景的优劣。以上公开的仅为本发明的几个具体实施场景，但是，本发明并非局限于此，任何本领域的技术人员能思之的变化都应落入本发明的保护范围。

Claims (10)

1.一种ATE设备中数字通道逻辑分析仪的采样补偿方法，其特征在于，包括如下：

选定芯片的数字通道，通过该数字通道输出数字信号至业务板，所述业务板上配置至少一个采样补偿装置，所述采样补偿装置包括第一采样单元、第二采样单元和由多个子链依次串联构成的延时进位链，每个子链的输出端连接所述第二采样单元；

基于预设时钟信号的时钟周期设定采样节点，在每个时钟周期经过该采样节点时，控制所述第一采样单元和所述第二采样单元执行采样；

通过所述第一采样单元采样该数字信号得到第一采样数据；

通过所述延时进位链的各个子链对该数字信号分别进行延时；通过所述第二采样单元采样每个子链延时后的数字信号得到第二采样数据，解析所述第二采样数据得到各个电平变化脉冲的补偿数据；

根据所述第一采样数据和所述第二采样数据中是否存在电平变化，结合所述补偿数据，得到该数字信号的高精度恢复信号。

2.根据权利要求1所述的采样补偿方法，其特征在于，所述补偿数据包括补偿采样误差；

若所述第一采样数据中存在电平变化，则基于所述第一采样数据构建波形信号，并根据所述补偿数据中的补偿采样误差调整该波形信号各个电平变化脉冲的上升沿和/或下降沿，以得到高精度恢复信号。

3.根据权利要求2所述的采样补偿方法，其特征在于，所述补偿数据还包括补偿漏采数据；

若所述第一采样数据中不存在电平变化，且所述第二采样数据中存在电平变化，则存在漏采的一个或多个电平变化脉冲，基于所述补偿数据中的补偿漏采数据，确定每个电平变化脉冲所处的时钟周期，构建脉宽小于所述时钟周期、且各个电平变化脉冲不经过任一采样节点的波形信号，以得到高精度回复信号。

4.根据权利要求3所述的采样补偿方法，其特征在于，当数字信号的电平变化脉冲的脉宽不小于所述时钟周期，和/或电平变化脉冲经过一个采样节点时，该数字信号对应的第一采样数据会存在电平变化；

当数字信号的电平变化脉冲的脉宽小于所述时钟周期，且电平变化脉冲不经过任一采样节点时，该数字信号对应的第一采样数据不存在电平变化，仅在第二采样数据中存在电平变化。

5.根据权利要求3所述的采样补偿方法，其特征在于，所述第二采样单元中配置有多个触发器，每个触发器负责采样一个子链延时后的数字信号得到采样数据；

基于子链的顺序关系对每个触发器进行编号；

当某个触发器得到的采样数据与前一个触发器得到的采样数据不一致时，将该触发器作为第一触发器；

分析所有采样数据查找第一触发器，综合第一触发器之前的触发器及触发器对应子链的延时时长构建补偿数据。

6.根据权利要求5所述的采样补偿方法，其特征在于，设第n个触发器对应子链的延时时长为Tn，n为大于0的自然数；

针对第一采样数据中存在电平变化的情况，设电平变化脉冲为高电平脉冲：

若在第L个时钟周期内，第n+1个触发器得到的采样数据为1，第n个触发器得到的采样数据为0，则该电平变化脉冲的下降沿时刻为第L个时钟周期的采样节点，且在下降沿时刻的补偿数据为T1+T2+…+Tn；

若在第L个时钟周期内，第n+1个触发器得到的采样数据为0，第n个触发器得到的采样数据为1，则该电平变化脉冲的上升沿时刻为第L个时钟周期的采样节点，且在上升沿时刻的补偿数据为T1+T2+…+Tn。

7.根据权利要求6所述的采样补偿方法，其特征在于，针对第一采样数据中不存在电平变化、且所述第二采样数据中存在电平变化的情况，设电平变化脉冲为高电平脉冲：

基于补偿漏采数据确定每个电平变化脉冲所处的时钟周期；

设某一电平变化脉冲所处的时钟周期为第L个时钟周期，L为大于0的自然数；

若在第L个时钟周期内，第n+1个触发器得到的采样数据为1，第n个触发器得到的采样数据为0，则该电平变化脉冲的下降沿时刻为第L+1个时钟周期的采样节点，且在下降沿时刻的补偿数据为T1+T2+…+Tn+T(n+1)；

若在第L个时钟周期内，第n+1个触发器得到的采样数据为0，第n个触发器得到的采样数据为1，则该电平变化脉冲的上升沿时刻为第L+1个时钟周期的采样节点，且在上升沿时刻的补偿数据为T1+T2+…+Tn+T(n+1)。

8.根据权利要求1所述的采样补偿方法，其特征在于，以每个时钟周期的上升沿时刻为采集节点；

和/或，每个子链对应的延时时长均相等，且所有子链对应的延时时长之和不小于所述时钟周期。

9.一种ATE设备中数字通道逻辑分析仪的采样补偿装置，其特征在于，用于实现权利要求1-8任一项所述的采样补偿方法；

所述采样补偿装置位于业务板FPGA上，包括第一采样单元、第二采样单元和延时进位链；

所述第一采样单元，用于直接采样业务板FPGA接收到的数字信号得到第一采样数据；

所述延时进位链，由多个子链依次串联构成的，每个子链的输出端连接所述第二采样单元，用于通过每个子链对接收到的数字信号分别进行延时；

所述第二采样单元，配置有多个触发器，每个触发器负责采样一个子链延时后的数字信号，综合得到第二采样数据。

10.根据权利要求9所述的采样补偿装置，其特征在于，所述采样补偿装置位于业务板FPGA中，每个采样补偿装置负责采集一个数字通道；

业务板上配置有多个采样补偿装置，以实现多个数字通道的并行测试。

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